JPH1166888A - Defect remedying method, its device and its system - Google Patents
Defect remedying method, its device and its systemInfo
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- JPH1166888A JPH1166888A JP9229747A JP22974797A JPH1166888A JP H1166888 A JPH1166888 A JP H1166888A JP 9229747 A JP9229747 A JP 9229747A JP 22974797 A JP22974797 A JP 22974797A JP H1166888 A JPH1166888 A JP H1166888A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、メモリに存在する
不良を救済するための処理を行う装置及びそのシステム
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus and a system for performing processing for relieving a defect existing in a memory.
【０００２】[0002]
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）等のメモリは、一般に不良箇所が存在した場合にそ
の不良を救済するための冗長回路を備えている。このよ
うな冗長回路は、メモリセルがマトリクス状に配置され
たメモリセルアレイに対して、冗長セルを行方向に配置
した救済線と列方向に配置した救済線とを有し、不良セ
ルの存在する行又は列を単位として置き換えられる。2. Description of the Related Art DRAM (Dynamic Random Access Memory)
A memory such as ry) generally includes a redundancy circuit for relieving a defective portion when the defective portion exists. Such a redundant circuit includes a memory cell array in which memory cells are arranged in a matrix, a repair line in which redundant cells are arranged in a row direction, and a repair line in which a memory cell is arranged in a column direction. Rows or columns can be replaced as a unit.
【０００３】図６に、従来の不良救済システムの構成を
示す。ＤＲＡＭの回路パターンが形成された複数のチッ
プ１００１、１００２、１００３、…が半導体ウェーハ
２に配置されており、それぞれのチップ１００１、１０
０２、１００３、…が検査の対象となる。FIG. 6 shows a configuration of a conventional defect repair system. A plurality of chips 1001, 1002, 1003,... On which a circuit pattern of the DRAM is formed are arranged on the semiconductor wafer 2, and each of the chips 1001, 100
., 02, 1003,...
【０００４】メモリテストパターン発生器１は、アドレ
スとテストパターンとしての入力データとを発生し、各
チップ１００１、１００２、１００３、…に与えるとと
もに、期待値データを発生して不良判定部４に与える。
不良判定部４は、アドレス及び入力データを与えられた
各チップ１００１、１００２、１００３、…がそれぞれ
に有する複数の出力端子から出力したデータと、期待値
データとを与えられて、全チップ１００１、１００２、
１００３、…におけるそれぞれの出力端子毎に、どのア
ドレスに不良が存在するかという不良判定を行う。[0004] The memory test pattern generator 1 generates an address and input data as a test pattern and supplies the data to each of the chips 1001, 1002, 1003,... .
The defect determination unit 4 receives data output from a plurality of output terminals of each of the chips 1001, 1002, 1003,... To which the address and the input data are provided, and expected value data. 1002,
A defect determination is made for each output terminal in 1003,.
【０００５】ＦＡＭ（Fail Address Memory ）５は、不
良判定部４から出力された不良アドレス情報を与えられ
て格納する。救済処理装置６は、ＦＡＭ５に格納された
不良アドレス情報を用いて、各チップ１００１、１００
２、１００３、…の不良箇所をそれぞれ内蔵する救済線
に置き換える処理を行う。[0005] A FAM (Fail Address Memory) 5 is provided with and stores the fail address information output from the fail judging section 4. The rescue processing device 6 uses the defective address information stored in the FAM 5 to
.. Are replaced with the built-in repair lines.
【０００６】このように従来は、不良アドレスを一時的
に記憶するＦＡＭ５を使用し、テストが終了した後、Ｆ
ＡＭ５に記憶された不良アドレス情報を冗長処理装置６
に転送して冗長回路に置き換える処理を行っていた。As described above, conventionally, the FAM 5 for temporarily storing the defective address is used, and after the test is completed,
The defective address information stored in the AM 5 is transferred to the redundancy processing unit 6.
And replaced with a redundant circuit.
【０００７】[0007]
【発明が解決しようとする課題】しかし、ＦＡＭ５は全
メモリのそれぞれの複数の出力端子毎の情報を格納する
必要がある。このため、メモリの大容量化に伴いＦＡＭ
５の容量も大容量化してきた。ＦＡＭ５は高速動作のた
めにＳＲＡＭが一般に用いられ、多数のボードに搭載さ
れたＳＲＡＭから構成されていた。このようなＦＡＭ５
と、ＦＡＭ５とは異なるボードに搭載された不良判定部
４との間は、多数のケーブル７により接続される必要が
あった。同様に、ＦＡＭ５と救済処理部６との間も多数
のケーブル８により接続されていた。However, the FAM 5 needs to store information for each of a plurality of output terminals of all memories. For this reason, with the increase in memory capacity, FAM
The capacity of No. 5 has also increased. The FAM 5 generally employs an SRAM for high-speed operation, and is constituted by SRAMs mounted on many boards. Such FAM5
And the failure determination unit 4 mounted on a board different from the FAM 5, the connection has to be made by a large number of cables 7. Similarly, the FAM 5 and the rescue processor 6 are also connected by a number of cables 8.
【０００８】また、メモリ自体の動作が高速化してお
り、テスト周波数を高くすることが可能になっている。
しかし、多数のボードに跨がって構成されたＦＡＭ５を
高速に動作させることは困難であり、テストの高速化の
妨げとなっていた。Further, the operation of the memory itself has been accelerated, and the test frequency can be increased.
However, it is difficult to operate the FAM 5 configured over a number of boards at a high speed, which hinders the speeding up of the test.
【０００９】このように、従来の不良救済処理システム
にはメモリのテストを高速化することができず、また多
数のケーブルを必要とし、装置の規模が大きくコストが
高いという問題があった。As described above, the conventional defect remedy processing system has a problem that the memory test cannot be sped up, a large number of cables are required, and the size of the device is large and the cost is high.
【００１０】本発明は上記事情に鑑み、テストの高速化
及び装置の規模及びコストの縮小に寄与し得る不良救済
処理方法及びその装置並びにそのシステムを提供するこ
とを目的とする。SUMMARY OF THE INVENTION In view of the above circumstances, it is an object of the present invention to provide a defect remedy processing method, an apparatus and a system thereof that can contribute to speeding up of testing and reducing the scale and cost of the apparatus.
【００１１】[0011]
【課題を解決するための手段】本発明の不良救済処理装
置は、被測定メモリを測定して得られた不良アドレス情
報を用いて、不良を救済する解を求める装置であって、
前記不良救済装置は、前記被測定メモリの各々の出力端
子毎に設けられ、前記不良アドレス情報を与えられて記
憶する複数の不良アドレスメモリと、前記不良アドレス
メモリが出力した前記不良アドレス情報を用いて、各々
の行毎の不良数を示す行不良数情報を求めて出力する行
不良数計数手段と、前記不良アドレスメモリが出力した
前記不良アドレス情報を用いて、各々の列毎の不良数を
示す列不良数情報を求めて出力する列不良数計数手段
と、前記行不良数計数手段が出力した前記行不良数情報
と、前記列不良数計数手段が出力した前記列不良数情報
と、前記不良アドレスメモリが出力した前記不良アドレ
ス情報とを用いて、各々の不良を救済する解を求めて出
力する救済処理演算部とを備えることを特徴とする。According to the present invention, there is provided a defect repair processing apparatus for finding a solution for relieving a defect by using defect address information obtained by measuring a memory under test.
The defect rescue device is provided for each output terminal of the memory under measurement, and uses a plurality of defect address memories to which the defect address information is given and stored, and the defect address information output by the defect address memory. A row defect number counting means for obtaining and outputting row defect number information indicating a defect number for each row; and a defect number for each column using the defect address information output by the defect address memory. Column defect number counting means for obtaining and outputting the column defect number information shown, the row defect number information output by the row defect number counting means, the column defect number information output by the column defect number counting means, A remedy processing unit for obtaining and outputting a solution for remedying each defect by using the defective address information output by the defective address memory.
【００１２】また、本発明の不良救済処理装置は、前記
被測定メモリの各々の出力端子毎に設けられ、前記不良
アドレス情報を与えられ、複数の不良アドレスメモリを
切り替えて書き込み制御を行うメモリ切替制御部と、前
記メモリ切替制御部により制御されて前記不良アドレス
情報を記憶する複数の前記不良アドレスメモリと、前記
不良アドレスメモリをスキャンするためのスキャン用ア
ドレスを発生するスキャン用アドレス発生器と、前記ス
キャン用アドレスを与えられて前記メモリが出力した前
記不良アドレス情報を用いて、各々の行毎の不良数を示
す行不良数情報を出力する行不良数計数手段と、前記ス
キャン用アドレスを与えられて前記メモリが出力した前
記不良アドレス情報を用いて、各々の列毎の不良数を示
す列不良数情報を出力する列不良数計数手段と、前記行
不良数情報に示された各々の行毎の不良数と、行単位で
救済すべき不良の基準値とを比較し、行単位で救済する
か否かを示す行救済情報を求める行救済手段と、前記列
不良数情報に示された各々の列毎の不良数と、列単位で
救済すべき不良の基準値とを比較し、列単位で救済する
か否かを示す列救済情報を求める列救済手段と、前記行
不良数情報、前記列不良数情報、前記行救済情報、前記
列救済情報、前記不良アドレス情報とを用いて、各々の
不良を救済する解を求めて出力する救済処理演算部とを
備えている。ここで、前記被測定メモリの各々の出力端
子毎に設けられた前記救済処理演算部が出力した前記解
を与えられ、前記被測定メモリを救済するか否かを判断
し、救済する場合には各々の不良を前記被測定メモリに
内蔵された救済線に置き換えるために必要な情報を生成
して出力する中央演算部をさらに備えていてもよい。本
発明の不良救済処理システムは、被測定メモリを測定す
るためのテストパターンを生成して前記被測定メモリに
与えるメモリテストパターン発生器と、前記被測定メモ
リの出力端子毎に設けられ、前記被測定メモリが前記テ
ストパターンを与えられて各々の出力端子から出力した
データを期待値データと比較し、不良の存在するアドレ
スを示す不良アドレス情報を出力する不良判定部と、前
記不良判定部毎に設けられ、対応する前記不良判定部か
ら出力された前記不良アドレス情報を用いて、各々の不
良を救済する解を求めて出力する救済処理装置とを備え
る。In addition, the defect remedy processing device of the present invention is provided for each output terminal of the memory to be measured, is provided with the defect address information, and switches a plurality of defect addresses to perform write control. A control unit, a plurality of the defective address memories that are controlled by the memory switching control unit and store the defective address information, and a scan address generator that generates a scan address for scanning the defective address memory; A row defect number counting means for outputting row defect number information indicating the number of defects for each row using the defect address information output from the memory given the scan address, and providing the scan address. And using the defective address information output from the memory, column defect number information indicating the number of defects for each column. Column defect number counting means, and comparing the number of defects for each row indicated in the row defect number information with a reference value of a defect to be remedied on a row-by-row basis, and determining whether or not to rescue on a row-by-row basis And a row rescue unit for obtaining row rescue information indicating the number of faults, and comparing the number of faults for each column indicated in the column fault count information with a reference value of a fault to be remedied on a column-by-column basis, and relieving on a column-by-column basis. A column rescue means for obtaining column rescue information indicating whether or not each of the row rescue information, the row defect number information, the column defect number information, the row rescue information, the column rescue information, and the defective address information. A rescue processing operation unit for obtaining and outputting a solution to be rescued. Here, given the solution output by the rescue processing operation unit provided for each output terminal of the memory under test, it is determined whether or not the memory under test is to be rescued. The information processing apparatus may further include a central processing unit that generates and outputs information necessary for replacing each defect with a repair line built in the memory under test. The defect remedy processing system of the present invention is provided for each memory memory test pattern generator for generating a test pattern for measuring a memory under test and supplying the test pattern to the memory under test, and for each output terminal of the memory under test. A failure determination unit that compares the data output from each output terminal given the test pattern with the expected value data, and outputs failure address information indicating an address where a failure is present; A rescue processing device provided for obtaining and outputting a solution for remedying each defect by using the defect address information output from the corresponding defect determination unit.
【００１３】各々の前記救済処理装置は、対応する前記
不良判定部から出力された前記不良アドレス情報を記憶
する不良アドレスメモリと、前記不良アドレスメモリに
記憶された前記不良アドレス情報を用いて、各々の行毎
の不良数と、各々の列毎の不良数とを求めて、各々の不
良を前記被測定メモリが内蔵するいずれの救済線に置き
換えるかを示す救済解を求めて出力する演算処理部とを
有する。Each of the rescue processing devices uses a defective address memory for storing the defective address information output from the corresponding defective determination unit, and the defective address information stored in the defective address memory. An arithmetic processing unit that obtains the number of defects for each row and the number of defects for each column, and obtains and outputs a remedy solution indicating which of the rescue lines included in the memory under measurement replaces each defect. And
【００１４】ここで、各々の前記救済処理装置が有する
前記不良アドレスメモリ及び前記演算処理部は１チップ
でそれぞれ構成されており、この１チップ化された前記
不良アドレスメモリ及び前記演算処理部と、この不良ア
ドレスメモリ及び演算処理部に対応して設けられた前記
不良判定部とが、複数組で１つのボードに搭載されてい
てもよい。Here, the defective address memory and the arithmetic processing unit of each of the repair processing devices are each constituted by one chip, and the defective address memory and the arithmetic processing unit integrated into one chip are: A plurality of sets of the defect address memory and the defect determination unit provided corresponding to the arithmetic processing unit may be mounted on one board.
【００１５】本発明の不良救済処理方法は、被測定メモ
リにテストパターンを与えて出力されたデータを用い
て、出力端子毎に不良の存在するアドレスを示す不良ア
ドレス情報を求めるステップと、前記出力端子毎に、前
記不良アドレス情報を用いて行毎の不良数を示す行不良
数情報と、列毎の不良数を示す列不良数情報とを求める
ステップと、前記出力端子毎に、前記不良アドレス情報
と、前記行不良数情報及び前記列不良数情報とを用い
て、各々の不良を救済する解を求めるステップと、を備
えることを特徴とする。In the defect repairing method according to the present invention, a step of obtaining defect address information indicating an address where a defect exists for each output terminal by using data output by giving a test pattern to a memory under test; Determining, for each terminal, row defect number information indicating the number of defects per row using the defective address information, and column defect number information indicating the number of defects per column; and for each of the output terminals, Using the information and the row defect number information and the column defect number information to obtain a solution for relieving each defect.
【００１６】ここで、前記出力端子毎に、前記行不良数
情報を用いて行単位で救済するか否かを示す行救済情報
を求め、前記列不良数情報を用いて列単位で救済するか
否かを示す列救済情報を求めるステップをさらに備え、
前記解を求めるステップでは、前記不良アドレス情報
と、前記行不良数情報及び前記列不良数情報と、さらに
前記行救済情報及び前記列救済情報とを用いて前記解を
求めてもよい。Here, for each of the output terminals, row rescue information indicating whether or not rescue is to be performed on a row basis using the row defect count information is determined. Further comprising a step of obtaining column rescue information indicating whether or not
In the step of obtaining the solution, the solution may be obtained using the defect address information, the row defect number information and the column defect number information, and the row rescue information and the column rescue information.
【００１７】[0017]
【発明の実施の形態】以下、本発明の一実施の形態によ
る不良救済処置方法及びその装置並びにそのシステムに
ついて図面を参照して説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention;
【００１８】本実施の形態による不良救済処理方法及び
その装置並びにそのシステムは、各チップが有する複数
の出力端子毎に不良判定部と救済処理装置とを設けて救
済解を求める点に特徴がある。The defect remedy processing method, its device and its system according to the present embodiment are characterized in that a defect determination unit and a rescue processing device are provided for each of a plurality of output terminals of each chip to obtain a remedy solution. .
【００１９】例えば、本発明の第１の実施の形態による
不良救済処理システムを示した図１において、１枚の半
導体ウェーハ２に６４個のチップ１００１、１００２、
１００３、…が設けられ、各チップの４本の出力端子か
らの出力をテストする場合には、不良判定部２１及び救
済処理装置５１を有する不良救済処理システムを２５６
個配置し、各チップの１６本の出力端子からの出力をテ
ストする場合には不良救済処理システムを１０２４個配
置する。For example, in FIG. 1 showing a defect repair processing system according to the first embodiment of the present invention, 64 chips 1001, 1002,
. 1003 are provided, and when the output from the four output terminals of each chip is tested, the defect rescue processing system having the defect determination section 21 and the rescue processing device 51 is 256
When testing the outputs from the 16 output terminals of each chip, 1024 defect repair processing systems are provided.
【００２０】また、後述するように各々の救済処理装置
５１ａ、５１ｂ、…が１チップ化されている場合には、
各々の出力端子毎に１チップの不良判定部２１と１チッ
プの救済処理装置５１とが配置される。さらに、１０２
４組の不良判定部及び救済処理装置のうち、複数組毎に
１つのボード２００１、２００２、…に搭載される。図
１に示された構成では、１チップの４本の出力端子毎に
不良判定部及び救済処理装置が配置され、２組の不良判
定部及び救済処理装置で１枚のボードに搭載されるの
で、１チップのテストは２枚のボードでテストされる。When each of the rescue processors 51a, 51b,... Is integrated into one chip as described later,
A one-chip defect determination unit 21 and a one-chip rescue processor 51 are arranged for each output terminal. In addition, 102
Of the four sets of the failure determination unit and the rescue processing device, one set is mounted on one board 2001, 2002,. In the configuration shown in FIG. 1, a failure determination unit and a rescue processing device are arranged for every four output terminals of one chip, and two sets of the failure determination unit and the rescue processing device are mounted on one board. One chip test is performed on two boards.
【００２１】メモリテストパターン発生器１は、テスト
パターンとしての入力データとアドレスを発生して各チ
ップ１００１、１００２、１００３、…に与え、さらに
期待値データを発生して各不良判定部２１ａ、２１ｂ、
２１ｃ、…に与える。The memory test pattern generator 1 generates input data and an address as a test pattern and supplies them to each of the chips 1001, 1002, 1003,..., And further generates expected value data to generate each of the failure judgment sections 21a and 21b. ,
21c,.
【００２２】各チップ１００１、１００２、１００３、
…がそれぞれ有する複数の出力端子から出力されたデー
タは、各出力端子毎に設けられた不良判定部２１ａ、２
１ｂ、…に与えられる、不良判定部２１ａ、２１ｂ、２
１ｃ、…は出力データと期待値データと比較し、不良が
存在するアドレスを示した不良アドレス情報を生成して
出力する。ここで、不良判定部２１ａ、２１ｂ、…から
の不良アドレス情報の出力は、テスト周期毎に行われ
る。Each of the chips 1001, 1002, 1003,
Are output from the plurality of output terminals respectively provided by the defect determination units 21a, 21a,
, 1b,.
1c,... Compare output data with expected value data to generate and output defective address information indicating an address where a defect exists. Here, the output of the defective address information from the defective determination units 21a, 21b,... Is performed for each test cycle.
【００２３】不良判定部２１ａ、２１ｂ、…から出力さ
れた不良アドレス情報は、それぞれ救済処理装置５１
ａ、５１ｂ、…に与えられる。救済処理装置５１ａ、５
１ｂ、…は、この不良アドレス情報を用いて、各行毎の
不良の数を示す行不良数情報と、各列毎の不良の数を示
す列不良数情報とを生成する。そして、この行不良数情
報及び列不良数情報と不良アドレス情報とを用いて、そ
れぞれの不良をどの行救済線又は列救済線を用いて救済
するかを示した救済解を求めて出力する。The defect address information output from the defect determination units 21a, 21b,.
a, 51b,... Relief processing devices 51a, 5
1b generate row defect number information indicating the number of defects in each row and column defect number information indicating the number of defects in each column using the defect address information. Then, using the row defect number information, the column defect number information, and the defect address information, a rescue solution indicating which row rescue line or column rescue line is used to remedy each defect is obtained and output.
【００２４】中央ＣＰＵ３００１は、各出力端子毎に設
けられた救済処理装置５１ａ、５１ｂ、…からの救済解
を用いて、各チップ１００１、１００２、１００３、…
毎に、救済が可能か否かを判断し、可能な場合には不良
を救済線に置き換えるための具体的な処置を行うための
情報、例えばどのヒューズをブローさせるかを示す情報
を求める。The central CPU 3001 uses the rescue solutions from the rescue processors 51a, 51b,... Provided for the respective output terminals, to use the chips 1001, 1002, 1003,.
Each time, it is determined whether or not rescue is possible, and if possible, information for performing a specific action for replacing a defect with a rescue line, for example, information indicating which fuse is blown is obtained.
【００２５】ここで、各々の救済処理装置５１ａ、５１
ｂ、…は、後述する他の実施の形態のようにハードウェ
アにより構成してもよく、あるいはＣＰＵ及びメモリと
同様な構成を備え、ソフトウェア処理により救済解を生
成してもよい。Here, each of the rescue processors 51a, 51
b,... may be configured by hardware as in other embodiments to be described later, or may have the same configuration as the CPU and the memory, and generate a remedy solution by software processing.
【００２６】このような構成を備えた第１の実施の形態
によれば、次のような効果が得られる。出力端子毎に不
良判定部２１及び救済処理装置５１を含む不良救済処理
システムを配置したことで、従来のような全ての出力端
子の不良アドレス情報を一時的に記憶する大容量のＦＡ
Ｍを設ける必要がない。よって、図６に示された不良判
定部４とＦＡＭ５とを接続する多数のケーブル７、及び
ＦＡＭ５と冗長処理装置６とを接続する多数のケーブル
８が不要であり、システムの規模及びコストを縮小する
ことができる。According to the first embodiment having such a configuration, the following effects can be obtained. By arranging the defect remedy processing system including the defect judgment unit 21 and the rescue processing device 51 for each output terminal, a large capacity FA for temporarily storing the defect address information of all the output terminals as in the related art is provided.
There is no need to provide M. Therefore, a large number of cables 7 for connecting the failure judging unit 4 and the FAM 5 and a large number of cables 8 for connecting the FAM 5 and the redundant processing device 6 shown in FIG. 6 are unnecessary, and the scale and cost of the system are reduced. can do.
【００２７】また、このようなケーブル７を介して不良
アドレス情報を不良判定部４からＦＡＭ５へ転送する必
要がない。また、全出力端子の不良アドレス情報を一つ
のＦＡＭ５に集中して書き込むことなく、出力端子毎に
分散して救済処理を行うので、救済処理に要する時間を
短縮することができる。Further, it is not necessary to transfer the defective address information from the defect determining section 4 to the FAM 5 via such a cable 7. Further, since the rescue process is performed for each output terminal without performing the defective address information of all the output terminals in one FAM 5 intensively, the time required for the rescue process can be reduced.
【００２８】さらに、救済処理装置５１を後述するよう
なハードウェアで構成した場合、あるいはＣＰＵ及びメ
モリと同様なハードウエアによりソフトウェア処理を行
う構成とした場合のいずれにおいても、１チップで構成
することが可能である。このため、各出力端子毎にそれ
ぞれ１チップ化された不良判定部２１及び救済処理装置
５１を配置し、複数組の不良判定部２１及び救済処理装
置５１を１枚のボードに搭載することで、システム全体
の構成を簡易なものにすることができる。また、救済処
理装置をハードウェアで構成した場合における後述する
ような不良アドレスメモリや行不良カウントメモリ及び
列不良カウントメモリ、あるいはソフトウェア処理を行
う場合に必要なメモリは、１つの出力端子からの情報を
処理すれば足りるので、高価で集積度の低いＳＲＡＭを
用いずにＤＲＡＭで構成することが可能であり、高集積
化及びコスト低減に寄与する。Further, the rescue processing device 51 may be constituted by one chip either when it is constituted by hardware as described later, or when it is constituted by performing software processing by hardware similar to a CPU and a memory. Is possible. For this reason, the defect determination unit 21 and the rescue processing device 51 each formed into one chip are arranged for each output terminal, and a plurality of sets of the defect determination unit 21 and the rescue processing device 51 are mounted on one board. The configuration of the entire system can be simplified. In addition, a defective address memory, a row defective count memory, and a column defective count memory, which will be described later when the rescue processing device is configured by hardware, or a memory required for performing software processing is information from one output terminal. Is sufficient, it is possible to configure a DRAM without using an expensive and low-integration SRAM, which contributes to high integration and cost reduction.
【００２９】本発明の第２の実施の形態は図２に示され
るような構成を備えている。本実施の形態は、上記第１
の実施の形態における救済処理装置５１ａ、５１ｂ、…
をハードウェアで構成した場合であって、複数の不良ア
ドレスメモリを備える場合に相当する。The second embodiment of the present invention has a configuration as shown in FIG. In the present embodiment, the first
The rescue processing devices 51a, 51b,.
Is constituted by hardware, and corresponds to a case where a plurality of defective address memories are provided.
【００３０】救済処置装置５１ａは、メモリ切替制御部
２２、ラッチ回路２３ａ及び２３ｂ、不良アドレスメモ
リ２４ａ及び２４ｂ、ＯＲ回路２５、スキャン用アドレ
ス発生器４３、ラッチ回路３１ａ及び３１ｂ、行不良カ
ウントメモリ３２ａ、列不良カウントメモリ３２ｂ、加
算器３３ａ及び３３ｂ、比較器３４ａ及び３４ｂ、行不
良設定値用レジスタ３５ａ、列不良設定値用レジスタ３
５ｂ、救済処理ＣＰＵ３６、内部バス４１を備えてい
る。The rescue procedure device 51a includes a memory switching controller 22, latch circuits 23a and 23b, defective address memories 24a and 24b, an OR circuit 25, a scan address generator 43, latch circuits 31a and 31b, and a row defective count memory 32a. , Column fault count memory 32b, adders 33a and 33b, comparators 34a and 34b, row fault set value register 35a, column fault set value register 3
5b, a rescue processing CPU 36, and an internal bus 41.
【００３１】先ず、１チップ１００１の１出力端子から
出力されたデータと期待値データとが不良判定部２１ａ
に入力され、不良アドレス情報が救済処置装置５１ａに
入力される。メモリ切替制御部２２は、本実施の形態の
ように複数のメモリを用いる場合に、不良アドレス情報
を書き込むメモリを切り替える制御を行う。First, the data output from one output terminal of one chip 1001 and the expected value data are compared with the defect determination unit 21a.
And the defective address information is input to the rescue procedure device 51a. When a plurality of memories are used as in the present embodiment, the memory switching control unit 22 performs control to switch a memory in which defective address information is written.
【００３２】この切替制御の他に、メモリ切替制御部２
２に次のような動作を行わせることもできる。例えば、
不良判定部２１ａから出力された不良アドレス情報のう
ち、不良と判定されたアドレスに関する情報のみを取り
出してメモリ２４ａ又は２４ｂに書き込ませる機能を持
たせてもよい。あるいは、同一（行又は列）アドレスで
連続して不良が発生しているかどうかを判定し、このよ
うな不良が発生している場合には２番目以降の不良アド
レス情報の書き込みを禁止する機能を持たせてもよい。
さらには、連続した不良が存在した同一アドレスにおい
て、間隔を空けて不良が存在した場合にも、この不良情
報の書き込みを禁止してもよい。また、不良判定部２１
ａから出力された不良アドレス情報を一定数だけを取り
込んでおき、並列にこの情報を不良アドレスメモリ２４
ａ又は２４ｂに送って書き込ませてもよい。In addition to the switching control, the memory switching controller 2
2 can perform the following operation. For example,
A function may be provided in which only information relating to an address determined to be defective among the defective address information output from the defect determining unit 21a is taken out and written to the memory 24a or 24b. Alternatively, it is determined whether or not a defect has occurred continuously at the same (row or column) address, and if such a defect has occurred, a function of prohibiting writing of the second and subsequent defective address information is provided. You may have it.
Further, even when there is a defect at an interval at the same address where a continuous defect exists, writing of the defect information may be prohibited. Also, the defect determination unit 21
a, a predetermined number of the defective address information output from the a.
a or 24b for writing.
【００３３】不良アドレス情報がメモリ切替制御部２２
を介してラッチ２３ａ又は２３ｂに与えられて一時的に
保持された後、メモリ２４ａ又は２４ｂに与えられて書
き込まれる。The defective address information is stored in the memory switching controller 22.
, And temporarily stored in the latch 23a or 23b, and then applied to the memory 24a or 24b for writing.
【００３４】ここで、メモリ２４ａ及び２４ｂは、不良
アドレス情報を任意サイクル毎に１回書き込むことがで
きる。また、本実施の形態のように、二つ以上のメモリ
２４ａ及び２４ｂを備え、それぞれのメモリをＤＲＡＭ
で構成しているような場合は、一方に書き込んでいる
間、他方をリフレッシュするように制御してもよい。Here, the memories 24a and 24b can write the defective address information once every arbitrary cycle. Further, as in the present embodiment, two or more memories 24a and 24b are provided, each of which is a DRAM.
In such a case, control may be performed so that while one is written, the other is refreshed.
【００３５】不良判定部２１ａ、２１ｂ、２１ｃ、…か
ら出力された出力端子毎の不良アドレス情報のメモリ２
４ａ及び２４ｂへの書き込みが終了すると、メモリ２４
ａ及び２４ｂをスキャンして書き込まれた情報を読み出
し、行及び列を単位とした不良数をカウントする処理が
行われる。スキャン用アドレス発生器４３が、スキャン
用アドレスを発生する。このアドレスは、メモリ２４ａ
及び２４ｂの構成に応じて行方向又は列方向に沿ってス
キャンするように変化する。The memory 2 of the defective address information for each output terminal output from the defective determination units 21a, 21b, 21c,.
When the writing to 4a and 24b is completed, the memory 24
A process is performed in which the written information is read by scanning a and 24b and the number of defects is counted in units of rows and columns. The scan address generator 43 generates a scan address. This address is stored in the memory 24a.
And 24b to scan along the row or column direction.
【００３６】このスキャン用アドレスは、メモリ２４ａ
及び２４ｂに与えられ、行アドレスはラッチ回路３１ａ
に、列アドレスはラッチ回路３１ｂにおいてそれぞれ保
持された後、行不良カウントメモリ３２ａ、列不良カウ
ントメモリ３２ｂに与えられる。This scan address is stored in the memory 24a.
And 24b, and the row address is supplied to the latch circuit 31a.
After the column address is held in the latch circuit 31b, it is applied to the row defect count memory 32a and the column defect count memory 32b.
【００３７】行不良カウントメモリ３２ａは、各々の行
を単位として不良の数を書き込むメモリ領域を有し、列
不良カウントメモリ３２ｂは各列毎の不良数を書き込む
メモリ領域を有している。The row defect count memory 32a has a memory area for writing the number of defects for each row, and the column defect count memory 32b has a memory area for writing the number of defects for each column.
【００３８】また、メモリ２４ａ及び２４ｂはスキャン
用アドレスを与えられると、それぞれ格納した不良アド
レス情報をＯＲ回路２５に出力する。ＯＲ回路２５は、
二つのメモリ２４ａ及び２４ｂの情報を合体するため、
ＯＲ演算を行って出力する。この不良アドレス情報は、
加算器３３ａ及び３３ｂに与えられる。加算器３３ａ
は、行を単位として不良がある場合はその都度１を加算
していき、当該行に存在する不良の数を行不良カウント
メモリ３２ａに書き込ませる。加算器３３ｂは、列を単
位として不良がある場合はその都度１を加算し、当該列
に存在する不良の数を列不良カウントメモリ３２ｂに書
き込ませる。これにより、行不良カウントメモリ３２ａ
からは各行毎の不良の数を示す行不良数情報が出力さ
れ、列不良カウントメモリ３２ｂからは各列毎の不良の
数を示す列不良数情報が出力される。本実施の形態では
これら情報の他に、次のような情報を生成するために比
較器３４ａ及び３４ｂと行不良基準値レジスタ３５ａ及
び列不良基準値レジスタ３５ｂを備えている。When the scanning addresses are given to the memories 24a and 24b, the stored defective address information is output to the OR circuit 25. The OR circuit 25
To combine the information of the two memories 24a and 24b,
Perform an OR operation and output. This bad address information is
It is provided to adders 33a and 33b. Adder 33a
Adds 1 each time a row has a defect as a unit, and causes the row defect count memory 32a to write the number of defects present in the row. The adder 33b adds 1 each time there is a defect on a column basis, and writes the number of defects present in the column in the column defect count memory 32b. Thereby, the row defect count memory 32a
Outputs row defect number information indicating the number of defects for each row, and the column defect count memory 32b outputs column defect number information indicating the number of defects for each column. In this embodiment, in addition to the above information, comparators 34a and 34b, a row failure reference value register 35a and a column failure reference value register 35b are provided to generate the following information.
【００３９】図５に、メモリセルアレイ５００１に複数
の不良４００１〜４００７が存在する場合の配列を示
す。「０」行に５つの不良４００１〜４００５が存在
し、「ｉ」行に１つの不良４００６が存在し、「ｉ＋
ｊ」行に１つの不良４００７が存在するものとする。そ
して、４本の行救済線と２本の列救済線とが配置されて
いるとする。このような場合は、行救済線の本数が多い
ので、なるべく行を単位として救済する方が多くの不良
の救済が可能となる。そこで、不良が５箇所存在する
「０」行は、この行を単位として救済する。不良の救済
には多くの解が存在するが、このような不良の分布状態
によっては複数の不良を纏めて１本の行救済線又は列救
済線で救済することが可能な場合には、救済処理ＣＰＵ
３６によって救済解を求める前に、いずれかの線を単位
として救済すべきことを示す情報を求めると、以降の処
理を効率良く進めることができる。このような行救済情
報又は列救済情報を、以下のようにして比較器３４ａ及
び３４ｂと行不良基準値レジスタ３５ａ及び列不良基準
値レジスタ３５ｂを用いて生成する。FIG. 5 shows an arrangement in the case where a plurality of defects 4001 to 4007 exist in the memory cell array 5001. There are five defects 4001 to 4005 in the “0” row, one defect 4006 in the “i” row, and “i +
It is assumed that one defect 4007 exists in the “j” row. It is assumed that four row repair lines and two column repair lines are arranged. In such a case, since the number of the row rescue lines is large, it is possible to relieve a large number of defects by performing rescue in units of rows as much as possible. Therefore, the "0" row in which five defects exist is repaired in units of this row. There are many solutions for remedying a defect, but depending on such a defect distribution state, if a plurality of defects can be collectively remedied by a single row rescue line or a column rescue line, the rescue is performed. Processing CPU
If the information indicating that the rescue is to be performed in units of one of the lines before the rescue solution is obtained by 36, the subsequent processing can be advanced efficiently. Such row rescue information or column rescue information is generated using the comparators 34a and 34b and the row defect reference value register 35a and the column defect reference value register 35b as follows.
【００４０】加算器３３ａから当該行に存在する不良の
数が比較器３４ａに入力され、さらに行不良基準値レジ
スタ３５ａから予め設定された行不良基準値が比較器３
４ａに入力される。この行不良基準値は、１行を単位と
して救済するときの行方向の不良の数の閾値を示す。例
えば、図５の構成のように行救済線が４本設けられてい
る場合は、４つ以上の値に設定する。そして、比較器３
４ａにおいて不良数と行不良基準値とを比較し、不良数
が行不良基準値以上である場合は、行を単位として救済
することを示す行救済情報を行不良カウントメモリ３２
ａに与える。行不良カウントメモリ３２ａは、行単位の
不良数を記憶する領域の他に、さらに行救済信号を与え
られたときはフラグ「１」を立てる領域を有する。The number of faults present in the row is input to the comparator 34a from the adder 33a, and a row fault reference value set in advance from the row fault reference value register 35a is supplied to the comparator 3a.
4a. The row defect reference value indicates a threshold value of the number of defects in the row direction when the repair is performed in units of one row. For example, when four row repair lines are provided as in the configuration of FIG. 5, the value is set to four or more values. And the comparator 3
In step 4a, the number of defects is compared with the row defect reference value. If the number of defects is equal to or greater than the row defect reference value, row rescue information indicating that the rescue is performed in units of rows is sent to the row defect count memory 32.
Give to a. The row defect count memory 32a has, in addition to an area for storing the number of defects in row units, an area for setting a flag “1” when a row rescue signal is given.
【００４１】同様に、加算器３３ｂから当該列に存在す
る不良の数が比較器３４ｂに入力され、さらに列不良基
準値レジスタ３５ｂから列不良基準値が比較器３４ｂに
入力される。比較器３４ｂにおいて不良数と列不良基準
値とを比較し、不良数が列不良基準値以上である場合
は、列救済情報を列不良カウントメモリ３２ｂに与えて
フラグ「１」を立てる。Similarly, the number of faults present in the column is input from the adder 33b to the comparator 34b, and the column fault reference value is input from the column fault reference value register 35b to the comparator 34b. The comparator 34b compares the number of failures with the column failure reference value, and if the number of failures is equal to or greater than the column failure reference value, provides column rescue information to the column failure count memory 32b and sets a flag "1".
【００４２】救済処理ＣＰＵ３６は、行不良カウントメ
モリ３２ａ及び列不良カウントメモリ３２ｂから行毎の
不良数及び列毎の不良数と、いずれかの行又は列を単位
とする救済を行うことを示す行救済情報及び列救済情報
と、さらに、ＯＲ回路２５を介してメモリ２４ａ及び２
４ｂに格納されている不良アドレス情報とを与えられ、
それぞれの不良をいずれの行救済線又は列救済線により
救済するかを示す解を求める。The rescue processing CPU 36 reads the number of defects per row and the number of defects per column from the row defect count memory 32a and the column defect count memory 32b, and a row indicating that rescue is to be performed in any row or column. The rescue information and the column rescue information, and furthermore, the memories 24 a and 24
4b and the defective address information stored in
A solution indicating which row repair line or column repair line to repair each defect is obtained.
【００４３】以上のようにして出力端子毎に得られた救
済解は、救済処理ＣＰＵ３６から外部バス４２を経て図
示されていない中央ＣＰＵに与えられる。中央ＣＰＵ
は、各チップ１００１、１００２、…毎に救済が可能か
否かを判断し、可能な場合には不良を救済線に置き換え
るために必要なヒューズブロー等の情報を求める。The rescue solution obtained for each output terminal as described above is provided from the rescue processing CPU 36 to the central CPU (not shown) via the external bus 42. Central CPU
Judge whether or not rescue is possible for each of the chips 1001, 1002,... And, if possible, obtain information such as fuse blow necessary for replacing a defect with a rescue line.
【００４４】上記第２の実施の形態では、不良アドレス
を記憶するメモリが２つ設けられているが、３つ以上設
けられて切り替え制御が行われてもよい。あるいは、図
３に示された第３の実施の形態における救済処理装置１
５１ａのように、不良アドレスメモリ７１を一つ設けて
もよい。この場合には、メモリを切り替える必要がない
ので、メモリ切替制御部を設けずに不良判定部１２１ａ
からの不良アドレス情報を直接メモリ７１に与えて書き
込んでもよく、あるいは不良アドレス書き込み制御部を
設けてメモリ７１に書き込んでもよい。不良アドレス書
き込み情報部を設ける場合には、上記第２の実施の形態
におけるメモリ切替制御部２２のように、不良アドレス
情報のうち不良と判定されたアドレスを示す情報のみを
取り出す機能、あるいは、同一（行又は列）アドレスで
連続して不良が発生しているかどうかを判定し、このよ
うな不良が発生している場合には２番目以降の不良アド
レス情報の書き込みを禁止する機能、さらには、連続し
た不良が存在した同一アドレスにおいて、間隔を空けて
不良が存在した場合には、この不良情報の書き込みを禁
止する機能、また、不良判定部２１ａから出力された不
良アドレス情報を一定数取り込んでおき、並列にこの情
報をメモリ７１に送って書き込ませる機能を持たせても
よい。In the second embodiment, two memories for storing defective addresses are provided. However, three or more memories may be provided for switching control. Alternatively, the rescue processing device 1 according to the third embodiment shown in FIG.
One defective address memory 71 may be provided like 51a. In this case, since there is no need to switch the memory, the failure determination unit 121a can be provided without providing the memory switching control unit.
The defective address information from the memory 71 may be directly supplied to the memory 71 for writing, or the defective address information may be written to the memory 71 by providing a defective address write control unit. In the case where the defective address write information section is provided, like the memory switching control section 22 in the second embodiment, a function of extracting only information indicating an address determined to be defective among the defective address information, or (Row or column) It is determined whether or not a defect occurs continuously at an address. If such a defect occurs, a function of prohibiting writing of the second and subsequent defective address information is further provided. In the case where there is a defect at an interval at the same address where a continuous defect exists, a function of prohibiting writing of this defect information and a certain number of defect address information output from the defect determination unit 21a are taken. Alternatively, a function of sending this information to the memory 71 and writing it in parallel may be provided.
【００４５】メモリ７１への不良アドレス情報の書き込
みが終了した後の動作は、上記第２の実施の形態と同様
である、即ち、スキャン用アドレスを発生してメモリ７
１をスキャンし、不良アドレス情報を行不良カウントメ
モリ３２ａ及び列不良カウントメモリ３２ｂに与えて行
及び列毎の不良数を示す情報、さらに行又は列単位の救
済情報を生成して救済処理ＣＰＵ３６に与え、救済解を
求めて外部に出力する。The operation after the writing of the defective address information to the memory 71 is completed is the same as that of the second embodiment, that is, the scan address is generated and the memory 7 is generated.
1, the defective address information is given to the row defect count memory 32a and the column defect count memory 32b to generate information indicating the number of defects for each row and column, and further to generate rescue information for each row or column. And outputs it to the outside in search of a remedy solution.
【００４６】本発明の第４の実施の形態は、図４に示さ
れるような構成を備えている。上記第２、第３の実施の
形態では救済処理装置がハードウェアで構成されていた
が、第４の実施の形態はソフトウェアにより不良アドレ
ス情報から救済解を求める処理を行う。各出力端子毎に
設けられた不良救済処理装置２０１１、２０１２、２０
１３、…は、それぞれメモリ６１と救済処理ＣＰＵ６２
とを備えている。メモリ６１に不良アドレス情報が書き
込まれ、救済処理ＣＰＵ６２がこの不良アドレス情報を
読み出して行及び列毎の不良数を求める処理、行又は列
を単位として救済するか否かの判断を行う処理、さらに
これらの情報を用いて救済解を求める処理を行い、中央
ＣＰＵ３００１に出力する。The fourth embodiment of the present invention has a configuration as shown in FIG. In the above-described second and third embodiments, the rescue processing device is configured by hardware, but in the fourth embodiment, processing for obtaining a remedy solution from defective address information is performed by software. Defect relief processing devices 2011, 2012, 20 provided for each output terminal
.. Represent memory 61 and rescue processing CPU 62, respectively.
And The defective address information is written into the memory 61, and the rescue processing CPU 62 reads the defective address information to obtain the number of defects for each row and column, determines whether or not to rescue each row or column, and A process for obtaining a remedy solution is performed using these pieces of information, and output to the central CPU 3001.
【００４７】上述した実施の形態はいずれも一例であっ
て、本発明を限定するものではない。例えば、救済処理
部の処理をハードウェアにより行う場合の回路構成は、
図２又は図３に示されたものには限らず、不良判定部が
出力した不良アドレス情報を用いてそれぞれの不良をい
ずれの救済線に置き換えるかを示す解を求めることがで
きるものであればよく、種々の変形が可能である。The above-described embodiments are merely examples, and do not limit the present invention. For example, the circuit configuration when the processing of the rescue processing unit is performed by hardware is as follows.
Not only the one shown in FIG. 2 or FIG. 3 but also a solution which can determine which repair line is used to replace each failure by using the failure address information output by the failure determination unit. Well, various modifications are possible.
【００４８】[0048]
【発明の効果】以上説明したように、本発明の不良救済
処理装置及びそのシステムは、検査対象となるチップの
各出力端子毎の不良アドレス情報を用いて救済解を求め
る処理を行う装置を配置して、出力端子毎に分散処理を
行うため、全チップが有する出力端子の不良アドレス情
報を集中して処理する場合と異なりＦＡＭが不要である
ため、システムの小型化及び規模の縮小化、救済処理の
高速化、コスト低減を達成することができる。As described above, the defect remedy processing apparatus and system according to the present invention include an apparatus for performing a process for obtaining a remedy solution using defect address information for each output terminal of a chip to be inspected. Since the distributed processing is performed for each output terminal, unlike the case where the defective address information of the output terminals of all the chips is intensively processed, the FAM is not required. Higher processing speed and lower cost can be achieved.
【図１】本発明の第１の実施の形態による不良救済処理
装置及びそのシステムの構成を示したブロック図。FIG. 1 is a block diagram showing a configuration of a defect repair processing device and a system thereof according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態による不良救済処理
装置及びそのシステムの構成を示したブロック図。FIG. 2 is a block diagram showing a configuration of a defect repair processing device and a system thereof according to a second embodiment of the present invention.
【図３】本発明の第３の実施の形態による不良救済処理
装置及びそのシステムの構成を示したブロック図。FIG. 3 is a block diagram showing a configuration of a defect repair processing device and a system thereof according to a third embodiment of the present invention.
【図４】本発明の第４の実施の形態による不良救済処理
装置及びそのシステムの構成を示したブロック図。FIG. 4 is a block diagram showing a configuration of a defect repair processing device and a system thereof according to a fourth embodiment of the present invention.
【図５】メモリセルアレイに含まれる不良箇所と救済線
とを示した説明図。FIG. 5 is an explanatory diagram showing a defective portion and a relief line included in the memory cell array.
【図６】従来の不良救済処理装置及びそのシステムの構
成を示したブロック図。FIG. 6 is a block diagram showing a configuration of a conventional defect repair processing apparatus and its system.
１ メモリテストパターン発生器 ２ 半導体ウェーハ １００１〜１００３ チップ ２１ａ、２１ｂ、１２１ａ、１２１ｂ 不良判定部 ２２ メモリ切替制御部 ２３ａ、２３ｂ、３１ａ、３１ｂ ラッチ回路 ２４ａ、２４ｂ、７１ 不良アドレスメモリ ２５ ＯＲ回路 ３１ａ、３１ｂ ラッチ回路 ３２ａ 行不良カウントメモリ ３２ｂ 列不良カウントメモリ ３３ａ、３３ｂ 加算器 ３４ａ、３４ｂ 比較器 ３５ａ 行不良基準値レジスタ ３５ｂ 列不良基準値レジスタ ３６、６２ 救済処理ＣＰＵ ４１ 内部バス ４２ 外部バス ４３ スキャン用アドレス発生器 ５１ａ、５１ｂ、１５１ａ、１５１ｂ、２０１１、２０
１２、２０１３ 救済処理装置 ２００１、２００２、２００３、２００４ ボード ３００１ 中央ＣＰＵ ４００１〜４００７ 不良 ５００１ メモリセルアレイReference Signs List 1 memory test pattern generator 2 semiconductor wafers 1001 to 1003 chips 21a, 21b, 121a, 121b failure determination unit 22 memory switching control units 23a, 23b, 31a, 31b latch circuits 24a, 24b, 71 defective address memory 25 OR circuit 31a, 31b Latch circuit 32a Row failure count memory 32b Column failure count memory 33a, 33b Adder 34a, 34b Comparator 35a Row failure reference value register 35b Column failure reference value register 36, 62 Rescue processing CPU 41 Internal bus 42 External bus 43 For scanning Address generators 51a, 51b, 151a, 151b, 2011, 20
12, 2013 Relief processing device 2001, 2002, 2003, 2004 Board 3001 Central CPU 4001 to 4007 Defective 5001 Memory cell array
Claims (8)
レス情報を用いて、不良を救済する解を求める不良救済
処理装置において、 前記不良救済装置は、前記被測定メモリの各々の出力端
子毎に設けられ、 前記不良アドレス情報を与えられて記憶する複数の不良
アドレスメモリと、 前記不良アドレスメモリが出力した前記不良アドレス情
報を用いて、各々の行毎の不良数を示す行不良数情報を
求めて出力する行不良数計数手段と、 前記不良アドレスメモリが出力した前記不良アドレス情
報を用いて、各々の列毎の不良数を示す列不良数情報を
求めて出力する列不良数計数手段と、 前記行不良数計数手段が出力した前記行不良数情報と、
前記列不良数計数手段が出力した前記列不良数情報と、
前記不良アドレスメモリが出力した前記不良アドレス情
報とを用いて、各々の不良を救済する解を求めて出力す
る救済処理演算部と、 を備えることを特徴とする不良救済処理装置。1. A defect remedy processing device for finding a solution for remedying a defect using defect address information obtained by measuring a memory under test, wherein the defect rescue device comprises an output terminal of each of the memories under test. A plurality of defective address memories provided for each and provided with the defective address information, and using the defective address information output by the defective address memory, row defect number information indicating a defect number for each row. And a column defect number counting means for obtaining and outputting column defect number information indicating the number of defects for each column using the defective address information output by the defective address memory. And the row defect number information output by the row defect number counting means,
The column defect number information output by the column defect number counting means,
A rescue processing operation unit for obtaining and outputting a solution for resolving each defect using the defective address information output from the defective address memory.
レス情報を用いて、不良を救済する解を求める不良救済
処理装置において、 前記不良救済装置は、前記被測定メモリの各々の出力端
子毎に設けられ、 前記不良アドレス情報を与えられ、複数の不良アドレス
メモリを切り替えて書き込み制御を行うメモリ切替制御
部と、 前記メモリ切替制御部により制御されて前記不良アドレ
ス情報を記憶する複数の前記不良アドレスメモリと、 前記不良アドレスメモリをスキャンするためのスキャン
用アドレスを発生するスキャン用アドレス発生器と、 前記スキャン用アドレスを与えられて前記メモリが出力
した前記不良アドレス情報を用いて、各々の行毎の不良
数を示す行不良数情報を出力する行不良数計数手段と、 前記スキャン用アドレスを与えられて前記メモリが出力
した前記不良アドレス情報を用いて、各々の列毎の不良
数を示す列不良数情報を出力する列不良数計数手段と、 前記行不良数情報に示された各々の行毎の不良数と、行
単位で救済すべき不良の基準値とを比較し、行単位で救
済するか否かを示す行救済情報を求める行救済手段と、 前記列不良数情報に示された各々の列毎の不良数と、列
単位で救済すべき不良の基準値とを比較し、列単位で救
済するか否かを示す列救済情報を求める列救済手段と、 前記行不良数情報、前記列不良数情報、前記行救済情
報、前記列救済情報、前記不良アドレス情報とを用い
て、各々の不良を救済する解を求めて出力する救済処理
演算部と、 を備えることを特徴とする不良救済処理装置。2. A defect remedy processing device for finding a solution for resolving a defect using defect address information obtained by measuring a memory under test, wherein the defect remedy device comprises an output terminal of each of the memories under test. A memory switching control unit provided for each of the plurality of defective address memories and switching the plurality of defective address memories to perform write control; and a plurality of the plurality of memory units storing the defective address information controlled by the memory switching control unit. A defective address memory; a scan address generator that generates a scan address for scanning the defective address memory; and a defective address memory that receives the scan address and outputs the defective address information. A row defect number counting means for outputting row defect number information indicating a defect number for each row; Column defect number counting means for outputting column defect number information indicating the number of defects for each column using the defect address information output by the memory, and each row indicated in the row defect number information A row rescue means for comparing the number of defects for each row with a reference value of the defect to be remedied on a row-by-row basis, and obtaining row rescue information indicating whether or not the remedy is performed on a row-by-row basis; A column rescue means for comparing the number of defects for each column with a reference value of the defect to be remedied in column units to obtain column rescue information indicating whether or not to remedy in column units; A repair processing operation unit that obtains and outputs a solution for repairing each defect by using the column defect number information, the row relief information, the column relief information, and the defect address information. Defect relief processing device.
けられた前記救済処理演算部が出力した前記解を与えら
れ、前記被測定メモリを救済するか否かを判断し、救済
する場合には各々の不良を前記被測定メモリに内蔵され
た救済線に置き換えるために必要な情報を生成して出力
する中央演算部をさらに備えることを特徴とする請求項
１又は２記載の不良救済処理装置。3. The method according to claim 1, wherein said solution output by said rescue processing operation unit provided for each output terminal of said memory under test is given, and it is determined whether or not said memory under test is to be rescued, and said rescue is performed. 3. The defect remedy process according to claim 1, further comprising a central processing unit for generating and outputting information necessary for replacing each defect with a remedy line built in the memory under test. apparatus.
ーンを生成して前記被測定メモリに与えるメモリテスト
パターン発生器と、 前記被測定メモリの出力端子毎に設けられ、前記被測定
メモリが前記テストパターンを与えられて各々の出力端
子から出力したデータを期待値データと比較し、不良の
存在するアドレスを示す不良アドレス情報を出力する不
良判定部と、 前記不良判定部毎に設けられ、対応する前記不良判定部
から出力された前記不良アドレス情報を用いて、各々の
不良を救済する解を求めて出力する救済処理装置と、 を備えることを特徴とする不良救済処理システム。4. A memory test pattern generator for generating a test pattern for measuring a memory to be measured and supplying the test pattern to the memory to be measured; and a memory test pattern generator provided for each output terminal of the memory to be measured. A failure determination unit that compares data output from each output terminal given a test pattern with expected value data and outputs failure address information indicating an address where a failure is present; provided in each of the failure determination units; A remedy processing device for obtaining and outputting a solution for remedying each defect using the defect address information output from the defect determination unit.
ス情報を記憶する不良アドレスメモリと、 前記不良アドレスメモリに記憶された前記不良アドレス
情報を用いて、各々の行毎の不良数と、各々の列毎の不
良数とを求めて、各々の不良を前記被測定メモリが内蔵
するいずれの救済線に置き換えるかを示す救済解を求め
て出力する演算処理部と、 を有することを特徴とする請求項４記載の不良救済処理
システム。5. A rescue processing apparatus comprising: a defect address memory for storing the defect address information output from a corresponding defect determination unit; and a defect address information stored in the defect address memory. Calculating the number of defects in each row and the number of defects in each column, and calculating and outputting a repair solution indicating which of the repair lines built in the memory under test replaces each of the defects. The defect relief processing system according to claim 4, comprising: a processing unit.
アドレスメモリ及び前記演算処理部は１チップでそれぞ
れ構成されており、 この１チップ化された前記不良アドレスメモリ及び前記
演算処理部と、この不良アドレスメモリ及び演算処理部
に対応して設けられた前記不良判定部とが、複数組で１
つのボードに搭載されていることを特徴とする請求項４
又は５記載の不良救済処理システム。6. The defective address memory and the arithmetic processing unit included in each of the repair processing devices are each configured by one chip, and the defective address memory and the arithmetic processing unit integrated into one chip are provided. The defective address memory and the defect determining section provided corresponding to the arithmetic processing section are provided in a plurality of sets as one set.
5. The device according to claim 4, wherein the device is mounted on one board.
Or the defect remedy processing system according to 5.
力されたデータを用いて、出力端子毎に不良の存在する
アドレスを示す不良アドレス情報を求めるステップと、 前記出力端子毎に、前記不良アドレス情報を用いて行毎
の不良数を示す行不良数情報と、列毎の不良数を示す列
不良数情報とを求めるステップと、 前記出力端子毎に、前記不良アドレス情報と、前記行不
良数情報及び前記列不良数情報とを用いて、各々の不良
を救済する解を求めるステップと、 を備えることを特徴とする不良救済処理方法。7. A step of obtaining defect address information indicating an address at which a defect exists for each output terminal by using data output by applying a test pattern to a memory under test; Determining row defect number information indicating the number of defects for each row using information, and column defect number information indicating the number of defects for each column; for each of the output terminals, the defect address information; Determining a solution for remedying each defect using the information and the column defect number information.
いて行単位で救済するか否かを示す行救済情報を求め、
前記列不良数情報を用いて列単位で救済するか否かを示
す列救済情報を求めるステップをさらに備え、 前記解を求めるステップでは、前記不良アドレス情報
と、前記行不良数情報及び前記列不良数情報と、さらに
前記行救済情報及び前記列救済情報とを用いて前記解を
求めることを特徴とする請求項７記載の不良救済処理方
法。8. For each of the output terminals, row rescue information indicating whether or not rescue is to be performed on a row-by-row basis using the row defect count information is determined.
A step of obtaining column rescue information indicating whether or not to rescue the data on a column basis using the column defect number information; and, in the step of obtaining the solution, the defect address information, the row defect number information, and the column defect information. 8. The defect repair processing method according to claim 7, wherein said solution is obtained by using numerical information, said row repair information and said column repair information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229747A JPH1166888A (en) | 1997-08-26 | 1997-08-26 | Defect remedying method, its device and its system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9229747A JPH1166888A (en) | 1997-08-26 | 1997-08-26 | Defect remedying method, its device and its system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166888A true JPH1166888A (en) | 1999-03-09 |
Family
ID=16897062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9229747A Pending JPH1166888A (en) | 1997-08-26 | 1997-08-26 | Defect remedying method, its device and its system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1166888A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002042495A (en) * | 2000-07-21 | 2002-02-08 | Mitsubishi Electric Corp | Redundancy relieving circuit and method, and semiconductor device |
| JP2005149707A (en) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | Flash memory test system shortening test time, and electric test method using that |
| WO2022158349A1 (en) * | 2021-01-22 | 2022-07-28 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor storage device |
-
1997
- 1997-08-26 JP JP9229747A patent/JPH1166888A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002042495A (en) * | 2000-07-21 | 2002-02-08 | Mitsubishi Electric Corp | Redundancy relieving circuit and method, and semiconductor device |
| JP2005149707A (en) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | Flash memory test system shortening test time, and electric test method using that |
| WO2022158349A1 (en) * | 2021-01-22 | 2022-07-28 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor storage device |
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