JPH1165855A - Processor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To guarantee the accuracy of the time of inhibiting and allowing instructions and the recovery, etc., of a machine state after an interruption process. SOLUTION: A sequencer is equipped with an interruption arbitrating means 40 and an interruption issue control means 42. When an interruption signal VEC O arbitrated by the interruption arbitrating means 40 is inputted to the interruption issue control means 42. The means 42 instructs a program counter to output an interruption branch address from a next output NXTA instead of a next address control signal generated by a pipeline control means 38 according to an instruction with the instruction according to the state PSM O of the pipeline control means 38 and an interruption inhibition signal TPD and also activates TRP EX. In response to the activation of TRP EX, an interruption instruction is inputted to a storage means 34. Consequently, the program starts processing interruption branching. The means 42 controls interruption issue according to the state of the means 38.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、プロセッサに関
し、より具体的には割り込み処理機能を具備するプロセ
ッサに関する。The present invention relates to a processor, and more particularly, to a processor having an interrupt processing function.

【０００２】[0002]

【従来の技術】プロセッサの高速処理技術の一つとし
て、パイプライン方式が知られている。パイプライン方
式は、プロセッサの動作を制御するプログラムの構成単
位であるインストラクション（命令）に対応する処理を
複数のステージに分割すると共に、各ステージを処理す
る１又は複数の処理資源を設け、時間的に隣接する命令
系列を異なるステージで処理資源の使用に関して競合し
ないように同時処理することで、結果的に高いスループ
ットを実現するものである。2. Description of the Related Art A pipeline method is known as one of high-speed processing techniques of a processor. The pipeline method divides a process corresponding to an instruction (instruction), which is a constituent unit of a program for controlling the operation of a processor, into a plurality of stages, and provides one or a plurality of processing resources for processing each stage. Are simultaneously processed at different stages so as not to compete for the use of processing resources, thereby realizing a high throughput.

【０００３】このようなパイプライン技術を使用して高
いスループットを実現するには、また、高いクロック周
波数でプロセッサを動作させる必要がある。In order to achieve high throughput using such a pipeline technique, it is necessary to operate a processor at a high clock frequency.

【０００４】他方、プロセッサ自身の処理、及び、プロ
セッサとその周辺装置との協調処理を適宜に変更する手
段として、割り込み処理がある。時間的、使用する資源
の観点から効率的に実行する手段として割り込み処理が
ある。割り込みは、分岐命令と同じく、命令実行の通常
の流れを変えるものであり、そもそもは、算術演算エラ
ー処理及び、各種プロセッサ周辺イベントのリアルタイ
ム応答のために考案されたものである。On the other hand, there is an interrupt process as a means for appropriately changing the process of the processor itself and the cooperative process between the processor and its peripheral devices. Means for executing efficiently from the viewpoint of time and resources used is interrupt processing. Interrupts, like branch instructions, alter the normal flow of instruction execution and are primarily designed for arithmetic error handling and real-time response to various processor peripheral events.

【０００５】[0005]

【発明が解決しようとする課題】従来のパイプライン技
術では、一つの命令が複数のステージに分割され、実行
に複数のサイクルを要し、かつ、隣接する複数の命令が
ステージは異なるものの同一時刻に実行されているの
で、図８に示すように、割り込み禁止命令ＴＰＤが発行
されているにもかかわらず、割り込み命令ＴＲＰがその
後実行され、割り込み分岐処理ルーチンアドレスＶＥＣ
ｎが読み出されている。即ち、従来例では、割り込みの
禁止・許可命令の時刻正確性及び割り込み処理後のマシ
ン状態の復帰等の保証が、プログラムに依存するという
問題があった。また、これらの保証要件を満たす正確な
割り込みの実現が困難であるという問題があった。In the conventional pipeline technology, one instruction is divided into a plurality of stages, a plurality of cycles are required for execution, and a plurality of adjacent instructions have different stages but have the same time. As shown in FIG. 8, even though the interrupt disable instruction TPD has been issued, the interrupt instruction TRP is thereafter executed, and the interrupt branch processing routine address VEC
n has been read. In other words, in the conventional example, there is a problem that the time accuracy of the interrupt prohibition / permission instruction and the guarantee of the return of the machine state after the interrupt processing depend on the program. There is also a problem that it is difficult to realize an accurate interrupt satisfying these guarantee requirements.

【０００６】本発明は、このような問題を解決するプロ
セッサを提示することを目的とする。An object of the present invention is to provide a processor that solves such a problem.

【０００７】[0007]

【課題を解決するための手段】本発明に係るプロセッサ
は、パイプライン制御手段と、割り込み調停手段と、割
り込み無し、割り込みスケジュール及び割り込み発行中
という３つの内部状態を有する割り込み発行制御手段と
からなり、当該割り込み発行制御手段は、当該割り込み
発行制御手段の内部状態に応じて当該割り込み調停手段
から出力される調停処理された割り込み信号と、当該パ
イブライン制御手段の状態とに応じて、割り込みの発行
を制御することを特徴とする。A processor according to the present invention comprises a pipeline control means, an interrupt arbitration means, and an interrupt issuance control means having three internal states of no interrupt, interrupt schedule and interrupt issuance. The interrupt issuance control means issues an interrupt in accordance with the arbitrated interrupt signal output from the interrupt arbitration means according to the internal state of the interrupt issuance control means and the state of the pipeline control means. It is characterized by controlling.

【０００８】[0008]

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【０００９】図１は、本発明の一実施例の概略構成ブロ
ック図を示す。１０は、３つの独立したアドレス入力Ｒ
Ａ，ＲＢ，ＷＡ、これらの各アドレスＲＡ，ＲＢ，ＷＡ
に対応するレジスタの内容を出力するデータ出力ＱＡ，
ＱＢ、レジスタへデータを入力するデータ入力ＤＩ、及
び、レジスタへの書き込みを制御する書き込みイネーブ
ル信号の入力端子ＷＥを有するレジスタ・ファイル（Ｒ
ＧＦ）である。FIG. 1 is a schematic block diagram showing an embodiment of the present invention. 10 has three independent address inputs R
A, RB, WA, their respective addresses RA, RB, WA
Output QA that outputs the contents of the register corresponding to
A register file (R) having QB, a data input DI for inputting data to the register, and an input terminal WE for a write enable signal for controlling writing to the register.
GF).

【００１０】１２は、２つのデータ入力ＳＡ，ＳＢ、こ
れらの入力データの演算結果のデータ出力ＤＯ及び演算
制御入力ｃｎｔを有する演算器（ＬＩＵ）であり、１４
は、２つのデータ入力ＳＡ，ＳＢ、これらの入力データ
の演算結果のデータ出力ＤＯ、及び演算制御入力ｃｎｔ
を有する演算器（ＳＩＵ）である。Numeral 12 denotes an arithmetic unit (LIU) having two data inputs SA and SB, a data output DO of an operation result of these input data, and an operation control input cnt.
Are two data inputs SA and SB, a data output DO of an operation result of these input data, and an operation control input cnt.
Is an arithmetic unit (SIU).

【００１１】１６はデータ及びインストラクションを記
憶するメモリシステム（ＭＥＭ）であって、データ・ア
ドレス入力ＤＡ、データ入出力ＤＩＯ、インストラクシ
ョン・アドレス入力ＩＡ及びインストラクション出力Ｉ
ＳＯを有し、ＲＯＭ、ＲＡＭ、磁気ディスク及び外部Ｉ
／Ｏ等からなる。メモリ・システム１６はまた、キャッ
シュ及び仮想記憶等の手法で階層化されて構成されるこ
ともある。Reference numeral 16 denotes a memory system (MEM) for storing data and instructions, which includes a data address input DA, a data input / output DIO, an instruction address input IA, and an instruction output I.
SO, ROM, RAM, magnetic disk and external I
/ O etc. The memory system 16 may also be configured in a hierarchical manner using a technique such as cache and virtual storage.

【００１２】１８は、２つのデータ入力ＳＡ，ＳＢ、１
つのデータ出力ＤＯ、アドレス出力ＤＡ、メモリ入出力
ＭＩＯ及び制御入力ｃｎｔを有し、制御入力ｃｎｔに供
給される制御信号に従い、データ入力ＳＡ，ＳＢの入力
データから生成したアドレスをアドレス出力ＤＡから出
力し、メモリ入出力ＭＩＯを経由してレジスタ・ファイ
ル（ＲＧＦ）１０とメモリ・システム（ＭＥＭ）１６と
の間でデータを相互に転送し、また、プロセッサ外の素
子とデータを授受するためのポートＥＸＴ＿ＩＯを利用
して装置外の回路との間でデータを転送するメモリ・イ
ンタフェース（ＭＩＦ）である。Reference numeral 18 denotes two data inputs SA, SB, 1
It has two data outputs DO, an address output DA, a memory input / output MIO, and a control input cnt, and outputs an address generated from the input data of the data inputs SA and SB from the address output DA according to a control signal supplied to the control input cnt. A port for transferring data mutually between the register file (RGF) 10 and the memory system (MEM) 16 via the memory input / output MIO, and for exchanging data with elements outside the processor. This is a memory interface (MIF) for transferring data to and from a circuit outside the device using EXT_IO.

【００１３】２０は、レジスタ・ファイル読み出しアド
レス出力ＲＡ，ＲＢ、レジスタ・ファイル書き込み制御
信号出力ＷＥ、レジスタ・ファイル書き込みアドレス出
力ＷＡ、演算器制御信号出力ＣＳＵ，ＣＬＵ、メモリ・
インタフェース制御信号出力ＣＭＩ、データ入力ＤＩ、
メモリ入力ＩＩＮ、メモリ・アドレス出力ＰＣＯ、初期
化入力ＲＳＴ＿Ｉ、割り込み処理復帰命令検出出力ＲＴ
Ｐ＿Ｏ及び割り込み処理分岐指示出力ＶＥＣ＿Ａを有
し、メモリ・アドレス出力ＰＣＯから出力されるアドレ
スで特定されるメモリ・システム１６内の記憶位置から
インストラクションを読み出してメモリ入力ＩＩＮから
取り込み、そのインストラクションに従い、レジスタ・
ファイル（ＲＧＦ）１０、演算器（ＬＩＵ，ＳＩＵ）１
２，１４及びメモリ・インタフェース（ＭＩＦ）１８を
制御するシーケンサ（ＳＥＱ）である。Reference numeral 20 denotes a register file read address output RA, RB, a register file write control signal output WE, a register file write address output WA, a computing unit control signal output CSU, CLU, a memory
Interface control signal output CMI, data input DI,
Memory input IIN, memory address output PCO, initialization input RST_I, interrupt processing return instruction detection output RT
P_O and an interrupt processing branch instruction output VEC_A, read an instruction from a storage location in the memory system 16 specified by the address output from the memory address output PCO, take in the instruction from the memory input IIN, and register the instruction according to the instruction.・
File (RGF) 10, Operation unit (LIU, SIU) 1
2 and 14 and a sequencer (SEQ) for controlling the memory interface (MIF) 18.

【００１４】２２は、データ入力ＳＡ，ＳＢ、データ出
力ＤＯ、アドレス出力ＰＣＯ及び制御入力ＣＮＴを有す
るプログラム・カウンタ（ＰＣ）であり、制御入力ＣＮ
Ｔに入力される制御信号に応じてアドレスをアドレス出
力ＰＣＯから出力する。Reference numeral 22 denotes a program counter (PC) having data inputs SA and SB, a data output DO, an address output PCO and a control input CNT.
An address is output from an address output PCO in response to a control signal input to T.

【００１５】レジスタ・ファイル１０のデータ出力ＱＡ
は、演算器１２、１４、メモリ・インタフェース１８及
びプログラム・カウンタ２２の各データ入力ＳＡ、並び
にシーケンサ２０のデータ入力ＤＩに供給されている。Data output QA of register file 10
Are supplied to the data inputs SA of the computing units 12 and 14, the memory interface 18 and the program counter 22, and the data input DI of the sequencer 20.

【００１６】レジスタ・ファイル１０のデータ出力ＱＢ
は、演算器１２，１４、メモリ・インタフェース１８及
びプログラム・カウンタ２２の各データ入力ＳＢに供給
されている。Data output QB of register file 10
Are supplied to the data inputs SB of the computing units 12 and 14, the memory interface 18 and the program counter 22.

【００１７】演算器１２，１４、メモリ・インタフェー
ス１８及びプログラム・カウンタ２２の各データ出力Ｄ
Ｏは、レジスタ・ファイル１０のデータ入力ＤＩに接続
されている。Each data output D of the computing units 12 and 14, the memory interface 18 and the program counter 22
O is connected to the data input DI of the register file 10.

【００１８】メモリ・インタフェース１８のメモリ入出
力ＭＩＯは、メモリ・システム１６のデータ入出力ＤＩ
Ｏに接続され、メモリ・インタフェース１８のアドレス
出力ＤＡは、メモリシステム１６のデータ・アドレス入
力ＤＡに接続されている。The memory input / output MIO of the memory interface 18 corresponds to the data input / output DI of the memory system 16.
O, the address output DA of the memory interface 18 is connected to the data address input DA of the memory system 16.

【００１９】プログラム・カウンタ２２のメモリ・アド
レス出力ＰＣＯは、メモリ・システム１６のインストラ
クション・アドレスＩＡに接続されている。The memory address output PCO of the program counter 22 is connected to the instruction address IA of the memory system 16.

【００２０】シーケンサ２０のインストラクション入力
ＩＩＮは、メモリ・システム１６のインストラクション
出力ＩＳＯに接続されている。The instruction input IIN of the sequencer 20 is connected to the instruction output ISO of the memory system 16.

【００２１】シーケンサ２０のレジスタ・ファイル読み
出しアドレス出力ＲＡ，ＲＢ、レジスタ・ファイル書き
込み制御信号出力ＷＥ及びレジスタ・ファイル書き込み
アドレス出力ＷＡはそれぞれ、レジスタ・ファイル１０
のレジスタ・ファイル読み出しアドレス入力ＲＡ，Ｒ
Ｂ、書き込み制御信号入力ＷＥ及び書き込みアドレス入
力ＷＡに接続されている。The register file read address outputs RA and RB, the register file write control signal output WE and the register file write address output WA of the sequencer 20 are respectively registered in the register file 10.
Register file read address input RA, R
B, a write control signal input WE and a write address input WA.

【００２２】シーケンサ２０の演算器制御信号出力ＣＳ
Ｕ，ＣＬＵはそれぞれ、演算器１２，１４の制御信号入
力ｃｎｔに接続されている。シーケンサ２０のメモリ・
インタフェース制御信号出力ＣＭＩは、メモリ・インタ
フェース１８の制御信号入力ｃｎｔに接続されている。Operation unit control signal output CS of sequencer 20
U and CLU are connected to control signal inputs cnt of arithmetic units 12 and 14, respectively. Sequencer 20 memory
The interface control signal output CMI is connected to the control signal input cnt of the memory interface 18.

【００２３】図１に示すプロセッサの動作、特にパイプ
ライン処理の動作を詳細に説明する。このプロセッサで
は、プロセッサの動作を規定するプログラムの構成単位
であるプロセッサ命令は、プロセッサ動作としては、複
数のステージに分割されて時間的に隣接する命令系列が
異なるステージでオーパーラップして処理される。The operation of the processor shown in FIG. 1, particularly the operation of pipeline processing will be described in detail. In this processor, a processor instruction, which is a constituent unit of a program that defines the operation of the processor, is divided into a plurality of stages, and instruction sequences temporally adjacent to each other are processed in overlapping stages at different stages. .

【００２４】図２は、シーケンサ２０の概略構成ブロッ
ク図を示す。メモリ・システム１６から出力された命令
は、命令入力ＩＩＮに入力し、パイプラインの各ステー
ジを規定する記憶手段（ＩＤ＿ＲＥＧ）３０、同（ＥＸ
＿ＲＥＧ）３４及び同（ＷＢ＿ＲＥＧ）３６をサイクル
に従って転送される。各レジスタ３０，３４，３６の出
力は、パイプライン制御手段（ＮＳＭ）３８に入力され
る。パイプライン制御手段３８は、記憶手段３０，３
４，３６の各入力と遷移前の自身の状態から、各資源に
対する制御信号ＲＡ，ＲＢ，ＷＥ，ＷＡ，ＣＭＩ，ＣＳ
Ｕ，ＣＬＵを生成する。FIG. 2 is a schematic block diagram of the sequencer 20. An instruction output from the memory system 16 is input to an instruction input IIN, and storage means (ID_REG) 30 for defining each stage of the pipeline, and (EX_REG) 30
_REG) 34 and (WB_REG) 36 are transferred according to the cycle. The output of each register 30, 34, 36 is input to a pipeline control means (NSM) 38. The pipeline control means 38 includes the storage means 30 and 3
The control signals RA, RB, WE, WA, CMI, and CS for each resource are obtained from the inputs of the control signals 4, 36 and their own state before the transition.
U and CLU are generated.

【００２５】各命令は、下記のように各ステージで時分
割で処理される。Each instruction is processed in a time division manner at each stage as described below.

【００２６】命令取り込み（ＩＦ）ステージでは、プロ
グラム・カウンタ２２のプログラム・カウンタ出力ＰＣ
Ｏから出力されたアドレスが、メモリ・システム１６の
インストラクション出力ＩＳＯからシーケンサ・インス
トラクション入力ＩＩＮへ供給され、実行命令がシーケ
ンサ２０に取り込まれる。In the instruction fetch (IF) stage, the program counter output PC
The address output from O is supplied from the instruction output ISO of the memory system 16 to the sequencer instruction input IIN, and the execution instruction is taken into the sequencer 20.

【００２７】命令デコード（ＩＤ）ステージでは、シー
ケンサ２０は、取り込んだ命令をデコードし、命令の実
行に必要なオペランドをレジスタファイル１０等から出
力させる。デコードされた命令が分岐命令の場合、分岐
の正否が評価され、分岐成立の時、プログラムカウンタ
ＰＣは分岐先アドレスを発生する。In the instruction decode (ID) stage, the sequencer 20 decodes the fetched instruction and outputs operands necessary for executing the instruction from the register file 10 or the like. If the decoded instruction is a branch instruction, whether the branch is correct or not is evaluated. When the branch is taken, the program counter PC generates a branch destination address.

【００２８】実行（ＥＸ）ステージでは、必要なオペラ
ンドがレジスタファイル１０のデータ出力ＱＡ、ＱＢか
ら出力されると、シーケンサ２０は、演算器１２，１４
及びメモリ・インタフェース１８等のなかから、命令の
実行に必要なユニットを選択して命令を実行させる。命
令が手続き読み出し分岐命令の場合、戻り先アドレスが
プログラムカウンタ２２からレジスタ・ファイル１０に
送出される。In the execution (EX) stage, when necessary operands are output from the data outputs QA and QB of the register file 10, the sequencer 20
Then, a unit necessary for executing the instruction is selected from the memory interface 18 and the like, and the instruction is executed. If the instruction is a procedure read branch instruction, the return address is sent from the program counter 22 to the register file 10.

【００２９】ライトバック（ＷＢ）ステージでは、演算
器１２，１４及びメモリ・インタフェース１８で命令の
実行が終了すると得られた処理結果が、レジスタ・ファ
イル１０に格納される。In the write-back (WB) stage, the processing results obtained when the execution of instructions by the arithmetic units 12, 14 and the memory interface 18 are completed are stored in the register file 10.

【００３０】各資源の占有状況及びデータ依存関係に応
じて命令の並列実行が可能であり、処理結果に違いが生
じない限り、実行可能な命令は可能な限り即座に実行さ
れるようになっている。Instructions can be executed in parallel according to the occupation status of each resource and data dependency, and executable instructions are executed as soon as possible unless there is a difference in processing results. I have.

【００３１】図３は、以上のパイプラインで命令が各ス
テージで分割されて処理される様子を示す。FIG. 3 shows how instructions are divided and processed at each stage in the above pipeline.

【００３２】次に、割り込み動作の概要を説明する。割
り込み処理では、複数の割り込み要求毎に予め分岐先ア
ドレスが設定されている。割り込み要求入力があったと
き、プログラム・カウンタ２２は、割り込み要求入力に
対応して予め設定された分岐先アドレスを発生し、プロ
グラム中の割り込みルーチンを実行する。また、シーケ
ンサ２０は割り込み禁止状態になり、レジスタ値退避等
のクリティカル・セッションが割り込みルーチンの最初
の部分で実行され、クリティカル・セッション終了後に
必要に応じて割り込み受付可能状態になる。このときに
割り込み処理要求が無かった場合、プログラム・カウン
タ２２は、本来処理されるプログラムアドレス値をアド
レス出力ＤＯから出力し、レジスタ・ファイル１０に書
き込む。Next, an outline of the interrupt operation will be described. In the interrupt processing, a branch destination address is set in advance for each of a plurality of interrupt requests. When an interrupt request is input, the program counter 22 generates a preset branch destination address corresponding to the interrupt request input, and executes an interrupt routine in the program. Further, the sequencer 20 is set to the interrupt disabled state, a critical session such as saving the register value is executed in the first part of the interrupt routine, and after the critical session is completed, the interrupter can be set to the interrupt acceptable state as necessary. If there is no interrupt processing request at this time, the program counter 22 outputs the program address value to be processed originally from the address output DO and writes it to the register file 10.

【００３３】割り込みルーチンの最後の部分では、割り
込み禁止状態になり、先に退避したレジスタの値が復帰
される。即ち、割り込みルーチンの最後の命令は割り込
み復帰命令になっており、割り込み復帰命令がデコード
されたとき、割り込み禁止状態が解除され、プログラム
・カウンタ２２は、次アドレスとしてレジスタ・ファイ
ル１０のアドレス値を選択する。これにより、割り込み
ルーチンから通常処理へ制御が復帰する。In the last part of the interrupt routine, the interrupt is disabled and the value of the register saved earlier is restored. That is, the last instruction of the interrupt routine is an interrupt return instruction. When the interrupt return instruction is decoded, the interrupt disabled state is released, and the program counter 22 sets the address value of the register file 10 as the next address. select. As a result, control returns from the interrupt routine to the normal processing.

【００３４】割り込み発行制御手段を説明する。シーケ
ンサ２０は、割り込み調停手段（ＡＳＭ）４０及び割り
込み発行制御手段（ＶＳＭ）４２を具備する。割り込み
調停手段４０で調停された割り込み信号ＶＥＣ＿Ｏが割
り込み発行制御手段４２に入力されると、割り込み発行
制御手段４２は、パイプライン制御手段３８の状態ＰＳ
Ｍ＿Ｏ及び割り込み禁止信号ＴＰＤに応じて、次アドレ
ス出力ＮＸＴＡから、命令に応じてパイプライン制御手
段３８が発生する次アドレス制御信号に変えて、プログ
ラムカウンタＰＣに割り込み分岐アドレスの出力を指示
すると共に、ＴＲＰ＿ＥＸを活性化する。ＴＲＰ＿ＥＸ
は、図１の選択器３２の制御入力に接続されており、活
性化によって記憶手段（ＥＸ＿ＲＥＧ）３４に割り込み
命令が入力される。これによって、プログラムは、割り
込み分岐の処理を開始する。The interrupt issuing control means will be described. The sequencer 20 includes an interrupt arbitration unit (ASM) 40 and an interrupt issuance control unit (VSM) 42. When the interrupt signal VEC_O arbitrated by the interrupt arbitration means 40 is input to the interrupt issuance control means 42, the interrupt issuance control means 42
In response to M_O and the interrupt disable signal TPD, the next address output signal NXTA is changed to a next address control signal generated by the pipeline control means 38 in response to the instruction, and the program counter PC is instructed to output an interrupt branch address. Activate TRP_EX. TRP_EX
Is connected to the control input of the selector 32 in FIG. 1, and an interrupt instruction is input to the storage means (EX_REG) 34 by activation. As a result, the program starts interrupt branch processing.

【００３５】割り込み発行制御手段４２は、パイプライ
ン制御手段３８の状態に応じて以下のように割り込み発
行を制御する。The interrupt issuance control means 42 controls the issuance of an interrupt according to the state of the pipeline control means 38 as follows.

【００３６】割り込み調停手段４０で調停された割り込
み信号が割り込み発行制御手段４２に入力されたとき、
プログラム・カウンタ２２は、直ちに割り込み分岐アド
レスを出力し、２サイクル後に割り込み発行信号を出力
する。これによって、非割り込み処理ＴＲＰ、命令及び
割り込み分岐アドレスコマンドが、空きサイクル無しに
最小レイテンシで実行できる。このとき、割り込み調停
手段４０は、割り込み無し状態から割り込みスケジュー
リング状態及び割り込み発行状態へと遷移する。図４
は、パイプラインでの割り込み処理の様子の一例を示
す。When the interrupt signal arbitrated by the interrupt arbitration means 40 is input to the interrupt issuance control means 42,
The program counter 22 immediately outputs an interrupt branch address, and outputs an interrupt issuance signal two cycles later. As a result, the non-interrupt processing TRP, the instruction and the interrupt branch address command can be executed with minimum latency without any idle cycle. At this time, the interrupt arbitration unit 40 transitions from the no-interrupt state to the interrupt scheduling state and the interrupt issuance state. FIG.
Shows an example of the state of interrupt processing in the pipeline.

【００３７】また、パイプライン制御手段３８が割り込
み禁止命令をデコードし、割り込み禁止信号ＴＰＤを活
性化したとき、割り込み発行制御手段４２は、割り込み
を発行せずに割り込み発行状態へ遷移し、割り込み分岐
アドレスを発生しない。これによって、割り込み禁止命
令後の割り込み処理への分岐が回避される。When the pipeline control means 38 decodes the interrupt disable instruction and activates the interrupt disable signal TPD, the interrupt issuance control means 42 transitions to the interrupt issuance state without issuing an interrupt, and Do not generate addresses. As a result, the branch to the interrupt processing after the interrupt disable instruction is avoided.

【００３８】割り込み調停手段４０の動作を説明する。
本実施例のプロセッサは、複数の割り込みを具備し、同
時に複数の割り込み処理要求があったときは、次のよう
に各割り込みを調停する。即ち、低優先順位の割り込み
処理実行時に、より高位の割り込み処理要求があったと
きは、より高位の割り込み処理要求が実行される。高位
の割り込み処理が終了するまで低優先順位の割り込み処
理は中断され、高位の割り込み処理が終了した後に、再
開される。The operation of the interrupt arbitration means 40 will be described.
The processor of this embodiment has a plurality of interrupts, and when there are a plurality of interrupt processing requests at the same time, arbitrates each interrupt as follows. In other words, when a higher priority interrupt processing request is issued during execution of a low priority interrupt processing, a higher priority interrupt processing request is executed. The low-priority interrupt processing is suspended until the high-priority interrupt processing ends, and is resumed after the high-priority interrupt processing ends.

【００３９】ある優先順位の割り込み処理が行われてい
るときに、同優先順位又は低位の割り込み要求があった
ときには、新たな割り込み処理要求を記憶しておき、実
行中の割り込み処理が終了した後に、記憶していた割り
込み要求の処理を開始する。If an interrupt request of the same priority or a lower priority is issued while interrupt processing of a certain priority is being performed, a new interrupt processing request is stored, and after the interrupt processing being executed is completed. Then, the processing of the stored interrupt request is started.

【００４０】処理中の割り込みが終了した時、割り込み
処理要求と待ち割り込み要求を比較して優先順位の高い
割り込み処理が実行される。When the interrupt being processed is completed, the interrupt processing request is compared with the waiting interrupt request, and the interrupt processing with a higher priority is executed.

【００４１】割り込み調停手段４０の構成又は機能を詳
細に説明する。図５は、割り込み調停手段４０の概略構
成ブロック図を示す。各信号の記号は、以下の内容を示
す。即ち、 ＲＳＴ：初期化信号入力 ＲＥＱ＿Ｖ（８）：割り込み処理要求信号入力 ＲＴＰ：割り込み処理終了信号入力 ＴＰＤ：割り込み禁止信号入力 Ｖ＿ＳＴ：割り込み発行制御手段状態入力 ＶＥＣ＿Ｏ：割り込み処理分岐指示出力 である。The configuration or function of the interrupt arbitration means 40 will be described in detail. FIG. 5 is a schematic block diagram of the interrupt arbitration unit 40. The symbols of each signal indicate the following. RST: Initialization signal input REQ_V (8): Interrupt processing request signal input RTP: Interrupt processing end signal input TPD: Interrupt disable signal input V_ST: Interrupt issuance control means status input VEC_O: Interrupt processing branch instruction output

【００４２】また、６２は待ち割り込み処理要求記憶手
段（ＡＳＴ＿Ｖ）、６４は発行割り込み処理記憶手段
（ＣＵＲ＿Ｖ）、６６は割り込み処理要求発行記憶手段
（ＶＥＣ＿Ａ）である。本実施例では、割り込み処理要
求は８種類あり、８ビット２進数の各桁でどの種類の割
り込み処理要求かが示されるようになっている。即ち、
割り込みの状態が２進数８ビットのベクトルの各成分と
して表現される。本実施例の手段６２，６４，６６は、
この８ビットに対応している。従って、優先度の低い割
り込みを８ビットの下位桁へ割り当てることにより、８
ビット２進数の大小比較により割り込みの優先順位を判
別できる。Reference numeral 62 denotes waiting interrupt processing request storage means (AST_V), 64 denotes issued interrupt processing storage means (CUR_V), and 66 denotes interrupt processing request issuance storage means (VEC_A). In this embodiment, there are eight types of interrupt processing requests, and each digit of an 8-bit binary number indicates which type of interrupt processing request. That is,
The state of the interrupt is expressed as each component of a binary 8-bit vector. The means 62, 64, 66 of this embodiment are
It corresponds to these 8 bits. Therefore, by assigning a low-priority interrupt to the lower digit of 8 bits,
The priority of the interrupt can be determined by comparing the magnitudes of the bit binary numbers.

【００４３】優先順位に応じた割り込みの解除手段とし
て、第１の解除手段（ｎｅｇ＿ａ）７４、第２の解除手
段（ｎｅｇ＿ｃ）７６及び第３の解除手段（ｎｅｇ＿
ｒ）７０を具備する。第１の解除手段（ｎｅｇ＿ａ）７
４は、待ち割り込み処理要求記憶手段６２の出力が入力
し、ＡＳＴ＿Ｖ＿Ｒ信号を出力する。第２の解除手段
（ｎｅｇ＿ｃ）７６は、発行割り込み処理記憶手段（Ｃ
ＵＲ＿Ｖ）６４の出力が入力し、ＣＵＲ＿Ｖ＿Ｒ信号を
出力する。第３の解除手段（ｎｅｇ＿ｒ）７０は、ＲＥ
Ｑ＿Ｖ信号が入力し、ＲＥＱ＿Ｖ＿Ｒ信号を出力する。As means for canceling the interrupt in accordance with the priority, the first canceling means (neg_a) 74, the second canceling means (neg_c) 76 and the third canceling means (neg_a)
r) 70 is provided. First release means (neg_a) 7
Reference numeral 4 denotes an input of the output of the waiting interrupt processing request storage means 62 and outputs an AST_V_R signal. The second canceling means (neg_c) 76 is provided with an issuance interrupt processing storing means (C
UR_V) 64, and outputs a CUR_V_R signal. The third release means (neg_r) 70
The Q_V signal is input, and the REQ_V_R signal is output.

【００４４】優先順位に応じた割り込みの割り当て手段
（Ａｓｓｅｒ Ｖｅｃ）として、第１の割り当て手段
（ａｓｔ＿ａ）７２、第２の割り当て手段（ａｓｔ＿
ｒ）６８及び第３の割り当て手段（ａｓｔ＿ｃ）７８を
具備する。第１の割り当て手段（ａｓｔ＿ａ）７２は、
待ち割り込み処理要求記憶手段（ＡＳＴ＿Ｖ）６２の出
力が接続し、ＡＳＴ＿Ｖ＿Ｈ信号を出力する。第２の割
り当て手段（ａｓｔ＿ｒ）６８は、ＲＥＱ＿Ｖ信号が入
力し、ＲＥＱ＿Ｖ＿Ｈ信号を出力する。第３の割り当て
手段（ａｓｔ＿ｃ）７８は、発行割り込み処理記憶手段
（ＣＵＲ＿Ｖ）６４の出力が接続し、ＣＵＲ＿Ｖ＿Ｈ信
号を出力する。The first allocating means (ast_a) 72 and the second allocating means (ast_a) are used as interrupt allocating means (Asser Vec) according to the priority.
r) 68 and a third assigning means (ast_c) 78. The first allocating means (ast_a) 72 includes:
The output of the waiting interrupt processing request storage means (AST_V) 62 is connected to output an AST_V_H signal. The second assignment means (ast_r) 68 receives the REQ_V signal and outputs a REQ_V_H signal. The third allocating means (ast_c) 78 is connected to the output of the issuance interrupt processing storing means (CUR_V) 64 and outputs a CUR_V_H signal.

【００４５】第１の比較手段（ｃｍｐ＿ｒ）５６は、Ａ
ＳＴ＿Ｖ＿Ｈ＞ＣＵＲ＿Ｖ＿Ｒを検出し、第２の比較手
段（ｃｍｐ＿ａ）５８は、ＡＳＴ＿Ｖ＿Ｈ＞ＣＵＲ＿Ｖ
を検出し、第３の比較手段（ｃｍｐ＿ｃ）６０は、ＲＥ
Ｑ＿Ｖ＿Ｈ＞ＣＵＲ＿Ｖを検出する。The first comparing means (cmp_r) 56
ST_V_H> CUR_V_R is detected, and the second comparing means (cmp_a) 58 determines that AST_V_H> CUR_V
And the third comparing means (cmp_c) 60
Q_V_H> CUR_V is detected.

【００４６】第１の入力選択手段（ｓｅｌ＿ａ）５０
は、”００００００００ ”、ＡＳＴ＿Ｖ＿Ｒ又はＲＥ
Ｑ＿Ｖ、ＡＳＴ＿Ｖ又はＲＥＱ＿Ｖ、ＡＳＴ＿Ｖ又はＲ
ＥＱ＿Ｖ＿Ｒ、ＡＳＴ＿Ｖ又はＣＵＲ＿Ｖ＿Ｈ又はＲＥ
Ｑ＿Ｖ、ＡＳＴ＿Ｖ又はＣＵＲ＿Ｖ＿Ｒ又はＣＵＲ＿Ｖ
＿Ｈ、及びＡＳＴ＿Ｖの何れかを選択して、待ち割り込
み処理要求記憶手段（ＡＳＴ＿Ｖ）６２に供給する。First input selection means (sel_a) 50
Is "00000000", AST_V_R or RE
Q_V, AST_V or REQ_V, AST_V or R
EQ_V_R, AST_V or CUR_V_H or RE
Q_V, AST_V or CUR_V_R or CUR_V
_H and AST_V are selected and supplied to the waiting interrupt processing request storage means (AST_V) 62.

【００４７】第２の入力選択手段（ｓｅｌ＿ｃ）５２
は、”００００００００”、ＣＵＲ＿Ｖ＿Ｒ又はＡＳＴ
＿Ｖ＿Ｈ、ＣＵＲ＿Ｖ＿Ｒ、ＣＵＲ＿Ｖ、ＣＵＲ＿Ｖ又
はＡＳＴ＿Ｖ＿Ｈ、及びＣＵＲ＿Ｖ又はＲＥＱ＿Ｖ＿Ｈ
の何れかを選択して、発行割り込み処理記憶手段（ＣＵ
Ｒ＿Ｖ）６４に供給する。Second input selection means (sel_c) 52
Is “00000000”, CUR_V_R or AST
_V_H, CUR_V_R, CUR_V, CUR_V or AST_V_H, and CUR_V or REQ_V_H
Is selected, and issuance interrupt processing storage means (CU
R_V) 64.

【００４８】第３の入力選択手段（ｓｅｌ＿ｖ）５４
は、”００００００００”、ＡＳＴ＿Ｖ＿ＨＩＧＨ及び
ＲＥＱ＿Ｖ＿ＨＩＧＨの何れかを選択して、割り込み処
理要求発行記憶手段（ＶＥＣ＿Ａ）６６に供給する。割
り込み処理要求発行記憶手段（ＶＥＣ＿Ａ）６６の出力
は、割り込み処理分岐指示出力ＶＥＣ＿Ｏに接続する。Third input selection means (sel_v) 54
Selects “00000000”, AST_V_HIGH and REQ_V_HIGH, and supplies it to the interrupt processing request issue storage unit (VEC_A) 66. The output of the interrupt request storage unit (VEC_A) 66 is connected to the interrupt processing branch instruction output VEC_O.

【００４９】選択器８０は、初期化信号入力ＲＳＴ＿
Ｉ、割り込み処理終了信号入力ＲＴＰ＿Ｉ、割り込み発
行制御手段状態入力Ｖ＿ＳＴ、割り込み禁止入力ＴＰＤ
並びに第１、第２及び第３の比較手段５６，５８，６０
の出力に従い、それぞれ第１、第２及び第３の選択手段
５０，５２，５４の選択を制御する信号ＡＳＴ＿Ｓ、Ｃ
ＵＲ＿Ｓ及びＶＥＣ＿Ｓを出力する。The selector 80 receives the initialization signal RST_
I, interrupt processing end signal input RTP_I, interrupt issuance control means status input V_ST, interrupt disable input TPD
And first, second and third comparing means 56, 58, 60
, The signals AST_S, C controlling the selection of the first, second and third selection means 50, 52, 54 respectively.
Output UR_S and VEC_S.

【００５０】優先順位に応じた割り込みの解除手段は、
最上位活性化ビット不活性化手段である。本実施例で
は、”１”を活性化状態とする。即ち、入力された８ビ
ット２進数の内、最上位の”１”の値を有するビットの
値を”０”、他は入力の値をそのまま出力する。The means for releasing the interrupt according to the priority order is as follows:
This is the most significant activation bit inactivation means. In the present embodiment, “1” is set to the activated state. That is, among the input 8-bit binary numbers, the value of the bit having the value of the most significant "1" is "0", and the other bits are output as they are.

【００５１】優先順位に応じた割り込みの割り当て手段
は、最上位活性化ビット検出手段であり、入力された８
ビット２進数の内、最上位の”１”の値を有するビット
の値のみ”１”、他は”０”を出力する。The means for assigning an interrupt according to the priority is the most significant activation bit detecting means.
Of the bit binary numbers, only the value of the bit having the most significant value of “1” is output as “1”, and the others are output as “0”.

【００５２】割り込み調停の動作を説明する。第１、第
２及び第３の選択手段５０，５２，５４を制御する選択
器８０は、下記の条件で第１、第２及び第３の選択手段
５０，５２，５４を以下のように制御する。これによ
り、選択器８０は、ＡＳＴ＿Ｖ，ＣＵＲ＿Ｖ及びＶＥＣ
＿Ａへ代入する値により、割り込みを調停する。The operation of interrupt arbitration will be described. The selector 80 for controlling the first, second and third selecting means 50, 52 and 54 controls the first, second and third selecting means 50, 52 and 54 under the following conditions as follows. I do. As a result, the selector 80 sets the AST_V, CUR_V, and VEC
The interrupt is arbitrated by the value assigned to _A.

【００５３】初期化信号入力ＲＳＴ＿Ｉに初期化信号が
入力された場合、割り込み処理状態を記憶する記憶手段
６２，６４，６６にはそれぞれ”００００００００”が
代入され、待ち割り込み処理要求、発行割り込み及び割
り込み分岐が無い状態に初期化される。When an initialization signal is input to the initialization signal input RST_I, "00000000" is assigned to each of the storage means 62, 64, and 66 for storing an interrupt processing state, and a waiting interrupt processing request, an issue interrupt, and an interrupt Initialized to no branch.

【００５４】初期化信号入力ＲＳＴ＿Ｉに初期化信号が
入力されない場合で、割り込み禁止信号入力が活性化さ
れると、割り込み発行制御手段が割り込み発行中か又は
割り込みスケジューリング状態であるかどうかを調べ、
そうであれば、処理中として発行割り込み処理記憶手段
６４に入力した割り当て割り込みが実行されないことを
表しているので、発行割り込み処理記憶手段６４にＣＵ
Ｒ＿Ｖ＿Ｒを代入し、待ち割り込み処理要求記憶手段６
２にＡＳＴ＿ＶとＣＵＲ＿Ｖ＿ＨとＲＥＱ＿Ｖの論理和
を代入する。When the initialization signal is not input to the initialization signal input RST_I and the interrupt disable signal input is activated, the interrupt issuance control means checks whether the interrupt is being issued or is in the interrupt scheduling state.
If so, it indicates that the assigned interrupt input to the issued interrupt processing storage means 64 is not being executed and the CU is stored in the issued interrupt processing storage means 64.
R_V_R is substituted and the waiting interrupt processing request storage means 6
The logical sum of AST_V, CUR_V_H, and REQ_V is substituted for 2.

【００５５】初期化信号入力ＲＳＴ＿Ｉに初期化信号が
入力されない場合であって、初期化信号が入力されてな
く、割り込み処理終了信号が入力されるときには、現在
処理中の割り込みのうち最も優先順位の高い割り込みが
終了し、待ち割り込みのなかで最も優先順位の高い割り
込みＡＳＴ＿Ｖ＿Ｈと、終了した割り込みを除いて最も
優先順位の高い処理中の割り込みＣＵＲ＿Ｖ＿Ｒが入力
された第１の比較手段５６の比較結果を調べる。そし
て、ＡＳＴ＿Ｖ＿Ｈの値が大きいときには、現在処理中
の割り込み処理より優先順位の高い待ち割り込み処理要
求があることを表しているので、発行割り込み処理記憶
手段６４に、ＣＵＲ＿Ｖ＿ＲとＡＳＴ＿Ｖが入力された
割り込み割り当て手段（Ａｓｓｅｒ Ｖｅｃ）の出力の
論理和（ＣＵＲ ＿Ｖ＿Ｒ又はＡＳＴ＿Ｖ＿Ｈ）を代入
し、待ち割り込み処理要求記憶手段６２には、ＡＳＴ＿
Ｖ＿Ｒと割り込み処理要求信号入力ＲＥＱ＿Ｖの論理和
が代入され、割り込み処理要求記憶手段６６には、ＡＳ
Ｔ＿Ｖ＿Ｈが代入される。ＡＳＴ＿Ｖ＿ＨがＣＵＲ＿Ｖ
＿Ｒ以下のときには、現在処理中の割り込み処理より優
先順位の高い割り込み処理がないので、発行割り込み処
理記憶手段６４に、ＣＵＲ＿Ｖが入力された第２の割り
込み解除手段７６の出力ＣＵＲ＿Ｖ＿Ｒを代入し、待ち
割り込み処理要求記憶手段６２に、ＡＳＴ＿Ｖ＿Ｒと割
り込み処理要求信号入力ＲＥＱ＿Ｖの論理和を代入す
る。When the initialization signal is not input to the initialization signal input RST_I, and the initialization signal is not input and the interrupt processing end signal is input, the highest priority of the interrupts currently being processed. The comparison result of the first comparing means 56 to which the interrupt AST_V_H having the highest priority among the waiting interrupts and the interrupt CUR_V_R being processed having the highest priority except for the interrupt which has ended is inputted. Find out. When the value of AST_V_H is large, it indicates that there is a waiting interrupt processing request having a higher priority than the interrupt processing currently being processed. The logical sum (CUR_V_R or AST_V_H) of the output of the means (Asser Vec) is substituted, and the waiting interrupt processing request storage means 62 stores AST_
The logical sum of V_R and the interrupt request signal input REQ_V is substituted, and the interrupt request storage unit 66 stores AS
T_V_H is substituted. AST_V_H is CUR_V
When the value is equal to or less than _R, there is no interrupt process having a higher priority than the interrupt process currently being processed. The logical sum of AST_V_R and the interrupt request signal input REQ_V is assigned to the interrupt request storage unit 62.

【００５６】初期化信号入力ＲＳＴ＿Ｉに初期化信号が
入力されず、且つ、割り込み処理終了信号が入力されな
い場合、第２の比較手段５８の比較結果を調べる。ＡＳ
Ｔ＿Ｖ＿ＨがＣＵＲ＿Ｖより大きい場合、現在処理中の
割り込み処理より優先度の高い待ち割り込み処理要求が
存在するので、発行割り込み処理記憶手段６４にＣＵＲ
＿ＶとＡＳＴ＿Ｖ＿Ｈの論理和を代入し、待ち割り込み
処理要求記憶手段６２にＡＳＴ＿Ｖ＿ＲとＲＥＱ＿Ｖの
論理和を代入し、割り込み処理要求発行記憶手段６６に
ＡＳＴ＿Ｖ＿Ｈを代入する。When the initialization signal is not input to the initialization signal input RST_I and the interrupt processing end signal is not input, the comparison result of the second comparing means 58 is checked. AS
If T_V_H is larger than CUR_V, there is a waiting interrupt processing request having a higher priority than the currently processed interrupt processing.
The logical sum of _V and AST_V_H is substituted, the logical sum of AST_V_R and REQ_V is substituted in the waiting interrupt processing request storage means 62, and AST_V_H is substituted in the interrupt processing request issue storage means 66.

【００５７】ＡＳＴ＿Ｖ＿ＨがＣＵＲ＿Ｖ以下で、第３
の比較手段６０の比較結果によりＲＥＱ＿Ｖ＿ＨがＣＵ
Ｒ＿Ｖより大きければ、現在処理中の割り込み処理より
優先度の高い割り込み処理要求がされたことになるの
で、発行割り込み処理記憶手段６４にＣＵＲ＿ＶとＲＥ
Ｑ＿Ｖ＿Ｈの論理和を代入し、待ち割り込み処理要求記
憶手段６２にＡＳＴ＿ＶとＲＥＱ＿Ｖが入力された第３
の解除手段７０の出力ＲＥＱ＿Ｖ＿Ｒの論理和を代入
し、割り込み処理要求発行記憶手段６６にＲＥＱ＿Ｖ＿
Ｈを代入する。When AST_V_H is less than or equal to CUR_V, the third
REQ_V_H is determined by the comparison result of
If R_V is larger than R_V, it means that an interrupt processing request having a higher priority than the currently processed interrupt processing has been made.
The logical sum of Q_V_H is substituted, and AST_V and REQ_V are input to the wait interrupt processing request storage unit 62.
The logical sum of the output REQ_V_R of the release means 70 is substituted into the interrupt processing request issuance storage means 66.
Substitute H.

【００５８】ＲＥＱ＿Ｖ＿ＨがＣＵＲ＿Ｖ以下のときに
は、現在処理中の割り込み処理より優先度の高くない割
り込み処理要求が入力されたことになるので、待ち割り
込み処理要求記憶手段６２にＲＥＱ＿ＶとＡＳＴ＿Ｖの
論理和を代入する。When REQ_V_H is equal to or smaller than CUR_V, it means that an interrupt processing request having a lower priority than the interrupt processing being currently processed has been input, and the logical sum of REQ_V and AST_V is assigned to the waiting interrupt processing request storage means 62. I do.

【００５９】代入が実行されないケースでは、発行割り
込み処理記憶手段６４及び待ち割り込み処理要求記憶手
段６２は前値を保持し、割り込み処理要求発行記憶手段
６６は初期化される。In the case where the assignment is not executed, the issued interrupt processing storage means 64 and the waiting interrupt processing request storage means 62 hold the previous values, and the interrupt processing request issued storage means 66 is initialized.

【００６０】以上の処理フローにより、上述の割り込み
調停手段４０の機能が実現される。The function of the above-mentioned interrupt arbitration means 40 is realized by the above processing flow.

【００６１】図６は、パイプライン制御手段３８、割り
込み調停手段４０及び割り込み発行制御手段４２によ
り、正確な割り込み処理が実現している様子を示すタイ
ミング・チャートである。FIG. 6 is a timing chart showing how the pipeline control means 38, the interrupt arbitration means 40, and the interrupt issuance control means 42 realize accurate interrupt processing.

【００６２】図７は、図１に示すプロセッサを使用する
ディジタル映像記録再生装置の概略構成ブロック図を示
す。１１０は、変換・逆変換、圧縮・伸長、誤り検出訂
正符号化・復号化及び変調・復調の各処理を実行する演
算処理装置、１１２は、演算処理装置１１０により処理
された映像・音声情報を不図示の磁気記録系へ変換する
電磁変換系、１１４は、演算処理装置１１０における処
理のために映像音声情報を記憶するメモリ、１１６は図
１に示すプロセッサからなり、音声信号処理を実行する
と共に他の構成要素を制御する制御回路、１１８は制御
回路１１６で必要とする情報を記憶するメモリである。FIG. 7 is a schematic block diagram of a digital video recording / reproducing apparatus using the processor shown in FIG. Reference numeral 110 denotes an arithmetic processing unit that executes each process of conversion / inverse conversion, compression / expansion, error detection / correction encoding / decoding, and modulation / demodulation. 112 denotes video / audio information processed by the arithmetic processing unit 110. An electromagnetic conversion system for converting into a magnetic recording system (not shown), a memory 114 for storing video and audio information for processing in the arithmetic processing device 110, and a processor 116 shown in FIG. A control circuit 118 for controlling other components is a memory for storing information required by the control circuit 116.

【００６３】１２０は、比較的低速のデータを転送する
データ・インターフェース、１２２は、主に演算処理装
置１１０とメモリ１１４の間で高速にデータを転送する
データ・インターフェース、１２４は、図示しない記憶
媒体制御系等との間でデータを転送するデータ・インタ
ーフェース、１２６は、メモリ１１８、データ・インタ
ーフェース１２０、データ・インターフェース１２４を
制御回路１１６の記憶空間としてマッピングするメモリ
・マネジメント・ユニット（ＭＭＵ）である。Reference numeral 120 denotes a data interface for transferring relatively low-speed data, 122 denotes a data interface for mainly transferring data between the arithmetic processing unit 110 and the memory 114 at high speed, and 124 denotes a storage medium (not shown). A data interface 126 for transferring data between the control system and the like is a memory management unit (MMU) that maps the memory 118, the data interface 120, and the data interface 124 as a storage space of the control circuit 116. .

【００６４】１２８は映像入力端子、１３０は映像出力
端子であり、共に演算処理装置１１０に接続する。１３
２は音声入力端子、１３４は音声出力端子であり、とも
にデータ・インターフェース１２０に接続する。１３６
は図示しない記憶媒体制御系等を接続する外部入出力端
子であり、データ・インターフェース１２４に接続す
る。Reference numeral 128 denotes a video input terminal, and 130 denotes a video output terminal, both of which are connected to the arithmetic processing unit 110. 13
2 is an audio input terminal and 134 is an audio output terminal, both of which are connected to the data interface 120. 136
Is an external input / output terminal for connecting a storage medium control system (not shown) and the like, and is connected to the data interface 124.

【００６５】１３８は割り込み制御信号の入力端子、１
４０はリセット信号の入力端子であり、これらの入力信
号は、制御回路１１６に印加される。入力端子１３８に
は、音声信号のサンプリング、映像信号の同期タイミン
グ及び利用者の操作等に応じて発生した割り込み信号が
入力される。Reference numeral 138 denotes an input terminal for an interrupt control signal,
Reference numeral 40 denotes reset signal input terminals, and these input signals are applied to the control circuit 116. The input terminal 138 receives an interrupt signal generated in response to sampling of an audio signal, synchronization timing of a video signal, user operation, and the like.

【００６６】映像入力端子１２８に入力するディジタル
映像信号データは、演算処理装置１１０に印加される。
演算処理装置１１０は、高速データ・インターフェース
１２２を介して接続するメモリ１１４を使用して、映像
入力端子１２８からのディジタル映像信号データに、シ
ャッフリング、ＤＣＴなどのデータ変換、ハフマン符号
化等の圧縮処理及びリードソロモン符号化等の誤り検出
訂正符号化を施す。The digital video signal data input to the video input terminal 128 is applied to the arithmetic processing unit 110.
The processing unit 110 uses the memory 114 connected via the high-speed data interface 122 to convert digital video signal data from the video input terminal 128 into data processing such as shuffling and DCT, and compression processing such as Huffman coding. And error detection and correction coding such as Reed-Solomon coding.

【００６７】また、音声入力端子１３２に入力する音声
データは、データ・インターフェース１２０に印加され
る。データ・インターフェース１２０がＭＭＵ１２６を
経由して制御回路１１６の記憶空間の一部にマッピング
されているので、音声入力端子１３２からの音声データ
は、制御回路１１６がデータ取り込み命令をその記憶空
間に対して実行することにより、制御回路１１６に取り
込まれる。制御回路１１６は、入力した音声データにフ
ェード処理等を施した後、ＭＭＵ１２６を経由してデー
タ・インターフェース１２０の、データ・インターフェ
ース１２２によりアクセス可能な箇所にストアする。The audio data input to the audio input terminal 132 is applied to the data interface 120. Since the data interface 120 is mapped to a part of the storage space of the control circuit 116 through the MMU 126, the audio data from the audio input terminal 132 is transmitted to the control circuit 116 by the control circuit 116. By executing, it is taken into the control circuit 116. After subjecting the input audio data to fade processing and the like, the control circuit 116 stores the audio data in a location accessible by the data interface 122 of the data interface 120 via the MMU 126.

【００６８】その後、音声データはデータ・インターフ
ェース１２０からデータ・インターフェース１２２に転
送され、メモリ１１４に書き込まれる。メモリ１１４へ
の書き込みの際、時系列的に隣接する音声データは、メ
モリ１１４のメモリ空間上、異なった場所に書き込ま
れ、これにより、シャッフリングが行なわれる。メモリ
１１４にシャッフリングされて書き込まれた音声データ
は、読み出され、演算処理装置１１０により誤り検出訂
正符号化される。Thereafter, the audio data is transferred from the data interface 120 to the data interface 122 and written into the memory 114. At the time of writing to the memory 114, the audio data that is adjacent in time series is written to a different location on the memory space of the memory 114, thereby performing shuffling. The audio data shuffled and written into the memory 114 is read out and subjected to error detection and correction coding by the arithmetic processing unit 110.

【００６９】演算処理装置１１０は、このように誤り検
出訂正符号化された映像データ及び音声データにビタビ
符号等の変調処理を施し、電磁変換系１１２を介して図
示しない記録再生系に供給する。このようにして、記録
再生系で映像と音声が記録される。The arithmetic processing unit 110 performs a modulation process such as a Viterbi code on the video data and the audio data which have been subjected to the error detection / correction coding as described above, and supplies them to a recording / reproducing system (not shown) via the electromagnetic conversion system 112. In this way, video and audio are recorded in the recording / reproducing system.

【００７０】図示しない記録再生系に記録された信号
は、再生時には、電磁変換系１１２を介して演算処理装
置１１０に供給される。演算処理装置１１０は、電磁変
換系１１２からの再生信号を復調処理し、その後、映像
情報については、誤り検出訂正処理、伸長処理、データ
逆変換処理及び補間処理等を施して、映像出力端子１３
０に出力し、音声情報については、誤り検出訂正処理
し、データ・インターフェース１２２を介してデータ・
インターフェース１２０に供給する。データ・インター
フェース１２０に供給された音声データは、制御回路１
１６がＭＭＵ１２６に該当する記憶空間へのロード命令
を発行することで、制御回路１１６に取り込まれる。こ
の際、記録時のシャッフリングを戻すデシャッフリング
が行なわれる。デシャッフリングにより時系列的にも復
元された音声データは、補間処理及びフェード処理等を
施され、データ・インターフェース１２０の音声出力記
憶空間にストアされ、音声出力端子１３４から出力され
る。A signal recorded in a recording / reproducing system (not shown) is supplied to an arithmetic processing unit 110 via an electromagnetic conversion system 112 during reproduction. The arithmetic processing unit 110 demodulates the reproduced signal from the electromagnetic conversion system 112, and then performs error detection and correction processing, decompression processing, data reverse conversion processing, interpolation processing, and the like on the video information.
0, and performs error detection and correction processing on the audio information, and outputs the data through the data interface 122.
Supply to the interface 120. The audio data supplied to the data interface 120 is transmitted to the control circuit 1
16 issues a load instruction to the storage space corresponding to the MMU 126, and is taken into the control circuit 116. At this time, deshuffling for returning the shuffling at the time of recording is performed. The audio data restored also in time series by the deshuffling is subjected to interpolation processing, fade processing, and the like, stored in the audio output storage space of the data interface 120, and output from the audio output terminal 134.

【００７１】割り込み制御信号入力端子１３８には、音
声信号のサンプリングや、映像信号の同期タイミング及
び利用者の操作等に応じて発生した割り込み信号が入力
されており、制御回路１１６は、入力した割り込み信号
に応じた処理を実行する。The interrupt control signal input terminal 138 receives an input of an interrupt signal generated in response to sampling of an audio signal, synchronization timing of a video signal, operation of a user, or the like. Executes processing according to the signal.

【００７２】[0072]

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、簡易な構造でありながら、高速動
作と正確な割り込み処理の両方を可能にするプロセッサ
を実現すできる。As can be easily understood from the above description, according to the present invention, it is possible to realize a processor having a simple structure and capable of both high-speed operation and accurate interrupt processing.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の一実施例の概略構成ブロック図であ
る。FIG. 1 is a schematic block diagram of an embodiment of the present invention.

【図２】 シーケンサ２０の概略構成ブロック図であ
る。FIG. 2 is a schematic configuration block diagram of a sequencer 20.

【図３】 パイプラインで命令が各ステージで分割され
て処理される様子を示すタイミング・チャートである。FIG. 3 is a timing chart showing how an instruction is divided and processed at each stage in a pipeline.

【図４】 パイプラインでの割り込み処理の様子の一例
を示すタイミング・チャートである。FIG. 4 is a timing chart showing an example of a state of interrupt processing in a pipeline.

【図５】 割り込み調停手段４０の概略構成ブロック図
である。FIG. 5 is a schematic configuration block diagram of an interrupt arbitration unit 40;

【図６】 本実施例により正確な割り込み処理が実現し
ている様子を示すタイミング・チャートである。FIG. 6 is a timing chart showing a state in which an accurate interrupt process is realized by the embodiment.

【図７】 図１に示すプロセッサを使用するディジタル
映像記録再生装置の概略構成ブロック図である。7 is a schematic block diagram of a digital video recording / reproducing apparatus using the processor shown in FIG.

【図８】 従来例で、割り込み禁止命令ＴＰＤが発行さ
れているにもかかわらず、割り込み命令ＴＲＰがその後
実行され、割り込み分岐処理ルーチンアドレスＶＥＣｎ
が読み出されている様子を示すタイミング・チャートで
ある。FIG. 8 shows a conventional example, in which an interrupt instruction TRP is executed after that and an interrupt disable instruction TPD is issued, and an interrupt branch processing routine address VECn.
6 is a timing chart showing a state in which is read.

【符号の説明】[Explanation of symbols]

１０：レジスタ・ファイル（ＲＧＦ） １２：演算器（ＬＩＵ） １４：演算器（ＳＩＵ） １６：メモリ・システム（ＭＥＭ） １８：メモリ・インターフェース ２０：シーケンサ ２２：プログラム・カウンタ・ユニット（ＰＣＵ） ３０：記憶手段（ＩＤ＿ＲＥＧ） ３２：選択器 ３４：記憶手段（ＥＸ＿ＲＥＧ） ３６：記憶手段（ＷＢ＿ＲＥＧ） ３８：パイプライン制御手段（ＮＳＭ） ４０：割り込み調停手段（ＡＳＭ） ４２：割り込み発行制御手段（ＶＳＭ） ５０：第１の入力選択手段（ｓｅｌ＿ａ） ５２： 第２の入力選択手段（ｓｅｌ＿ｃ） ５４： 第３の入力選択手段（ｓｅｌ＿ｖ） ５６：第１の比較手段（ｃｍｐ＿ｒ） ５８：第２の比較手段（ｃｍｐ＿ａ） ６０：第３の比較手段（ｃｍｐ＿ｃ） ６２：待ち割り込み処理要求記憶手段（ＡＳＴ＿Ｖ） ６４：発行割り込み処理記憶手段（ＣＵＲ＿Ｖ） ６６：割り込み処理要求発行記憶手段（ＶＥＣ＿Ａ） ６８：第２の割り当て手段（ａｓｔ＿ｒ） ７０：第３の解除手段（ｎｅｇ＿ｒ） ７２：第１の割り当て手段（ａｓｔ＿ａ） ７４：第１の解除手段（ｎｅｇ＿ａ） ７６：第２の解除手段（ｎｅｇ＿ｃ） ７８：第３の割り当て手段 ８０：選択器 １１０：演算処理装置 １１２：電磁変換系 １１４：メモリ １１６：制御回路 １１８：メモリ １２０：データ・インターフェース １２２：データ・インターフェース １２４：データ・インターフェース １２６：メモリ・マネジメント・ユニット（ＭＭＵ） １２８：映像入力端子 １３０：映像出力端子 １３２：音声入力端子 １３４：音声出力端子 １３６：外部入出力端子 １３８：割り込み信号入力端子 １４０：リセット信号入力端子 10: Register file (RGF) 12: Operation unit (LIU) 14: Operation unit (SIU) 16: Memory system (MEM) 18: Memory interface 20: Sequencer 22: Program counter unit (PCU) 30: Storage means (ID_REG) 32: Selector 34: Storage means (EX_REG) 36: Storage means (WB_REG) 38: Pipeline control means (NSM) 40: Interrupt arbitration means (ASM) 42: Interrupt issuance control means (VSM) 50 : First input selecting means (sel_a) 52: second input selecting means (sel_c) 54: third input selecting means (sel_v) 56: first comparing means (cmp_r) 58: second comparing means (sel_c) cmp_a) 60: Third comparing means (cmp_c) 62: Wait interrupt processing request Storage means (AST_V) 64: issued interrupt processing storage means (CUR_V) 66: interrupt processing request issuance storage means (VEC_A) 68: second allocation means (ast_r) 70: third release means (neg_r) 72: first Assigning means (ast_a) 74: first canceling means (neg_a) 76: second canceling means (neg_c) 78: third assigning means 80: selector 110: arithmetic processing unit 112: electromagnetic conversion system 114: memory 116: control circuit 118: memory 120: data interface 122: data interface 124: data interface 126: memory management unit (MMU) 128: video input terminal 130: video output terminal 132: audio input terminal 134: audio Output terminal 136: External input / output Child 138: interrupt signal input terminal 140: reset signal input terminal

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 パイプライン制御手段と、割り込み調停
手段と、割り込み無し、割り込みスケジュール及び割り
込み発行中という３つの内部状態を有する割り込み発行
制御手段とからなり、当該割り込み発行制御手段は、当
該割り込み発行制御手段の内部状態に応じて当該割り込
み調停手段から出力される調停処理された割り込み信号
と、当該パイブライン制御手段の状態とに応じて、割り
込みの発行を制御することを特徴とするプロセッサ。1. An interrupt issuance control means having three internal states of a pipeline control means, an interrupt arbitration means, and no interrupt, an interrupt schedule, and an issuance of an interrupt. A processor for controlling issuance of an interrupt according to an arbitrated interrupt signal output from the interrupt arbitration unit according to an internal state of the control unit and a state of the pipeline control unit. 【請求項２】 プロセッサの動作を制御するプログラム
の構成単位である命令を時系列上の複数の処理に分割
し、その命令系列中の隣接又は近傍にある命令の複数の
処理をオーバーラップさせて処理するパイプライン処理
式のプロセッサであって、 前記複数の処理に分割された命令を実行するパイプライ
ンを制御するパイブライン制御手段と、 優先順位が予め定められている割り込み処理要求を、そ
の優先順位の前記命令系列に応じて調停する割り込み調
停手段と、 前記割り込み調停手段で調停された割り込み処理要求、
及び、前記パイプライン制御手段の状態に応じて、割り
込み処理の開始を制御する割り込み発行制御手段とを有
し、 前記割り込み調停手段が、予め優先順位が与えられた複
数の割り込み信号を一つの２進数ベクトルとして扱い、
初期化信号入力、割り込み処理要求信号入力、割り込み
処理終了信号入力、割り込み禁止指示入力、及び、割り
込み処理分岐指示出力、待ち割り込み処理要求記憶手
段、発行割り込み処理記憶手段及び割り込み処理要求発
行記憶手段、第１、第２及び第３の割り込み解除手段、
第１、第２及び第３の割り込み割り当て手段、割り込み
の優劣を判断するための第１、第２及び第３の算術比較
手段、第１、第２及び第３の選択手段、並びに当該第
１、第２及び第３の選択手段の制御手段を有し、 前記割り込み発行制御手段は、割り込み無し、割り込み
スケジュール及び割り込み発行中という内部状態を有
し、前記割り込み調停手段で調停された割り込み処理要
求、前記パイプライン制御手段の状態及び割り込み禁止
指示入力の状態に応じて割り込み分岐アドレスを生成
し、命令パイプラインに割り込み命令を挿入し、割り込
み処理の開始を制御し、 当該割り込み発行制御手段は、当該割り込み発行制御手
段の内部状態に応じて当該割り込み調停手段から出力さ
れる調停処理された割り込み信号と当該パイプライン制
御手段の状態に応じて、割り込みの発行を制御すること
を特徴とするプロセッサ。2. An instruction, which is a constituent unit of a program for controlling the operation of a processor, is divided into a plurality of processes in a time series, and a plurality of processes of adjacent or adjacent instructions in the instruction sequence are overlapped. A pipeline processing type processor for processing, wherein a pipeline control means for controlling a pipeline for executing an instruction divided into the plurality of processes, and an interrupt processing request having a predetermined priority, Interrupt arbitration means for arbitrating according to the instruction sequence, an interrupt processing request arbitrated by the interrupt arbitration means,
And interrupt issuing control means for controlling the start of interrupt processing in accordance with the state of the pipeline control means, wherein the interrupt arbitration means converts a plurality of interrupt signals given in advance into one Treated as a hexadecimal vector,
Initialization signal input, interrupt processing request signal input, interrupt processing end signal input, interrupt disable instruction input, and interrupt processing branch instruction output, wait interrupt processing request storage means, issued interrupt processing storage means, and interrupt processing request issuance storage means, First, second and third interrupt release means;
First, second and third interrupt assigning means, first, second and third arithmetic comparing means for judging priority of interrupt, first, second and third selecting means, and the first , Second and third selection means, and the interrupt issuance control means has an internal state of no interrupt, an interrupt schedule, and an interrupt is being issued, and the interrupt processing request arbitrated by the interrupt arbitration means. Generating an interrupt branch address in accordance with the state of the pipeline control means and the state of the interrupt disable instruction input, inserting an interrupt instruction into the instruction pipeline, and controlling the start of interrupt processing; The arbitrated interrupt signal output from the interrupt arbitration means according to the internal state of the interrupt issuance control means and the pipeline control means. Processor, characterized in that depending on the state, to control the issuance of interrupts.