JPH1165774A

JPH1165774A - Data recording and reproducing device

Info

Publication number: JPH1165774A
Application number: JP9230600A
Authority: JP
Inventors: Jiro Miyabe; 二郎宮部
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-08-27
Filing date: 1997-08-27
Publication date: 1999-03-09

Abstract

PROBLEM TO BE SOLVED: To increase data transfer efficiency by performing an efficient refresh operation in the refresh period of a DRAM, and reducing the interruption or delay of data transfer. SOLUTION: A preceding refresh operation is continuously performed to a DRAM 26 in a wedge signal output period indicating a period when a head 23 performs access to an area except a data area on the track of a recording medium 21. Then, refresh operation is performed by generating a refresh request signal of the DRAM 26 at a predetermined time interval in a period except a wedge signal detection period.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明はリフレッシュを必要
とする揮発性メモリを使用するデータ記録再生装置に関
するもので、特に、リフレッシュ動作の最適動作に特徴
を有するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data recording / reproducing apparatus using a volatile memory that requires refreshing, and particularly to a feature of an optimal refreshing operation.

【０００２】[0002]

【従来の技術】例えば、外部記憶装置として用いられる
磁気ディスク装置において、データの記録再生を行う際
のデータの一時的な保存および磁気ディスクの動作プロ
グラムを格納するバッファメモリとしてＤＲＡＭが使用
されているが、ＤＲＡＭは、その構造からリフレッシュ
を行わなければならない。すなわち、使用するＤＲＡＭ
のリフレッシュ周期時間以内に、そのＤＲＡＭのすべて
の行をアクセスしてリフレッシュすることが必要であ
り、そのリフレッシュインターバル時間の計算値は、使
用するＤＲＡＭのリフレッシュ周期時間をそのＤＲＡＭ
のすべての行アドレス数で割り算したものである。2. Description of the Related Art For example, in a magnetic disk device used as an external storage device, a DRAM is used as a buffer memory for temporarily storing data when recording and reproducing data and storing an operation program of the magnetic disk. However, the DRAM must be refreshed from its structure. That is, the DRAM used
It is necessary to access and refresh all the rows of the DRAM within the refresh cycle time of the DRAM, and the calculated value of the refresh interval time is based on the refresh cycle time of the DRAM to be used.
Divided by the number of all row addresses.

【０００３】磁気ディスク装置におけるＤＲＡＭのリフ
レッシュは、ディスクコントローラＩＣに内蔵されてい
るＤＲＡＭ制御回路によって行われている。このＤＲＡ
Ｍ制御回路は、リフレッシュインターバル時間計測回
路、リフレッシュ要求生成回路、そしてホストコンピュ
ータとＤＲＡＭ間のデータ転送、記録媒体とＤＲＡＭ間
のデータ転送、ＣＰＵとＤＲＡＭ間のデータ転送、及び
ＤＲＡＭのリフレッシュ動作等の複数の転送要求等に対
してＤＲＡＭのリフレッシュ要求との優先順位の設定を
制御する転送調停回路から構成されている。[0003] The DRAM in the magnetic disk device is refreshed by a DRAM control circuit built in the disk controller IC. This DRA
The M control circuit includes a refresh interval time measurement circuit, a refresh request generation circuit, and a data transfer between the host computer and the DRAM, a data transfer between the recording medium and the DRAM, a data transfer between the CPU and the DRAM, and a refresh operation of the DRAM. It comprises a transfer arbitration circuit for controlling the setting of the priority of a plurality of transfer requests with the refresh request of the DRAM.

【０００４】リフレッシュインターバル時間計測回路に
は、リフレッシュインターバル時間の計算値より小さい
値が設定されており、この間隔でリフレッシュ要求生成
回路にてリフレッシュ要求が生成され、転送調停回路に
おいて各転送の要求が調停にかけられ、リフレッシュ要
求より優先順位が上位の転送要求がなければ、リフレッ
シュが選択され、リフレッシュの前記の設定されたリフ
レッシュインターバルで定まるタイミングでリフレッシ
ュ要求信号が生成され、リフレッシュが行われる。A value smaller than the calculated value of the refresh interval time is set in the refresh interval time measuring circuit. At this interval, a refresh request is generated by the refresh request generating circuit, and each transfer request is transmitted by the transfer arbitration circuit. If arbitration is performed and there is no transfer request having a higher priority than the refresh request, refresh is selected, a refresh request signal is generated at a timing determined by the refresh interval set for refresh, and refresh is performed.

【０００５】リフレッシュインターバル時間計測回路
に、リフレッシュインターバル時間の計算値より小さい
値を設定することで、ＤＲＡＭのリフレッシュ周期時間
に対してマージンを持つことができ、リフレッシュ要求
よりも優先順位が上位の転送要求によって生じるリフレ
ッシュの遅れ時間を吸収し、使用するＤＲＡＭのリフレ
ッシュ周期時間以内に、そのＤＲＡＭの全ての行のリフ
レッシュを実現している。[0005] By setting a value smaller than the calculated value of the refresh interval time in the refresh interval time measurement circuit, a margin can be provided for the refresh cycle time of the DRAM, and the transfer having a higher priority than the refresh request can be performed. The refresh delay time caused by the request is absorbed, and all the rows of the DRAM are refreshed within the refresh cycle time of the DRAM to be used.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、リフレ
ッシュインターバル時間計測回路に、リフレッシュイン
ターバル時間の計算値より小さい値を設定することで、
ＤＲＡＭのリフレッシュ周期時間に対するマージンの時
間にもリフレッシュを行っており、リフレッシュ回数
は、使用するＤＲＡＭの行アドレス数よりも多くなり、
その多い回数分リフレッシュ効率が低下し、電力を無駄
に消費している。また、リフレッシュとその他の転送と
は非同期であり、リフレッシュ要求とその他の転送要求
との競合の発生を防止することはできず、その結果、リ
フレッシュ中にその他の転送要求が発生したことによる
競合の場合には、転送調停回路によってリフレッシュが
終了するまでの時間、その他の転送は待たされることに
なり、転送効率が低下する問題点があった。However, by setting a value smaller than the calculated value of the refresh interval time in the refresh interval time measuring circuit,
Refresh is also performed during a margin time with respect to the DRAM refresh cycle time, and the number of refreshes is larger than the number of row addresses of the DRAM to be used.
The refresh efficiency is reduced by the number of times, and power is wasted. Also, refresh and other transfers are asynchronous, and it is impossible to prevent a conflict between a refresh request and another transfer request from occurring. As a result, a conflict due to another transfer request occurring during a refresh is not possible. In such a case, the transfer arbitration circuit waits until the refresh is completed, and other transfers are kept waiting, resulting in a problem that transfer efficiency is reduced.

【０００７】また、転送調停回路において、リフレッシ
ュの優先順位が、他の転送よりも優先されるよう上位に
設定されている場合には、データ転送中にリフレッシュ
要求が発生して競合すると、優先順位の低いデータ転送
は、転送を中断して、リフレッシュが行われ、リフレッ
シュを行う時間分だけデータ転送の連続性が失われ、転
送効率が低下し、一方リフレッシュの優先順位が、その
他の転送より下位に設定されていた場合には、その他の
データ転送が連続すると、リフレッシュが行えず、前記
ＤＲＡＭのリフレッシュ周期時間に対するマージンを越
えてしまい、使用するＤＲＡＭのリフレッシュ周期時間
以内に、そのＤＲＡＭのすべての行のリフレッシュを行
うことが困難になるという問題があった。Also, in the transfer arbitration circuit, if the refresh priority is set higher than other transfers, if a refresh request occurs during data transfer and contention occurs, the priority is set higher. In a low data transfer, the transfer is interrupted, the refresh is performed, the continuity of the data transfer is lost for the time required for the refresh, and the transfer efficiency is reduced, while the refresh priority is lower than other transfer. When the other data transfer is continued, refresh cannot be performed, and the margin for the refresh cycle time of the DRAM is exceeded, so that all of the DRAM within the refresh cycle time of the DRAM to be used are set. There is a problem that it is difficult to refresh a row.

【０００８】[0008]

【課題を解決するための手段】前記課題を解決するため
に、本発明のデータ記録再生装置は、記録媒体のトラッ
ク上にデータ信号が記録される第１の領域と、データ信
号以外の情報が前記第１の領域外の第２の領域に記録さ
れる記録媒体を使用し、前記記録媒体の第１の領域に書
き込みまたは読み出されるデータ信号を一時的に保持す
るＤＲＡＭを有するデータ記録再生装置において、ヘッ
ドが前記第１の領域に位置する期間においては、前記Ｄ
ＲＡＭに対して第１のリフレッシュ動作を行い、第２の
領域に位置する期間においては、前記ＤＲＡＭに対して
第２のリフレッシュ動作を行うことを特徴としたもので
ある。In order to solve the above-mentioned problems, a data recording / reproducing apparatus according to the present invention comprises a first area where a data signal is recorded on a track of a recording medium and information other than the data signal. In a data recording / reproducing apparatus having a DRAM which uses a recording medium recorded in a second area outside the first area and temporarily holds a data signal written or read to or from the first area of the recording medium, , During the period when the head is located in the first area,
A first refresh operation is performed on the RAM, and a second refresh operation is performed on the DRAM during a period in which the DRAM is located in the second region.

【０００９】本発明によれば、使用する揮発性メモリに
合わせた設定を行うことで、使用する揮発性メモリのリ
フレッシュ周期時間以内に、効率的にリフレッシュを行
い、余分なリフレッシュの消費電力を削減させ、さらに
リフレッシュによるデータ転送の中断や遅延を低減し、
データ転送の連続性を高めて転送効率を上げることがで
きるデータ記録再生装置を提供できる。According to the present invention, by performing the setting according to the volatile memory to be used, the refresh is efficiently performed within the refresh cycle time of the volatile memory to be used, and the power consumption of the extra refresh is reduced. To reduce interruptions and delays in data transfer due to refresh,
It is possible to provide a data recording / reproducing apparatus capable of improving continuity of data transfer and improving transfer efficiency.

【００１０】[0010]

【発明の実施の形態】本発明の請求項１に記載のデータ
記録再生装置は、記録媒体のトラック上にデータ信号が
記録される第１の領域と、データ信号以外の情報が前記
第１の領域外の第２の領域に記録される記録媒体を使用
し、前記記録媒体の第１の領域に書き込みまたは読み出
されるデータ信号を一時的に保持するＤＲＡＭを有する
データ記録再生装置において、ヘッドが前記第１の領域
に位置する期間においては、前記ＤＲＡＭに対して第１
のリフレッシュ動作を行い、第２の領域に位置する期間
においては、前記ＤＲＡＭに対して第２のリフレッシュ
動作を行うことを特徴としたものであり、記録媒体と前
記揮発性メモリ間のデータ転送とリフレッシュは非同期
であるが、記録媒体上でデータの記録再生を行わない区
間を示す前記ウェッジ信号に同期して連続して先行リフ
レッシュを行い、記録媒体上でデータの記録再生が可能
な区間では前記の先行リフレッシュを停止して、所定の
時間間隔でリフレッシュ要求を生成してリフレッシュ動
作をすることで、記録媒体と前記揮発性メモリ間のデー
タ転送やホストコンピュータと前記揮発性メモリ間のデ
ータ転送とリフレッシュの競合によるリフレッシュ効率
の低下とデータ転送の連続性の低下を防止してデータ転
送効率の向上を実現できるものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS According to a first aspect of the present invention, there is provided a data recording / reproducing apparatus, wherein a first area in which a data signal is recorded on a track of a recording medium and information other than the data signal are recorded in the first area. In a data recording / reproducing apparatus using a recording medium recorded in a second area outside the area and having a DRAM for temporarily holding a data signal to be written or read to or from the first area of the recording medium, the head may include In the period located in the first region, the first DRAM
And a second refresh operation is performed on the DRAM during a period in which the DRAM is located in the second area, and a data transfer between the recording medium and the volatile memory is performed. Although the refresh is asynchronous, the preceding refresh is continuously performed in synchronization with the wedge signal indicating a section in which data is not recorded and reproduced on the recording medium, and the section is capable of recording and reproducing data on the recording medium. By performing a refresh operation by generating a refresh request at a predetermined time interval and performing a refresh operation, data transfer between a recording medium and the volatile memory and data transfer between a host computer and the volatile memory are stopped. The data transfer efficiency is improved by preventing the refresh efficiency and data transfer continuity from being reduced due to refresh conflict. It is those that can be.

【００１１】次に、本発明の請求項２に記載のデータ記
録再生装置は、請求項１において、ＤＲＡＭのリフレッ
シュ動作要求を生成する第１のリフレッシュ要求生成手
段及び第２のリフレッシュ要求生成手段と、ＤＲＡＭの
１行毎のリフレッシュインターバルを示すリフレッシュ
インターバル信号を出力するリフレッシュインターバル
タイマ手段と、ＤＲＡＭの行アドレス数を設定する行ア
ドレス設定手段と、所定の時間間隔でＤＲＡＭへリフレ
ッシュ要求を生成して第１のリフレッシュ動作を行って
そのリフレッシュ回数をカウントするリフレッシュカウ
ンタ手段と、前記リフレッシュ回数と設定されたＤＲＡ
Ｍの行アドレス数を比較する第１の比較手段と、ウェッ
ジ区間に実施される第２のリフレッシュ動作の回数を設
定する先行リフレッシュ回数設定手段と、前記先行リフ
レッシュ回数をカウントする先行リフレッシュカウンタ
手段と、前記カウントされた先行リフレッシュ回数と前
記設定された先行リフレッシュ回数を比較する第２の比
較手段を有し、先行リフレッシュカウンタ手段は、第２
のリフレッシュ動作が実行されたことを示す先行リフレ
ッシュ終了信号でインクリメントされ、前記リフレッシ
ュインターバル信号でデクリメントされ、第１あるいは
第２の比較手段で一致出力を得た場合、第１のリフレッ
シュ要求生成と第２のリフレッシュ要求生成を停止し、
先行リフレッシュカウンタ手段のカウント数に所定のリ
フレッシュインターバルの値を乗じた時間、リフレッシ
ュ動作を停止することを特徴としたものであり、前記リ
フレッシュ回数と前記行アドレス数とを比較し一致した
場合、そのリフレッシュ周期が終了するまでリフレッシ
ュを停止することで、効率的なリフレッシュと消費電力
の低減とデータ転送効率の向上が実現でき、また、前記
先行リフレッシュ回数の最大値をＤＲＡＭの行アドレス
数の範囲内で自由に設定できるので、前記先行リフレッ
シュ回数の最大値と前記先行リフレッシュ回数とを比較
し一致した場合、リフレッシュを停止させる時間、つま
り前記リフレッシュインターバルの値に前記先行リフレ
ッシュ回数の最大値を乗じた時間の最適化が行え、効率
的なリフレッシュとデータ転送効率の向上が実現できる
ものである。Next, a data recording / reproducing apparatus according to a second aspect of the present invention is the data recording / reproducing apparatus according to the first aspect, wherein the first refresh request generating means and the second refresh request generating means for generating a DRAM refresh operation request are provided. Refresh interval timer means for outputting a refresh interval signal indicating a refresh interval for each row of the DRAM, row address setting means for setting the number of row addresses of the DRAM, and generating a refresh request to the DRAM at predetermined time intervals. Refresh counter means for performing a first refresh operation and counting the number of refreshes;
First comparing means for comparing the number of row addresses of M, preceding refresh number setting means for setting the number of second refresh operations performed in the wedge section, and preceding refresh counter means for counting the preceding refresh number And a second comparing means for comparing the counted number of preceding refreshes with the set number of preceding refreshes, wherein the preceding refresh counter means comprises:
Is incremented by the preceding refresh end signal indicating that the refresh operation has been executed, decremented by the refresh interval signal, and the first or second comparing means obtains a coincidence output. Stop generation of refresh request 2
The refresh operation is stopped for a time obtained by multiplying the count number of the preceding refresh counter means by a value of a predetermined refresh interval. By stopping the refresh until the refresh cycle ends, efficient refresh, reduction of power consumption and improvement of data transfer efficiency can be realized, and the maximum value of the number of preceding refreshes is set within the range of the number of row addresses of the DRAM. When the maximum value of the number of preceding refreshes is compared with the number of preceding refreshes and they match, the time to stop refreshing, that is, the value of the refresh interval is multiplied by the maximum value of the number of preceding refreshes. Time optimization and efficient refresh In which the improvement of the data transfer efficiency can be realized.

【００１２】次に本発明の請求項３に記載のデータ記録
再生装置は、請求項１において、予め定められた優先順
位に従って、ＤＲＡＭとのデータ転送動作及びリフレッ
シュ動作を調停する転送調停手段を有し、第２のリフレ
ッシュ動作は、データ記録再生装置のＣＰＵ及びホスト
コンピュータとＤＲＡＭ間のデータ転送動作より優先順
位が下位に設定されており、第１のリフレッシュ動作
は、ＣＰＵ及びホストコンピュータとＤＲＡＭ間のデー
タ転送より優先順位が上位に設定されていることを特徴
としたものであり、リフレッシュと非同期で、前記ウェ
ッジ信号にも非同期である記録媒体と前記ＤＲＡＭ間の
データ転送以外のデータ転送、つまりホストコンピュー
タと前記ＤＲＡＭ間のデータ転送やＣＰＵと前記ＤＲＡ
Ｍ間のデータ転送に対しては、前記転送調停回路によ
り、前記ウェッジ信号の検出時間とそれ以外の時間にお
けるリフレッシュに対する転送の優先順位を変更するこ
とで、先行リフレッシュによるデータ転送の連続性の低
下、連続したデータ転送によるリフレッシュ効率の低下
を防止して、効率的なリフレッシュ動作とデータ転送効
率の向上が実現できるものである。Next, a data recording / reproducing apparatus according to a third aspect of the present invention has a transfer arbitration means for arbitrating a data transfer operation and a refresh operation with a DRAM according to a predetermined priority order. The priority of the second refresh operation is set lower than that of the data transfer operation between the CPU of the data recording / reproducing device and the host computer and the DRAM, and the first refresh operation is performed between the CPU and the host computer and the DRAM. The data transfer is characterized in that the priority is set higher than the data transfer, asynchronous with the refresh, the data transfer other than the data transfer between the recording medium and the DRAM that is also asynchronous with the wedge signal, that is, Data transfer between the host computer and the DRAM, and the CPU and the DRA
For data transfer between M, the transfer arbitration circuit changes the priority of transfer for refresh at the detection time of the wedge signal and at other times, thereby lowering the continuity of data transfer by preceding refresh. In addition, it is possible to prevent a decrease in refresh efficiency due to continuous data transfer, thereby realizing an efficient refresh operation and an improvement in data transfer efficiency.

【００１３】（実施の形態）以下に、本発明の請求項１
および請求項２に記載された発明の実施の形態について
図１、図２、図３、図４を用いて説明する。(Embodiment) The first aspect of the present invention will be described below.
An embodiment of the invention described in claim 2 will be described with reference to FIGS. 1, 2, 3, and 4. FIG.

【００１４】図１は本発明の実施形態におけるデータ記
録再生装置の基本ブロック図であり、図２は本発明の実
施形態におけるデータ記録再生装置のＤＲＡＭ制御回路
の内部ブロック図で、図３は本発明の実施形態における
動作を表わすフローチャートである。FIG. 1 is a basic block diagram of a data recording / reproducing apparatus according to an embodiment of the present invention. FIG. 2 is an internal block diagram of a DRAM control circuit of the data recording / reproducing apparatus according to the embodiment of the present invention. 6 is a flowchart illustrating an operation according to the embodiment of the present invention.

【００１５】図１（ａ）において、２１は、磁気ディス
クなどの回転可能な記録媒体で、２１の記録媒体のトラ
ック上には、同図（ｂ）に示すようにウェッジ領域とデ
ータエリアが存在し、そのウェッジ領域には、ＡＧＣ信
号、アドレスマーク、トラック番号、位置決め信号の
Ａ、Ｂ、Ｃ、Ｄが含まれ、ヘッド２３がウェッジ領域を
アクセスするとウェッジ領域を表すウェッジ信号がアク
ティブとなる。２３は記録媒体２１の情報を読み書き可
能なデータヘッド、２４は記録再生用のヘッドアンプ、
２５は記録再生用のＲ／Ｗ用ＩＣ、２６はデータの記録
再生を行う際にデータを一時的に保存するデータ用バッ
ファメモリあるいはデータおよび動作プログラム用バッ
ファメモリとして使用されるリフレッシュを必要とする
揮発性メモリのＤＲＡＭである。２７は記録媒体２１と
ホストコンピュータ３１とのデータ転送を制御するコン
トロールＩＣで、２８は記録媒体２１から読み出された
位置決め情報から位置情報の検出やウェッジ信号を生成
する位置情報検出回路で、２９はＤＲＡＭ２６とのデー
タ転送やリフレッシュおよびウェッジ信号を検出して先
行リフレッシュを制御するＤＲＡＭ制御回路で、それら
は、コントロールＩＣ２７中に内蔵される。３０はこの
装置のＣＰＵでデータ転送の制御を行い、３１はこのデ
ータ記録再生装置と接続されるホストコンピュータであ
る。In FIG. 1A, a rotatable recording medium 21 such as a magnetic disk has a wedge area and a data area on a track of the recording medium 21 as shown in FIG. 1B. The wedge area includes an AGC signal, an address mark, a track number, and positioning signals A, B, C, and D. When the head 23 accesses the wedge area, the wedge signal representing the wedge area becomes active. 23 is a data head capable of reading and writing information on the recording medium 21, 24 is a head amplifier for recording and reproduction,
25 is an R / W IC for recording / reproducing, and 26 requires a data buffer memory for temporarily storing data when data is recorded / reproduced, or a refresh used as a buffer memory for data and operation programs. It is a volatile memory DRAM. Reference numeral 27 denotes a control IC that controls data transfer between the recording medium 21 and the host computer 31. Reference numeral 28 denotes a position information detection circuit that detects position information from the positioning information read from the recording medium 21 and generates a wedge signal. Is a DRAM control circuit for controlling data transfer with the DRAM 26, refresh, and preceding refresh by detecting a wedge signal, and these are built in the control IC 27. Reference numeral 30 denotes a CPU of the apparatus for controlling data transfer, and reference numeral 31 denotes a host computer connected to the data recording / reproducing apparatus.

【００１６】前記のデータ記録再生装置は、例えば、記
録媒体２１からホストコンピュータ３１にデータを読み
出す場合、ヘッドアンプ２４、Ｒ／Ｗ用ＩＣ２５を通し
て読み出されるが、ヘッド２３がトラック上のウェッジ
領域をアクセスする時は、コントロールＩＣ２７の内部
の位置情報検出回路２８にて解析され、前記ウェッジ信
号を生成する。このウェッジ信号がピックアップされて
いる期間は記録媒体のトラック上ではデータ領域以外の
時間となり、本発明はこの期間にＤＲＡＭ２６の先行リ
フレッシュを行うものである。一方位置情報と同様に読
み出されたデータは、コントロールＩＣ２７の内部のＤ
ＲＡＭ制御回路２９によってＤＲＡＭ２６へ転送され、
一時的に保存された後ＤＲＡＭ制御回路２９によってホ
ストコンピュータ３１へ転送される。これらの動作を以
下の２つの場合に分けて図２とともに図３のフローチャ
ートを用いて説明する。In the data recording / reproducing apparatus, for example, when reading data from the recording medium 21 to the host computer 31, the data is read through the head amplifier 24 and the R / W IC 25, but the head 23 accesses the wedge area on the track. When it does, it is analyzed by the position information detection circuit 28 inside the control IC 27 to generate the wedge signal. The period during which the wedge signal is picked up is a time other than the data area on the track of the recording medium, and the present invention performs the preceding refresh of the DRAM 26 during this period. On the other hand, the data read in the same manner as the position information is stored in the D
The data is transferred to the DRAM 26 by the RAM control circuit 29,
After being temporarily stored, it is transferred to the host computer 31 by the DRAM control circuit 29. These operations will be described with reference to the flowchart of FIG. 3 together with FIG. 2 in the following two cases.

【００１７】（１）まず、記録媒体２１からデータを読
み出し、ＤＲＡＭ２６に一時的に保存されている場合
で、すなわち、記録媒体２１からＤＲＡＭへのデータ転
送が行われていない時を説明する。(1) First, a case where data is read from the recording medium 21 and temporarily stored in the DRAM 26, that is, a case where data is not transferred from the recording medium 21 to the DRAM will be described.

【００１８】図３において、ＤＲＡＭ２６に一時的に保
存されているデータや予め保存されている動作プログラ
ム内容の保持のためリフレッシュ動作が以下のように行
われる。In FIG. 3, a refresh operation is performed as follows to hold data temporarily stored in the DRAM 26 and contents of an operation program stored in advance.

【００１９】ステップＳ１の初期化において、ＣＰＵ３
０により、ＤＲＡＭ制御回路２９の初期化が行われる。
図２中のリフレッシュインターバルタイマ回路１、行ア
ドレス数設定レジスタ４、リフレッシュ周期タイマ回路
５、先行リフレッシュ回数最大値設定レジスタ８が初期
化され、使用するＤＲＡＭ２６に合わせて予め定められ
た値が設定され、転送調停回路１１も初期化（先行リフ
レッシュをディセーブル設定）され、各回路は動作を開
始する。In the initialization of step S1, the CPU 3
By 0, the DRAM control circuit 29 is initialized.
The refresh interval timer circuit 1, row address number setting register 4, refresh cycle timer circuit 5, and preceding refresh count maximum value setting register 8 in FIG. 2 are initialized, and predetermined values are set according to the DRAM 26 to be used. The transfer arbitration circuit 11 is also initialized (previous refresh is disabled), and each circuit starts operating.

【００２０】図１中の位置情報検出回路２８でウェッジ
信号が生成され、ＤＲＡＭ制御回路２９に信号線１７
（以降ウェッジ信号は１７で表す）を通して入力され
る。ステップＳ２において、生成されたウェッジ信号１
７を検出した時、転送調停回路１１において先行リフレ
ッシュのイネーブル状態を判別し、イネーブルに設定さ
れていれば、ステップＳ８に、または先行リフレッシュ
がディセーブル設定か、ウェッジ信号を検出できなけれ
ば、ステップＳ３に進む。A wedge signal is generated by a position information detecting circuit 28 in FIG.
(Hereinafter, the wedge signal is represented by 17). In step S2, the generated wedge signal 1
7 is detected, the transfer arbitration circuit 11 determines the enable state of the preceding refresh. If the enable is set, the process proceeds to step S8. If the preceding refresh is disabled, or if the wedge signal cannot be detected, the process proceeds to step S8. Proceed to S3.

【００２１】ステップＳ３において、リフレッシュイン
ターバルタイマ回路１でリフレッシュのインターバル時
間が計測されており、設定された時間が計測されれば、
インターバル信号１２がリフレッシュ要求生成回路２へ
出力され、リフレッシュ要求信号１３が転送調停回路１
１に出力される。In step S3, the refresh interval time is measured by the refresh interval timer circuit 1, and if the set time is measured,
The interval signal 12 is output to the refresh request generation circuit 2, and the refresh request signal 13 is output to the transfer arbitration circuit 1.
1 is output.

【００２２】ステップＳ４において、リフレッシュ要求
信号１３が転送調停回路１１において他の転送要求と調
停にかけられ、調停された順序でＤＲＡＭ２６に対する
使用権を獲得してリフレッシュを行い、リフレッシュ終
了信号１４をリフレッシュ要求生成回路２に出力してリ
フレッシュ要求を解除する。ステップＳ５において、リ
フレッシュ終了信号１４は、リフレッシュカウンタ回路
３にも送られ、行われたリフレッシュ回数をインクリメ
ントして数える。In step S4, the transfer request arbitration circuit 11 arbitrates the refresh request signal 13 with another transfer request, acquires the right to use the DRAM 26 in the arbitrated order, performs refresh, and sends the refresh end signal 14 to the refresh request signal. Output to the generation circuit 2 to cancel the refresh request. In step S5, the refresh end signal 14 is also sent to the refresh counter circuit 3, and counts the number of refreshes performed by incrementing.

【００２３】ステップＳ６において、数えたリフレッシ
ュ回数と行アドレス数設定レジスタ４に設定されたＤＲ
ＡＭ２６の行アドレス数を、リフレッシュ回数比較回路
９で比較し、その結果が一致しない場合には、ステップ
Ｓ２へ戻り、動作を継続する。一方、回数が一致すれ
ば、リフレッシュ要求生成回路２にリフレッシュ停止信
号１５が出力され、リフレッシュは停止する。In step S6, the counted refresh count and the DR set in the row address count setting register 4 are set.
The number of row addresses of the AM 26 is compared by the refresh number comparison circuit 9, and if the results do not match, the process returns to step S2 to continue the operation. On the other hand, if the numbers match, a refresh stop signal 15 is output to the refresh request generation circuit 2, and the refresh is stopped.

【００２４】ステップＳ７において、リフレッシュ周期
タイマ回路５が、ＤＲＡＭ２６のリフレッシュ周期を計
測しており、この周期に同期してリフレッシュカウンタ
回路３をリセットするリフレッシュ周期パルス信号１６
を出力する。これによってリフレッシュ回数比較回路９
における比較結果が、不一致となり、リフレッシュ停止
信号１５がクリアされる。In step S7, the refresh cycle timer circuit 5 measures the refresh cycle of the DRAM 26, and the refresh cycle pulse signal 16 for resetting the refresh counter circuit 3 in synchronization with this cycle.
Is output. Thereby, the refresh count comparing circuit 9
Are not coincident with each other, and the refresh stop signal 15 is cleared.

【００２５】その後は、ステップＳ２からステップＳ７
の動作を継続して、リフレッシュインターバルタイマ回
路１からの出力であるインターバル信号１２で、再びリ
フレッシュ要求生成回路２からリフレッシュ要求信号１
３が出力されるようになり、リフレッシュが行われる
と、リフレッシュカウンタ回路３は再びカウントを開始
する。Thereafter, steps S2 to S7
And the refresh request generation circuit 2 again outputs the refresh request signal 1 with the interval signal 12 output from the refresh interval timer circuit 1.
3 is output, and when refresh is performed, the refresh counter circuit 3 starts counting again.

【００２６】このように、使用するＤＲＡＭ２６に合わ
せたリフレッシュが行え、設定回数以上のリフレッシュ
を行わないことによって効率的なリフレッシュと消費電
力の低減が実現できるものである。使用するＤＲＡＭ２
６の行数を２５６、リフレッシュ周期を４ｍＳｅｃとす
ると、リフレッシュインターバルは約１５μＳｅｃとな
り、リフレッシュインターバルタイマ回路１は、約１５
μＳｅｃ毎にインターバル信号１２をリフレッシュ要求
生成回路２と先行リフレッシュカウンタ回路７に出力
し、リフレッシュ周期タイマ回路５は、４ｍＳｅｃ毎に
リフレッシュ周期パルス１６をリフレッシュカウンタ回
路３と先行リフレッシュカウンタ回路７に出力して両カ
ウントをリセットすることになる。As described above, refreshing can be performed in accordance with the DRAM 26 to be used, and efficient refreshing and reduction in power consumption can be realized by not performing refreshing more than a set number of times. DRAM2 used
6, the refresh interval is about 15 μSec, and the refresh interval timer circuit 1 is about 15 μsec.
The interval signal 12 is output to the refresh request generation circuit 2 and the preceding refresh counter circuit 7 every μSec, and the refresh cycle timer circuit 5 outputs the refresh cycle pulse 16 to the refresh counter circuit 3 and the preceding refresh counter circuit 7 every 4 mSec. To reset both counts.

【００２７】（２）次にデータ転送が行われる時を説明
する。ステップＳ１の初期化において、ＣＰＵ３０は、
転送調停回路１１に対してコマンドを発し、転送調停回
路１１で先行リフレッシュをイネーブルに設定し、ステ
ップＳ２では、位置情報検出回路２８で生成されたウェ
ッジ信号１７を検出することによって、ステップＳ８へ
進む。ステップＳ８において、先行リフレッシュ要求生
成回路６において先行リフレッシュ要求信号１８を生成
し、転送調停回路１１へ出力する。(2) Next, the time when data transfer is performed will be described. In the initialization of step S1, the CPU 30
A command is issued to the transfer arbitration circuit 11 to enable advance refresh in the transfer arbitration circuit 11, and in step S2, the wedge signal 17 generated by the position information detection circuit 28 is detected, and the process proceeds to step S8. . In step S8, the preceding refresh request generation circuit 6 generates the preceding refresh request signal 18 and outputs it to the transfer arbitration circuit 11.

【００２８】ステップＳ９では、転送調停回路１１にお
いて、リフレッシュ要求信号１３の代わりに先行リフレ
ッシュ要求信号１８を認識して、他の転送要求と調停に
かけられ、調停された順序でＤＲＡＭ２６に対する使用
権を獲得して先行リフレッシュを行い、先行リフレッシ
ュ終了信号１９をリフレッシュカウンタ回路３と先行リ
フレッシュカウンタ回路７の両方に出力する。In step S9, the transfer arbitration circuit 11 recognizes the preceding refresh request signal 18 instead of the refresh request signal 13, performs arbitration with another transfer request, and acquires the right to use the DRAM 26 in the arbitrated order. Then, the preceding refresh is performed, and the preceding refresh end signal 19 is output to both the refresh counter circuit 3 and the preceding refresh counter circuit 7.

【００２９】ステップＳ１０では、先行リフレッシュカ
ウンタ回路７において先行リフレッシュ終了信号１９
で、先行リフレッシュ回数をインクリメントして数え
る。この先行リフレッシュ動作はリフレッシュインター
バル信号（前述の例では約１５μＳｅｃ）よりずっと高
速で、例えば、数十ｎＳｅｃから数百ｎＳｅｃ程度であ
る。In step S10, the preceding refresh counter circuit 7 causes the preceding refresh end signal 19
Then, the number of preceding refreshes is incremented and counted. The preceding refresh operation is much faster than the refresh interval signal (about 15 μSec in the above example), for example, about several tens to several hundreds of nSec.

【００３０】ステップＳ１１において、数えた先行リフ
レッシュ回数と先行リフレッシュ回数最大値設定レジス
タ８に設定された値を先行リフレッシュ回数比較回路１
０で比較し、その結果が一致すれば、先行リフレッシュ
停止信号２０が先行リフレッシュ要求生成回路６に出力
され、先行リフレッシュは停止する。更に、先行リフレ
ッシュ停止信号２０はリフレッシュ要求生成回路２にも
出力され、リフレッシュ動作も停止する。In step S11, the counted number of preceding refreshes and the value set in the maximum number of preceding refreshes setting register 8 are compared with the number of preceding refreshes comparing circuit 1.
If the results match, the preceding refresh stop signal 20 is output to the preceding refresh request generation circuit 6, and the preceding refresh is stopped. Further, the preceding refresh stop signal 20 is also output to the refresh request generation circuit 2 to stop the refresh operation.

【００３１】ステップＳ１２では、先行リフレッシュカ
ウンタ回路７において、リフレッシュインターバルタイ
マ回路１からの出力であるインターバル信号１２が入力
されれば、先行リフレッシュ回数をデクリメントする。In step S12, when the preceding refresh counter circuit 7 receives the interval signal 12 output from the refresh interval timer circuit 1, the preceding refresh counter is decremented.

【００３２】ステップＳ１３では、先行リフレッシュの
動作状態を監視しており、ステップＳ１１において先行
リフレッシュが停止していない場合は、ステップＳ５へ
進む。一方、ステップＳ１１において先行リフレッシュ
が停止していた場合、ステップＳ１４において、デクリ
メントされた先行リフレッシュカウンタ回路７の値が０
であるかどうか確認し、０であれば、先行リフレッシュ
回数比較回路１０から出力されている先行リフレッシュ
停止信号２０がクリアされる。従って先行リフレッシュ
要求生成回路６は、再び先行リフレッシュ要求信号１８
を生成できるようになる。つまり実際に先行して行われ
たリフレッシュの回数分だけの時間、すなわち前記リフ
レッシュインターバルの値に前記先行リフレッシュ回数
の最大値を乗じた時間、リフレッシュを停止することに
なる。In step S13, the operation state of the preceding refresh is monitored, and if the preceding refresh is not stopped in step S11, the process proceeds to step S5. On the other hand, if the preceding refresh has been stopped in step S11, the value of the decremented preceding refresh counter circuit 7 becomes 0 in step S14.
The preceding refresh stop signal 20 output from the preceding refresh number comparison circuit 10 is cleared. Therefore, the preceding refresh request generation circuit 6 again outputs the preceding refresh request signal 18
Can be generated. That is, the refresh is stopped for a time corresponding to the number of refreshes actually performed earlier, that is, a time obtained by multiplying the value of the refresh interval by the maximum value of the number of preceding refreshes.

【００３３】ステップＳ５において、ステップＳ９で生
成された先行リフレッシュ終了信号１９によって、リフ
レッシュカウンタ回路３で、リフレッシュ回数をインク
リメントして数える。In step S5, the refresh counter circuit 3 increments and counts the number of refreshes by the preceding refresh end signal 19 generated in step S9.

【００３４】ステップＳ６において、数えたリフレッシ
ュ回数と行アドレス数設定レジスタ４に設定されたＤＲ
ＡＭ２６の行アドレス数を、リフレッシュ回数比較回路
９で比較し、その結果が一致しない場合には、ステップ
Ｓ１へ戻り、動作を継続する。一方、回数が一致すれ
ば、先行リフレッシュ要求生成回路１９にリフレッシュ
停止信号１５が出力され、先行リフレッシュは停止す
る。In step S 6, the counted refresh count and the DR set in the row address count setting register 4 are set.
The number of row addresses of the AM 26 is compared by the refresh number comparison circuit 9, and if the results do not match, the process returns to step S1 to continue the operation. On the other hand, if the numbers match, the refresh stop signal 15 is output to the preceding refresh request generation circuit 19, and the preceding refresh stops.

【００３５】ステップＳ７において、リフレッシュ周期
タイマ回路５が、ＤＲＡＭ２６のリフレッシュ周期を計
測しており、この周期に同期してリフレッシュカウンタ
回路３をリセットするリフレッシュ周期パルス信号１６
を出力する。これによってリフレッシュ回数比較回路９
における比較結果が、不一致となり、リフレッシュ停止
信号１５がクリアされる。同様にリフレッシュ周期パル
ス信号１６は、先行リフレッシュカウンタ回路７にも出
力され、先行リフレッシュ回数がクリアされ、先行リフ
レッシュ回数比較回路１０における比較結果が、不一致
となり、ステップＳ６で先行リフレッシュが停止してい
た場合には、先行リフレッシュ停止信号２０がクリアさ
れる。従って先行リフレッシュ要求生成回路６は再び先
行リフレッシュ要求信号１８を生成できるようになる。
その後は、ステップＳ２から再び動作を継続する。In step S7, the refresh cycle timer circuit 5 measures the refresh cycle of the DRAM 26, and the refresh cycle pulse signal 16 for resetting the refresh counter circuit 3 in synchronization with this cycle.
Is output. Thereby, the refresh count comparing circuit 9
Are not coincident with each other, and the refresh stop signal 15 is cleared. Similarly, the refresh cycle pulse signal 16 is also output to the preceding refresh counter circuit 7 to clear the preceding refresh count, the comparison result in the preceding refresh count comparison circuit 10 becomes inconsistent, and the preceding refresh is stopped in step S6. In this case, the preceding refresh stop signal 20 is cleared. Therefore, the preceding refresh request generation circuit 6 can generate the preceding refresh request signal 18 again.
Thereafter, the operation is continued again from step S2.

【００３６】このように使用するＤＲＡＭ２６に合わせ
た先行リフレッシュ回数の値を先行リフレッシュ回数最
大値設定レジスタ８に設定することにより、リフレッシ
ュを停止させる時間を最適化でき、データ転送の連続性
を保ってデータ転送効率の向上が実現できる。さらに、
データ転送が始まる前の場合と同様な効果、つまり設定
回数以上のリフレッシュを行わないことによって効率的
なリフレッシュと消費電力の低減も実現できる。By setting the value of the number of preceding refreshes in accordance with the DRAM 26 used in this way in the maximum value register 8 for the number of preceding refreshes, the time for stopping the refresh can be optimized, and the continuity of data transfer can be maintained. Improvement of data transfer efficiency can be realized. further,
The same effect as before the data transfer is started, that is, efficient refresh and reduction in power consumption can be realized by not performing refresh more than the set number of times.

【００３７】また、リフレッシュと非同期で、前記ウェ
ッジ信号にも非同期である記録媒体とＤＲＡＭ間のデー
タ転送以外のデータ転送、つまりホストコンピュータと
ＤＲＡＭ間のデータ転送やＣＰＵとＤＲＡＭ間のデータ
転送に対しては、転送調停回路１１により、ウェッジ信
号１７の区間、すなわち位置決め情報領域の時間とそれ
以外の区間、すなわちデータ領域の時間におけるリフレ
ッシュ要求および先行リフレッシュ要求に対する転送要
求の優先順位を図４のように設定する。The data transfer other than the data transfer between the recording medium and the DRAM which is asynchronous with the refresh and also with the wedge signal, that is, the data transfer between the host computer and the DRAM or the data transfer between the CPU and the DRAM. The transfer arbitration circuit 11 determines the priority of the transfer request with respect to the refresh request and the preceding refresh request in the section of the wedge signal 17, that is, the time of the positioning information area and the other section, that is, the time of the data area, as shown in FIG. Set to.

【００３８】記録媒体２１とＤＲＡＭ２６間のデータ転
送の優先順位は常に、最上位に設定されるが、実際は、
ウェッジ信号１７を検出している区間ではこのデータ転
送は発生しない。The priority of data transfer between the recording medium 21 and the DRAM 26 is always set to the highest order.
This data transfer does not occur in the section where the wedge signal 17 is detected.

【００３９】図４において、ウェッジ信号１７を検出し
ている時間では、先行リフレッシュ要求よりもホストコ
ンピュータ３１とＤＲＡＭ２６間のデータ転送要求やＣ
ＰＵ３０とＤＲＡＭ２６間のデータ転送要求を優先して
行い、先行リフレッシュによるデータ転送の連続性の低
下を防止し、それ以外の時間では、リフレッシュ要求を
ホストコンピュータ３１とＤＲＡＭ２６間のデータ転送
要求やＣＰＵ３０とＤＲＡＭ２６間のデータ転送要求よ
り優先させることで、連続したデータ転送によるリフレ
ッシュ効率の低下を防止して、効率的なリフレッシュと
データ転送効率の向上が実現できるものである。In FIG. 4, during the time when the wedge signal 17 is detected, the data transfer request between the host computer 31 and the DRAM 26 or the C
The data transfer request between the PU 30 and the DRAM 26 is given priority to prevent the continuity of the data transfer due to the preceding refresh from being reduced. At other times, the refresh request is made between the host computer 31 and the data transfer request between the DRAM 26 and the CPU 30. By giving priority to a data transfer request between the DRAMs 26, a reduction in refresh efficiency due to continuous data transfer can be prevented, and efficient refresh and improvement in data transfer efficiency can be realized.

【００４０】[0040]

【発明の効果】以上のように本発明のデータ記録再生装
置によれば、リフレッシュおよび先行リフレッシュの回
数を設定し、ヘッドが記録媒体のトラック上のデータ領
域以外をアクセスする期間を示すウェッジ信号をリフレ
ッシュ制御に用いることで、低消費電力で効率的なリフ
レッシュとデータ転送の連続性を保ってデータ転送の効
率を上げることが可能なデータ記録再生装置を実現する
ことができる。As described above, according to the data recording / reproducing apparatus of the present invention, the number of times of the refresh and the preceding refresh is set, and the wedge signal indicating the period during which the head accesses the data medium other than the data area on the track of the recording medium. By using the refresh control, it is possible to realize a data recording / reproducing apparatus capable of increasing the efficiency of data transfer while maintaining the continuity of efficient refresh and data transfer with low power consumption.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（ａ）本発明の実施の形態におけるデータ記録
再生装置の基本ブロック図（ｂ）本発明の実施の形態におけるデータ記録媒体再生
装置に使用する記録媒体のトラックのデータ構造を模式
的に示す図FIG. 1A is a basic block diagram of a data recording / reproducing apparatus according to an embodiment of the present invention. FIG. 1B is a schematic diagram showing a data structure of a track of a recording medium used in the data recording medium reproducing apparatus according to the embodiment of the present invention. Figure shown

【図２】本発明の実施の形態におけるデータ記録再生装
置のＤＲＡＭ制御回路の内部ブロック図FIG. 2 is an internal block diagram of a DRAM control circuit of the data recording / reproducing device according to the embodiment of the present invention;

【図３】本発明の実施の形態における動作を説明するフ
ローチャートFIG. 3 is a flowchart illustrating an operation according to the embodiment of the present invention.

【図４】本発明の実施の形態におけるリフレッシュ要求
および先行リフレッシュ要求に対する転送要求の優先順
位を示す図FIG. 4 is a diagram showing a priority order of a transfer request with respect to a refresh request and a preceding refresh request in the embodiment of the present invention;

【符号の説明】[Explanation of symbols]

１リフレッシュインターバルタイマ回路２リフレッシュ要求生成回路３リフレッシュカウンタ回路４行アドレス数設定レジスタ５リフレッシュ周期タイマ回路６先行リフレッシュ要求生成回路７先行リフレッシュカウンタ回路８先行リフレッシュ回数最大値設定レジスタ９リフレッシュ回数比較回路１０先行リフレッシュ回数比較回路１１転送調停回路１２インターバル信号１３リフレッシュ要求信号１４リフレッシュ終了信号１５リフレッシュ停止信号１６リフレッシュ周期パルス信号１７ウェッジ信号１８先行リフレッシュ要求信号１９先行リフレッシュ終了信号２０先行リフレッシュ停止信号２１記録媒体２２スピンドルモータ２３記録再生ヘッド２４ヘッドアンプ２５Ｒ／ＷＩＣ２６ＤＲＡＭ２７コントロールＩＣ２８位置情報検出回路２９ＤＲＡＭ制御回路３０ＣＰＵ３１ホストコンピュータ REFERENCE SIGNS LIST 1 refresh interval timer circuit 2 refresh request generating circuit 3 refresh counter circuit 4 row address number setting register 5 refresh cycle timer circuit 6 preceding refresh request generating circuit 7 preceding refresh counter circuit 8 preceding refresh count maximum value setting register 9 refresh count comparing circuit 10 Advance refresh count comparison circuit 11 Transfer arbitration circuit 12 Interval signal 13 Refresh request signal 14 Refresh end signal 15 Refresh stop signal 16 Refresh cycle pulse signal 17 Wedge signal 18 Advance refresh request signal 19 Advance refresh end signal 20 Advance refresh stop signal 21 Recording medium Reference Signs List 22 spindle motor 23 recording / reproducing head 24 head amplifier 25 R / W IC 26 DRAM 7 Control IC 28 position information detection circuit 29 DRAM control circuit 30 CPU 31 host computer

Claims

【特許請求の範囲】[Claims]

【請求項１】記録媒体のトラック上にデータ信号が記
録される第１の領域と、データ信号以外の情報が前記第
１の領域外の第２の領域に記録される記録媒体を使用
し、前記記録媒体の第１の領域に書き込みまたは読み出
されるデータ信号を一時的に保持するＤＲＡＭを有する
データ記録再生装置において、ヘッドが前記第１の領域
に位置する期間においては、前記ＤＲＡＭに対して第１
のリフレッシュ動作を行い、第２の領域に位置する期間
においては、前記ＤＲＡＭに対して第２のリフレッシュ
動作を行うことを特徴とするデータ記録再生装置。A first area in which a data signal is recorded on a track of a recording medium; and a recording medium in which information other than the data signal is recorded in a second area outside the first area. In a data recording / reproducing apparatus having a DRAM for temporarily holding a data signal written or read to / from a first area of the recording medium, a data recording / reproducing apparatus has a structure in which a head is positioned in the first area with respect to the DRAM. 1
And a second refresh operation for the DRAM during a period in which the DRAM is located in the second area.

【請求項２】ＤＲＡＭのリフレッシュ動作要求を生成
する第１のリフレッシュ要求生成手段及び第２のリフレ
ッシュ要求生成手段と、ＤＲＡＭの１行毎のリフレッシ
ュインターバルを示すリフレッシュインターバル信号を
出力するリフレッシュインターバルタイマ手段と、ＤＲ
ＡＭの行アドレス数を設定する行アドレス設定手段と、
所定の時間間隔でＤＲＡＭへリフレッシュ要求を生成し
て第１のリフレッシュ動作を行ってそのリフレッシュ回
数をカウントするリフレッシュカウンタ手段と、前記リ
フレッシュ回数と設定されたＤＲＡＭの行アドレス数を
比較する第１の比較手段と、ウェッジ区間に実施される
第２のリフレッシュ動作の回数を設定する先行リフレッ
シュ回数設定手段と、前記先行リフレッシュ回数をカウ
ントする先行リフレッシュカウンタ手段と、前記カウン
トされた先行リフレッシュ回数と前記設定された先行リ
フレッシュ回数を比較する第２の比較手段を有し、先行リフレッシュカウンタ手段は、第２のリフレッシュ
動作が実行されたことを示す先行リフレッシュ終了信号
でインクリメントされ、前記リフレッシュインターバル
信号でデクリメントされ、第１あるいは第２の比較手段
で一致出力を得た場合、第１のリフレッシュ要求生成と
第２のリフレッシュ要求生成を停止し、先行リフレッシ
ュカウンタ手段のカウント数に所定のリフレッシュイン
ターバルの値を乗じた時間、リフレッシュ動作を停止す
ることを特徴とする請求項１に記載のデータ記録再生装
置。2. A first refresh request generating means and a second refresh request generating means for generating a DRAM refresh operation request, and a refresh interval timer means for outputting a refresh interval signal indicating a refresh interval for each row of the DRAM. And DR
A row address setting means for setting the number of AM row addresses;
Refresh counter means for generating a refresh request to the DRAM at a predetermined time interval and performing a first refresh operation to count the number of refreshes; and a first counter for comparing the refresh count with the set row address number of the DRAM. Comparing means, pre-refresh count setting means for setting the number of second refresh operations performed in a wedge section, pre-refresh counter means for counting the pre-refresh count, and the counted pre-refresh count and the setting. Second refresh means for comparing the number of times of the preceding refresh performed, the preceding refresh counter means being incremented by a preceding refresh end signal indicating that the second refresh operation has been executed, and decremented by the refresh interval signal. When a match output is obtained by the first or second comparing means, the generation of the first refresh request and the generation of the second refresh request are stopped, and the value of the predetermined refresh interval is added to the count number of the preceding refresh counter means. 2. The data recording / reproducing apparatus according to claim 1, wherein the refresh operation is stopped during the multiplication time.

【請求項３】予め定められた優先順位に従って、ＤＲ
ＡＭとのデータ転送動作及びリフレッシュ動作を調停す
る転送調停手段を有し、第２のリフレッシュ動作は、デ
ータ記録再生装置のＣＰＵ及びホストコンピュータとＤ
ＲＡＭ間のデータ転送動作より優先順位が下位に設定さ
れており、第１のリフレッシュ動作は、ＣＰＵ及びホス
トコンピュータとＤＲＡＭ間のデータ転送より優先順位
が上位に設定されていることを特徴とする請求項１に記
載のデータ記録再生装置。3. According to a predetermined priority, DR
A transfer arbitration unit for arbitrating a data transfer operation with the AM and a refresh operation is provided.
The priority is set lower than the data transfer operation between the RAMs, and the first refresh operation is set higher than the data transfer between the CPU and the host computer and the DRAM. Item 2. A data recording / reproducing apparatus according to Item 1.