JPH1151980A - Voltage detecting circuit - Google Patents
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- JPH1151980A JPH1151980A JP20686297A JP20686297A JPH1151980A JP H1151980 A JPH1151980 A JP H1151980A JP 20686297 A JP20686297 A JP 20686297A JP 20686297 A JP20686297 A JP 20686297A JP H1151980 A JPH1151980 A JP H1151980A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、低電圧デバイス
によって構成された回路に入力される信号のレベルを検
出する電圧検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage detection circuit for detecting the level of a signal input to a circuit constituted by low voltage devices.
【0002】[0002]
【従来の技術】近年では、集積回路化されたCPU(C
entral Processing Unit:中央処理装置)等の動作電
圧が低電圧化し、これに伴ってトランジスタの耐圧の低
下も問題となってきた。2. Description of the Related Art In recent years, a CPU (C
The operating voltage of the central processing unit (central processing unit) and the like has been reduced, and a decrease in the withstand voltage of the transistor has also been a problem.
【0003】図3は、従来技術の一例を示す図であり、
MOS(Metal-Oxide-Semiconductor)型トランジス
タを用いた電圧検出回路の接続図である。入力端子20
0から入力された信号は、高電圧検出回路201を構成
するMOSトランジスタ205のソース電極と内部回路
210とに入力される。FIG. 3 is a diagram showing an example of the prior art.
FIG. 3 is a connection diagram of a voltage detection circuit using a MOS (Metal-Oxide-Semiconductor) transistor. Input terminal 20
The signal input from 0 is input to the source electrode of the MOS transistor 205 included in the high voltage detection circuit 201 and the internal circuit 210.
【0004】MOSトランジスタ205のソース電極に
入力された信号は、MOSトランジスタ205のドレイ
ン電極、MOSトランジスタ206のソース電極そして
MOSトランジスタ206のドレイン電極へと流れる。The signal input to the source electrode of the MOS transistor 205 flows to the drain electrode of the MOS transistor 205, the source electrode of the MOS transistor 206, and the drain electrode of the MOS transistor 206.
【0005】これらMOSトランジスタ205、206
のゲート電極には常に電圧VDDが印加されており、MO
Sトランジスタ205のドレイン電極とMOSトランジ
スタ206のソース電極とが接続され、この接続点から
インバータ203、204を介して出力端子209に接
続されている。なお図示しないが、インバータ203、
204にも電源電圧VDDが供給されている。[0005] These MOS transistors 205 and 206
The voltage V DD is always applied to the gate electrode of
The drain electrode of the S transistor 205 and the source electrode of the MOS transistor 206 are connected, and the connection point is connected to the output terminal 209 via inverters 203 and 204. Although not shown, the inverter 203,
The power supply voltage V DD is also supplied to 204.
【0006】上述の入力端子200への信号印加レベル
がVDD+Vtp未満の場合には、MOSトランジスタ20
5はカットオフ状態であるので、インバータ203の入
力レベルは“0”である。従って、出力端子209に現
れる信号レベルも“0”である。When the level of the signal applied to the input terminal 200 is lower than V DD + Vtp, the MOS transistor 20
5 is in the cutoff state, the input level of the inverter 203 is “0”. Therefore, the signal level appearing at the output terminal 209 is also “0”.
【0007】一方、入力端子200への信号印加レベル
がVDD+Vtp以上になると、MOSトランジスタ205
が“オン”(導通)状態となり、インバータ203への
信号入力レベルが、このインバータ203の閾値を越え
る。この場合に出力端子209に現れる信号レベルがV
DD(“1”)となり、これにより内部回路210側は高
電圧が印加されたことを認識する。On the other hand, when the signal applied level to the input terminal 200 becomes equal to or higher than V DD + V tp, the MOS transistor 205
Are turned on (conductive), and the signal input level to the inverter 203 exceeds the threshold value of the inverter 203. In this case, the signal level appearing at the output terminal 209 is V
DD (“1”), whereby the internal circuit 210 recognizes that a high voltage has been applied.
【0008】[0008]
【発明が解決しようとする課題】ところで図3に示した
従来の回路を、より低電圧のデバイスで構成しようとす
る場合、各MOSトランジスタのゲート電極に印加でき
る最大ゲート印加電圧Vmaxの低下が問題となってく
る。When the conventional circuit shown in FIG. 3 is to be constituted by a lower voltage device, the problem is that the maximum gate applied voltage Vmax which can be applied to the gate electrode of each MOS transistor is reduced. It becomes.
【0009】この最大ゲート印加電圧Vmaxは、最大絶縁
破壊強度と酸化膜厚とによって求められるものであり、
具体的には次のようになる。 Vmax=E・d ・・・(1) ここで、Eは最大絶縁破壊強度を示し、dは酸化膜厚を
示している。The maximum gate applied voltage Vmax is obtained from the maximum breakdown strength and the oxide film thickness.
Specifically, it is as follows. Vmax = E · d (1) where E indicates the maximum dielectric breakdown strength and d indicates the oxide film thickness.
【0010】一般に低電圧のデバイスほど酸化膜厚が薄
くなるので、上述の式(1)からわかるように最大ゲー
ト印加電圧Vmaxは低くなる。このため、図3に示した
ような従来回路を低電圧デバイスで構成すると、内部回
路210の入力ゲート電極とインバータ203の入力端
子とに最大ゲート印加電圧Vmaxを越える電圧が継続し
て印加されることになる。従って、各デバイスを構成す
るMOSトランジスタのゲート酸化膜の劣化や破壊を引
き起こすという問題がある。In general, the lower the voltage of a device, the thinner the oxide film thickness. Therefore, as can be seen from the above equation (1), the maximum gate applied voltage Vmax decreases. Therefore, when the conventional circuit as shown in FIG. 3 is constituted by a low voltage device, a voltage exceeding the maximum gate applied voltage Vmax is continuously applied to the input gate electrode of the internal circuit 210 and the input terminal of the inverter 203. Will be. Therefore, there is a problem that the gate oxide film of the MOS transistor constituting each device is deteriorated or destroyed.
【0011】また図4は、MOSトランジスタの様子を
示す図であり、図4(a)は接続の様子を示し、図4
(b)は接合と電流の様子とを示す断面図である。この
図に示すMOSトランジスタ300はPチャネルMOS
トランジスタであり、N型半導体の基板301にP型半
導体領域302、303を形成し、それぞれソース電極
302a、ドレイン電極303aとしている。FIG. 4 is a diagram showing a state of a MOS transistor. FIG. 4A shows a state of connection.
(B) is a cross-sectional view showing the state of the junction and the current. The MOS transistor 300 shown in FIG.
The transistor is a transistor, and P-type semiconductor regions 302 and 303 are formed in an N-type semiconductor substrate 301, and are used as a source electrode 302a and a drain electrode 303a, respectively.
【0012】さらに、P型半導体領域302とP型半導
体領域303との間に位置する基板301の表面には絶
縁物304を介して金属層305を形成し、これをゲー
ト電極305aとしている。また、基板301に直接電
極を形成し、これをバックゲート電極301aとしてい
る。Further, a metal layer 305 is formed on the surface of the substrate 301 located between the P-type semiconductor region 302 and the P-type semiconductor region 303 via an insulator 304, and this is used as a gate electrode 305a. Further, an electrode is directly formed on the substrate 301, and this is used as a back gate electrode 301a.
【0013】図4に示す例では、ゲート電極305aと
バックゲート電極301aとには電源電圧VDDが供給さ
れ、ソース電極302a(またはドレイン電極303
a)に信号入力VPPが入力される。In the example shown in FIG. 4, a power supply voltage V DD is supplied to the gate electrode 305a and the back gate electrode 301a, and the source electrode 302a (or the drain electrode 303).
The signal input V PP is input to a).
【0014】ところでこのMOSトランジスタ300に
は、例えばP型半導体領域302と基板301との接合
によってPN接合部が形成されており、ここに寄生ダイ
オードが発生する。In the MOS transistor 300, a PN junction is formed by, for example, a junction between the P-type semiconductor region 302 and the substrate 301, and a parasitic diode is generated here.
【0015】従って、信号入力VPPが電源電圧VDDより
も高く、さらにこれらの差の電圧が閾値電圧Vthよりも
高ければ、図中に白抜き矢印で示すようなリーク電流が
流れてしまう。Therefore, if the signal input V PP is higher than the power supply voltage V DD and the voltage difference between them is higher than the threshold voltage V th, a leak current flows as indicated by a white arrow in the drawing. .
【0016】この発明は、このような背景の下になされ
たもので、低電圧のデバイスを使用しても高電圧信号の
連続印加によるMOSトランジスタのゲート酸化膜の劣
化や破壊を引き起こすことがない電圧検出回路を提供す
ることを目的としている。The present invention has been made under such a background, and does not cause deterioration or destruction of the gate oxide film of a MOS transistor due to continuous application of a high voltage signal even when a low voltage device is used. It is an object to provide a voltage detection circuit.
【0017】[0017]
【課題を解決するための手段】上述した課題を解決する
ために、請求項1に記載の発明にあっては、入力端子に
電源電圧より電圧が高い入力信号が入カされた場合に当
該電源電圧と当該入力信号電圧との中間のレベルのスイ
ッチ信号を出カするスイッチ回路と、前記スイッチ信号
が入力された場合に前記電源電圧のレベルの高電圧検出
信号を出力する検出回路とからなり、前記スイッチ回路
と前記検出回路とは低電圧デバイスを用いた回路によっ
て構成されていることを特徴とする。また、請求項2に
記載の発明にあっては、請求項1に記載の電圧検出回路
では、前記スイッチ回路は少なくとも、前記入力端子と
前記電源電圧の電源ラインとの間に順に直列接続された
第1の抵抗と所定のレベル以上の前記入力信号が入力さ
れた場合にオンになる第1のMOS型電界効果トランジ
スタと第2の抵抗とを有し、前記スイッチ信号は前記第
1のMOS型電界効果トランジスタと前記第2の抵抗と
の接続点から出力されることを特徴とする。また、請求
項3に記載の発明にあっては、請求項1に記載の電圧検
出回路では、前記検出回路は、前記入力端子と当該入力
端子の接地点との間に順に直列接続された第3の抵抗と
前記スイッチ信号が入力された場合にオンになる第2の
MOS型電界効果トランジスタと第4の抵抗と、前記第
4の抵抗の端子電圧が入力される波形整形素子とを有
し、前記高電圧検出信号は前記波形整形素子から出力さ
れることを特徴とする。また、請求項4に記載の発明に
あっては、請求項1ないし請求項3の何れかに記載の電
圧検出回路では、前記入力端子から所定の回路に入力さ
れる前記入力信号のレベルを補正する保護回路を有し、
前記レベルの補正をするか否かを指示する前記高電圧検
出信号を供給する電圧検出回路であって、前記保護回路
は、前記入力端子と当該入力端子の接地点との間に順に
直列接続された第5の抵抗と第6の抵抗と前記高電圧検
出信号が入力された場合にオンになる前記低電圧デバイ
スである第3のMOS型電界効果トランジスタとを有
し、前記第5の抵抗と前記第6の抵抗とによって分圧さ
れた前記入力信号が前記所定の回路に入力されることを
特徴とする。また、請求項5に記載の発明にあっては、
請求項4に記載の電圧検出回路では、前記分圧された入
力信号と前記接地点との間に接続されるコンデンサを具
備することを特徴とする。また、請求項6に記載の発明
にあっては、請求項1ないし請求項5の何れかに記載の
電圧検出回路では、前記低電圧デバイスは、ソース電極
とドレイン電極とゲート電極とベース電極とを有し、前
記ベース電極と前記ソース電極とは電気的に接続されて
いることを特徴とする。According to the first aspect of the present invention, when an input signal having a voltage higher than a power supply voltage is input to an input terminal, the power supply is turned off. A switch circuit that outputs a switch signal at a level intermediate between the voltage and the input signal voltage, and a detection circuit that outputs a high-voltage detection signal at the power supply voltage level when the switch signal is input, The switch circuit and the detection circuit are configured by a circuit using a low-voltage device. According to a second aspect of the present invention, in the voltage detection circuit according to the first aspect, the switch circuit is serially connected at least between the input terminal and a power supply line of the power supply voltage. A first MOS-type field-effect transistor that is turned on when the input signal of a predetermined level or higher is input, and a second resistance; and the switch signal is the first MOS-type field-effect transistor. The signal is output from a connection point between the field effect transistor and the second resistor. According to the third aspect of the present invention, in the voltage detection circuit according to the first aspect, the detection circuit is connected in series between the input terminal and a ground point of the input terminal. 3, a second MOS field-effect transistor that is turned on when the switch signal is input, a fourth resistor, and a waveform shaping element to which a terminal voltage of the fourth resistor is input. The high voltage detection signal is output from the waveform shaping element. According to a fourth aspect of the present invention, in the voltage detection circuit according to any one of the first to third aspects, the level of the input signal input to a predetermined circuit from the input terminal is corrected. Has a protection circuit,
A voltage detection circuit for supplying the high voltage detection signal for instructing whether or not to perform the level correction, wherein the protection circuit is sequentially connected in series between the input terminal and a ground point of the input terminal. And a third MOS-type field effect transistor which is the low-voltage device that is turned on when the high-voltage detection signal is input. The input signal divided by the sixth resistor is input to the predetermined circuit. In the invention according to claim 5,
According to a fourth aspect of the present invention, the voltage detection circuit includes a capacitor connected between the divided input signal and the ground point. In the invention according to claim 6, in the voltage detection circuit according to any one of claims 1 to 5, the low-voltage device includes a source electrode, a drain electrode, a gate electrode, and a base electrode. And the base electrode and the source electrode are electrically connected.
【0018】この発明によれば、入力端子と電源電圧の
電源ラインとの間に順に直列接続された第1の抵抗と所
定のレベル以上の入力信号が入力された場合にオンにな
る低電圧デバイスの第1のMOS型電界効果トランジス
タと第2の抵抗とから構成されるスイッチ回路は、入力
端子に電源電圧より電圧が高い入力信号が入カされた場
合に、第1のMOS型電界効果トランジスタと第2の抵
抗との接続点から当該電源電圧と当該入力信号電圧との
中間のレベルのスイッチ信号を出カし、入力端子と当該
入力端子の接地点との間に順に直列接続された第3の抵
抗とスイッチ信号が入力された場合にオンになる低電圧
デバイスの第2のMOS型電界効果トランジスタと第4
の抵抗ならびにこの第4の抵抗の端子電圧が入力される
波形整形素子とから構成される検出回路は、スイッチ信
号が入力された場合に、波形整形素子から電源電圧のレ
ベルの高電圧検出信号を出力する。また、入力端子と当
該入力端子の接地点との間に順に直列接続された第5の
抵抗と第6の抵抗と高電圧検出信号が入力された場合に
オンになる低電圧デバイスである第3のMOS型電界効
果トランジスタとを有し、第5の抵抗と第6の抵抗とに
よって分圧した入力信号を所定の回路に入力する保護回
路は、高電圧検出信号が入力された場合に、入力端子か
ら所定の回路に入力される入力信号のレベルを補正す
る。さらにこの分圧された入力信号と接地点との間には
コンデンサが接続される。そしてこれら低電圧デバイス
は、ソース電極とドレイン電極とゲート電極とベース電
極とを有し、ベース電極とソース電極とは電気的に接続
されている。According to the present invention, the first resistor connected in series between the input terminal and the power supply line of the power supply voltage and the low-voltage device which is turned on when an input signal of a predetermined level or more is input. The first MOS type field effect transistor is configured such that when an input signal having a voltage higher than the power supply voltage is input to the input terminal, the first MOS type field effect transistor A switch signal having an intermediate level between the power supply voltage and the input signal voltage is output from a connection point between the power supply voltage and the input signal voltage, and a series connection is sequentially performed between the input terminal and the ground point of the input terminal. A second MOS field-effect transistor of a low-voltage device which is turned on when a resistor and a switch signal are input to the third MOS transistor;
And a waveform shaping element to which the terminal voltage of the fourth resistor is input, and when a switch signal is input, the detection circuit outputs a high voltage detection signal of the power supply voltage level from the waveform shaping element. Output. Further, the third resistor is a low-voltage device that is turned on when a fifth resistor, a sixth resistor, and a high-voltage detection signal are sequentially connected in series between the input terminal and a ground point of the input terminal. And a protection circuit for inputting the input signal divided by the fifth resistor and the sixth resistor to a predetermined circuit, when the high voltage detection signal is input, The level of an input signal input from a terminal to a predetermined circuit is corrected. Further, a capacitor is connected between the divided input signal and the ground point. These low-voltage devices have a source electrode, a drain electrode, a gate electrode, and a base electrode, and the base electrode and the source electrode are electrically connected.
【0019】[0019]
【発明の実施の形態】以下に、本発明について説明す
る。図1は、本発明の一実施の形態にかかる電圧検出回
路の構成を示す接続図である。本実施の形態の電圧検出
回路は、図1に示すようにスイッチ回路110、検出回
路120および保護回路130から構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below. FIG. 1 is a connection diagram illustrating a configuration of a voltage detection circuit according to an embodiment of the present invention. The voltage detection circuit according to the present embodiment includes a switch circuit 110, a detection circuit 120, and a protection circuit 130 as shown in FIG.
【0020】このスイッチ回路110は、入力端子10
0にVDD+Vtp以上の高電圧VPPが印加された場合の
み、VDDとVPPの間のレベルの信号を出カする。一方検
出回路120は、スイッチ回路110の出力信号を受け
て、VDDレベルの高電圧検出信号を出力する。The switch circuit 110 is connected to the input terminal 10
Only when a high voltage V PP equal to or higher than V DD + V tp is applied to 0, a signal at a level between V DD and V PP is output. On the other hand, the detection circuit 120 receives the output signal of the switch circuit 110 and outputs a high voltage detection signal at the V DD level.
【0021】また保護回路130は、検出回路120の
出力信号を受けて、抵抗分圧により内部回路への信号入
力レベルを最大ゲート加電圧以下で入力論理の反転が起
こらない範囲のレベルに引き下げる。以下に、本実施の
形態における各部の接続を詳細に説明する。The protection circuit 130 receives the output signal of the detection circuit 120 and lowers the signal input level to the internal circuit to a level within a range not exceeding the maximum gate applied voltage and causing no inversion of the input logic by the resistance voltage division. Hereinafter, connection of each unit in the present embodiment will be described in detail.
【0022】入力端子100は保護回路130を構成す
る抵抗131を介して、スイッチ回路110を構成する
PチャネルMOSトランジスタ(以降、PMOSと称す
る)111のソース電極ならびにバックゲート電極と、
検出回路120を構成する抵抗121の一端と、そして
抵抗132の一端とに、節点Aで接続されている。The input terminal 100 is connected to a source electrode and a back gate electrode of a P-channel MOS transistor (hereinafter referred to as a PMOS) 111 constituting the switch circuit 110 via a resistor 131 constituting a protection circuit 130.
The node A is connected to one end of the resistor 121 constituting the detection circuit 120 and one end of the resistor 132.
【0023】PMOS111のドレイン電極は、抵抗1
12の一端と検出回路120を構成するPMOS122
のゲート電極とに、節点Bで接続されている。抵抗11
2の他端は、抵抗113の一端とPMOS111のゲー
ト電極とに、節点Cで接続されている。The drain electrode of the PMOS 111 has a resistance 1
12 and a PMOS 122 forming the detection circuit 120
At the node B. Resistance 11
The other end of 2 is connected to one end of the resistor 113 and the gate electrode of the PMOS 111 at a node C.
【0024】抵抗113の他端はPMOS114のドレ
イン電極に接続され(節点D)、このPMOS114の
ソース電極とバックゲート電極とは電源電圧VDDに接続
されている。またPMOS114のゲート電極には、制
御端子101が接続されている。The other end of the resistor 113 is connected to the drain electrode of the PMOS 114 (node D), and the source electrode and the back gate electrode of the PMOS 114 are connected to the power supply voltage VDD . The control terminal 101 is connected to the gate electrode of the PMOS 114.
【0025】上述の抵抗121の他端は、PMOS12
2のソース電極とバックゲート電極とに節点Eで接続さ
れ、このPMOS122のドレイン電極は節点Fで接続
された抵抗123を介して、インバータ125の入力端
子と片端が接地された抵抗124の一端とに、節点Gで
接続されている。The other end of the resistor 121 is connected to the PMOS 12
The drain electrode of the PMOS 122 is connected to the input terminal of the inverter 125 and one end of a resistor 124 whose one end is grounded through a resistor 123 connected to the node F. Are connected at a node G.
【0026】インバータ125の出力端子は、さらにイ
ンバータ126を介して出力端子102に接続されると
ともに、保護回路130を構成するNチャネルMOSト
ランジスタ(以降、NMOSと称する)134のゲート
電極に接続されている。The output terminal of the inverter 125 is further connected to the output terminal 102 via the inverter 126 and to the gate electrode of an N-channel MOS transistor (hereinafter referred to as NMOS) 134 constituting the protection circuit 130. I have.
【0027】上述の抵抗132の他端は抵抗133の一
端と、片端が接地されたコンデンサ135と、内部回路
140とに接続されている。また抵抗133の他端はN
MOS134のドレイン電極に接続され、このNMOS
134のソース電極ならびにバックゲート電極は接地さ
れている。The other end of the resistor 132 is connected to one end of the resistor 133, a capacitor 135 having one end grounded, and the internal circuit 140. The other end of the resistor 133 is N
This NMOS is connected to the drain electrode of the MOS 134
The source electrode and back gate electrode of 134 are grounded.
【0028】図2は、本実施の形態における各MOSト
ランジスタの様子を示す図であり、図2(a)は接続の
様子を示し、図2(b)は接合と電流の様子とを示す断
面図である。FIGS. 2A and 2B are diagrams showing the state of each MOS transistor in the present embodiment. FIG. 2A shows a connection state, and FIG. 2B shows a junction and a current state. FIG.
【0029】この図に示すMOSトランジスタ300は
PチャネルMOSトランジスタであり、N型半導体の基
板301にP型半導体領域302、303を形成し、そ
れぞれソース電極302a、ドレイン電極303aとし
ている。The MOS transistor 300 shown in this figure is a P-channel MOS transistor, in which P-type semiconductor regions 302 and 303 are formed on an N-type semiconductor substrate 301 to be a source electrode 302a and a drain electrode 303a, respectively.
【0030】さらに、P型半導体領域302とP型半導
体領域303との間に位置する基板301の表面には絶
縁物304を介して金属層305を形成し、これをゲー
ト電極305aとしている。また、基板301に直接電
極を形成し、これをバックゲート電極301aとしてい
る。Further, on the surface of the substrate 301 located between the P-type semiconductor region 302 and the P-type semiconductor region 303, a metal layer 305 is formed via an insulator 304, and this is used as a gate electrode 305a. Further, an electrode is directly formed on the substrate 301, and this is used as a back gate electrode 301a.
【0031】図2に示す例では、ゲート電極305aに
電源電圧VDDが供給され、ソース電極302a(または
ドレイン電極303a)とバックゲート電極301aと
に信号入力VPPが入力される。In the example shown in FIG. 2, the power supply voltage V DD is supplied to the gate electrode 305a, and the signal input V PP is input to the source electrode 302a (or the drain electrode 303a) and the back gate electrode 301a.
【0032】ここで、例えばVDD=3[V]が上限のデバ
イスであっても、N型半導体の基板301とP型半導体
領域302(303)との間の降伏電圧が10[V]なら
ば、10[V]まで印加できる。Here, for example, even if the upper limit of the device is V DD = 3 [V], if the breakdown voltage between the N-type semiconductor substrate 301 and the P-type semiconductor region 302 (303) is 10 [V]. For example, it can be applied up to 10 [V].
【0033】実際にNチャネルMOSトランジスタに信
号を入力するためには、さらにPチャネルMOSトラン
ジスタを縦積みするか、PチャネルMOSトランジスタ
のドレイン端子に抵抗を直列接続して、入力信号のレベ
ルを低電圧プロセスMOSトランジスタの最大ゲート印
加電圧以下に降下させてから入カする。In order to actually input a signal to the N-channel MOS transistor, a P-channel MOS transistor is further stacked vertically, or a resistor is connected in series to the drain terminal of the P-channel MOS transistor to lower the level of the input signal. The input is performed after the voltage is reduced to the maximum gate applied voltage of the voltage process MOS transistor or less.
【0034】以下に、本実施の形態における動作を説明
する。なおここでは、VDD=3.8[V]、酸化膜厚=1
00[Å]、最大ゲート印加電圧Vmax=4[V]の低電圧
デバイスで、VPP=7.6[V]の高電圧印加を検出する
例を挙げて説明する。The operation of the embodiment will be described below. Here, V DD = 3.8 [V], oxide film thickness = 1
A description will be given of an example in which a low voltage device of 00 [00] and a maximum gate applied voltage Vmax = 4 [V] is used to detect the application of a high voltage of V PP = 7.6 [V].
【0035】A.信号入力レベルがVDD+Vtp未満の場
合 この場合、入力端子100へ信号入力VINはVDDレべル
で、スイッチ回路110の制御端子101はVDDに接地
されている。A. In this case when the signal input level is lower than V DD + Vtp, the signal input V IN to the input terminal 100 is at V DD leveling Le, the control terminal 101 of the switch circuit 110 is grounded to V DD.
【0036】従って、PMOS111はカットオフ状態
にある。同時にPMOS114、122もカットオフ状
態で、上述の入力端子101に入力された信号入力VIN
は、VDDOUT端子からVDDレベルのまま内部回路140
に入力される。また、出力端子102の信号出力VPPOUT
の電位は0Vである。Therefore, the PMOS 111 is in a cut-off state. At the same time, the PMOSs 114 and 122 are also in a cut-off state, and the signal input V IN input to the input terminal 101 described above.
The internal remains from V DDOUT terminal V DD level circuit 140
Is input to Also, the signal output V PPOUT of the output terminal 102
Is 0V.
【0037】B.信号入力レベルがVDD+Vtp以上の場
合 この場合、制御端子101は接地され、PMOS111
がオン状態になる。ここでVIN端子にVPPが印加される
と、抵抗131、PMOS111、抵抗112、抵抗1
13、PMOS114へと電流が流れる。従って、PM
OS111と抵抗112との節点に接続されたPMOS
122のゲート電極の電位は、VPPとV DDの間の電位に
なる。B. Signal input level is VDD+ Vtp or more
In this case, the control terminal 101 is grounded and the PMOS 111
Is turned on. Where VINV to terminalPPIs applied
And the resistor 131, the PMOS 111, the resistor 112, and the resistor 1
13. A current flows to the PMOS 114. Therefore, PM
PMOS connected to the node between OS 111 and resistor 112
The potential of the gate electrode 122 is VPPAnd V DDBetween potentials
Become.
【0038】このとき、PMOS122のゲート電極の
電位がPMOS122のソース電極(バックゲート電
極)の電位よりVtp以上低くなるように、PMOS11
1のゲートサイズと抵抗121の抵抗値とを設定してお
けば、PMOS122がオン状態になる。At this time, the PMOS 11 is controlled so that the potential of the gate electrode of the PMOS 122 becomes lower than the potential of the source electrode (back gate electrode) of the PMOS 122 by Vtp or more.
If the gate size of 1 and the resistance value of the resistor 121 are set, the PMOS 122 is turned on.
【0039】そして、抵抗131、抵抗121、PMO
S122、抵抗123、抵抗124へと電流が流れ、イ
ンバータ125には抵抗123と抵抗124との節点の
電圧が入カされる。そしてインバータ125、インバー
タ126の出カが反転して高電圧検出信号VPPOUTを出
力する。The resistance 131, the resistance 121, the PMO
S122, a current flows to the resistors 123 and 124, and a voltage at a node between the resistors 123 and 124 is input to the inverter 125. Then, the outputs of the inverter 125 and the inverter 126 are inverted to output the high voltage detection signal V PPOUT .
【0040】さらに同時にNMOS134がオン状態に
なり、抵抗131抵抗132抵抗133NMOS134
へと電流が流れる。従ってVDDOUT点には、信号入力VIN
を抵抗131と抵抗132との直列抵抗と抵抗133と
で分圧した電圧が現れる。At the same time, the NMOS 134 is turned on, and the resistance 131, the resistance 132, the resistance 133, the NMOS 134
The current flows to. Therefore, at the V DDOUT point, the signal input V IN
Is divided by the series resistance of the resistance 131 and the resistance 132 and the resistance 133.
【0041】具体的に、各素子に係る値を次のようにし
た場合、 PMOS111のW/L=10/5[μm] PMOS114〜NMOS134のW/L=50/0.
36[μm] 抵抗131=500[Ω] 抵抗132=抵抗133=100[kΩ] 抵抗121=5[kΩ] 抵抗123=抵抗124=抵抗112=抵抗113=1
2[kΩ] 各節点の電圧は次にようになる。 節点A=7.5[V] 節点B=6.0[V] 節点C=4.9[V] 節点D=3.9[V] 節点E=6.9[V] 節点F=3.2[V] 節点G=1.6[V] VDDOUT点=3.7[V]Specifically, when the values of the respective elements are set as follows, W / L of the PMOS 111 = 10/5 [μm] W / L of the PMOS 114 to NMOS 134 = 50/0.
36 [μm] Resistance 131 = 500 [Ω] Resistance 132 = Resistance 133 = 100 [kΩ] Resistance 121 = 5 [kΩ] Resistance 123 = Resistance 124 = Resistance 112 = Resistance 113 = 1
2 [kΩ] The voltage at each node is as follows. Node A = 7.5 [V] Node B = 6.0 [V] Node C = 4.9 [V] Node D = 3.9 [V] Node E = 6.9 [V] Node F = 3. 2 [V] Node G = 1.6 [V] V DDOUT point = 3.7 [V]
【0042】これらの値より、高電圧が印加されるPM
OS111のゲート・ソース間電圧Vgs1は2.6[V]、
またPMOS122のゲート・ソース間電圧Vgs3は0.
9[V]である。この場合、上述よりVmax=4[V]であ
るから、PMOS111とPMOS122とは電気的破
壊を免れることができる。From these values, PM to which a high voltage is applied
The gate-source voltage Vgs1 of the OS 111 is 2.6 [V],
In addition, the gate-source voltage Vgs3 of the PMOS 122 is set to 0.
9 [V]. In this case, since Vmax = 4 [V] as described above, the PMOS 111 and the PMOS 122 can avoid electrical destruction.
【0043】また、インバータ125への入力である節
点Gの電圧は1.6[V]、内部回路140への入カである
VDDOUT点の電圧は3.7[V]となって最大ゲート印加電
圧より低いので、やはり電気的破壊から免れることにな
る。The voltage at the node G, which is an input to the inverter 125, is 1.6 [V], and the voltage at the V DDOUT point, which is an input to the internal circuit 140, is 3.7 [V]. Since it is lower than the applied voltage, it is also free from electrical breakdown.
【0044】本実施の形態によればVDDOUT点の電位の
上昇タイミングは、抵抗131と抵抗132と抵抗13
3との含成抵抗値と、コンデンサ135の静電容量値と
で決まる時定数分だけ遅れる。According to the present embodiment, the rise timing of the potential at the V DDOUT point is determined by the resistance 131, the resistance 132, and the resistance 13
3 and a time constant determined by the capacitance value of the capacitor 135.
【0045】従ってVDDOUT点の電位の上昇より、高電圧
検出信号が出カされてからNMOS134がオンするタ
イミングが常に先になるように設定できる。これによ
り、V DDOUT点の電位がVmaxを越えることはない。Therefore, VDDOUTHigher voltage than the rise in the potential of the point
When the NMOS 134 turns on after the detection signal is output.
It can be set so that the imming always comes first. This
And V DDOUTThe potential at the point does not exceed Vmax.
【0046】以上本実施の形態では、高電圧印加による
ゲート酸化膜劣化や破壊を防ぐと同時に、従来回路と同
じ高電圧検出回路を低電圧プロセスのトランジスタで構
成することができる。As described above, in this embodiment, the gate oxide film is prevented from being degraded or destroyed by the application of a high voltage, and at the same time, the same high-voltage detection circuit as the conventional circuit can be constituted by a low-voltage process transistor.
【0047】[0047]
【発明の効果】以上説明したように、この発明によれ
ば、入力端子と電源電圧の電源ラインとの間に順に直列
接続された第1の抵抗と所定のレベル以上の入力信号が
入力された場合にオンになる低電圧デバイスの第1のM
OS型電界効果トランジスタと第2の抵抗とから構成さ
れるスイッチ回路は、入力端子に電源電圧より電圧が高
い入力信号が入カされた場合に、第1のMOS型電界効
果トランジスタと第2の抵抗との接続点から当該電源電
圧と当該入力信号電圧との中間のレベルのスイッチ信号
を出カし、入力端子と当該入力端子の接地点との間に順
に直列接続された第3の抵抗とスイッチ信号が入力され
た場合にオンになる低電圧デバイスの第2のMOS型電
界効果トランジスタと第4の抵抗ならびにこの第4の抵
抗の端子電圧が入力される波形整形素子とから構成され
る検出回路は、スイッチ信号が入力された場合に、波形
整形素子から電源電圧のレベルの高電圧検出信号を出力
する。また、入力端子と当該入力端子の接地点との間に
順に直列接続された第5の抵抗と第6の抵抗と高電圧検
出信号が入力された場合にオンになる低電圧デバイスで
ある第3のMOS型電界効果トランジスタとを有し、第
5の抵抗と第6の抵抗とによって分圧した入力信号を所
定の回路に入力する保護回路は、高電圧検出信号が入力
された場合に、入力端子から所定の回路に入力される入
力信号のレベルを補正する。さらにこの分圧された入力
信号と接地点との間にはコンデンサが接続される。そし
てこれら低電圧デバイスは、ソース電極とドレイン電極
とゲート電極とベース電極とを有し、ベース電極とソー
ス電極とは電気的に接続されているので、低電圧のデバ
イスを使用しても高電圧信号の連続印加によるMOSト
ランジスタのゲート酸化膜の劣化や破壊を引き起こすこ
とがない電圧検出回路が実現可能であるという効果が得
られる。As described above, according to the present invention, the first resistor connected in series between the input terminal and the power supply line of the power supply voltage and the input signal of the predetermined level or more are input. The first M of the low voltage device that turns on when
The switch circuit composed of the OS type field effect transistor and the second resistor is configured such that when an input signal having a voltage higher than the power supply voltage is input to the input terminal, the first MOS type field effect transistor and the second A third resistor connected in series between an input terminal and a ground point of the input terminal outputs a switch signal having an intermediate level between the power supply voltage and the input signal voltage from a connection point with the resistor. Detection comprising a second MOS field effect transistor of a low voltage device which is turned on when a switch signal is inputted, a fourth resistor, and a waveform shaping element to which a terminal voltage of the fourth resistor is inputted. The circuit outputs a high-voltage detection signal of a power supply voltage level from the waveform shaping element when the switch signal is input. Further, the third resistor is a low-voltage device that is turned on when a fifth resistor, a sixth resistor, and a high-voltage detection signal are sequentially connected in series between the input terminal and a ground point of the input terminal. And a protection circuit for inputting the input signal divided by the fifth resistor and the sixth resistor to a predetermined circuit, when the high voltage detection signal is input, The level of an input signal input from a terminal to a predetermined circuit is corrected. Further, a capacitor is connected between the divided input signal and the ground point. These low-voltage devices have a source electrode, a drain electrode, a gate electrode, and a base electrode, and are electrically connected to the base electrode and the source electrode. An effect is obtained that a voltage detection circuit that does not cause deterioration or destruction of the gate oxide film of the MOS transistor due to continuous application of a signal can be realized.
【図1】 本発明の一実施の形態にかかる電圧検出回路
の構成を示す接続図である。FIG. 1 is a connection diagram illustrating a configuration of a voltage detection circuit according to an embodiment of the present invention.
【図2】 同実施の形態における各MOSトランジスタ
の様子を示す図である。FIG. 2 is a diagram showing a state of each MOS transistor in the embodiment.
【図3】 従来技術の一例を示す図であり、MOS型ト
ランジスタを用いた電圧検出回路の接続図である。FIG. 3 is a diagram illustrating an example of a conventional technique, and is a connection diagram of a voltage detection circuit using a MOS transistor.
【図4】 MOSトランジスタの様子を示す図であり、
接続の様子ならびに接合と電流の様子とを示す断面図で
ある。FIG. 4 is a diagram showing a state of a MOS transistor;
FIG. 4 is a cross-sectional view showing a connection state and a state of a junction and a current.
【符号の説明】 100 入力端子 110 スイッチ回路 111 PMOS(第1のMOS型電界効果トランジス
タ) 112、113 抵抗(第2の抵抗) 120 検出回路 121、123 (第3の抵抗) 122 PMOS(第2のMOS型電界効果トランジス
タ) 124 抵抗(第4の抵抗) 125 インバータ(波形整形素子) 126 インバータ(波形整形素子) 130 保護回路 131 抵抗(第1の抵抗、第3の抵抗、第5の抵抗) 132 抵抗(第5の抵抗) 133 抵抗(第6の抵抗) 134 NMOS(第3のMOS型電界効果トランジス
タ) 135 コンデンサ 301a バックゲート電極(ベース電極) 302a ソース電極 303a ドレイン電極 305a ゲート電極 VDD 電源電圧 VPP 入力信号DESCRIPTION OF SYMBOLS 100 input terminal 110 switch circuit 111 PMOS (first MOS type field effect transistor) 112, 113 resistance (second resistance) 120 detection circuit 121, 123 (third resistance) 122 PMOS (second) MOS field-effect transistor) 124 Resistance (fourth resistance) 125 Inverter (waveform shaping element) 126 Inverter (waveform shaping element) 130 Protection circuit 131 Resistance (first resistance, third resistance, fifth resistance) 132 resistor (fifth resistor) 133 resistor (sixth resistor) 134 NMOS (third MOS field effect transistor) 135 capacitor 301a back gate electrode (base electrode) 302a source electrode 303a drain electrode 305a gate electrode V DD power supply Voltage V PP input signal
Claims (6)
より電圧が高い入力信号(VPP)が入カされた場合に当
該電源電圧と当該入力信号電圧との中間のレベルのスイ
ッチ信号を出カするスイッチ回路(110)と、 前記スイッチ信号が入力された場合に前記電源電圧のレ
ベルの高電圧検出信号を出力する検出回路(120)と
からなり、 前記スイッチ回路と前記検出回路とは低電圧デバイスを
用いた回路によって構成されていることを特徴とする電
圧検出回路。A power supply voltage (V DD ) is applied to an input terminal (100).
A switch circuit (110) for outputting a switch signal having an intermediate level between the power supply voltage and the input signal voltage when an input signal (V PP ) having a higher voltage is input; And a detection circuit (120) for outputting a high voltage detection signal at the level of the power supply voltage when the power supply voltage is high, wherein the switch circuit and the detection circuit are configured by a circuit using a low voltage device. Voltage detection circuit.
直列接続された第1の抵抗(131)と所定のレベル以
上の前記入力信号が入力された場合にオンになる第1の
MOS型電界効果トランジスタ(111)と第2の抵抗
(112、113)とを有し、 前記スイッチ信号は前記第1のMOS型電界効果トラン
ジスタと前記第2の抵抗との接続点(B)から出力され
ることを特徴とする請求項1に記載の電圧検出回路。2. The switch circuit receives at least a first resistor (131) serially connected between the input terminal and a power supply line of the power supply voltage and the input signal of a predetermined level or more. A first MOS field-effect transistor (111) and a second resistor (112, 113) that are turned on when the switch signal is applied to the first MOS field-effect transistor and the second resistor. 2. The voltage detection circuit according to claim 1, wherein the voltage is output from a connection point (B) with the voltage detection circuit.
接続された第3の抵抗(131、121、123)と前
記スイッチ信号が入力された場合にオンになる第2のM
OS型電界効果トランジスタ(122)と第4の抵抗
(124)と、 前記第4の抵抗の端子電圧(G)が入力される波形整形
素子(125、126)とを有し、 前記高電圧検出信号は前記波形整形素子から出力される
ことを特徴とする請求項1に記載の電圧検出回路。3. The detection circuit according to claim 1, wherein the third resistor (131, 121, 123) sequentially connected in series between the input terminal and a ground point of the input terminal and the switch signal are input. The second M to turn on
An OS type field effect transistor (122), a fourth resistor (124), and a waveform shaping element (125, 126) to which a terminal voltage (G) of the fourth resistor is input; The voltage detection circuit according to claim 1, wherein a signal is output from the waveform shaping element.
る前記入力信号のレベルを補正する保護回路(130)
を有し、 前記レベルの補正をするか否かを指示する前記高電圧検
出信号を供給する電圧検出回路であって、 前記保護回路は、 前記入力端子と当該入力端子の接地点との間に順に直列
接続された第5の抵抗(131、132)と第6の抵抗
(133)と前記高電圧検出信号が入力された場合にオ
ンになる前記低電圧デバイスである第3のMOS型電界
効果トランジスタ(134)とを有し、 前記第5の抵抗と前記第6の抵抗とによって分圧された
前記入力信号(VDDOUT)が前記所定の回路に入力される
ことを特徴とする請求項1ないし請求項3の何れかに記
載の電圧検出回路。4. A protection circuit (130) for correcting the level of the input signal input from the input terminal to a predetermined circuit.
A voltage detection circuit that supplies the high-voltage detection signal that instructs whether to perform the level correction, wherein the protection circuit is provided between the input terminal and a ground point of the input terminal. A fifth MOS (131, 132) and a sixth resistor (133), which are connected in series in this order, and a third MOS field effect which is the low voltage device which is turned on when the high voltage detection signal is input. And a transistor (134), wherein the input signal (V DDOUT ) divided by the fifth resistor and the sixth resistor is input to the predetermined circuit. The voltage detection circuit according to claim 3.
の間に接続されるコンデンサ(135)を具備すること
を特徴とする請求項4に記載の電圧検出回路。5. The voltage detection circuit according to claim 4, further comprising a capacitor connected between the divided input signal and the ground point.
ゲート電極(305a)とベース電極(301a)とを
有し、 前記ベース電極と前記ソース電極とは電気的に接続され
ていることを特徴とする請求項1ないし請求項5の何れ
かに記載の電圧検出回路。6. The low-voltage device has a source electrode (302a), a drain electrode (303a), a gate electrode (305a), and a base electrode (301a), and the base electrode and the source electrode are electrically connected. The voltage detection circuit according to claim 1, wherein the voltage detection circuit is connected to:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20686297A JPH1151980A (en) | 1997-07-31 | 1997-07-31 | Voltage detecting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20686297A JPH1151980A (en) | 1997-07-31 | 1997-07-31 | Voltage detecting circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1151980A true JPH1151980A (en) | 1999-02-26 |
Family
ID=16530280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20686297A Pending JPH1151980A (en) | 1997-07-31 | 1997-07-31 | Voltage detecting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1151980A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007147389A (en) * | 2005-11-25 | 2007-06-14 | Fujitsu Ltd | Supply voltage detection circuit |
JP2012042213A (en) * | 2010-08-12 | 2012-03-01 | Fuji Electric Co Ltd | Film thickness evaluation method |
US9520708B2 (en) | 2012-09-28 | 2016-12-13 | Socionext Inc. | Protection circuit, interface circuit, and communication system |
-
1997
- 1997-07-31 JP JP20686297A patent/JPH1151980A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2007147389A (en) * | 2005-11-25 | 2007-06-14 | Fujitsu Ltd | Supply voltage detection circuit |
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