JPH1151980A - Voltage detecting circuit - Google Patents
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- JPH1151980A JPH1151980A JP20686297A JP20686297A JPH1151980A JP H1151980 A JPH1151980 A JP H1151980A JP 20686297 A JP20686297 A JP 20686297A JP 20686297 A JP20686297 A JP 20686297A JP H1151980 A JPH1151980 A JP H1151980A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、低電圧デバイス
によって構成された回路に入力される信号のレベルを検
出する電圧検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage detection circuit for detecting the level of a signal input to a circuit constituted by low voltage devices.
【０００２】[0002]
【従来の技術】近年では、集積回路化されたＣＰＵ（Ｃ
entral Ｐrocessing Ｕnit：中央処理装置）等の動作電
圧が低電圧化し、これに伴ってトランジスタの耐圧の低
下も問題となってきた。2. Description of the Related Art In recent years, a CPU (C
The operating voltage of the central processing unit (central processing unit) and the like has been reduced, and a decrease in the withstand voltage of the transistor has also been a problem.
【０００３】図３は、従来技術の一例を示す図であり、
ＭＯＳ（Ｍetal-Ｏxide-Ｓemiconductor）型トランジス
タを用いた電圧検出回路の接続図である。入力端子２０
０から入力された信号は、高電圧検出回路２０１を構成
するＭＯＳトランジスタ２０５のソース電極と内部回路
２１０とに入力される。FIG. 3 is a diagram showing an example of the prior art.
FIG. 3 is a connection diagram of a voltage detection circuit using a MOS (Metal-Oxide-Semiconductor) transistor. Input terminal 20
The signal input from 0 is input to the source electrode of the MOS transistor 205 included in the high voltage detection circuit 201 and the internal circuit 210.
【０００４】ＭＯＳトランジスタ２０５のソース電極に
入力された信号は、ＭＯＳトランジスタ２０５のドレイ
ン電極、ＭＯＳトランジスタ２０６のソース電極そして
ＭＯＳトランジスタ２０６のドレイン電極へと流れる。The signal input to the source electrode of the MOS transistor 205 flows to the drain electrode of the MOS transistor 205, the source electrode of the MOS transistor 206, and the drain electrode of the MOS transistor 206.
【０００５】これらＭＯＳトランジスタ２０５、２０６
のゲート電極には常に電圧ＶDDが印加されており、ＭＯ
Ｓトランジスタ２０５のドレイン電極とＭＯＳトランジ
スタ２０６のソース電極とが接続され、この接続点から
インバータ２０３、２０４を介して出力端子２０９に接
続されている。なお図示しないが、インバータ２０３、
２０４にも電源電圧ＶDDが供給されている。[0005] These MOS transistors 205 and 206
The voltage V DD is always applied to the gate electrode of
The drain electrode of the S transistor 205 and the source electrode of the MOS transistor 206 are connected, and the connection point is connected to the output terminal 209 via inverters 203 and 204. Although not shown, the inverter 203,
The power supply voltage V DD is also supplied to 204.
【０００６】上述の入力端子２００への信号印加レベル
がＶDD＋Ｖtp未満の場合には、ＭＯＳトランジスタ２０
５はカットオフ状態であるので、インバータ２０３の入
力レベルは“０”である。従って、出力端子２０９に現
れる信号レベルも“０”である。When the level of the signal applied to the input terminal 200 is lower than V DD + Vtp, the MOS transistor 20
5 is in the cutoff state, the input level of the inverter 203 is “0”. Therefore, the signal level appearing at the output terminal 209 is also “0”.
【０００７】一方、入力端子２００への信号印加レベル
がＶDD＋Ｖtp以上になると、ＭＯＳトランジスタ２０５
が“オン”（導通）状態となり、インバータ２０３への
信号入力レベルが、このインバータ２０３の閾値を越え
る。この場合に出力端子２０９に現れる信号レベルがＶ
DD（“１”）となり、これにより内部回路２１０側は高
電圧が印加されたことを認識する。On the other hand, when the signal applied level to the input terminal 200 becomes equal to or higher than V DD + V tp, the MOS transistor 205
Are turned on (conductive), and the signal input level to the inverter 203 exceeds the threshold value of the inverter 203. In this case, the signal level appearing at the output terminal 209 is V
DD (“1”), whereby the internal circuit 210 recognizes that a high voltage has been applied.
【０００８】[0008]
【発明が解決しようとする課題】ところで図３に示した
従来の回路を、より低電圧のデバイスで構成しようとす
る場合、各ＭＯＳトランジスタのゲート電極に印加でき
る最大ゲート印加電圧Ｖmaxの低下が問題となってく
る。When the conventional circuit shown in FIG. 3 is to be constituted by a lower voltage device, the problem is that the maximum gate applied voltage Vmax which can be applied to the gate electrode of each MOS transistor is reduced. It becomes.
【０００９】この最大ゲート印加電圧Ｖmaxは、最大絶縁
破壊強度と酸化膜厚とによって求められるものであり、
具体的には次のようになる。 Ｖmax＝Ｅ・ｄ ・・・（１） ここで、Ｅは最大絶縁破壊強度を示し、ｄは酸化膜厚を
示している。The maximum gate applied voltage Vmax is obtained from the maximum breakdown strength and the oxide film thickness.
Specifically, it is as follows. Vmax = E · d (1) where E indicates the maximum dielectric breakdown strength and d indicates the oxide film thickness.
【００１０】一般に低電圧のデバイスほど酸化膜厚が薄
くなるので、上述の式（１）からわかるように最大ゲー
ト印加電圧Ｖmaxは低くなる。このため、図３に示した
ような従来回路を低電圧デバイスで構成すると、内部回
路２１０の入力ゲート電極とインバータ２０３の入力端
子とに最大ゲート印加電圧Ｖmaxを越える電圧が継続し
て印加されることになる。従って、各デバイスを構成す
るＭＯＳトランジスタのゲート酸化膜の劣化や破壊を引
き起こすという問題がある。In general, the lower the voltage of a device, the thinner the oxide film thickness. Therefore, as can be seen from the above equation (1), the maximum gate applied voltage Vmax decreases. Therefore, when the conventional circuit as shown in FIG. 3 is constituted by a low voltage device, a voltage exceeding the maximum gate applied voltage Vmax is continuously applied to the input gate electrode of the internal circuit 210 and the input terminal of the inverter 203. Will be. Therefore, there is a problem that the gate oxide film of the MOS transistor constituting each device is deteriorated or destroyed.
【００１１】また図４は、ＭＯＳトランジスタの様子を
示す図であり、図４（ａ）は接続の様子を示し、図４
（ｂ）は接合と電流の様子とを示す断面図である。この
図に示すＭＯＳトランジスタ３００はＰチャネルＭＯＳ
トランジスタであり、Ｎ型半導体の基板３０１にＰ型半
導体領域３０２、３０３を形成し、それぞれソース電極
３０２ａ、ドレイン電極３０３ａとしている。FIG. 4 is a diagram showing a state of a MOS transistor. FIG. 4A shows a state of connection.
(B) is a cross-sectional view showing the state of the junction and the current. The MOS transistor 300 shown in FIG.
The transistor is a transistor, and P-type semiconductor regions 302 and 303 are formed in an N-type semiconductor substrate 301, and are used as a source electrode 302a and a drain electrode 303a, respectively.
【００１２】さらに、Ｐ型半導体領域３０２とＰ型半導
体領域３０３との間に位置する基板３０１の表面には絶
縁物３０４を介して金属層３０５を形成し、これをゲー
ト電極３０５ａとしている。また、基板３０１に直接電
極を形成し、これをバックゲート電極３０１ａとしてい
る。Further, a metal layer 305 is formed on the surface of the substrate 301 located between the P-type semiconductor region 302 and the P-type semiconductor region 303 via an insulator 304, and this is used as a gate electrode 305a. Further, an electrode is directly formed on the substrate 301, and this is used as a back gate electrode 301a.
【００１３】図４に示す例では、ゲート電極３０５ａと
バックゲート電極３０１ａとには電源電圧ＶDDが供給さ
れ、ソース電極３０２ａ（またはドレイン電極３０３
ａ）に信号入力ＶPPが入力される。In the example shown in FIG. 4, a power supply voltage V DD is supplied to the gate electrode 305a and the back gate electrode 301a, and the source electrode 302a (or the drain electrode 303).
The signal input V PP is input to a).
【００１４】ところでこのＭＯＳトランジスタ３００に
は、例えばＰ型半導体領域３０２と基板３０１との接合
によってＰＮ接合部が形成されており、ここに寄生ダイ
オードが発生する。In the MOS transistor 300, a PN junction is formed by, for example, a junction between the P-type semiconductor region 302 and the substrate 301, and a parasitic diode is generated here.
【００１５】従って、信号入力ＶPPが電源電圧ＶDDより
も高く、さらにこれらの差の電圧が閾値電圧Ｖthよりも
高ければ、図中に白抜き矢印で示すようなリーク電流が
流れてしまう。Therefore, if the signal input V PP is higher than the power supply voltage V DD and the voltage difference between them is higher than the threshold voltage V th, a leak current flows as indicated by a white arrow in the drawing. .
【００１６】この発明は、このような背景の下になされ
たもので、低電圧のデバイスを使用しても高電圧信号の
連続印加によるＭＯＳトランジスタのゲート酸化膜の劣
化や破壊を引き起こすことがない電圧検出回路を提供す
ることを目的としている。The present invention has been made under such a background, and does not cause deterioration or destruction of the gate oxide film of a MOS transistor due to continuous application of a high voltage signal even when a low voltage device is used. It is an object to provide a voltage detection circuit.
【００１７】[0017]
【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、入力端子に
電源電圧より電圧が高い入力信号が入カされた場合に当
該電源電圧と当該入力信号電圧との中間のレベルのスイ
ッチ信号を出カするスイッチ回路と、前記スイッチ信号
が入力された場合に前記電源電圧のレベルの高電圧検出
信号を出力する検出回路とからなり、前記スイッチ回路
と前記検出回路とは低電圧デバイスを用いた回路によっ
て構成されていることを特徴とする。また、請求項２に
記載の発明にあっては、請求項１に記載の電圧検出回路
では、前記スイッチ回路は少なくとも、前記入力端子と
前記電源電圧の電源ラインとの間に順に直列接続された
第１の抵抗と所定のレベル以上の前記入力信号が入力さ
れた場合にオンになる第１のＭＯＳ型電界効果トランジ
スタと第２の抵抗とを有し、前記スイッチ信号は前記第
１のＭＯＳ型電界効果トランジスタと前記第２の抵抗と
の接続点から出力されることを特徴とする。また、請求
項３に記載の発明にあっては、請求項１に記載の電圧検
出回路では、前記検出回路は、前記入力端子と当該入力
端子の接地点との間に順に直列接続された第３の抵抗と
前記スイッチ信号が入力された場合にオンになる第２の
ＭＯＳ型電界効果トランジスタと第４の抵抗と、前記第
４の抵抗の端子電圧が入力される波形整形素子とを有
し、前記高電圧検出信号は前記波形整形素子から出力さ
れることを特徴とする。また、請求項４に記載の発明に
あっては、請求項１ないし請求項３の何れかに記載の電
圧検出回路では、前記入力端子から所定の回路に入力さ
れる前記入力信号のレベルを補正する保護回路を有し、
前記レベルの補正をするか否かを指示する前記高電圧検
出信号を供給する電圧検出回路であって、前記保護回路
は、前記入力端子と当該入力端子の接地点との間に順に
直列接続された第５の抵抗と第６の抵抗と前記高電圧検
出信号が入力された場合にオンになる前記低電圧デバイ
スである第３のＭＯＳ型電界効果トランジスタとを有
し、前記第５の抵抗と前記第６の抵抗とによって分圧さ
れた前記入力信号が前記所定の回路に入力されることを
特徴とする。また、請求項５に記載の発明にあっては、
請求項４に記載の電圧検出回路では、前記分圧された入
力信号と前記接地点との間に接続されるコンデンサを具
備することを特徴とする。また、請求項６に記載の発明
にあっては、請求項１ないし請求項５の何れかに記載の
電圧検出回路では、前記低電圧デバイスは、ソース電極
とドレイン電極とゲート電極とベース電極とを有し、前
記ベース電極と前記ソース電極とは電気的に接続されて
いることを特徴とする。According to the first aspect of the present invention, when an input signal having a voltage higher than a power supply voltage is input to an input terminal, the power supply is turned off. A switch circuit that outputs a switch signal at a level intermediate between the voltage and the input signal voltage, and a detection circuit that outputs a high-voltage detection signal at the power supply voltage level when the switch signal is input, The switch circuit and the detection circuit are configured by a circuit using a low-voltage device. According to a second aspect of the present invention, in the voltage detection circuit according to the first aspect, the switch circuit is serially connected at least between the input terminal and a power supply line of the power supply voltage. A first MOS-type field-effect transistor that is turned on when the input signal of a predetermined level or higher is input, and a second resistance; and the switch signal is the first MOS-type field-effect transistor. The signal is output from a connection point between the field effect transistor and the second resistor. According to the third aspect of the present invention, in the voltage detection circuit according to the first aspect, the detection circuit is connected in series between the input terminal and a ground point of the input terminal. 3, a second MOS field-effect transistor that is turned on when the switch signal is input, a fourth resistor, and a waveform shaping element to which a terminal voltage of the fourth resistor is input. The high voltage detection signal is output from the waveform shaping element. According to a fourth aspect of the present invention, in the voltage detection circuit according to any one of the first to third aspects, the level of the input signal input to a predetermined circuit from the input terminal is corrected. Has a protection circuit,
A voltage detection circuit for supplying the high voltage detection signal for instructing whether or not to perform the level correction, wherein the protection circuit is sequentially connected in series between the input terminal and a ground point of the input terminal. And a third MOS-type field effect transistor which is the low-voltage device that is turned on when the high-voltage detection signal is input. The input signal divided by the sixth resistor is input to the predetermined circuit. In the invention according to claim 5,
According to a fourth aspect of the present invention, the voltage detection circuit includes a capacitor connected between the divided input signal and the ground point. In the invention according to claim 6, in the voltage detection circuit according to any one of claims 1 to 5, the low-voltage device includes a source electrode, a drain electrode, a gate electrode, and a base electrode. And the base electrode and the source electrode are electrically connected.
【００１８】この発明によれば、入力端子と電源電圧の
電源ラインとの間に順に直列接続された第１の抵抗と所
定のレベル以上の入力信号が入力された場合にオンにな
る低電圧デバイスの第１のＭＯＳ型電界効果トランジス
タと第２の抵抗とから構成されるスイッチ回路は、入力
端子に電源電圧より電圧が高い入力信号が入カされた場
合に、第１のＭＯＳ型電界効果トランジスタと第２の抵
抗との接続点から当該電源電圧と当該入力信号電圧との
中間のレベルのスイッチ信号を出カし、入力端子と当該
入力端子の接地点との間に順に直列接続された第３の抵
抗とスイッチ信号が入力された場合にオンになる低電圧
デバイスの第２のＭＯＳ型電界効果トランジスタと第４
の抵抗ならびにこの第４の抵抗の端子電圧が入力される
波形整形素子とから構成される検出回路は、スイッチ信
号が入力された場合に、波形整形素子から電源電圧のレ
ベルの高電圧検出信号を出力する。また、入力端子と当
該入力端子の接地点との間に順に直列接続された第５の
抵抗と第６の抵抗と高電圧検出信号が入力された場合に
オンになる低電圧デバイスである第３のＭＯＳ型電界効
果トランジスタとを有し、第５の抵抗と第６の抵抗とに
よって分圧した入力信号を所定の回路に入力する保護回
路は、高電圧検出信号が入力された場合に、入力端子か
ら所定の回路に入力される入力信号のレベルを補正す
る。さらにこの分圧された入力信号と接地点との間には
コンデンサが接続される。そしてこれら低電圧デバイス
は、ソース電極とドレイン電極とゲート電極とベース電
極とを有し、ベース電極とソース電極とは電気的に接続
されている。According to the present invention, the first resistor connected in series between the input terminal and the power supply line of the power supply voltage and the low-voltage device which is turned on when an input signal of a predetermined level or more is input. The first MOS type field effect transistor is configured such that when an input signal having a voltage higher than the power supply voltage is input to the input terminal, the first MOS type field effect transistor A switch signal having an intermediate level between the power supply voltage and the input signal voltage is output from a connection point between the power supply voltage and the input signal voltage, and a series connection is sequentially performed between the input terminal and the ground point of the input terminal. A second MOS field-effect transistor of a low-voltage device which is turned on when a resistor and a switch signal are input to the third MOS transistor;
And a waveform shaping element to which the terminal voltage of the fourth resistor is input, and when a switch signal is input, the detection circuit outputs a high voltage detection signal of the power supply voltage level from the waveform shaping element. Output. Further, the third resistor is a low-voltage device that is turned on when a fifth resistor, a sixth resistor, and a high-voltage detection signal are sequentially connected in series between the input terminal and a ground point of the input terminal. And a protection circuit for inputting the input signal divided by the fifth resistor and the sixth resistor to a predetermined circuit, when the high voltage detection signal is input, The level of an input signal input from a terminal to a predetermined circuit is corrected. Further, a capacitor is connected between the divided input signal and the ground point. These low-voltage devices have a source electrode, a drain electrode, a gate electrode, and a base electrode, and the base electrode and the source electrode are electrically connected.
【００１９】[0019]
【発明の実施の形態】以下に、本発明について説明す
る。図１は、本発明の一実施の形態にかかる電圧検出回
路の構成を示す接続図である。本実施の形態の電圧検出
回路は、図１に示すようにスイッチ回路１１０、検出回
路１２０および保護回路１３０から構成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below. FIG. 1 is a connection diagram illustrating a configuration of a voltage detection circuit according to an embodiment of the present invention. The voltage detection circuit according to the present embodiment includes a switch circuit 110, a detection circuit 120, and a protection circuit 130 as shown in FIG.
【００２０】このスイッチ回路１１０は、入力端子１０
０にＶDD＋Ｖtp以上の高電圧ＶPPが印加された場合の
み、ＶDDとＶPPの間のレベルの信号を出カする。一方検
出回路１２０は、スイッチ回路１１０の出力信号を受け
て、ＶDDレベルの高電圧検出信号を出力する。The switch circuit 110 is connected to the input terminal 10
Only when a high voltage V PP equal to or higher than V DD + V tp is applied to 0, a signal at a level between V DD and V PP is output. On the other hand, the detection circuit 120 receives the output signal of the switch circuit 110 and outputs a high voltage detection signal at the V DD level.
【００２１】また保護回路１３０は、検出回路１２０の
出力信号を受けて、抵抗分圧により内部回路への信号入
力レベルを最大ゲート加電圧以下で入力論理の反転が起
こらない範囲のレベルに引き下げる。以下に、本実施の
形態における各部の接続を詳細に説明する。The protection circuit 130 receives the output signal of the detection circuit 120 and lowers the signal input level to the internal circuit to a level within a range not exceeding the maximum gate applied voltage and causing no inversion of the input logic by the resistance voltage division. Hereinafter, connection of each unit in the present embodiment will be described in detail.
【００２２】入力端子１００は保護回路１３０を構成す
る抵抗１３１を介して、スイッチ回路１１０を構成する
ＰチャネルＭＯＳトランジスタ（以降、ＰＭＯＳと称す
る）１１１のソース電極ならびにバックゲート電極と、
検出回路１２０を構成する抵抗１２１の一端と、そして
抵抗１３２の一端とに、節点Ａで接続されている。The input terminal 100 is connected to a source electrode and a back gate electrode of a P-channel MOS transistor (hereinafter referred to as a PMOS) 111 constituting the switch circuit 110 via a resistor 131 constituting a protection circuit 130.
The node A is connected to one end of the resistor 121 constituting the detection circuit 120 and one end of the resistor 132.
【００２３】ＰＭＯＳ１１１のドレイン電極は、抵抗１
１２の一端と検出回路１２０を構成するＰＭＯＳ１２２
のゲート電極とに、節点Ｂで接続されている。抵抗１１
２の他端は、抵抗１１３の一端とＰＭＯＳ１１１のゲー
ト電極とに、節点Ｃで接続されている。The drain electrode of the PMOS 111 has a resistance 1
12 and a PMOS 122 forming the detection circuit 120
At the node B. Resistance 11
The other end of 2 is connected to one end of the resistor 113 and the gate electrode of the PMOS 111 at a node C.
【００２４】抵抗１１３の他端はＰＭＯＳ１１４のドレ
イン電極に接続され（節点Ｄ）、このＰＭＯＳ１１４の
ソース電極とバックゲート電極とは電源電圧ＶDDに接続
されている。またＰＭＯＳ１１４のゲート電極には、制
御端子１０１が接続されている。The other end of the resistor 113 is connected to the drain electrode of the PMOS 114 (node D), and the source electrode and the back gate electrode of the PMOS 114 are connected to the power supply voltage VDD . The control terminal 101 is connected to the gate electrode of the PMOS 114.
【００２５】上述の抵抗１２１の他端は、ＰＭＯＳ１２
２のソース電極とバックゲート電極とに節点Ｅで接続さ
れ、このＰＭＯＳ１２２のドレイン電極は節点Ｆで接続
された抵抗１２３を介して、インバータ１２５の入力端
子と片端が接地された抵抗１２４の一端とに、節点Ｇで
接続されている。The other end of the resistor 121 is connected to the PMOS 12
The drain electrode of the PMOS 122 is connected to the input terminal of the inverter 125 and one end of a resistor 124 whose one end is grounded through a resistor 123 connected to the node F. Are connected at a node G.
【００２６】インバータ１２５の出力端子は、さらにイ
ンバータ１２６を介して出力端子１０２に接続されると
ともに、保護回路１３０を構成するＮチャネルＭＯＳト
ランジスタ（以降、ＮＭＯＳと称する）１３４のゲート
電極に接続されている。The output terminal of the inverter 125 is further connected to the output terminal 102 via the inverter 126 and to the gate electrode of an N-channel MOS transistor (hereinafter referred to as NMOS) 134 constituting the protection circuit 130. I have.
【００２７】上述の抵抗１３２の他端は抵抗１３３の一
端と、片端が接地されたコンデンサ１３５と、内部回路
１４０とに接続されている。また抵抗１３３の他端はＮ
ＭＯＳ１３４のドレイン電極に接続され、このＮＭＯＳ
１３４のソース電極ならびにバックゲート電極は接地さ
れている。The other end of the resistor 132 is connected to one end of the resistor 133, a capacitor 135 having one end grounded, and the internal circuit 140. The other end of the resistor 133 is N
This NMOS is connected to the drain electrode of the MOS 134
The source electrode and back gate electrode of 134 are grounded.
【００２８】図２は、本実施の形態における各ＭＯＳト
ランジスタの様子を示す図であり、図２（ａ）は接続の
様子を示し、図２（ｂ）は接合と電流の様子とを示す断
面図である。FIGS. 2A and 2B are diagrams showing the state of each MOS transistor in the present embodiment. FIG. 2A shows a connection state, and FIG. 2B shows a junction and a current state. FIG.
【００２９】この図に示すＭＯＳトランジスタ３００は
ＰチャネルＭＯＳトランジスタであり、Ｎ型半導体の基
板３０１にＰ型半導体領域３０２、３０３を形成し、そ
れぞれソース電極３０２ａ、ドレイン電極３０３ａとし
ている。The MOS transistor 300 shown in this figure is a P-channel MOS transistor, in which P-type semiconductor regions 302 and 303 are formed on an N-type semiconductor substrate 301 to be a source electrode 302a and a drain electrode 303a, respectively.
【００３０】さらに、Ｐ型半導体領域３０２とＰ型半導
体領域３０３との間に位置する基板３０１の表面には絶
縁物３０４を介して金属層３０５を形成し、これをゲー
ト電極３０５ａとしている。また、基板３０１に直接電
極を形成し、これをバックゲート電極３０１ａとしてい
る。Further, on the surface of the substrate 301 located between the P-type semiconductor region 302 and the P-type semiconductor region 303, a metal layer 305 is formed via an insulator 304, and this is used as a gate electrode 305a. Further, an electrode is directly formed on the substrate 301, and this is used as a back gate electrode 301a.
【００３１】図２に示す例では、ゲート電極３０５ａに
電源電圧ＶDDが供給され、ソース電極３０２ａ（または
ドレイン電極３０３ａ）とバックゲート電極３０１ａと
に信号入力ＶPPが入力される。In the example shown in FIG. 2, the power supply voltage V DD is supplied to the gate electrode 305a, and the signal input V PP is input to the source electrode 302a (or the drain electrode 303a) and the back gate electrode 301a.
【００３２】ここで、例えばＶDD＝３[Ｖ]が上限のデバ
イスであっても、Ｎ型半導体の基板３０１とＰ型半導体
領域３０２（３０３）との間の降伏電圧が１０[Ｖ]なら
ば、１０[Ｖ]まで印加できる。Here, for example, even if the upper limit of the device is V DD = 3 [V], if the breakdown voltage between the N-type semiconductor substrate 301 and the P-type semiconductor region 302 (303) is 10 [V]. For example, it can be applied up to 10 [V].
【００３３】実際にＮチャネルＭＯＳトランジスタに信
号を入力するためには、さらにＰチャネルＭＯＳトラン
ジスタを縦積みするか、ＰチャネルＭＯＳトランジスタ
のドレイン端子に抵抗を直列接続して、入力信号のレベ
ルを低電圧プロセスＭＯＳトランジスタの最大ゲート印
加電圧以下に降下させてから入カする。In order to actually input a signal to the N-channel MOS transistor, a P-channel MOS transistor is further stacked vertically, or a resistor is connected in series to the drain terminal of the P-channel MOS transistor to lower the level of the input signal. The input is performed after the voltage is reduced to the maximum gate applied voltage of the voltage process MOS transistor or less.
【００３４】以下に、本実施の形態における動作を説明
する。なおここでは、ＶDD＝３.８[Ｖ]、酸化膜厚＝１
００[Å]、最大ゲート印加電圧Ｖmax＝４[Ｖ]の低電圧
デバイスで、ＶPP＝７.６[Ｖ]の高電圧印加を検出する
例を挙げて説明する。The operation of the embodiment will be described below. Here, V DD = 3.8 [V], oxide film thickness = 1
A description will be given of an example in which a low voltage device of 00 [００] and a maximum gate applied voltage Vmax = 4 [V] is used to detect the application of a high voltage of V PP = 7.6 [V].
【００３５】Ａ．信号入力レベルがＶDD＋Ｖtp未満の場
合 この場合、入力端子１００へ信号入力ＶINはＶDDレべル
で、スイッチ回路１１０の制御端子１０１はＶDDに接地
されている。A. In this case when the signal input level is lower than V DD + Vtp, the signal input V IN to the input terminal 100 is at V DD leveling Le, the control terminal 101 of the switch circuit 110 is grounded to V DD.
【００３６】従って、ＰＭＯＳ１１１はカットオフ状態
にある。同時にＰＭＯＳ１１４、１２２もカットオフ状
態で、上述の入力端子１０１に入力された信号入力ＶIN
は、ＶDDOUT端子からＶDDレベルのまま内部回路１４０
に入力される。また、出力端子１０２の信号出力ＶPPOUT
の電位は０Ｖである。Therefore, the PMOS 111 is in a cut-off state. At the same time, the PMOSs 114 and 122 are also in a cut-off state, and the signal input V IN input to the input terminal 101 described above.
The internal remains from V DDOUT terminal V DD level circuit 140
Is input to Also, the signal output V PPOUT of the output terminal 102
Is 0V.
【００３７】Ｂ．信号入力レベルがＶDD＋Ｖtp以上の場
合 この場合、制御端子１０１は接地され、ＰＭＯＳ１１１
がオン状態になる。ここでＶIN端子にＶPPが印加される
と、抵抗１３１、ＰＭＯＳ１１１、抵抗１１２、抵抗１
１３、ＰＭＯＳ１１４へと電流が流れる。従って、ＰＭ
ＯＳ１１１と抵抗１１２との節点に接続されたＰＭＯＳ
１２２のゲート電極の電位は、ＶPPとＶ DDの間の電位に
なる。B. Signal input level is VDD+ Vtp or more
In this case, the control terminal 101 is grounded and the PMOS 111
Is turned on. Where VINV to terminalPPIs applied
And the resistor 131, the PMOS 111, the resistor 112, and the resistor 1
13. A current flows to the PMOS 114. Therefore, PM
PMOS connected to the node between OS 111 and resistor 112
The potential of the gate electrode 122 is VPPAnd V DDBetween potentials
Become.
【００３８】このとき、ＰＭＯＳ１２２のゲート電極の
電位がＰＭＯＳ１２２のソース電極（バックゲート電
極）の電位よりＶtp以上低くなるように、ＰＭＯＳ１１
１のゲートサイズと抵抗１２１の抵抗値とを設定してお
けば、ＰＭＯＳ１２２がオン状態になる。At this time, the PMOS 11 is controlled so that the potential of the gate electrode of the PMOS 122 becomes lower than the potential of the source electrode (back gate electrode) of the PMOS 122 by Vtp or more.
If the gate size of 1 and the resistance value of the resistor 121 are set, the PMOS 122 is turned on.
【００３９】そして、抵抗１３１、抵抗１２１、ＰＭＯ
Ｓ１２２、抵抗１２３、抵抗１２４へと電流が流れ、イ
ンバータ１２５には抵抗１２３と抵抗１２４との節点の
電圧が入カされる。そしてインバータ１２５、インバー
タ１２６の出カが反転して高電圧検出信号ＶPPOUTを出
力する。The resistance 131, the resistance 121, the PMO
S122, a current flows to the resistors 123 and 124, and a voltage at a node between the resistors 123 and 124 is input to the inverter 125. Then, the outputs of the inverter 125 and the inverter 126 are inverted to output the high voltage detection signal V PPOUT .
【００４０】さらに同時にＮＭＯＳ１３４がオン状態に
なり、抵抗１３１抵抗１３２抵抗１３３ＮＭＯＳ１３４
へと電流が流れる。従ってＶDDOUT点には、信号入力ＶIN
を抵抗１３１と抵抗１３２との直列抵抗と抵抗１３３と
で分圧した電圧が現れる。At the same time, the NMOS 134 is turned on, and the resistance 131, the resistance 132, the resistance 133, the NMOS 134
The current flows to. Therefore, at the V DDOUT point, the signal input V IN
Is divided by the series resistance of the resistance 131 and the resistance 132 and the resistance 133.
【００４１】具体的に、各素子に係る値を次のようにし
た場合、 ＰＭＯＳ１１１のＷ／Ｌ＝１０／５[μｍ] ＰＭＯＳ１１４〜ＮＭＯＳ１３４のＷ／Ｌ＝５０／０.
３６[μｍ] 抵抗１３１＝５００[Ω] 抵抗１３２＝抵抗１３３＝１００[ｋΩ] 抵抗１２１＝５[ｋΩ] 抵抗１２３＝抵抗１２４＝抵抗１１２＝抵抗１１３＝１
２[ｋΩ] 各節点の電圧は次にようになる。 節点Ａ＝７.５[Ｖ] 節点Ｂ＝６.０[Ｖ] 節点Ｃ＝４.９[Ｖ] 節点Ｄ＝３.９[Ｖ] 節点Ｅ＝６.９[Ｖ] 節点Ｆ＝３.２[Ｖ] 節点Ｇ＝１.６[Ｖ] ＶDDOUT点＝３.７[Ｖ]Specifically, when the values of the respective elements are set as follows, W / L of the PMOS 111 = 10/5 [μm] W / L of the PMOS 114 to NMOS 134 = 50/0.
36 [μm] Resistance 131 = 500 [Ω] Resistance 132 = Resistance 133 = 100 [kΩ] Resistance 121 = 5 [kΩ] Resistance 123 = Resistance 124 = Resistance 112 = Resistance 113 = 1
2 [kΩ] The voltage at each node is as follows. Node A = 7.5 [V] Node B = 6.0 [V] Node C = 4.9 [V] Node D = 3.9 [V] Node E = 6.9 [V] Node F = 3. 2 [V] Node G = 1.6 [V] V DDOUT point = 3.7 [V]
【００４２】これらの値より、高電圧が印加されるＰＭ
ＯＳ１１１のゲート・ソース間電圧Ｖgs1は２.６[Ｖ]、
またＰＭＯＳ１２２のゲート・ソース間電圧Ｖgs3は０.
９[Ｖ]である。この場合、上述よりＶmax＝４[Ｖ]であ
るから、ＰＭＯＳ１１１とＰＭＯＳ１２２とは電気的破
壊を免れることができる。From these values, PM to which a high voltage is applied
The gate-source voltage Vgs1 of the OS 111 is 2.6 [V],
In addition, the gate-source voltage Vgs3 of the PMOS 122 is set to 0.
9 [V]. In this case, since Vmax = 4 [V] as described above, the PMOS 111 and the PMOS 122 can avoid electrical destruction.
【００４３】また、インバータ１２５への入力である節
点Ｇの電圧は１.６[Ｖ]、内部回路１４０への入カである
ＶDDOUT点の電圧は３.７[Ｖ]となって最大ゲート印加電
圧より低いので、やはり電気的破壊から免れることにな
る。The voltage at the node G, which is an input to the inverter 125, is 1.6 [V], and the voltage at the V DDOUT point, which is an input to the internal circuit 140, is 3.7 [V]. Since it is lower than the applied voltage, it is also free from electrical breakdown.
【００４４】本実施の形態によればＶDDOUT点の電位の
上昇タイミングは、抵抗１３１と抵抗１３２と抵抗１３
３との含成抵抗値と、コンデンサ１３５の静電容量値と
で決まる時定数分だけ遅れる。According to the present embodiment, the rise timing of the potential at the V DDOUT point is determined by the resistance 131, the resistance 132, and the resistance 13
3 and a time constant determined by the capacitance value of the capacitor 135.
【００４５】従ってＶDDOUT点の電位の上昇より、高電圧
検出信号が出カされてからＮＭＯＳ１３４がオンするタ
イミングが常に先になるように設定できる。これによ
り、Ｖ DDOUT点の電位がＶmaxを越えることはない。Therefore, VDDOUTHigher voltage than the rise in the potential of the point
When the NMOS 134 turns on after the detection signal is output.
It can be set so that the imming always comes first. This
And V DDOUTThe potential at the point does not exceed Vmax.
【００４６】以上本実施の形態では、高電圧印加による
ゲート酸化膜劣化や破壊を防ぐと同時に、従来回路と同
じ高電圧検出回路を低電圧プロセスのトランジスタで構
成することができる。As described above, in this embodiment, the gate oxide film is prevented from being degraded or destroyed by the application of a high voltage, and at the same time, the same high-voltage detection circuit as the conventional circuit can be constituted by a low-voltage process transistor.
【００４７】[0047]
【発明の効果】以上説明したように、この発明によれ
ば、入力端子と電源電圧の電源ラインとの間に順に直列
接続された第１の抵抗と所定のレベル以上の入力信号が
入力された場合にオンになる低電圧デバイスの第１のＭ
ＯＳ型電界効果トランジスタと第２の抵抗とから構成さ
れるスイッチ回路は、入力端子に電源電圧より電圧が高
い入力信号が入カされた場合に、第１のＭＯＳ型電界効
果トランジスタと第２の抵抗との接続点から当該電源電
圧と当該入力信号電圧との中間のレベルのスイッチ信号
を出カし、入力端子と当該入力端子の接地点との間に順
に直列接続された第３の抵抗とスイッチ信号が入力され
た場合にオンになる低電圧デバイスの第２のＭＯＳ型電
界効果トランジスタと第４の抵抗ならびにこの第４の抵
抗の端子電圧が入力される波形整形素子とから構成され
る検出回路は、スイッチ信号が入力された場合に、波形
整形素子から電源電圧のレベルの高電圧検出信号を出力
する。また、入力端子と当該入力端子の接地点との間に
順に直列接続された第５の抵抗と第６の抵抗と高電圧検
出信号が入力された場合にオンになる低電圧デバイスで
ある第３のＭＯＳ型電界効果トランジスタとを有し、第
５の抵抗と第６の抵抗とによって分圧した入力信号を所
定の回路に入力する保護回路は、高電圧検出信号が入力
された場合に、入力端子から所定の回路に入力される入
力信号のレベルを補正する。さらにこの分圧された入力
信号と接地点との間にはコンデンサが接続される。そし
てこれら低電圧デバイスは、ソース電極とドレイン電極
とゲート電極とベース電極とを有し、ベース電極とソー
ス電極とは電気的に接続されているので、低電圧のデバ
イスを使用しても高電圧信号の連続印加によるＭＯＳト
ランジスタのゲート酸化膜の劣化や破壊を引き起こすこ
とがない電圧検出回路が実現可能であるという効果が得
られる。As described above, according to the present invention, the first resistor connected in series between the input terminal and the power supply line of the power supply voltage and the input signal of the predetermined level or more are input. The first M of the low voltage device that turns on when
The switch circuit composed of the OS type field effect transistor and the second resistor is configured such that when an input signal having a voltage higher than the power supply voltage is input to the input terminal, the first MOS type field effect transistor and the second A third resistor connected in series between an input terminal and a ground point of the input terminal outputs a switch signal having an intermediate level between the power supply voltage and the input signal voltage from a connection point with the resistor. Detection comprising a second MOS field effect transistor of a low voltage device which is turned on when a switch signal is inputted, a fourth resistor, and a waveform shaping element to which a terminal voltage of the fourth resistor is inputted. The circuit outputs a high-voltage detection signal of a power supply voltage level from the waveform shaping element when the switch signal is input. Further, the third resistor is a low-voltage device that is turned on when a fifth resistor, a sixth resistor, and a high-voltage detection signal are sequentially connected in series between the input terminal and a ground point of the input terminal. And a protection circuit for inputting the input signal divided by the fifth resistor and the sixth resistor to a predetermined circuit, when the high voltage detection signal is input, The level of an input signal input from a terminal to a predetermined circuit is corrected. Further, a capacitor is connected between the divided input signal and the ground point. These low-voltage devices have a source electrode, a drain electrode, a gate electrode, and a base electrode, and are electrically connected to the base electrode and the source electrode. An effect is obtained that a voltage detection circuit that does not cause deterioration or destruction of the gate oxide film of the MOS transistor due to continuous application of a signal can be realized.
【図１】 本発明の一実施の形態にかかる電圧検出回路
の構成を示す接続図である。FIG. 1 is a connection diagram illustrating a configuration of a voltage detection circuit according to an embodiment of the present invention.
【図２】 同実施の形態における各ＭＯＳトランジスタ
の様子を示す図である。FIG. 2 is a diagram showing a state of each MOS transistor in the embodiment.
【図３】 従来技術の一例を示す図であり、ＭＯＳ型ト
ランジスタを用いた電圧検出回路の接続図である。FIG. 3 is a diagram illustrating an example of a conventional technique, and is a connection diagram of a voltage detection circuit using a MOS transistor.
【図４】 ＭＯＳトランジスタの様子を示す図であり、
接続の様子ならびに接合と電流の様子とを示す断面図で
ある。FIG. 4 is a diagram showing a state of a MOS transistor;
FIG. 4 is a cross-sectional view showing a connection state and a state of a junction and a current.
【符号の説明】 １００ 入力端子 １１０ スイッチ回路 １１１ ＰＭＯＳ（第１のＭＯＳ型電界効果トランジス
タ） １１２、１１３ 抵抗（第２の抵抗） １２０ 検出回路 １２１、１２３ （第３の抵抗） １２２ ＰＭＯＳ（第２のＭＯＳ型電界効果トランジス
タ） １２４ 抵抗（第４の抵抗） １２５ インバータ（波形整形素子） １２６ インバータ（波形整形素子） １３０ 保護回路 １３１ 抵抗（第１の抵抗、第３の抵抗、第５の抵抗） １３２ 抵抗（第５の抵抗） １３３ 抵抗（第６の抵抗） １３４ ＮＭＯＳ（第３のＭＯＳ型電界効果トランジス
タ） １３５ コンデンサ ３０１ａ バックゲート電極（ベース電極） ３０２ａ ソース電極 ３０３ａ ドレイン電極 ３０５ａ ゲート電極 ＶDD 電源電圧 ＶPP 入力信号DESCRIPTION OF SYMBOLS 100 input terminal 110 switch circuit 111 PMOS (first MOS type field effect transistor) 112, 113 resistance (second resistance) 120 detection circuit 121, 123 (third resistance) 122 PMOS (second) MOS field-effect transistor) 124 Resistance (fourth resistance) 125 Inverter (waveform shaping element) 126 Inverter (waveform shaping element) 130 Protection circuit 131 Resistance (first resistance, third resistance, fifth resistance) 132 resistor (fifth resistor) 133 resistor (sixth resistor) 134 NMOS (third MOS field effect transistor) 135 capacitor 301a back gate electrode (base electrode) 302a source electrode 303a drain electrode 305a gate electrode V DD power supply Voltage V PP input signal
Claims (6)
より電圧が高い入力信号（ＶPP）が入カされた場合に当
該電源電圧と当該入力信号電圧との中間のレベルのスイ
ッチ信号を出カするスイッチ回路（１１０）と、 前記スイッチ信号が入力された場合に前記電源電圧のレ
ベルの高電圧検出信号を出力する検出回路（１２０）と
からなり、 前記スイッチ回路と前記検出回路とは低電圧デバイスを
用いた回路によって構成されていることを特徴とする電
圧検出回路。A power supply voltage (V DD ) is applied to an input terminal (100).
A switch circuit (110) for outputting a switch signal having an intermediate level between the power supply voltage and the input signal voltage when an input signal (V PP ) having a higher voltage is input; And a detection circuit (120) for outputting a high voltage detection signal at the level of the power supply voltage when the power supply voltage is high, wherein the switch circuit and the detection circuit are configured by a circuit using a low voltage device. Voltage detection circuit.
直列接続された第１の抵抗（１３１）と所定のレベル以
上の前記入力信号が入力された場合にオンになる第１の
ＭＯＳ型電界効果トランジスタ（１１１）と第２の抵抗
（１１２、１１３）とを有し、 前記スイッチ信号は前記第１のＭＯＳ型電界効果トラン
ジスタと前記第２の抵抗との接続点（Ｂ）から出力され
ることを特徴とする請求項１に記載の電圧検出回路。2. The switch circuit receives at least a first resistor (131) serially connected between the input terminal and a power supply line of the power supply voltage and the input signal of a predetermined level or more. A first MOS field-effect transistor (111) and a second resistor (112, 113) that are turned on when the switch signal is applied to the first MOS field-effect transistor and the second resistor. 2. The voltage detection circuit according to claim 1, wherein the voltage is output from a connection point (B) with the voltage detection circuit.
接続された第３の抵抗（１３１、１２１、１２３）と前
記スイッチ信号が入力された場合にオンになる第２のＭ
ＯＳ型電界効果トランジスタ（１２２）と第４の抵抗
（１２４）と、 前記第４の抵抗の端子電圧（Ｇ）が入力される波形整形
素子（１２５、１２６）とを有し、 前記高電圧検出信号は前記波形整形素子から出力される
ことを特徴とする請求項１に記載の電圧検出回路。3. The detection circuit according to claim 1, wherein the third resistor (131, 121, 123) sequentially connected in series between the input terminal and a ground point of the input terminal and the switch signal are input. The second M to turn on
An OS type field effect transistor (122), a fourth resistor (124), and a waveform shaping element (125, 126) to which a terminal voltage (G) of the fourth resistor is input; The voltage detection circuit according to claim 1, wherein a signal is output from the waveform shaping element.
る前記入力信号のレベルを補正する保護回路（１３０）
を有し、 前記レベルの補正をするか否かを指示する前記高電圧検
出信号を供給する電圧検出回路であって、 前記保護回路は、 前記入力端子と当該入力端子の接地点との間に順に直列
接続された第５の抵抗（１３１、１３２）と第６の抵抗
（１３３）と前記高電圧検出信号が入力された場合にオ
ンになる前記低電圧デバイスである第３のＭＯＳ型電界
効果トランジスタ（１３４）とを有し、 前記第５の抵抗と前記第６の抵抗とによって分圧された
前記入力信号(ＶDDOUT）が前記所定の回路に入力される
ことを特徴とする請求項１ないし請求項３の何れかに記
載の電圧検出回路。4. A protection circuit (130) for correcting the level of the input signal input from the input terminal to a predetermined circuit.
A voltage detection circuit that supplies the high-voltage detection signal that instructs whether to perform the level correction, wherein the protection circuit is provided between the input terminal and a ground point of the input terminal. A fifth MOS (131, 132) and a sixth resistor (133), which are connected in series in this order, and a third MOS field effect which is the low voltage device which is turned on when the high voltage detection signal is input. And a transistor (134), wherein the input signal (V DDOUT ) divided by the fifth resistor and the sixth resistor is input to the predetermined circuit. The voltage detection circuit according to claim 3.
の間に接続されるコンデンサ（１３５）を具備すること
を特徴とする請求項４に記載の電圧検出回路。5. The voltage detection circuit according to claim 4, further comprising a capacitor connected between the divided input signal and the ground point.
ゲート電極（３０５ａ）とベース電極（３０１ａ）とを
有し、 前記ベース電極と前記ソース電極とは電気的に接続され
ていることを特徴とする請求項１ないし請求項５の何れ
かに記載の電圧検出回路。6. The low-voltage device has a source electrode (302a), a drain electrode (303a), a gate electrode (305a), and a base electrode (301a), and the base electrode and the source electrode are electrically connected. The voltage detection circuit according to claim 1, wherein the voltage detection circuit is connected to:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20686297A JPH1151980A (en) | 1997-07-31 | 1997-07-31 | Voltage detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20686297A JPH1151980A (en) | 1997-07-31 | 1997-07-31 | Voltage detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1151980A true JPH1151980A (en) | 1999-02-26 |
Family
ID=16530280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20686297A Pending JPH1151980A (en) | 1997-07-31 | 1997-07-31 | Voltage detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1151980A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007147389A (en) * | 2005-11-25 | 2007-06-14 | Fujitsu Ltd | Supply voltage detection circuit |
| JP2012042213A (en) * | 2010-08-12 | 2012-03-01 | Fuji Electric Co Ltd | Film thickness evaluation method |
| US9520708B2 (en) | 2012-09-28 | 2016-12-13 | Socionext Inc. | Protection circuit, interface circuit, and communication system |
-
1997
- 1997-07-31 JP JP20686297A patent/JPH1151980A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007147389A (en) * | 2005-11-25 | 2007-06-14 | Fujitsu Ltd | Supply voltage detection circuit |
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