JPH1151698A - エンコーダ内挿装置 - Google Patents

Abstract

(57)【要約】 【課題】リアルタイム性を損なわず回路規模等も変えず
に、比較的容易に高分割化が可能なエンコーダ内挿装置
を提供すること。 【解決手段】エンコーダ１の出力するアナログＡ相信号
及びＢ相信号と、記憶素子８のデジタル追従信号Ｃ及び
追従信号Ｄを乗算器２ａ、２ｂに入力して乗じ、２つの
乗算器２ａ、２ｂの出力を加減算器３で加算または減算
した後、コンパレータ４ａ、４ｂに入力する。コンパレ
ータ４ａ、４ｂでは、上記Ａ相信号及びＢ相信号の変化
に対応したアップパルス及びダウンパルスの２つのパル
スが生成され、これらをアップ／ダウンカウンタ７に入
力して計数し、位相に対する正弦データ及び余弦データ
のテーブルを保存している記憶素子８内のＲＯＭ８ａ、
８ｂのアドレスに入力して、正弦データ及び余弦データ
を読出し、これを追従信号Ｃ及びＤとして、それぞれ乗
算器２ａ、２ｂに入力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、長さ若しくは角
度を検出するエンコーダ内挿装置に関するものである。

【０００２】

【従来の技術】従来から、長さや角度の測定分解能を上
げるために、いくつかの方法が提案されている。例え
ば、特公平７−９４９８９号公報には、正弦波信号をＡ
／Ｄにてデジタル変換し、これをアドレスとして記憶セ
ル内部の位置情報を読出す技術の例が開示されている。
通常分解能を上げた時には、記憶セルのアドレス空間を
比例して大きくする必要が生じるが、ここではアドレス
空間を８分の１までに低減できる手段が明記されてい
る。

【０００３】また、本件出願人による先の出願である実
開平５−４３０１９号公報には、内部位相を生成して実
位相を追いかけるようにした内挿装置が記載されてい
る。この実開平５−４３０１９号公報に記載された装置
によると、ノイズに対して強く且つ、サーボ系に組込ん
だ場合に必要となるリアルタイム性も良い内挿装置が可
能となる。

【０００４】

【発明が解決しようとする課題】しかしながら、いずれ
にしても記憶素子のアドレス空間は分解能が高くなるほ
ど必要である。例えば、通常使われるような１６ビット
アドレスのＲＯＭを考えると、正弦波信号の分解能は８
ビットであり、８分の１に低減したとしても１０ビット
程度が限界となり、素子の限界により分解能があげられ
なくなってしまうという課題を有している。

【０００５】図５は、上述した特公平７−９４９８９号
公報に開示された、記憶セルを２５６個有した記憶器の
模式図である。この記憶器Ｚには、座標方向ＸＹで０〜
１５の十進値の範囲を占める多数の記憶セルより成って
いる。そして、これら２５６個の記憶セルは、３６０°
で一目盛周期または所定の信号周期Ｔの全内挿に必要と
なる２５６このデータ語を有しており、どのデータ語も
記憶セルのアドレスを介して選択可能である。この場
合、該アドレスを付属する座標Ｘ、Ｙにより４ビット語
長の二進符号にして表される。

【０００６】そして、上記記憶器Ｚは、図示されるよう
に、０〜１５の数字で区別されている１６の区分に分割
されている。これらの区分は符号の４ビットで表せら
れ、上記目盛周期Ｔに相当する一信号周期内の角度が与
えられる。

【０００７】また、近年、測定分解能は更に高分解能で
あることが要求されてきている。例えば、図５に示され
るような記憶器Ｚの分割数１０００とすると、Ｓ／Ｎを
考慮した正弦波信号の分解能は１０ビット以上が必要で
ある。つまり、ＲＯＭのアドレス空間としては２０ビッ
ト以上が必要であり、更に分割数を大きくしようとして
もＲＯＭのアドレス空間が限界となって、実現するのが
困難になってしまう。

【０００８】一方で、サーボ系を構成する装置や、トリ
ガをかけて測定データを取り込む装置のように、測定の
リアルタイム性を要求する場合も多い。しかしながら、
上述したように、分解能を上げようとすると、アドレス
空間の限界等により、ＲＯＭが使用できなくなってしま
う。

【０００９】このため、例えばＣＰＵでＡ／Ｄのデータ
を読み込んでプログラムで処理をすれば、高分解能化は
可能である。しかしながら、プログラムの処理時間が追
加されるために、その分時間がかかってしまう。したが
って、リアルタイム性が損なわれるものとなってしま
う。

【００１０】この発明は上記課題に鑑みてなされたもの
であり、容易に高分割化が可能で、且つ高速な内挿を行
うことができるエンコーダ内挿装置を提供することを目
的とする。

【００１１】

【課題を解決するための手段】すなわちこの発明は、長
さ若しくは角度に応じた、互いに９０度位相の異なる距
離に換算可能な信号を出力するエンコーダと、生成され
るべく追従信号と上記距離に換算可能な信号とを乗じる
第１及び第２の乗算器と、上記第１及び第２の乗算器の
出力を加減算する加減算器と、この加減算器の出力を所
定の第１及び第２の閾値と比較し、この比較結果に応じ
て第１及び第２の状態信号を出力する第１及び第２のコ
ンパレータと、上記第１及び第２のコンパレータから出
力される第１及び第２の状態信号をアップパルス／ダウ
ンパルスとしてカウントするカウンタと、このカウンタ
のカウント値に対応する上記追従信号が記憶された記憶
素子とを具備し、上記記憶素子は、上記カウンタのカウ
ント値に基いて位相角３６０°回転の所定の区分に分割
された、アドレスに対する正弦及び余弦データを記憶す
ることを特徴とする。

【００１２】請求項１に記載のエンコーダ内挿装置にあ
っては、エンコーダの出力する長さ若しくは角度に応じ
た互いに９０度位相の異なる距離に換算可能な信号であ
るアナログ正弦波信号（Ａ相信号及びＢ相信号）と、記
憶素子のデジタル出力（追従信号Ｃ及び追従信号Ｄ）が
第１及び第２の乗算器に入力されて乗じられる。そし
て、２つの乗算器の出力が、加減算器で加算または減算
された後、第１及び第２のコンパレータに入力される。
該コンパレータでは、正弦波信号の変化に対応した２つ
のパルス、すなわちアップパルス及びダウンパルスが生
成されて、これらのパルスがカウンタに入力されて計数
される。このカウンタから出力される位相に対して、正
弦データ及び余弦データのテーブルが保存されている記
憶素子のアドレスに応じて、正弦データ及び余弦データ
が読出される。これらの正弦データ及び余弦データが追
従信号Ｃ及び追従信号Ｄとされて、それぞれ第１及び第
２の乗算器に入力される。

【００１３】請求項２に記載のエンコーダ内挿入装置で
は、演算器で求められた正弦波信号の振幅がレベル設定
手段に入力されて、振幅に応じてコンパレータのコンパ
レートレベルが変化されるように制御される。

【００１４】請求項３に記載のエンコーダ内挿装置で
は、演算器で求められた正弦波信号の振幅がゲイン設定
手段に入力される。このゲイン設定手段により、常に振
幅が所定のレベルになるゲインが算出されて、これをゲ
インコントロールアンプで設定されるようにする。

【００１５】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１は、この発明のエンコーダ
内挿装置の第１の実施の形態を示す構成図である。

【００１６】図１に於いて、エンコーダ１から、長さま
たは角度に対応した正弦波信号（Ａ相信号及びＢ相信
号）が乗算器２ａ及び２ｂに出力される。これら乗算器
２ａ及び２ｂとしては、乗算型Ｄ／Ａコンバータが用い
られている。これら乗算器２ａ及び２ｂには、それぞれ
クロック信号ＣＬＫと共に、後述する記憶素子８を構成
するＲＯＭ８ａ及び８ｂからの出力が供給される。

【００１７】そして、乗算器２ａには、その基準電圧入
力端子（ref ）に上記エンコーダ１からのアナログＡ相
信号が入力されると共に、ＲＯＭ８ａからの追従信号Ｃ
がデジタルで入力されるように構成されている。同様
に、乗算器２ｂには、基準電圧入力端子（ref ）に上記
エンコーダ１からのアナログＢ相信号が入力されると共
に、ＲＯＭ８ｂからの追従信号Ｄがデジタルで入力され
るように構成されている。

【００１８】上記乗算器２ａ及び２ｂの出力は、加減算
器（ここでは引算器）３に出力される。そして、この加
減算器３の演算結果Ｅは、コンパレータ４ａ及び４ｂに
入力されて、基準電圧＋Ｖref ５ａ及び−Ｖref ５ｂと
比較される。

【００１９】ここで、コンパレータ４ａの出力Ｆは、上
記演算結果の信号Ｅが＋Ｖref を上回るとＬＯＷにな
り、下回るとＨＩＧＨに戻るように動作する。また、コ
ンパレータ４ｂの出力Ｇは、上記信号Ｅが−Ｖref を下
回るとＬＯＷになり、上回るとＨＩＧＨに戻るように動
作する。

【００２０】上記コンパレータ４ａ及び４ｂの出力信号
Ｆ及びＧは、それぞれアンドゲート６ａ及び６ｂを介し
てアップ／ダウン（ＵＰ／ＤＯＷＮ）カウンタ７に入力
される。上記信号Ｆは、アンドゲート６ａにてクロック
信号ＣＬＫでゲートがかけられてアップ／ダウンカウン
タ７のアップパルスとしてなる。また、上記信号Ｇは、
同様にダウンパルスとしてカウンタ７に入力される。

【００２１】このカウンタ７の出力であるカウント値φ
は、ＲＯＭ８ａ及び８ｂで構成される記憶素子８のアド
レスとなり、記憶素子８内のテーブルに従って追従信号
が読出される。

【００２２】このように構成されたエンコーダ内挿装置
に於いて、エンコーダ１から長さまたは角度に対応した
正弦波信号として、Ａ相信号及びＢ相信号が乗算器２ａ
及び２ｂの基準電圧入力端子ref に供給される。そし
て、乗算器２ａでは、該基準電圧入力端子ref に入力さ
れたアナログＡ相信号と、記憶素子８内のＲＯＭ８ａか
らのデジタルの追従信号とが乗算される。同様に、乗算
器２ｂでは基準電圧入力端子ref に入力されたアナログ
Ｂ相信号と、記憶素子８内のＲＯＭ８ｂからのデジタル
の追従信号とが乗算される。ここで、乗算器２ａ及び２
ｂでは、クロックＣＬＫに同期してアナログデジタル変
換が行われるものとする。

【００２３】上記乗算器２ａ及び２ｂの出力は引算器３
にて引算され、出力Ｅが得られる。引算結果Ｅはコンパ
レータ４ａ及び４ｂにて、基準電圧Ｖref と比較され
る。コンパレータ４ａ及び４ｂの出力Ｆ及びＧは、上述
したように、それぞれ基準電圧５ａ及び５ｂとの比較結
果に応じてローレベル（ＬＯＷ）またはハイレベル（Ｈ
ＩＧＨ）が得られる。

【００２４】そして、これらコンパレータ４ａ及び４ｂ
の出力Ｆ及びＧは、アンドゲート６ａ及び６ｂにて、ク
ロックＣＬＫでゲートがかけられ、それぞれアップパル
ス、ダウンパルスとしてアップ／ダウンカウンタ７に入
力される。したがって、このアップ／ダウンカウンタ７
では、引算器３の出力である信号Ｅが、コンパレータ４
ａ、４ｂで基準電圧±Ｖref を越える度に、カウント値
φが変化することになる。

【００２５】このカウント値φは、記憶素子８内のＲＯ
Ｍ８ａ及び８ｂのアドレスとなり、記憶素子８内のテー
ブルに従って追従信号が読出される。以上のような構成
に於いて、Ａ相信号とＢ相信号は９０度位相のずれた信
号であるので、以下のように記述できる。 Ａ相信号＝Ｒ・ｓｉｎθ Ｂ相信号＝Ｒ・ｃｏｓθ ここで、Ｒは正弦波信号の振幅を、θは長さまたは角度
に比例して変化する位相を表している。

【００２６】一方、記憶素子８内のＲＯＭ８ａには、位
相φをアドレスとしてｃｏｓφを読出すテーブルを記憶
しておき、ＲＯＭ８ｂには位相φをアドレスとしてｓｉ
ｎφを読出すテーブルを記憶しておく。

【００２７】よって、追従信号Ｃ、追従信号Ｄは、アッ
プ／ダウンカウンタ７のカウント値φとして、次のよう
に表される。 追従信号Ｃ＝ｃｏｓφ 追従信号Ｄ＝ｓｉｎφ したがって、乗算器２ａ及び２ｂの出力は、それぞれＲ
・ｓｉｎθ・ｃｏｓφ及びＲ・ｃｏｓθ・ｓｉｎφとな
り、引算器３の出力Ｅは、 信号Ｅ＝Ｒ・ｓｉｎθ・ｃｏｓφ−Ｒ・ｃｏｓθ・ｓｉｎφ ＝Ｒ・ｓｉｎ（θ−φ） となる。すなわち、位相θと位相φが等しければ信号Ｅ
はゼロになることがわかる。

【００２８】また、コンパレータ４ａの基準電圧Ｖref
を仮に Ｖref ＝Ｒ・ｓｉｎγ のように設定すると、コンパレータ４ａは、θ−φ＞γ
となったときにＨＩＧＨになる。つまり、実際の位相θ
が、追従位相φに対しγ以上プラス（＋）側に変化した
ことを検出している。逆に、コンパレータ４ｂは、θ−
φ＜（−γ）となったときにＨＩＧＨになる。つまり、
実際の位相θが、追従位相φに対し（−γ）以上マイナ
ス（−）側に変化したことを検出している。

【００２９】これらの検出結果が、アップ／ダウンカウ
ンタ７に入力されると、位相φが位相θに追従して変化
し、次のクロックでは新しいφをアドレスとしたｃｏｓ
φ、ｓｉｎφがＲＯＭ８ａ、８ｂから読出される。

【００３０】つまり、この発明の内挿装置は、引算器３
の出力Ｅが常にほぼゼロになるように位相ロックをかけ
るようにしている。位相ロックからのずれが、アップパ
ルス、ダウンパルスとして、図示されないカウンタやサ
ーボ回路等に入力される。

【００３１】図２は、位相φをアドレスとしたＲＯＭ８
ａ内の記憶内容の模式図である。この場合、ＲＯＭは４
ビットアドレスとすると、位相φに基いて位相角３６０
°回転の１６の区分（図２に於いて０〜１５の数字で区
別されている）に分割される。そして、例えば出力を８
ビットとすると、アドレスｎに対する内挿データの値da
taは data＝ｃｏｓ（（３６０／１６）・ｎ）・１２７ により求められる。

【００３２】また、ＲＯＭ８ｂ内の記憶内容についても
同様にして求めることが可能である。このように、ＲＯ
Ｍ８ａ、８ｂのアドレスを位相とし、正弦、余弦を内挿
データとする構成をとることができるので、高分割にな
ってもアドレス空間には余裕が生じる。また、位相ずれ
をｓｉｎ（θ−φ）の形で検出し、これがゼロになるよ
うに制御するため、Ａ相信号、Ｂ相信号の振幅が変化し
ても影響が少なくなる。例えば、振幅が半分になると、
Ｘがほぼ０のとき、ｓｉｎＸがほぼＸであることから、
位相分解能が２倍となるにすぎず、測長値に累積される
ことはない。

【００３３】更に、アップパルス、ダウンパルスは、基
本的に位相θの変化に対しクロックに同期してリアルタ
イムに出力されるが、電気的ノイズ等によりクロックを
上回るような信号が入ってもカウントミスは発生せず、
図示されないが後段の測長カウンタやサーボ回路等には
ノイズの影響を伝えないため、必要な帯域のみを遅れな
く伝達することが可能となる。

【００３４】以上のような効果が、従来のエンコーダ内
挿装置に対して、回路規模を特別変えることなく実現す
ることができる。次に、この発明の第２の実施の形態を
説明する。

【００３５】図３は、この発明のエンコーダ内挿装置の
第２の実施の形態を示す構成図である。尚、以下に述べ
る実施の形態に於いて、上述した第１の実施の形態と同
一の部分には同一の参照番号を付してその説明を省略す
るものとする。

【００３６】この第２の実施の形態は、正弦波信号の振
幅変化に対して、上述した第１の実施の形態よりも更に
考慮された構成となっている。図３に於いて、振幅を算
出する演算器１０が、ここでは乗算型Ｄ／Ａコンバータ
による乗算器１１ａ、１１ｂ及び加算器１２により構成
されている。

【００３７】すなわち、乗算器１１ａの基準電圧入力端
子ref にエンコーダ１からのＡ相信号（Ｒｓｉｎθ）が
入力され、ＲＯＭ８ｂの出力ｓｉｎφと乗算される。ま
た、乗算器１１ｂの基準圧力入力端子ref にエンコーダ
１からのＢ相信号（Ｒｃｏｓθ）が入力され、ＲＯＭ８
ａの出力ｃｏｓφと乗算される。

【００３８】これら２つの乗算結果が、加算器１２によ
り加算される。すると、この加算結果は Ｒ・ｃｏｓθ・ｃｏｓφ＋Ｒ・ｓｉｎθ・ｓｉｎφ＝Ｒ
ｃｏｓ（θ−φ） となる。上述したように、（θ−φ）はほぼ０であるた
め、Ｒｃｏｓ（θ−φ）の値はほぼＲとなる。したがっ
て、加算器１２の出力、すなわち演算器１０の出力は、
振幅Ｒに等しいとすることができる。

【００３９】演算器１０の出力Ｒは、コンパレータ４ａ
及び４ｂの基準電圧を決定しているレベル設定部１３に
供給される。このレベル設定部１３に演算器１０内の加
算器１２の加算結果Ｒを入力させることで、振幅Ｒに比
例して基準電圧Ｖref が変わるようになっている。

【００４０】上記レベル設定部１３は、分圧抵抗Ｒ11、
Ｒ12及び分圧抵抗Ｒ21、Ｒ22、インバ―タ１４により構
成されている。そして、例えば、基準電圧Ｖref は、次
のようにして求められる。 Ｖref ＝（Ｒ11／（Ｒ11＋Ｒ12））・Ｒ このようにすれば、位相分解能は、正弦波信号の振幅に
関わらず常に高分解能を保つことができる。

【００４１】更に、図４は、この発明のエンコーダ内挿
装置の第３の実施の形態を示す構成図である。図４に於
いて、エンコーダ１の出力であるＡ相信号及びＢ相信号
は、ゲインコントロールアンプ１６ａ及び１６ｂを介し
て乗算器２ａ及び２ｂに供給される。また、演算器１０
の出力Ｒは、ゲイン設定部２０内の割算器２１に供給さ
れる。この割算器２１では、上記出力（振幅）Ｒが所定
の振幅ｒとなるように、演算がなされる。この割算器２
１の演算出力が、上記ゲインコントロールアンプ１６ａ
及び１６ｂに供給される。

【００４２】このように、第３の実施の形態は、上述し
た第２の実施の形態と同様にして得られた振幅Ｒが、所
定の振幅ｒとなるように、Ａ相信号及びＢ相信号の振幅
をゲインコントロールすることも可能である。この場合
は、ゲイン設定部２０にてｒ／Ｒが算出されて、この算
出された値がゲインコントロールアンプ１６ａ及び１６
ｂのゲインとされることで、乗算器２ａ及び２ｂへの入
力正弦波の振幅が一定に保たれる。

【００４３】これにより、上述した第２の実施の形態と
同様の効果を得ることができる。尚、この発明の上記実
施態様によれば、以下の如き構成を得ることができる。
すなわち、 （１） 長さ若しくは角度に応じた、互いに９０度位相
の異なる距離に換算可能な信号を出力するエンコーダ
と、生成されるべく追従信号と上記距離に換算可能な信
号とを乗じる第１及び第２の乗算器と、上記第１及び第
２の乗算器の出力を加減算する加減算器と、この加減算
器の出力を所定の第１及び第２の閾値と比較し、この比
較結果に応じて第１及び第２の状態信号を出力する第１
及び第２のコンパレータと、上記第１及び第２のコンパ
レータから出力される第１及び第２の状態信号をアップ
パルス／ダウンパルスとしてカウントするカウンタと、
このカウンタのカウント値に対応する上記追従信号が記
憶された記憶素子とを具備することを特徴とするエンコ
ーダ内挿装置。

【００４４】（２） 上記（１）に記載のエンコーダ内
挿装置に於いて、上記記憶素子は、上記カウンタのカウ
ント値に基いて位相角３６０°回転の所定の区分に分割
された、アドレスに対する正弦及び余弦データを記憶す
ることを特徴とするエンコーダ内挿装置。

【００４５】（３） 上記（２）に記載のエンコーダ内
挿装置に於いて、上記距離に換算可能な信号の振幅を算
出する演算器と、上記振幅に応じて、上記コンパレータ
の閾値のレベルを変化させるレベル設定手段と、を更に
具備することを特徴とするエンコーダ内挿装置。

【００４６】（４） 上記（２）に記載のエンコーダ内
挿装置に於いて、上記距離に換算可能な信号の振幅を算
出する演算器と、上記距離に換算可能な信号のゲインを
制御するゲインコントロールアンプと、上記振幅に応じ
て、上記ゲインコントロールアンプのゲインを決定する
ゲイン設定手段とを更に具備することを特徴とするエン
コーダ内挿装置。 （５） 上記距離に換算可能な信号は正弦波信号で構成
されることを特徴とする上記（３）及び（４）に記載の
エンコーダ内挿装置。

【００４７】

【発明の効果】以上のようにこの発明によれば、リアル
タイム性を損なわず回路規模等も変えずに、比較的容易
に高分割化が可能なエンコーダ内挿装置を提供すること
ができる。

【図面の簡単な説明】

【図１】この発明のエンコーダ内挿装置の第１の実施の
形態を示す構成図である。

【図２】位相φをアドレスとしたＲＯＭ８ａ内の記憶内
容の模式図である。

【図３】この発明のエンコーダ内挿装置の第２の実施の
形態を示す構成図である。

【図４】この発明のエンコーダ内挿装置の第３の実施の
形態を示す構成図である。

【図５】従来のエンコーダ内挿装置を説明するもので、
記憶セルを２５６個有した記憶器の模式図である。

【符号の説明】

１ エンコーダ、 ２ａ、２ｂ、１１ａ、１１ｂ 乗算器、 ３ 加減算器（減算器）、 ４ａ、４ｂ コンパレータ、 ６ａ、６ｂ アンドゲート、 ７ アップ（ＵＰ）／ダウン（ＤＯＷＮ）カウンタ、 ８ 記憶素子、 ８ａ、８ｂ ＲＯＭ、 １０ 演算器、 １２ 加算器、 １３ レベル設定部、 １４ インバ―タ、 １６ａ、１６ｂ ゲインコントロールアンプ、 ２０ ゲイン設定部、 ２１ 割算部。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 長さ若しくは角度に応じた、互いに９０
   度位相の異なる距離に換算可能な信号を出力するエンコ
   ーダと、 生成されるべく追従信号と上記距離に換算可能な信号と
   を乗じる第１及び第２の乗算器と、 上記第１及び第２の乗算器の出力を加減算する加減算器
   と、 この加減算器の出力を所定の第１及び第２の閾値と比較
   し、この比較結果に応じて第１及び第２の状態信号を出
   力する第１及び第２のコンパレータと、 上記第１及び第２のコンパレータから出力される第１及
   び第２の状態信号をアップパルス／ダウンパルスとして
   カウントするカウンタと、 このカウンタのカウント値に対応する上記追従信号が記
   憶された記憶素子とを具備し、 上記記憶素子は、上記カウンタのカウント値に基いて位
   相角３６０°回転の所定の区分に分割された、アドレス
   に対する正弦及び余弦データを記憶することを特徴とす
   るエンコーダ内挿装置。
2. 【請求項２】 請求項１に記載のエンコーダ内挿装置に
   於いて、 上記距離に換算可能な信号の振幅を算出する演算器と、 上記振幅に応じて、上記コンパレータの閾値のレベルを
   変化させるレベル設定手段と、 を更に具備することを特徴とするエンコーダ内挿装置。
3. 【請求項３】 請求項１に記載のエンコーダ内挿装置に
   於いて、 上記距離に換算可能な信号の振幅を算出する演算器と、 上記距離に換算可能な信号のゲインを制御するゲインコ
   ントロールアンプと、 上記振幅に応じて、上記ゲインコントロールアンプのゲ
   インを決定するゲイン設定手段とを更に具備することを
   特徴とするエンコーダ内挿装置。