【発明の詳細な説明】
高電圧レベルシフトＣＭＯＳバッファ関連出願の相互参照
本発明は、同日に出願されて本出願人に譲渡された同時継続出願である「ＥＰ
ＲＯＭメモリアレー用切換グラウンドリード」（合衆国特許出願第０８／７２３
，９２７号）、「ＥＰＲＯＭメモリアレー用電圧基準発生装置」（合衆国特許出
願第０８／７２３，９２４号）、および「ＥＰＲＯＭメモリアレー用過充電／放
電電圧調節装置」（合衆国特許出願第０８／７２３、９２６号）に関連するもの
で、上記特許の開示は参照として本明細書に含まれるものとする。発明の背景
本発明は、一般に、広い電圧範囲に渡って有効なバッファー回路に関するもの
で、さらに特定するならば、高電圧モードでは共有ブレークダウンを有するレベ
ルシフタとして動作し、低電圧モードでは非競合型ＣＭＯＳ(Ｃomplementary me
tal-oxide-silicon)論理ゲートとして動作する能力を有する高電圧レベルシフト
ＣＭＯＳバッファーを対象とする。
本発明による高電圧レベルシフトＣＭＯＳバッファの１つの用途は、消去可能
でプログラミング可能な読み出し専用メモリ（ＥＰＲＯＭ）デバイスである。Ｅ
ＰＲＯＭデバイスは、半導体処理技術を用いて製造される。処理技術の進歩に伴
ってライン幅が減少していることから、製品の新しいバージョンを完全に設計し
て製造するのではなくて、新しい技術を用いて既存の製品を「縮小」または小さ
いサイズに縮尺するのが望ましい。そのためには、製品の設計およびアーキテク
チャを検討して分折する必要があり、その寸法を縮尺するための方法が動作に悪
影響を及ぼす可能性がある。与えられるタスクは、新規な処理技術に従って、Ｅ
ＰＲＯＭ製品をコスト効率に優れた適切な方法を用いて縮小するというものであ
る。
マイクロコントローラに埋め込まれたＥＰＲＯＭプログラムメモリについてそ
のような作業を行う際、例えば、縮尺プロセスによって制限が課され、これら制
限はデバイスの必要条件と組み合わされてこの作業を非常に困難なものにする。
そのようなデバイスについて縮尺プロセスを実施する際に直面する問題には、広
い電圧範囲、低いプログラム読み出しマージン、高速、および低電流がある。特
に、縮尺されたＥＰＲＯＭの読み出しマージンは典型的にはデバイスの動作電圧
範囲よりも低い。
マイクロコントローラに埋め込まれたＥＰＲＯＭの従来の使用方法においては
、マイクロコントローラの電源電圧を用いてＥＰＲＯＭメモリ要素を制御し、こ
の要素に記憶されたデータの読み取りを可能にする。データを読み取るためには
、メモリ要素のプログラム閾値電圧を測定することが必要である。メモリ要素は
、ＥＰＲＯＭセルの閾値電圧が低ければ消去されていると言われ、閾値電圧が高
ければプログラムされていると言われる。セルは、セルを構成するトランジスタ
の制御ゲートに電圧を印加することによって読み取られる。印加された電圧が閾
値よりも高い場合には、セル内を電流が流れる。セルのプログラミングマージン
は、制御ゲートに印加される最高電圧とプログラムされたセルのプログラム閾値
電圧との間の差である。セルの高い閾値電圧よりも低い制御ゲート電圧を印加す
ることによって読み取られた場合、プログラムされたＥＰＲＯＭセルは電流を通
さない。
ほとんどの使用方法において、メモリアレーの読み取りに用いられる制御ゲー
ト電圧はシステムの電源電圧である。メモリセルのプログラム閾値が電源電圧の
最大値よりも低い場合、プログラムされたセルは従来の方法を用いて検出するこ
とはできない。
デバイスを小さいサイズに縮尺することは、さらに、ＥＰＲＯＭを動作させる
ために用いられる電圧範囲を狭める効果を有する。ＥＰＲＯＭメモリセルが縮小
されると、プログラム閾値電圧は低下して有効プログラミングマージンが低下す
る。さらに、寸法の小さいＥＰＲＯＭセルは典型的により低い読取電流を要求す
る。これらのことは全て、縮尺されたＥＰＲＯＭセルを標準的な技術によって読
み取ることを困難にするものである。
読み取りマージン電圧を電源電圧よりも小さい値に低下させるには、行電圧（
つまりＥＰＲＯＭメモリ要素のゲートを制御する電圧）を低い値に調節すること
が必要である。制御ゲート電圧がプログラム閾値電圧よりも低いレベルまで下げ
られないならば、ＥＰＲＯＭメモリセルの内容を読み取ることはできない。読み
取り電圧の調節には通常、かなりの量の電流消費が必要とされ、これは特に駆動
されている電気ノードが高速動作を必要とするか、あるいは大きなキャパシタン
スを負荷されている場合に言えることである。
行電圧を調節するための典型的な解決方法は、電源電圧に比例する電流を引き
出すことによって行電圧をクランプし、ＥＰＲＯＭ要素に印加される最終的な電
圧を制限するというものである。従来のＥＰＲＯＭ読み取りアーキテクチャでは
、行ドライブ回路もまた高速であることを要求され、かなりの量の容量性負荷を
有する。このことによって、低電流消費および高速動作という制限を与えられた
場合には、最終的な電圧を調節することは非常に困難になる。
従来技術では、ＥＰＲＯＭアーキテクチャは高電圧電源を用いて、これを直接
ＥＰＲＯＭアレーのセンスアンプおよびＸ−デコーダに印加する。アレーの行へ
の変換を行うＸ−デコーダまたはアレーの列への変換を行うセンスアンプのいず
れかが駆動され、それによって両方のデバイスが高電圧になる。行と列との交差
する点にはトランジスタが存在し、このトランジスタを含むメモリセルに電流が
流れ、このメモリセルをプログラムする。
例えば、マイクロコントローラと組み合わされたＥＰＲＯＭプログラムメモリ
デバイスを縮小する場合、デバイスに印加することのできる最大電圧は、縮小前
の大きいデバイスで用いた電圧値よりも小さくなる。しかしながら、デバイスが
プログラミングのために必要とする電圧は、それに匹敵するような縮小を受けて
いない必要条件によって決定される。メモリセルのプログラミング閾値を越えて
しまう可能性があり、同様にあるいはそれ以上に重要なこととして、ＥＰＲＯＭ
セルをプログラムするために存在する比較的高い電圧レベルによってセル内のト
ランジスタが損傷する可能性がある。２つのトランジスタを直列に配置してブレ
ークダウン電圧を分配することは、この産業分野における慣例であって、これは
両方のトランジスタが同時にブレークダウンを起こす可能性が低いという理由に
よる。むしろ、２つのトランジスタ間で電圧が分割されることから、２つのトラ
ンジスタは本来受けるはずの電圧よりも低いレベルの電圧を受ける。これは、低
電圧モードにおいて共有トランジスタが非常に低速のデバイスになるという影響
を有するだけでなく、プログラミング電圧は依然として高く、トランジスタを損
傷するには十分である。
本発明の主たる目的は、これら従来技術による回路の欠点を克服して信号の高
電圧レベルシフトを可能にする一方で、「高電圧」レベルがデバイスの動作電圧
ＶDDまたはそれよりも低い値に低下した場合でも、バッファの完全なＣＭＯＳ（
非競合）動作を達成する高電圧バッファを提供することにある。発明の概要
本発明は、高電圧モードおよび低電圧モードにおいて異なる方法で効果的に動
作する高電圧レベルシフトＣＭＯＳバッファを提供する。特に、本発明のバッフ
ァー回路は、縮尺処理技術において、高速・低電力ＥＰＲＯＭアレーを実現する
際の問題を解決する助けとなる。高いプログラミング電圧にも関わらず、このバ
ッファの使用によってトランジスタの損傷が回避され、バッファは、その高電圧
モードにおいては、ゲート式ブレークダウン保護を伴う従来型の電圧分配動作を
提供し、このゲート式ブレークダウン保護においては、２つのトランジスタがそ
れらのソース―ドレインパスが直列となるように接続されて、回路に印加される
高電圧を分配するようになっている。その低電圧モードでは、バッファは競合の
ないＣＭＯＳ論理ゲート、つまりＮＭＯＳトランジスタとＰＭＯＳトランジスタ
との間にデジタル競合の存在しないＣＭＯＳ論理ゲートとして働き、非常に高速
且つ低電圧の動作を提供する。これによって、デバイスが対象となる広い電圧範
囲にわたって高速の動作を提供することが保証される。図面の簡単な説明
以下、現在考えられる最も好ましい本発明実施方法を、好ましい実施例および
方法について、添付した図面を参照しながら考えることにより、本発明のさらな
る目的、対象、特性、特徴および付随する利点がより明らかに理解されよう。
図１は、マイクロコントローラデバイスに埋め込まれたＥＰＲＯＭアレー回路
を示す回路図であり、本発明の高電圧レベルシフトＣＭＯＳバッファの利用例を
示す。
図２は、本発明の高電圧シフトＣＭＯＳバッファの好ましい実施例を示す単純
化した回路図である。好ましい実施例および方法に関する詳細な説明
図１の回路は、単に、本発明の高電圧バッファを使用することの可能なＥＰＲ
ＯＭデバイスへの適用例を示すために挙げたものである。ＥＰＲＯＭアレー１２
は、プログラムメモリとしてマイクロコントローラ１０に埋め込まれている。メ
モリアレーは従来型の行および列を有し、それらの交点におけるトランジスタの
状態（つまりデバイスのある、なし）がそのアレー位置に記憶されているビット
の値（「０」または「１」）を表す。ＥＰＲＯＭは、その動作電圧源として、マ
イクロコントローラの電圧ＶＤＤを有する。Ｘ−デコーダ１３は、ＥＰＲＯＭア
レー１２用の行ドライバー回路であって、このアレーのための制御ゲート電圧お
よび制御プログラミング電圧を発生させる。高電圧バッファ１５は、電源電圧Ｖ
ＤＤをＥＰＲＯＭメモリ要素をプログラムするのに十分な高さの電圧に変換する
ために連結されている。バッファはさらに、アレー用のセンスアンプ１７と共に
使用される。
アレー１２において用いられる電圧基準１８は、ＥＰＲＯＭメモリ要素の制御
ゲートおよびドレインの読み取り電圧を制限する。ＥＰＲＯＭ内の行プリチャー
ジ回路は、データを読み取るためにアレーの位置にアクセスするのに要する時間
を短縮し、ＤＣ電力の消費を軽減する。図１では、行プリチャージ２０は調節回
路で行われ、Ｘ−デコーダ１３に送られて制御ゲートを駆動する。センスアンプ
１７がメモリ要素内の電流を検知して、ＥＰＲＯＭ要素の閾値を決定する。
グラウンド切換回路２１はさらに、ＥＰＲＯＭアレーのアクセス時間を短縮す
る。メモリ要素の制御ゲートがハイであって、要素のドレインがセンスアンプに
接続されており、さらに要素のソースがグラウンドに接続されている時のみ、要
素内を電流が流れることになる。行電圧を設定する間、電圧が所定の適性な値に
達するまでソースはグラウンドから外されており、電圧が所定の値に達した時点
でソースが接地されてメモリ要素を読み取るために電流が流れる。
図１のＥＰＲＯＭ回路適用例において使用した本発明の高電圧バッファを、図
２の単純化した回路図に示す。このバッファ回路により、高プログラミング電圧
がより効率的に扱われる。高電圧モードでは、バッファは、従来技術に見られる
ものと同様、プログラムされた高い電圧による負担を分配するために２つのトラ
ンジスタを用いる。しかし低電圧モードでは、バッファー回路はＣＭＯＳ論理ゲ
ートを構成する。２つのトランジスタを用いた高電圧モードの電圧分配動作は、
高電圧ブレークダウンに対する保護を提供し、低電圧モードにおいて本発明は広
いＣＭＯＳ電圧範囲にわたって高速ＣＭＯＳゲート動作を提供する。
図２を参照すると、バッファー回路全体は、ＰＭＯＳ(Ｐ-channelＭＯＳ)トラ
ンジスタ３０、３１、３２および３３、ＮＭＯＳ(Ｎ-channelＭＯＳ)トランジス
タ３５および３６、並びにインバータ３８を含む。主に、バッファー回路は、「
高電圧／ＶDD」と記載された電源端子４０（Ｚ）とアナロググラウンド端子（基
準電位）との間に２つの並列な回路パスを有する。トランジスタはそれぞれ、ソ
ース、ドレインおよびゲート電極あるいはノード、並びに基板接続を有する。ト
ランジスタ３０、３１および３５のソース―ドレイン電流パスは、２つの並列な
パスのうちの一方で直列に接続されており、トランジスタ３２、３３および３６
のソース―ドレインパスは２つの並列なパスのうちのもう一方で直列に接続され
ている。ＰＭＯＳトランジスタ３０、３１、３２および３３の基板接続は電源端
子４０に連結されており、ＮＭＯＳトランジスタ３５、および３６の基板接続（
図示せず）はグラウンドに連結されている。
トランジスタ３０および３１のゲートノードはそれぞれ、もう一方の並列パス
（つまりこれら２つのトランジスタのうちの他方のトランジスタのソース―ドレ
インパスを含む直列回路）に接続されており、各直列パスの残りの２つのトラン
ジスタのゲートノードは互いに接続されている（つまり、トランジスタ３１およ
び３５のゲート、そしてトランジスタ３３および３６のゲート）。ＮＭＯＳトラ
ンジスタ３５および３６のゲート間（従って、ＰＭＯＳトランジスタ３１および
３３のゲート間）にはインバータ３８が接続されている。バッファー回路への入
力（Ｘ）は端子４３に印加され、端子４３はトランジスタ３１および３５のゲー
トに接続されて、バッファの出力（ＸO，ｎＸO）は並列なパスのそれぞれに接続
された端子４５および４７で得られる。
動作中、高電圧モードでは、端子４０（Ｚ）に印加される電圧はＶDDよりも高
い。しかしインバータ３８に印加される電圧はＶDDである。この場合、入力端子
４３に「０」が印加されると、トランジスタ３０、３１および３６が「オン」に
なって、端子４５（ＸO）には「０」が出力され、端子４７（ｎＸO）には高電圧
出力が出力される。高電圧はトランジスタ３２および３３を介して遮断され、こ
れらトランジスタ３２および３３は、インバータ３８の出力からのＶDDをトラン
ジスタ３３のゲートに印加することにより、ブレークダウン電圧を分配する。入
力端子４３に「１」が印加されると、トランジスタ３２、３３および３５が「オ
ン」になり、従って端子４５（ＸO）に高電圧出力が現れ、端子４７（ｎＸO）に
は「０」が出力される。この場合、トランジスタ３０および３１は高電圧を遮断
し、ブレークダウン電圧を比較的均等に分配する。
低電圧モードにおける動作では、端子４０（Ｚ）がＶDDあるいはそれよりも低
い値であるとき、トランジスタ３１、３３、３５および３６は完全にＣＭＯＳゲ
ートとして機能する。これは、２つの並列回路パスの逆の導電性のトランジスタ
のそれぞれの対のゲートノードが相互に接続されていること、およびこれらゲー
ト接続を相互に接続するパスにインバータ３８が存在することによるものである
。従って、本発明の回路は通常の給電レベルでは非競合ＣＭＯＳゲートとして機
能する。つまり、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間にデジタ
ル競合の存在しない真のＣＭＯＳ論理ゲートとして機能する。従って、全体の動
作において、バッファー回路は二重の役割を果たす。つまり、ＶDD以上の電圧レ
ベルではゲート式ブレークダウン保護を伴う高電圧レベルシフタとして、ＶDDま
たはそれよりも低い通常の電源レベルでは真のＣＭＯＳ論理ゲートとして、その
役割を果たす。
以上、本発明を実施する上で現在考えられる最も好ましい例について説明した
が、本発明が関与する分野の当業者には、上記説明を考慮することにより、本発
明の好ましい実施例および方法に変更および改良を加えても本発明の真の精神お
よび範囲を逸脱するものではないことは理解されよう。従って、本発明は、添付
した請求の範囲および対応する法律の規則および原則によってのみ限定されるも
のである。DETAILED DESCRIPTION OF THE INVENTION Cross Reference of High Voltage Level Shift CMOS Buffer Related Applications The present invention is a co-pending application entitled "Switching Ground Lead for EP ROM Memory Arrays" (filed on the same date and assigned to the assignee). U.S. patent application Ser. No. 08 / 723,927), "Voltage reference generator for EPROM memory arrays" (U.S. patent application Ser. No. 08 / 723,924), and "Overcharge / discharge voltage regulator for EPROM memory arrays". (U.S. patent application Ser. No. 08 / 723,926), the disclosure of which is incorporated herein by reference. BACKGROUND OF THE INVENTION The present invention relates generally to buffer circuits that are effective over a wide voltage range, and more particularly, operate as a level shifter with shared breakdown in a high voltage mode and a non-competitive type in a low voltage mode. It is intended for a high voltage level shift CMOS buffer capable of operating as a CMOS (Complementary metal-oxide-silicon) logic gate. One application of the high voltage level shifting CMOS buffer according to the present invention is in erasable and programmable read only memory (EPROM) devices. EPROM devices are manufactured using semiconductor processing technology. As processing technology advances, line widths are decreasing, and instead of completely designing and manufacturing new versions of products, new technologies are used to "shrink" or reduce existing products. It is desirable to scale. To do so, it is necessary to consider and break down the design and architecture of the product, and the method for reducing its dimensions can adversely affect operation. The task given is to scale down the EEPROM product according to the new processing technology using a suitable and cost-effective method. In performing such operations on EPROM program memories embedded in microcontrollers, for example, limitations are imposed by the scaling process, and these limitations, combined with device requirements, make this operation very difficult. Problems encountered in performing the scale process for such devices include wide voltage ranges, low program read margin, high speed, and low current. In particular, the read margin of a scaled EPROM is typically lower than the operating voltage range of the device. In a conventional use of an EPROM embedded in a microcontroller, the power supply voltage of the microcontroller is used to control an EPROM memory element to enable reading of data stored in this element. To read the data, it is necessary to measure the program threshold voltage of the memory element. A memory element is said to be erased if the threshold voltage of the EPROM cell is low, and programmed if it is high. A cell is read by applying a voltage to the control gates of the transistors that make up the cell. If the applied voltage is higher than the threshold, current flows through the cell. The programming margin of a cell is the difference between the highest voltage applied to the control gate and the programmed threshold voltage of the programmed cell. When read by applying a control gate voltage that is lower than the cell's high threshold voltage, the programmed EPROM cell will not conduct current. In most applications, the control gate voltage used to read the memory array is the system supply voltage. If the programmed threshold of the memory cell is lower than the maximum value of the power supply voltage, the programmed cell cannot be detected using conventional methods. Reducing the device to a smaller size also has the effect of narrowing the voltage range used to operate the EPROM. As EPROM memory cells shrink, the program threshold voltage decreases and the effective programming margin decreases. In addition, smaller EPROM cells typically require lower read currents. All of this makes it difficult to read scaled EPROM cells by standard techniques. To reduce the read margin voltage to a value lower than the power supply voltage, it is necessary to adjust the row voltage (ie, the voltage controlling the gate of the EPROM memory element) to a lower value. If the control gate voltage cannot be lowered below the program threshold voltage, the contents of the EPROM memory cell cannot be read. Regulating the read voltage typically requires a significant amount of current consumption, especially when the driven electrical node requires high speed operation or is loaded with a large capacitance. is there. A typical solution for adjusting the row voltage is to clamp the row voltage by drawing a current proportional to the power supply voltage, and limit the final voltage applied to the EPROM element. In conventional EPROM read architectures, the row drive circuits are also required to be fast and have a significant amount of capacitive loading. This makes it very difficult to adjust the final voltage given the limitations of low current consumption and high speed operation. In the prior art, the EPROM architecture uses a high voltage power supply which is applied directly to the EPROM array sense amplifiers and X-decoders. Either an X-decoder that converts to a row of the array or a sense amplifier that converts to a column of the array is driven, thereby driving both devices to a high voltage. At the intersection of a row and a column, a transistor is present, and a current flows through a memory cell including the transistor to program the memory cell. For example, when downscaling an EPROM program memory device combined with a microcontroller, the maximum voltage that can be applied to the device will be lower than the voltage value used in the large device before downscaling. However, the voltage required by the device for programming is determined by comparable, non-reduced requirements. The programming threshold of the memory cell can be exceeded, and equally or more importantly, the relatively high voltage levels present to program the EPROM cell can damage the transistors in the cell. is there. It is common practice in the industry to place two transistors in series to distribute the breakdown voltage because both transistors are unlikely to break down at the same time. Rather, because the voltage is divided between the two transistors, the two transistors receive a lower level of voltage than they should. This not only has the effect of making the shared transistor a very slow device in the low voltage mode, but also the programming voltage is still high and sufficient to damage the transistor. It is a primary object of the present invention to overcome the disadvantages of these prior art circuits and to enable high voltage level shifting of signals while maintaining the "high voltage" level at the device operating voltage V DD or lower. The object is to provide a high voltage buffer that achieves full CMOS (non-competitive) operation of the buffer even when degraded. SUMMARY OF THE INVENTION The present invention provides a high voltage level shifting CMOS buffer that operates effectively in different ways in a high voltage mode and a low voltage mode. In particular, the buffer circuit of the present invention helps to solve problems in implementing high speed, low power EPROM arrays in scaling technology. Despite the high programming voltage, the use of this buffer avoids transistor damage, and in its high voltage mode, the buffer provides conventional voltage distribution operation with gated breakdown protection, In breakdown protection, two transistors are connected with their source-drain paths in series to distribute the high voltage applied to the circuit. In its low voltage mode, the buffer acts as a contention-free CMOS logic gate, that is, a CMOS logic gate with no digital contention between NMOS and PMOS transistors, providing very high speed and low voltage operation. This ensures that the device provides fast operation over a wide voltage range of interest. BRIEF DESCRIPTION OF THE DRAWINGS Further objects, objects, features, characteristics and features of the present invention will now be considered by considering the most preferred presently practicable method of the present invention for the preferred embodiments and methods with reference to the accompanying drawings. The advantages will be more clearly understood. FIG. 1 is a circuit diagram showing an EPROM array circuit embedded in a microcontroller device, showing an application example of a high voltage level shift CMOS buffer of the present invention. FIG. 2 is a simplified circuit diagram illustrating a preferred embodiment of the high voltage shift CMOS buffer of the present invention. Detailed Description of Preferred Embodiments and Methods The circuit of FIG. 1 is provided merely to illustrate an application to an EPROM device that can use the high voltage buffer of the present invention. The EPROM array 12 is embedded in the microcontroller 10 as a program memory. A memory array has conventional rows and columns, and the state of the transistors at their intersection (ie, with or without devices) determines the value of the bit ("0" or "1") stored at that array location. Represent. The EPROM has the voltage VDD of the microcontroller as its operating voltage source. The X-decoder 13 is a row driver circuit for the EPROM array 12 and generates a control gate voltage and a control programming voltage for the array. High voltage buffer 15 is coupled to convert power supply voltage VDD to a voltage high enough to program the EPROM memory element. The buffer is further used with a sense amplifier 17 for the array. The voltage reference 18 used in the array 12 limits the control gate and drain read voltages of the EPROM memory elements. The row precharge circuit in the EPROM reduces the time required to access array locations to read data and reduces DC power consumption. In FIG. 1, the row precharge 20 is performed by an adjustment circuit and sent to the X-decoder 13 to drive the control gate. The sense amplifier 17 detects the current in the memory element and determines the threshold of the EPROM element. The ground switching circuit 21 further reduces the access time of the EPROM array. Current will flow through the element only when the control gate of the memory element is high, the drain of the element is connected to the sense amplifier, and the source of the element is connected to ground. While setting the row voltage, the source is disconnected from ground until the voltage reaches a predetermined appropriate value, at which point the source is grounded and current flows to read the memory element . The high voltage buffer of the present invention used in the EPROM circuit application example of FIG. 1 is shown in the simplified circuit diagram of FIG. With this buffer circuit, high programming voltages are handled more efficiently. In the high voltage mode, the buffer uses two transistors to share the burden of the programmed high voltage, as found in the prior art. However, in the low voltage mode, the buffer circuit forms a CMOS logic gate. The high voltage mode voltage distribution operation using two transistors provides protection against high voltage breakdown, while in the low voltage mode the present invention provides fast CMOS gate operation over a wide CMOS voltage range. Referring to FIG. 2, the entire buffer circuit includes PMOS (P-channel MOS) transistors 30, 31, 32 and 33, NMOS (N-channel MOS) transistors 35 and 36, and an inverter 38. Primarily, the buffer circuit has two parallel circuit paths between the power supply terminal 40 (Z) labeled “High voltage / V DD ” and the analog ground terminal (reference potential). The transistors each have source, drain and gate electrodes or nodes, and substrate connections. The source-drain current paths of transistors 30, 31, and 35 are connected in series in one of two parallel paths, and the source-drain paths of transistors 32, 33, and 36 are connected in two of the parallel paths. Are connected in series. The substrate connections of PMOS transistors 30, 31, 32 and 33 are connected to power supply terminal 40, and the substrate connections (not shown) of NMOS transistors 35 and 36 are connected to ground. The gate nodes of transistors 30 and 31 are each connected to the other parallel path (ie, a series circuit including the source-drain path of the other of the two transistors), and the remaining two paths of each series path are connected. The gate nodes of the two transistors are connected to each other (ie, the gates of transistors 31 and 35 and the gates of transistors 33 and 36). An inverter 38 is connected between the gates of the NMOS transistors 35 and 36 (accordingly, between the gates of the PMOS transistors 31 and 33). The input (X) to the buffer circuit is applied to terminal 43, which is connected to the gates of transistors 31 and 35, and the output of the buffer (X O , nX O ) is the terminal connected to each of the parallel paths. 45 and 47. In operation, in high voltage mode, the voltage applied to terminal 40 (Z) is higher than V DD . However, the voltage applied to inverter 38 is V DD . In this case, when “0” is applied to the input terminal 43, the transistors 30, 31, and 36 are turned “on”, “0” is output to the terminal 45 (X O ), and the terminal 47 (nX O ) Outputs a high voltage output. The high voltage is cut off via transistors 32 and 33, which distribute the breakdown voltage by applying V DD from the output of inverter 38 to the gate of transistor 33. When "1" is applied to the input terminal 43, the transistors 32, 33 and 35 is turned "on", therefore the terminal 45 (X O) high voltage output appears in "0 to the terminal 47 (nX O) Is output. In this case, transistors 30 and 31 cut off the high voltage and distribute the breakdown voltage relatively evenly. In operation in the low voltage mode, when the terminal 40 (Z) is at V DD or lower, the transistors 31, 33, 35 and 36 function completely as CMOS gates. This is due to the fact that the gate nodes of each pair of oppositely conducting transistors of the two parallel circuit paths are interconnected and that an inverter 38 is present in the path interconnecting these gate connections. It is. Thus, the circuit of the present invention functions as a non-competitive CMOS gate at normal power levels. That is, it functions as a true CMOS logic gate in which there is no digital competition between the PMOS transistor and the NMOS transistor. Therefore, in the whole operation, the buffer circuit plays a double role. That is, it acts as a high voltage level shifter with gated breakdown protection at voltage levels above V DD and as a true CMOS logic gate at V DD or lower normal power levels. While the most preferred examples presently contemplated for practicing the invention have been described above, those skilled in the art to which the invention pertains will appreciate that the above description may be taken into consideration to modify the preferred embodiments and methods of the invention. It will be understood that additions and improvements do not depart from the true spirit and scope of the invention. Accordingly, the invention is limited only by the appended claims and the corresponding rules and principles of law.