JPH1145595A

JPH1145595A - 多値セル用誤り訂正回路

Info

Publication number: JPH1145595A
Application number: JP9198338A
Authority: JP
Inventors: Hiroyuki Matsubara; 宏行松原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-24
Filing date: 1997-07-24
Publication date: 1999-02-16

Abstract

(57)【要約】【課題】従来の多値セル用誤り訂正回路では、４元符
号による多値セルの誤り訂正は、１つのメモリセルから
取り出せる２ビットの誤りについてのみしか、２ビット
誤りを訂正できない。【解決手段】複数のメモリセル１から並列に読み出さ
れた４値情報信号又はパリティ信号は、複数のＡＤ変換
器２により各々２ビットのデータとパリティビットに変
換される。これらの各２ビットのデータとパリティビッ
トのうち、一方のビットは、シンドローム計算回路３０
に供給され、他方のビットはシンドローム計算回路３１
に供給されてシンドロームが計算される。シンドローム
デコーダ回路４０、４１は、シンドローム計算回路３
０、３１から入力されたシンドロームに基づいてデコー
ダ値を出力する。訂正回路５０、５１はデコーダ値と、
ＡＤ変換器２から入力されたデータを排他的論理和演算
して誤り訂正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多値セル用誤り訂正
回路に係り、特に多値セルを用いた半導体メモリの多値
セル用誤り訂正回路に関する。

【０００２】

【従来の技術】従来、１メモリセルに多値情報を記憶す
る半導体集積回路において、誤り訂正を行う場合は、ｑ
値の情報記憶するメモリセルを用いるときは、誤り訂正
としてｑ元符号を用いる回路が知られている（特開昭６
０−１６３３００号公報：発明の名称「誤り訂正機能付
半導体メモリ」）。この従来回路では、多値の情報を記
憶するメモリセルが不良の場合は、そのセルから取り出
せる複数のビットが誤りである場合があるので、１ビッ
ト誤り訂正符号をそのまま使うことはできない。そのた
め、上記の公報記載の回路によりｑ元符号を用いること
が有効である。

【０００３】ｑ元符号を用いて多値セルの誤り訂正を行
う方法を簡単に説明する。一例として、１メモリセルに
４値（２ビット）の情報を記憶させ、誤り訂正符号とし
て４元符号を用いた６ビット出力の半導体メモリを考え
る。このとき、パリティビットは４ビットとする。

【０００４】図６は上記の半導体メモリの一例の構成図
を示す。この半導体メモリは、メモリセル１と、ＡＤ変
換器２と、シンドローム計算回路３と、シンドロームデ
コーダ回路４と、訂正回路５と、パリティセル６とから
なる。ＡＤ変換器２の出力信号ａ２０とａ２１、ａ３０
とａ３１、ａ４０とａ４１は、それぞれ１メモリセル１
から取り出せる２ビット情報の組であり、ＡＤ変換器２
の出力信号ａ００とａ０１、ａ１０とａ１１は、１つの
パリティセル（冗長セル）６から取り出せる２ビット情
報の組である。

【０００５】この回路構成に４元符号として４元ハミン
グ符号を適用すると、２ビット情報の組ａ２０とａ２１
をａ２、ａ３０とａ３１をａ３、ａ４０とａ４１をａ
４、ａ００とａ０１をａ０、ａ１０とａ１１をａ１とい
うように、（ａ０，ａ１，ａ２，ａ３，ａ４）の１ビッ
ト訂正符号と置き換えることができる。つまり、ａ０、
ａ１、ａ２、ａ３、ａ４のいずれか１ビットの誤りを訂
正することが可能である。例えば、ａ４のビットのみ誤
りであるならば、誤り訂正できるので、結局、ａ４０と
ａ４１の２ビットを誤り訂正できることになり、多値セ
ルの２ビット誤りを訂正できることになる。

【０００６】次に、この半導体メモリの動作について説
明する。１メモリセル１からそれぞれ出力された信号は
ＡＤ変換器２に供給されてディジタル信号に変換され、
１つのメモリセル１当たり２ビットの情報（例えば、ａ
２０とａ２１）として出力され、シンドローム計算回路
３に供給される。シンドローム計算回路３はシンドロー
ムを計算してシンドロームデコーダ回路４に供給する。
シンドロームデコーダ回路４は入力されたシンドローム
をデコードして、デコード出力ａ２０’〜ａ４１’のう
ち、誤ったビットに対応する出力を”１”とする。

【０００７】シンドローム計算回路３とシンドロームデ
コーダ回路４は、図７の回路図に示すように、論理回路
で構成されており、シンドローム計算回路３は２入力排
他的論理和（ＸＯＲ）回路のみで構成され、シンドロー
ムデコーダ回路４はＸＯＲ回路と２入力ＮＯＲ回路と２
入力ＡＮＤ回路とから構成されている。上記のデコード
出力ａ２０’〜ａ４１’は、図６の訂正回路５にＡＤ変
換器２の出力ａ２０〜ａ４１と共に供給される。

【０００８】訂正回路５は図８に示す如くデータａｋｍ
及びデコード出力ａｋｍ’（ただし、ｋ＝２〜４、ｍ＝
０，１）が供給されて排他的論理和演算する２入力ＸＯ
Ｒ回路により構成されており、ａ２０’〜ａ４１’で”
１”のビットがあれば、データａ２０〜ａ４１のうち対
応するビットのデータを反転して出力する。例えば、
（ａ２０，ａ２１，ａ３０，ａ３１，ａ４０，ａ４１）
＝（１，０，１，１，０，１）の場合について説明す
る。この場合、パリティビットａ００，ａ０１，ａ１
０，ａ１１は、図９に示す回路によりデータａ２０〜ａ
４１から生成されてメモリセル６に書き込まれている。
従って、（ａ００，ａ０１，ａ１０，ａ１１）＝（０，
０，１，０）である。

【０００９】（ａ００，ａ０１，ａ１０，ａ１１，ａ２
０，ａ２１，ａ３０，ａ３１，ａ４０，ａ４１）のデー
タに誤りが無い場合、シンドロームデコーダ回路４の出
力ａ００’〜ａ４１’はすべて”０”であり、訂正回路
５の出力（Ｄ２０，Ｄ２１，Ｄ３０，Ｄ３１，Ｄ４０，
Ｄ４１）は、入力（ａ２０，ａ２１，ａ３０，ａ３１，
ａ４０，ａ４１）と同じ（１，０，１，１，０，１）で
ある。

【００１０】ここで、メモリセル１の一つが不良で、ａ
２０とａ２１に２ビットに誤りが生じて、（ａ２０，ａ
２１，ａ３０，ａ３１，ａ４０，ａ４１）＝（０，１，
１，１，０，１）となった場合は、シンドロームデコー
ダ回路４の出力は（ａ００’，ａ０１’，ａ１０’，ａ
１１’，ａ２０’，ａ２１’，ａ３０’，ａ３１’，ａ
４０’，ａ４１’）＝（０，０，０，０，１，１，０，
０，０，０）となり、訂正回路５によりａ２０とａ２１
は訂正されて、訂正回路５の出力（Ｄ２０，Ｄ２１，Ｄ
３０，Ｄ３１，Ｄ４０，Ｄ４１）は、（１，０，１，
１，０，１）となる。

【００１１】

【発明が解決しようとする課題】しかるに、上記の従来
の多値セル用誤り訂正回路において、例えば、メモリセ
ル１のうちの２つが不良で、ａ２０とａ３１の１ビット
ずつ、２ビットに誤りが生じて（ａ２０，ａ２１，ａ３
０，ａ３１，ａ４０，ａ４１）＝（０，０，１，０，
０，１）となった場合は、シンドロームデコーダ回路４
の出力は、（ａ００’，ａ０１’，ａ１０’，ａ１
１’，ａ２０’，ａ２１’，ａ３０’，ａ３１’，ａ４
０’，ａ４１’）＝（０，０，０，０，０，０，０，
０，１，１）となり、訂正回路５によりａ４０とａ４１
が誤って訂正されて、訂正回路５の出力（Ｄ２０，Ｄ２
１，Ｄ３０，Ｄ３１，Ｄ４０，Ｄ４１）は、（１，０，
１，１，１，０）となってしまう。つまり、従来の多値
セル用誤り訂正回路では、４元符号による多値セルの誤
り訂正は、１つのメモリセルから取り出せる２ビットの
誤りについてのみしか、２ビット誤りを訂正できない。

【００１２】本発明は上記の点に鑑みなされたもので、
ｑ元符号を用いた多値セルの誤り訂正と比較して、更に
多くの誤りパターンを訂正できる多値セル用誤り訂正回
路を提供することを目的とする。

【００１３】また、本発明の他の目的は、チップ面積の
増大を抑えて多値メモリセルの誤り訂正ができる多値セ
ル用誤り訂正回路を提供することにある。

【００１４】

【課題を解決するための手段】本発明は上記の目的を達
成するため、各々多値情報を記憶する複数の多値メモリ
セルと、多値情報のパリティビットを記憶する一又は二
以上のメモリセルと、多値メモリセルからの多値情報及
びメモリセルからのパリティビットをそれぞれ複数ビッ
トのディジタル信号に変換するＡＤ変換手段と、ＡＤ変
換手段からのディジタル信号の対応する各ビット同士か
らシンドロームを計算し、そのシンドロームのデコーダ
値を出力する、ディジタル信号のビット数分設けられた
誤り訂正部と、誤り訂正部から出力された多値メモリセ
ルの数と同じビット数のデコーダ値に基づき、複数の多
値メモリセルからの多値情報を誤り訂正して出力する訂
正回路とを有する構成としたものである。

【００１５】本発明では、ＡＤ変換手段を通して出力さ
れる複数の多値メモリセルの複数ビットの多値情報を、
各ビット毎にシンドロームを計算してそのデコーダ値を
出力するようにしているため、同じメモリセルの多値情
報が複数誤った場合だけでなく、互いに異なる２以上の
メモリセルからの多値情報が１ビットずつ誤った場合も
正しいデコーダ値を得ることができる。

【００１６】また、本発明におけるパリティビットを記
憶するメモリセルは、多値情報を記憶する多値メモリセ
ルと同様の多値メモリセルで構成されていることを特徴
とする。この発明では、多値情報記憶用のメモリセルだ
けでなく、パリティビット記憶用のメモリセルも同じ多
値メモリセルで構成できる。

【００１７】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる多値セル用
誤り訂正回路の第１の実施の形態のブロック図を示す。
同図中、図６と同一構成部分には同一符号を付してあ
る。図１に示す第１の実施の形態は、４値の多値メモリ
セル１と、ＡＤ変換器２と、シンドローム計算回路３０
及び３１と、シンドロームデコーダ回路４０及び４１
と、訂正回路５とから構成されている。訂正回路５は３
つの訂正回路５０と３つの訂正回路５１とからなる。ま
た、パリティビットはａ００、ａ０１、ａ１０及びａ１
１である。

【００１８】図６に示した従来の誤り訂正回路が１つの
メモリセルから取り出せる２ビット（例えば、ａ２０と
ａ２１）を４元符号でひとまとめにして誤り訂正（ＥＣ
Ｃ）回路を構成しているのに対し、図１の本実施の形態
では、メモリセル１から取り出せる出力（ａ００，ａ０
１，ａ１０，ａ１１，ａ２０，ａ２１，ａ３０，ａ３
１，ａ４０，ａ４１）に対して、パリティビット（ａ０
０、ａ０１、ａ１０，ａ１１）で１ビット誤り訂正の誤
り訂正回路を構成している。また、本実施の形態では、
シンドローム計算回路とシンドロームデコーダ回路が、
２回路ずつ設けられており、別々の１ビット誤り訂正回
路を構成している点に特徴がある。

【００１９】次に、本実施の形態の動作について説明す
る。複数のメモリセル１から並列に読み出された４値情
報信号又はパリティ信号は、複数のメモリセル１に対応
して設けられた複数のＡＤ変換器２により並行してアナ
ログ−ディジタル変換されて、各々２ビットのデータ
（ａ２０，ａ２１）、（ａ３０，ａ３１）及び（ａ４
０，ａ４１）とパリティビット（ａ００，ａ０１）と
（ａ１０，ａ１１）に変換される。これらの各２ビット
のデータとパリティビットのうち、一方のビット（ａ０
０，ａ１０，ａ２０，ａ３０，ａ４０）は、シンドロー
ム計算回路３０に供給され、他方のビット（ａ０１，ａ
１１，ａ２１，ａ３１，ａ４１）はシンドローム計算回
路３１に供給される。

【００２０】シンドローム計算回路３０は、入力された
ビット（ａ００，ａ１０，ａ２０，ａ３０，ａ４０）の
値に基づいてシンドロームを計算してシンドロームデコ
ーダ回路４０に入力する。シンドロームデコーダ回路４
０は、入力されたシンドロームに基づいて、シンドロー
ム計算回路３０の入力データ（ａ２０，ａ３０，ａ４
０）中の誤りビットに対応するビットを”１”とするデ
コード処理を行い、データ（ａ２０’，ａ３０’，ａ４
０’）を出力する。

【００２１】訂正回路５０はシンドロームデコーダ回路
４０から入力されたデータ（ａ２０’，ａ３０’，ａ４
０’）と、ＡＤ変換器２から入力されたデータ（ａ２
０，ａ３０，ａ４０）を排他的論理和演算して誤り訂正
したデータ（Ｄ２０，Ｄ３０，Ｄ４０）を出力する。

【００２２】同様に、シンドローム計算回路３１は、入
力されたビット（ａ０１，ａ１１，ａ２１，ａ３１，ａ
４１）の値に基づいてシンドロームを計算してシンドロ
ームデコーダ回路４１に入力する。シンドロームデコー
ダ回路４１は、入力されたシンドロームに基づいて、シ
ンドローム計算回路３１の入力データ（ａ２１，ａ３
１，ａ４１）中の誤りビットに対応するビットを”１”
とするデコード処理を行い、データ（ａ２１’，ａ３
１’，ａ４１’）を出力する。

【００２３】訂正回路５１はシンドロームデコーダ回路
４１から入力されたデータ（ａ２１’，ａ３１’，ａ４
１’）と、ＡＤ変換器２から入力されたデータ（ａ２
１，ａ３１，ａ４１）を排他的論理和演算して誤り訂正
したデータ（Ｄ２１，Ｄ３１，Ｄ４１）を出力する。

【００２４】図２はシンドローム計算回路３０（３１）
とシンドロームデコーダ回路４０（４１）の一実施の形
態の回路図を示す。同図に示すように、シンドローム計
算回路３０（３１）は、２入力ＸＯＲ回路５１〜５４と
インバータ５５及び５６とから構成されている。シンド
ロームデコーダ回路４０（４１）は、２入力ＮＡＮＤ回
路６１〜６３と、インバータ６４〜６６とから構成され
ている。

【００２５】シンドローム計算回路３０（３１）では、
データａ２０（ａ２１）とａ４０（ａ４１）を２入力Ｘ
ＯＲ回路５１で排他的論理和演算した値を、２入力ＸＯ
Ｒ回路５３に供給してデータａ００（ａ０１）と排他的
論理和演算する。また、データａ２０（ａ２１）とａ３
０（ａ３１）を２入力ＸＯＲ回路５２で排他的論理和演
算した値を、２入力ＸＯＲ回路５４に供給してデータａ
１０（ａ１１）と排他的論理和演算する。

【００２６】これらのＸＯＲ回路５３、５４の出力デー
タは、ＮＡＮＤ回路６１に供給されて否定論理積演算さ
れ、更にインバータ６４で論理反転されてデータａ２
０’（ａ２１’）として出力される。また、ＸＯＲ回路
５３の出力データをインバータ５５で論理反転したデー
タと、ＸＯＲ回路５４の出力データは、ＮＡＮＤ回路６
２に供給されて否定論理積演算され、更にインバータ６
５で論理反転されてデータａ３０’（ａ３１’）として
出力される。また、ＸＯＲ回路５３の出力データと、Ｘ
ＯＲ回路５４の出力データをインバータ５６で論理反転
した出力データは、ＮＡＮＤ回路６３に供給されて否定
論理積演算され、更にインバータ６６で論理反転されて
データａ４０’（ａ４１’）として出力される。

【００２７】図１の訂正回路５０及び５１は例えば図３
に示す如く、データａｋｍ及びデコード出力ａｋｍ’
（ただし、ｋ＝２〜４、ｍ＝０，１）が供給されて排他
的論理和演算する２入力ＸＯＲ回路により構成されてい
る。すなわち、訂正回路５は従来と同一の回路構成であ
る。

【００２８】次に、本実施の形態の動作を、（ａ２０，
ａ２１，ａ３０，ａ３１，ａ４０，ａ４１）＝（１，
０，１，１，０，１）を例にとって説明する。この場
合、パリティビットは、図４に示すように、データａ２
０（ａ２１）及びａ４０（ａ４１）を排他的論理和演算
する２入力ＸＯＲ回路７１によりパリティビットａ００
（ａ０１）を算出し、データａ３０（ａ３１）及びａ２
０（ａ２１）を排他的論理和演算する２入力ＸＯＲ回路
７２によりパリティビットａ１０（ａ１１）を算出する
回路により、セルに書き込まれている。従って、この場
合、（ａ００，ａ０１，ａ１０，ａ１１）＝（０，０，
１，０）である。

【００２９】ＡＤ変換器２の出力データ（ａ００，ａ０
１，ａ１０，ａ１１，ａ２０，ａ２１，ａ３０，ａ３
１，ａ４０，ａ４１）に誤りが無い場合は、シンドロー
ムデコーダ回路４０及び４１の出力データａ２０’〜ａ
４１’はすべて”０”であり、よって、図３の構成の訂
正回路５の出力データ（Ｄ２０，Ｄ２１，Ｄ３０，Ｄ３
１，Ｄ４０，Ｄ４１）は、訂正回路５の一方の入力デー
タ（ａ２０，ａ２１，ａ３０，ａ３１，ａ４０，ａ４
１）と同じ（１，０，１，１，０，１）である。

【００３０】ここで、メモリセルの一つが不良で、ａ２
０とａ２１の２ビットに誤りが生じて（ａ２０，ａ２
１，ａ３０，ａ３１，ａ４０，ａ４１）＝（０，１，
１，１，０，１）となったものとする。この場合、（ａ
００，ａ１０，ａ２０，ａ３０，ａ４０）＝（０，１，
０，１，０）であり、シンドローム計算回路３０とシン
ドロームデコーダ回路４０からなる誤り訂正回路部は、
ａ２０の１ビット誤りを検出し、デコーダ出力ａ２０’
のみを”１”とする。このため、訂正回路５０によりａ
２０の１ビット誤りが訂正され、訂正回路５０からは
（Ｄ２０，Ｄ３０，Ｄ４０）＝（１，１，０）と正しい
データが出力される。

【００３１】一方、（ａ０１，ａ１１，ａ２１，ａ３
１，ａ４１）＝（０，０，１，１，１）であり、シンド
ローム計算回路３１とシンドロームデコーダ回路４１か
らなる誤り訂正回路部は、ａ２１の１ビット誤りを検出
し、デコーダ出力ａ２１’のみを”１”とする。このた
め、訂正回路５１によりａ２１の１ビット誤りが訂正さ
れ、訂正回路５１からは（Ｄ２１，Ｄ３１，Ｄ４１）＝
（０，１，１）と正しいデータが出力される。

【００３２】次に、別の例として、メモリセル１のうち
の２つが不良で、ａ２０とａ３１の１ビットずつ、２ビ
ットに誤りが生じて、（ａ２０，ａ２１，ａ３０，ａ３
１，ａ４０，ａ４１）＝（０，０，１，０，０，１）と
なったものとする。この場合、（ａ００，ａ１０，ａ２
０，ａ３０，ａ４０）＝（０，１，０，１，０）であ
り、シンドローム計算回路３０とシンドロームデコーダ
回路４０からなる誤り訂正回路部は、ａ２０の１ビット
誤りを検出し、デコーダ出力ａ２０’のみを”１”とす
る。このため、訂正回路５０によりａ２０の１ビット誤
りが訂正され、訂正回路５０からは（Ｄ２０，Ｄ３０，
Ｄ４０）＝（１，１，０）と正しいデータが出力され
る。

【００３３】一方、（ａ０１，ａ１１，ａ２１，ａ３
１，ａ４１）＝（０，０，０，０，１）であり、シンド
ローム計算回路３１とシンドロームデコーダ回路４１か
らなる誤り訂正回路部は、ａ３１の１ビット誤りを検出
し、デコーダ出力ａ３１’のみを”１”とする。このた
め、訂正回路５１によりａ３１の１ビット誤りが訂正さ
れ、訂正回路５１からは（Ｄ２１，Ｄ３１，Ｄ４１）＝
（０，１，１）と正しいデータが出力される。

【００３４】このａ２０とａ３１の１ビットずつ、２ビ
ットに誤りが生じた場合は、従来回路では誤り訂正でき
ないが、この実施の形態では誤り訂正ができることがわ
かる。従来回路の４元符号による４値の多値セルの誤り
訂正は、１つのメモリセルから取り出せる２ビットの誤
りについてのみ、２ビット誤りを訂正できるが、この実
施の形態では、２つのメモリセルから取り出せる４ビッ
トのうちの２ビットが誤った場合でも、複数の誤り訂正
回路部のすべてが１ビット誤り訂正可能な誤りの場合
は、誤り訂正ができる。

【００３５】また、誤り訂正回路を構成するには、パリ
ティビット（検査ビット）が必要であるが、この実施の
形態では、そのパリティビットを記憶するためのセル
を、多値セルで構成しているため、チップ面積の増大を
抑えることができる。

【００３６】次に、本発明の第２の実施の形態について
説明する。図５は本発明の第２の実施の形態のブロック
図を示す。同図中、図１と同一構成部分には同一符号を
付してある。図５に示す第２の実施の形態の誤り訂正回
路は、複数の８値の多値メモリセル７と、複数のＡＤ変
換器８と、３つのシンドローム計算回路３０、３１及び
３２と、３つのシンドロームデコーダ回路４０、４１及
び４２と、３つの訂正回路５０と、３つの訂正回路５１
と、３つの訂正回路５２とから構成されている。各３つ
の訂正回路５０〜５２は訂正回路５を構成している。

【００３７】パリティビットは、ａ００，ａ０１，ａ０
２，ａ１０，ａ１１，ａ１２の６ビットである。第１の
実施の形態と同様に、シンドローム計算回路３０〜３２
とシンドロームデコーダ回路４０〜４２は図２に示した
回路を用いることができ、訂正回路５０〜５２もそれぞ
れ図３に示した構成の回路を用いることができる。

【００３８】次に、本実施の形態の動作について説明す
る。各メモリセル７から出力された８値情報信号又はパ
リティビットは、ＡＤ変換器８に供給されて各々３ビッ
トのディジタル信号（データ）（ａ２０，ａ２１，ａ２
２）、（ａ３０，ａ３１，ａ３２）、（ａ４０，ａ４
１，ａ４２）、（ａ００，ａ０１，ａ０２）及び（ａ１
０，ａ１１，ａ１２）に変換される。

【００３９】これらのデータ（パリティビット含む）の
うち、データ（ａ００，ａ１０，ａ２０，ａ３０，ａ４
０）は、シンドローム計算回路３０に供給され、データ
（ａ０１，ａ１１，ａ２１，ａ３１，ａ４１）はシンド
ローム計算回路３１に供給され、データ（ａ０２，ａ１
２，ａ２２，ａ３２，ａ４２）はシンドローム計算回路
３２に供給される。

【００４０】シンドローム計算回路３２は、入力された
データ（ａ０２，ａ１２，ａ２２，ａ３２，ａ４２）に
基づいてシンドロームを計算してシンドロームデコーダ
回路４２に入力する。シンドロームデコーダ回路４２
は、入力されたシンドロームに基づいて、シンドローム
計算回路３２の入力データ（ａ２２，ａ３２，ａ４２）
中の誤りビットに対応するビットを”１”とするデコー
ド処理を行い、データ（ａ２２’，ａ３２’，ａ４
２’）を出力する。

【００４１】訂正回路５０はシンドロームデコーダ回路
４０から入力されたデータ（ａ２０’，ａ３０’，ａ４
０’）と、ＡＤ変換器８から入力されたデータ（ａ２
０，ａ３０，ａ４０）を排他的論理和演算して誤り訂正
したデータ（Ｄ２０，Ｄ３０，Ｄ４０）を出力する。同
様に、訂正回路５１はシンドロームデコーダ回路４１か
ら入力されたデータ（ａ２１’，ａ３１’，ａ４１’）
と、ＡＤ変換器８から入力されたデータ（ａ２１，ａ３
１，ａ４１）を排他的論理和演算して誤り訂正したデー
タ（Ｄ２１，Ｄ３１，Ｄ４１）を出力する。更に、訂正
回路５３はシンドロームデコーダ回路４２から入力され
たデータ（ａ２２’，ａ３２’，ａ４２’）と、ＡＤ変
換器８から入力されたデータ（ａ２２，ａ３２，ａ４
２）を排他的論理和演算して誤り訂正したデータ（Ｄ２
２，Ｄ３２，Ｄ４２）を出力する。

【００４２】この８値の多値セル用誤り訂正回路では、
データ（ａ００，ａ１０，ａ２０，ａ３０，ａ４０）の
１ビット誤り訂正は、シンドローム計算回路３０及びシ
ンドロームデコーダ回路４０よりなる第１のＥＣＣ回路
部により行われ、データ（ａ０１，ａ１１，ａ２１，ａ
３１，ａ４１）の１ビット誤り訂正は、シンドローム計
算回路３１及びシンドロームデコーダ回路４１よりなる
第２のＥＣＣ回路部により行われ、データ（ａ０２，ａ
１２，ａ２２，ａ３２，ａ４２）の１ビット誤り訂正
は、シンドローム計算回路３２及びシンドロームデコー
ダ回路４２よりなる第３のＥＣＣ回路部により行われ
る。これら第１乃至第３のＥＣＣ回路部の誤り訂正動作
は互いに独立して行われる。

【００４３】従って、１つのメモリセル７から取り出せ
る３ビットのデータ（例えばａ２０とａ２１とａ２２）
が不良であったとしても、他のデータが正常であるなら
ば、誤り訂正ができる。また、３つのメモリセルから取
り出せるデータ９ビットのうち、３ビットが誤ったとし
ても、３つのＥＣＣ回路部のすべてが１ビット誤り訂正
可能の場合は、誤り訂正が可能である。

【００４４】なお、本発明は以上の実施の形態に限定さ
れるものではなく、４値、８値以外の多値メモリセルに
も適用可能であることは勿論である。

【００４５】

【発明の効果】以上説明したように、本発明によれば、
ＡＤ変換手段を通して出力される複数の多値メモリセル
の複数ビットの多値情報を、各ビット毎にシンドローム
を計算してそのデコーダ値を出力することにより、同じ
メモリセルの多値情報が複数誤った場合だけでなく、互
いに異なる２以上のメモリセルからの多値情報が１ビッ
トずつ誤った場合も正しいデコーダ値を得ることができ
るため、従来できなかった互いに異なる２以上のメモリ
セルからの多値情報が１ビットずつ誤った場合の誤り訂
正もでき、よって、従来に比べて誤り訂正能力を向上す
ることができる。

【００４６】また、本発明によれば、多値情報記憶用の
メモリセルだけでなく、パリティビット記憶用のメモリ
セルも同じ多値メモリセルで構成するようにしたため、
チップ面積の増大を抑えることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のブロック図であ
る。

【図２】図１中のシンドローム計算回路及びシンドロー
ムデコーダ回路の一実施の形態の回路図である。

【図３】図１中の誤り訂正回路の一例の回路図である。

【図４】パリティビット計算回路の一例の回路図であ
る。

【図５】本発明の第２の実施の形態のブロック図であ
る。

【図６】従来の一例のブロック図である。

【図７】図６中のシンドローム計算回路及びシンドロー
ムデコーダ回路の一例の回路図である。

【図８】図６中の誤り訂正回路の一例の回路図である。

【図９】従来のパリティビット計算回路の一例の回路図
である。

【符号の説明】

１４値の多値メモリセル２、８ＡＤ変換器５、５０〜５２訂正回路７８値の多値メモリセル３０、３１、３２シンドローム計算回路４０、４１、４２シンドロームデコーダ回路

Claims

【特許請求の範囲】

【請求項１】各々多値情報を記憶する複数の多値メモ
リセルと、前記多値情報のパリティビットを記憶する一又は二以上
のメモリセルと、前記多値メモリセルからの多値情報及び前記メモリセル
からのパリティビットをそれぞれ複数ビットのディジタ
ル信号に変換するＡＤ変換手段と、前記ＡＤ変換手段からの前記ディジタル信号の対応する
各ビット同士からシンドロームを計算し、そのシンドロ
ームのデコーダ値を出力する、前記ディジタル信号のビ
ット数分設けられた誤り訂正部と、前記誤り訂正部から出力された前記多値メモリセルの数
と同じビット数のデコーダ値に基づき、前記複数の多値
メモリセルからの多値情報を誤り訂正して出力する訂正
回路とを有することを特徴とする多値セル用誤り訂正回
路。
【請求項２】前記パリティビットを記憶するメモリセ
ルは、前記多値情報を記憶する多値メモリセルと同様の
多値メモリセルで構成されていることを特徴とする請求
項１記載の多値セル用誤り訂正回路。
【請求項３】前記誤り訂正部は、前記ＡＤ変換手段か
らの前記ディジタル信号の対応する各ビット毎にシンド
ロームを計算する、前記ディジタル信号のビット数分設
けられたシンドローム計算回路と、前記シンドローム計
算回路から出力されたシンドロームのうち、対応して設
けられたシンドローム計算回路から出力されたシンドロ
ームのデコーダ値を出力するシンドロームデコーダ回路
とからなることを特徴とする請求項１又は２記載の多値
セル用誤り訂正回路。