JPH1145578A - Data writing method of semiconductor memory device - Google Patents
Data writing method of semiconductor memory deviceInfo
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- JPH1145578A JPH1145578A JP9200282A JP20028297A JPH1145578A JP H1145578 A JPH1145578 A JP H1145578A JP 9200282 A JP9200282 A JP 9200282A JP 20028297 A JP20028297 A JP 20028297A JP H1145578 A JPH1145578 A JP H1145578A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体記憶装置のデ
ータ書き込み方法に関し、さらに詳しくいえば、ＴＦＴ
メモリセルなどを採用したＳＲＡＭの低電圧化、低消費
電力化に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of writing data in a semiconductor memory device, and more particularly, to a method of writing data in a TFT.
The present invention relates to low voltage and low power consumption of an SRAM employing a memory cell and the like.
【０００２】[0002]
【従来の技術】以下で従来のＳＲＡＭとその書き込み方
法について図面を参照しながら説明する。最初に、一般
的なＳＲＡＭのメモリセルの構成を説明する。かかるメ
モリセルは、図２に示すように、ｎチャネルのＭＯＳＦ
ＥＴからなる第１のトランスファトランジスタＴ１１、
ｎチャネルのＭＯＳＦＥＴからなる第１のドライバトラ
ンジスタＴ１２、ｎチャネルのＭＯＳＦＥＴからなる第
２のトランスファトランジスタＴ１３、ｎチャネルのＭ
ＯＳＦＥＴからなる第２のドライバトランジスタＴ１
４、ｐチャネルのＭＯＳＦＥＴからなる第１の負荷素子
Ｔ１５、ｐチャネルのＭＯＳＦＥＴからなる第２の負荷
素子Ｔ１６を有する。2. Description of the Related Art A conventional SRAM and its writing method will be described below with reference to the drawings. First, the configuration of a general SRAM memory cell will be described. Such a memory cell is, as shown in FIG.
A first transfer transistor T11 made of ET,
a first driver transistor T12 composed of an n-channel MOSFET, a second transfer transistor T13 composed of an n-channel MOSFET, and an n-channel MOSFET
Second driver transistor T1 composed of OSFET
4. It has a first load element T15 made of a p-channel MOSFET and a second load element T16 made of a p-channel MOSFET.
【０００３】これらのうち、第１，第２のドライバトラ
ンジスタＴ１２，Ｔ１４、第１，第２の負荷素子Ｔ１
５，Ｔ１６は、書き込まれたデータを保持するためのフ
リップフロップを構成している。第１のドライバトラン
ジスタＴ１２のソースは第１の負荷素子Ｔ１５のドレイ
ンと接続し、これらのゲートは共通になっており、第２
のドライバトランジスタＴ１４のソースと接続してい
る。そして第２のドライバトランジスタＴ１４のソース
は第１の負荷素子Ｔ１６のドレインと接続し、これらの
ゲートもまた共通になっており、第１のドライバトラン
ジスタＴ１２のソースに接続している。Among them, first and second driver transistors T12 and T14, first and second load elements T1
5, T16 constitute a flip-flop for holding the written data. The source of the first driver transistor T12 is connected to the drain of the first load element T15, these gates are common, and the second
Is connected to the source of the driver transistor T14. The source of the second driver transistor T14 is connected to the drain of the first load element T16, and these gates are also common, and are connected to the source of the first driver transistor T12.
【０００４】また、第１，第２の負荷素子Ｔ１５，Ｔ１
６のソースは電源線Ｖｃｃに接続しており、第１，第２
のドライバトランジスタＴ１２，Ｔ１４のドレインは接
地されている。第１のドライバトランジスタＴ１２のソ
ースには第１のトランスファトランジスタＴ１１のドレ
インが接続し、第１のトランスファトランジスタＴ１１
のソースは第１のビット線ＢＬ１１に接続している。ま
た第２のドライバトランジスタＴ１４のソースには第２
のトランスファトランジスタＴ１３のドレインが接続
し、第２のトランスファトランジスタＴ１３のソースは
第２のビット線ＢＬ１２に接続している。さらに第１，
第２のトランスファトランジスタＴ１１，Ｔ１３のゲー
トはともにワード線ＷＬに接続している。Also, first and second load elements T15, T1
6 is connected to the power supply line Vcc,
Of the driver transistors T12 and T14 are grounded. The source of the first driver transistor T12 is connected to the drain of the first transfer transistor T11, and the first transfer transistor T11
Are connected to the first bit line BL11. The second driver transistor T14 has a source
The drain of the transfer transistor T13 is connected, and the source of the second transfer transistor T13 is connected to the second bit line BL12. In addition, the first
The gates of the second transfer transistors T11 and T13 are both connected to the word line WL.
【０００５】次いで、上記のメモリセルを駆動する周辺
回路を含めたＳＲＡＭの構成について図３を参照しなが
ら説明する。図３に示すように、このＳＲＡＭは、アド
レス変化検知回路１，プリデコーダ回路２，ＣＥ１立下
がり検知回路３，ＣＥ２立下がり検知回路４，ＷＥ検知
回路５，書き込み制御回路６，入出力制御回路７，制御
信号発生回路８，ワード線電位制御回路９，センスアン
プ制御回路１０，ワード線制御１１，イコライズプリチ
ャージ１２，入出力回路１３，書き込み回路１４，セン
スアンプ回路１５，ローデコーダ回路１６，カラムデコ
ーダ回路１７，プリチャージ＆イコライズ回路１８及び
メモリセルアレイ１９を有する。Next, the configuration of the SRAM including the peripheral circuit for driving the memory cell will be described with reference to FIG. As shown in FIG. 3, this SRAM includes an address change detection circuit 1, a predecoder circuit 2, a CE1 fall detection circuit 3, a CE2 fall detection circuit 4, a WE detection circuit 5, a write control circuit 6, an input / output control circuit. 7, control signal generating circuit 8, word line potential control circuit 9, sense amplifier control circuit 10, word line control 11, equalizing precharge 12, input / output circuit 13, writing circuit 14, sense amplifier circuit 15, row decoder circuit 16, It has a column decoder circuit 17, a precharge & equalize circuit 18, and a memory cell array 19.
【０００６】以下で上記ＳＲＡＭの書き込み動作につい
て図２〜図４を参照しながら簡単に説明する。上記のメ
モリセルにデータを書き込む際には、第１，第２のトラ
ンスファトランジスタＴ１１，Ｔ１３のゲートに電圧を
印加してこれらをＯＮさせ、第１，第２のビット線ＢＬ
１１，ＢＬ１２から、第１のドライバトランジスタＴ１
２、第２のドライバトランジスタＴ１４、第１の負荷素
子Ｔ１５、第２の負荷素子Ｔ１６より構成されるフリッ
プフロップにデータを書き込むわけだが、回路全体とし
ての動作は以下に示すようになる。The write operation of the SRAM will be briefly described below with reference to FIGS. When writing data to the memory cell, a voltage is applied to the gates of the first and second transfer transistors T11 and T13 to turn them on, and the first and second bit lines BL
11, BL12, the first driver transistor T1
2. Data is written into a flip-flop including the second driver transistor T14, the first load element T15, and the second load element T16. The operation of the entire circuit is as follows.
【０００７】最初に、チップイネーブル信号ＣＥ１，Ｃ
Ｅ２が、ＣＥ１立下がり検知回路３，ＣＥ２立下がり検
知回路４に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路１に
入力されたアドレスＡ０〜Ａ１（図４ではＡＤＤ）が切
り替わり、この切り替わりがアドレス変化検知回路１に
よって検出されてアドレス変化検知信号ＡＴＤが生成さ
れ、図３の制御信号発生回路８に出力される。なお、図
４においてｔＷＣはアドレスＡＤＤの切り替わりから次
の切り替りまでの期間すなわちライトサイクルを示して
いる。First, chip enable signals CE1, C
E2 is input to the CE1 falling detection circuit 3 and the CE2 falling detection circuit 4, and a chip to be written is selected. Almost simultaneously, the addresses A0 to A1 (ADD in FIG. 4) input to the address change detection circuit 1 are switched, and this change is detected by the address change detection circuit 1 to generate an address change detection signal ATD. Is output to the control signal generation circuit 8. In FIG. 4, tWC represents a period from the switching of the address ADD to the next switching, that is, a write cycle.
【０００８】そして、プリデコーダ回路２を介してロー
デコーダ回路１６，カラムデコーダ回路１７に書き込む
べきアドレスが伝達され、これらのデコーダ回路１６，
１７によって、選択されたチップにおけるメモリセルア
レイ１９内の書き込むべき１つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ＡＴＤを検出し
てワード線電位制御回路９がワード線を昇圧させはじめ
る。このとき、図４に示すようにライトサイクルｔＷＣ
のほとんどの期間、ワード線の電位ＷＬは電源電圧Ｖｃ
ｃよりも高い電圧のＶｏまで昇圧されている。Then, an address to be written is transmitted to the row decoder circuit 16 and the column decoder circuit 17 via the predecoder circuit 2, and these decoder circuits 16,
17 designates one memory cell to be written in the memory cell array 19 in the selected chip. At the same time, the address change detection signal ATD is detected, and the word line potential control circuit 9 starts boosting the word line. At this time, as shown in FIG.
Most of the time, the word line potential WL is equal to the power supply voltage Vc.
The voltage has been boosted to a voltage Vo higher than c.
【０００９】電源電圧Ｖｃｃよりもワード線を昇圧させ
る理由については、次の通りである。すなわち、第１の
ドライバトランジスタＴ１２、第２のドライバトランジ
スタＴ１４、第１の負荷素子Ｔ１５、第２の負荷素子Ｔ
１６より構成されるフリップフロップの電源電圧Ｖｃｃ
よりもワード線ＷＬの電位を高くしておかないと、第
１，第２のトランスファトランジスタＴ１１，Ｔ１３が
十分にＯＮできないため、書き込まれるべきデータに相
当する電圧、すなわちビット線からセル内のフリップフ
ロップに供給される電圧のレベルが所定の電圧よりも低
くなってしまい、適正な書き込みがなされなくなってし
まうという問題が生じてしまう。このため、書き込み時
には特にワード線ＷＬの電位を、電源電圧Ｖｃｃよりも
昇圧しておく必要があるのである。The reason for boosting the word line above the power supply voltage Vcc is as follows. That is, the first driver transistor T12, the second driver transistor T14, the first load element T15, the second load element T15
Power supply voltage Vcc of the flip-flop comprising
Unless the potential of the word line WL is set higher than that, the first and second transfer transistors T11 and T13 cannot be sufficiently turned on, so that the voltage corresponding to the data to be written, that is, the bit line to the flip-flop in the cell. The level of the voltage supplied to the loop becomes lower than a predetermined voltage, which causes a problem that proper writing cannot be performed. Therefore, it is necessary to raise the potential of the word line WL above the power supply voltage Vcc especially during writing.
【００１０】図４に示すようにアドレスＡ０〜Ａ１（図
４ではＡＤＤ）が切り替わってからセットアップタイム
ｔＡＳだけ経過してアドレスＡＤＤが安定したのちに、
ＷＥ検知回路５に入力されるライトイネーブル信号ＷＥ
が“Ｈ”から“Ｌ”に切り替わる。その後、入出力回路
１３，カラムデコーダ回路を介してデータ（図４ではＩ
／Ｏ）がメモリセルアレイ１９に伝達され、これによっ
て選択されたメモリセルに接続されたビット線（図２で
はＢＬ１１，ＢＬ１２）の電位が書き込むデータに相当
する電圧まで変化する。例えば“Ｈ”のデータが書き込
まれる場合には、ビット線の電位が上昇する。従って、
ＷＥが“Ｌ”に切り替わることで選択セルは書き込み可
能な状態になる。As shown in FIG. 4, after the setup time tAS elapses after the addresses A0 to A1 (ADD in FIG. 4) are switched, the address ADD is stabilized.
Write enable signal WE input to WE detection circuit 5
Switches from “H” to “L”. Thereafter, the data (I in FIG.
/ O) is transmitted to the memory cell array 19, whereby the potential of the bit lines (BL11 and BL12 in FIG. 2) connected to the selected memory cell changes to a voltage corresponding to the data to be written. For example, when "H" data is written, the potential of the bit line increases. Therefore,
When WE switches to “L”, the selected cell becomes in a writable state.
【００１１】このとき、ワード線ＷＬの電位は既に電源
電圧Ｖｃｃよりも高い電圧Ｖｏまで昇圧されており、第
１，第２のトランスファトランジスタＴ１１，Ｔ１３は
十分にＯＮされているので、ビット線の電位が安定する
のとほぼ同時にセル内の上述のフリップフロップに所定
のデータが書き込まれる。その後ＷＥが立上がり、ＷＬ
が再び低下して、１回のライトサイクルが終了する。At this time, the potential of the word line WL has already been raised to a voltage Vo higher than the power supply voltage Vcc, and the first and second transfer transistors T11 and T13 are sufficiently turned on. Almost simultaneously with the stabilization of the potential, predetermined data is written to the above-mentioned flip-flop in the cell. After that, WE rises and WL
Decreases again, and one write cycle ends.
【００１２】[0012]
【発明が解決しようとする課題】上記のような高抵抗又
はＴＦＴ型メモリセルを採用したＳＲＡＭを低電圧化す
るためには、書き込み特性の改善が必要となる。従来、
その対策として、（１）トランスファトランジスタの閾
値電圧Ｖｔを製造プロセスで低下させ、保持されるデー
タの電圧レベルを上昇させる対策、（２）上記従来例で
説明したように、ライトサイクル時にワード線を昇圧し
て、保持されるデータの電圧レベルを上昇させる、など
という方法で書き込み特性を改善する等が提案されてい
る。In order to lower the voltage of the SRAM employing the above-described high-resistance or TFT-type memory cells, it is necessary to improve the write characteristics. Conventionally,
As a countermeasure, (1) the threshold voltage Vt of the transfer transistor is reduced in the manufacturing process and the voltage level of the retained data is increased, and (2) the word line is connected during the write cycle as described in the above-described conventional example. It has been proposed to improve the write characteristics by, for example, increasing the voltage level of retained data by boosting the voltage.
【００１３】このうち、（１）の閾値電圧Ｖｔを下げる
方法は、プロセスの制御が難しいため、実施が困難であ
り、また、（２）のワード線を昇圧する方式について
は、従来は図４に示すように、ワード線の電位を電源電
圧以上に昇圧する動作をライトサイクルにおいて常時行
っているので、消費電流のロスが大きく、低消費電力化
の要望に反するという問題が生じていた。Of these, the method (1) of lowering the threshold voltage Vt is difficult to implement because the process control is difficult, and the method (2) of boosting the word line is a conventional method of FIG. As shown in (1), since the operation of boosting the potential of the word line to be higher than the power supply voltage is always performed in the write cycle, there is a problem that the loss of current consumption is large and it is against the demand for low power consumption.
【００１４】[0014]
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、第１のビッ
ト線と、第２のビット線と、ワード線と、データを保持
するためのフリップフロップと、前記第１のビット線に
ソースが接続し、ドレインが前記フリップフロップに接
続し、ゲートが前記ワード線に接続したＭＯＳＦＥＴか
らなる第１のトランスファトランジスタと、前記第２の
ビット線にソースが接続し、ドレインが前記フリップフ
ロップに接続し、ゲートが前記ワード線に接続したＭＯ
ＳＦＥＴからなる第２のトランスファトランジスタとを
備えたメモリセルを複数有するＳＲＡＭのデータ書き込
み方法において、ライトサイクルにおいて、書き込み対
象のチップとアドレスとを選択した後にライトイネーブ
ル信号を立ち下げ、前記ワード線の電位を前記フリップ
フロップの電源電圧まで上昇し、前記データに相当する
電圧を、前記第１，第２のビット線に供給して前記第
１，第２のビット線の間の電圧を、前記データに相当す
る電圧で安定させた後に前記ライトイネーブル信号を立
ち上げ、その立上がりに同期して立ち上がるパルス電圧
である内部書き込みパルスを生成し、前記内部書き込み
パルスの立上がりに同期して前記ワード線の電位を前記
電源電圧よりも昇圧させて前記第１，第２のトランスフ
ァトランジスタを十分にＯＮし、前記データに相当する
電圧を、前記第１，第２のビット線から前記フリップフ
ロップに供給してデータの書き込みを行うことを特徴と
するＳＲＡＭのデータ書き込み方法により、上記目的を
達成するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned drawbacks. As shown in FIG. 1, a first bit line, a second bit line, a word line and a data A first transfer transistor comprising a MOSFET having a source connected to the first bit line, a drain connected to the flip-flop, and a gate connected to the word line; 2 has a source connected to the bit line, a drain connected to the flip-flop, and a gate connected to the word line.
In a data write method for an SRAM having a plurality of memory cells each including a second transfer transistor formed of an SFET, in a write cycle, a write enable signal falls after selecting a write target chip and an address, and The potential is raised to the power supply voltage of the flip-flop, a voltage corresponding to the data is supplied to the first and second bit lines, and the voltage between the first and second bit lines is After stabilizing at the voltage corresponding to the above, the write enable signal rises, an internal write pulse which is a pulse voltage rising in synchronization with the rise is generated, and the potential of the word line is synchronized with the rise of the internal write pulse. And the first and second transfer transistors are boosted from the power supply voltage. The above object is attained by an SRAM data writing method characterized in that the data is written by supplying a voltage corresponding to the data from the first and second bit lines to the flip-flop. Is what you do.
【００１５】[0015]
【発明の実施の形態】以下で本発明の一実施形態に係る
半導体記憶装置のデータ書き込み方法について図面を参
照しながら説明する。以下で説明する半導体記憶装置で
あるＳＲＡＭは、図２にそのメモリセルを、図３に全体
の構成を示す一般的なＳＲＡＭであるので、これらの構
成、動作については詳細には説明せず、書き込み方法に
ついて中心に説明する。なお、図１は本実施形態に係る
ＳＲＡＭのデータ書き込み方法について説明するタイミ
ングチャートである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A data writing method for a semiconductor memory device according to one embodiment of the present invention will be described below with reference to the drawings. An SRAM, which is a semiconductor memory device described below, is a general SRAM whose memory cells are shown in FIG. 2 and whose entire configuration is shown in FIG. 3, and therefore their configurations and operations will not be described in detail. The writing method will be mainly described. FIG. 1 is a timing chart for explaining a data writing method of the SRAM according to the present embodiment.
【００１６】上記のメモリセルにデータを書き込む際に
は、第１，第２のトランスファトランジスタＴ１１，Ｔ
１３のゲートに電圧を印加してこれらをＯＮさせ、第
１，第２のビット線ＢＬ１１，ＢＬ１２から、第１のド
ライバトランジスタＴ１２、第２のドライバトランジス
タＴ１４、第１の負荷素子Ｔ１５、第２の負荷素子Ｔ１
６より構成されるフリップフロップにデータを書き込む
わけだが、ＳＲＡＭ全体としての動作は以下に示すよう
になる。When writing data into the above-mentioned memory cell, the first and second transfer transistors T11, T
A voltage is applied to the gate of the transistor 13 to turn it on, and the first driver transistor T12, the second driver transistor T14, the first load element T15, and the second driver transistor T12 are supplied from the first and second bit lines BL11 and BL12. Load element T1
The data is written into the flip-flop composed of the SRAM 6. The operation of the entire SRAM is as follows.
【００１７】最初に、チップイネーブル信号ＣＥ１，Ｃ
Ｅ２が、ＣＥ１立下がり検知回路３，ＣＥ２立下がり検
知回路４に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路１に
入力されたアドレスＡ０〜Ａ１（図１ではＡＤＤ）が切
り替わり、この切り替わりをアドレス変化検知回路１が
検出してアドレス変化検知信号ＡＴＤが生成されて図３
の制御信号発生回路８に出力される。なお、図１におい
てｔＷＣはアドレスＡＤＤの切り替わりから次の切り替
りまでの期間すなわちライトサイクルを示している。First, the chip enable signals CE1, C
E2 is input to the CE1 falling detection circuit 3 and the CE2 falling detection circuit 4, and a chip to be written is selected. Almost at the same time, the addresses A0 to A1 (ADD in FIG. 1) input to the address change detection circuit 1 are switched, and this change is detected by the address change detection circuit 1 to generate an address change detection signal ATD.
Is output to the control signal generation circuit 8. In FIG. 1, tWC represents a period from the switching of the address ADD to the next switching, that is, a write cycle.
【００１８】そして、プリデコーダ回路２を介してロー
デコーダ回路１６，カラムデコーダ回路１７に書き込む
べきアドレスが伝達され、これらのデコーダ回路１６，
１７によって、選択されたチップにおけるメモリセルア
レイ１９内の書き込むべき１つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ＡＴＤを検出し
てワード線電位制御回路９がワード線を昇圧させはじめ
る。このとき、従来のＳＲＡＭでは、図４に示すように
ライトサイクルｔＷＣのほとんどの期間、ワード線の電
位ＷＬは電源電圧Ｖｃｃよりも高い電圧のＶｏまで昇圧
されていたが、本実施形態のＳＲＡＭでは、この時点で
は電源電圧Ｖｃｃまで昇圧させるにとどめている。従っ
てこの状態では選択セルに接続された第１，第２のトラ
ンスファトランジスタＴ１１，Ｔ１３は十分にＯＮして
いない。Then, an address to be written is transmitted to the row decoder circuit 16 and the column decoder circuit 17 via the predecoder circuit 2, and these decoder circuits 16,
17 designates one memory cell to be written in the memory cell array 19 in the selected chip. At the same time, the address change detection signal ATD is detected, and the word line potential control circuit 9 starts boosting the word line. At this time, in the conventional SRAM, as shown in FIG. 4, the word line potential WL is boosted to Vo higher than the power supply voltage Vcc during most of the write cycle tWC, but in the SRAM of the present embodiment, At this point, the voltage is raised only to the power supply voltage Vcc. Therefore, in this state, the first and second transfer transistors T11 and T13 connected to the selected cell are not sufficiently turned on.
【００１９】次いで図１に示すようにアドレスＡ０〜Ａ
１（図１ではＡＤＤ）が切り替わってからセットアップ
タイムｔＡＳだけ経過してアドレスＡＤＤが安定したの
ちに、ＷＥ検知回路５に入力されるライトイネーブル信
号ＷＥが“Ｈ”から“Ｌ”に切り替わる。その後、入出
力回路１３，カラムデコーダ回路を介してデータ（図１
ではＩ／Ｏ）が入力され、これによって選択されたメモ
リセルに接続されたビット線（図２ではＢＬ１１，ＢＬ
１２）の電位が書き込むべきデータに対応した電位まで
変化する。例えば“Ｈ”のデータが書き込まれる場合に
は、ビット線の電位が上昇したのちに所定の電圧で安定
する。このようにして、ライトイネーブル信号ＷＥが
“Ｌ”に切り替わることで選択セルは書き込み可能な状
態になる。しかしながら、上述のように選択セルに接続
された第１，第２のトランスファトランジスタＴ１１，
Ｔ１３は十分にＯＮしていないので、選択セル内のフリ
ップフロップには、微小な電圧が保持されるに留まり、
データが十分に書き込まれた状態とはいえない。Next, as shown in FIG.
After the setup time tAS elapses after the switching of 1 (ADD in FIG. 1) and the address ADD is stabilized, the write enable signal WE input to the WE detection circuit 5 switches from “H” to “L”. After that, the data (FIG. 1)
I / O) is input, and the bit lines (BL11, BL11 in FIG. 2) connected to the memory cell selected by this are input.
The potential of 12) changes to a potential corresponding to data to be written. For example, when "H" data is written, the potential of the bit line rises and then stabilizes at a predetermined voltage. In this manner, the write enable signal WE is switched to “L”, whereby the selected cell becomes in a writable state. However, the first and second transfer transistors T11, T11,
Since T13 is not sufficiently turned on, only a very small voltage is held in the flip-flop in the selected cell.
It cannot be said that the data has been sufficiently written.
【００２０】こうしてビット線ＢＬ１１，ＢＬ１２の電
位が安定した後に、ライトイネーブル信号ＷＥが立上が
る。このライトイネーブル信号ＷＥの立ち上がりをＷＥ
検知回路５が検出して、セル内のフリップフロップへの
データ書き込みタイミングを指定する内部書き込みパル
スＷＥＤを生成する。このパルスは、ライトイネーブル
信号ＷＥの立ち上がりとほぼ同期している基本パルスで
ある。After the potentials of the bit lines BL11 and BL12 are stabilized, the write enable signal WE rises. The rising edge of this write enable signal WE is
The detection circuit 5 detects and generates an internal write pulse WED that specifies the timing of writing data to the flip-flop in the cell. This pulse is a basic pulse substantially synchronized with the rise of the write enable signal WE.
【００２１】次いでこの内部書き込みパルスＷＥＤの立
上がりに同期して、ワード線電位制御回路９がワード線
の電位をＶｏまで昇圧させる。これにより、第１，第２
のトランスファトランジスタＴ１１，Ｔ１３ははじめて
十分にＯＮし、第１，第２のビット線ＢＬ１１，ＢＬ１
２の電圧がセル内の上述のフリップフロップに供給さ
れ、所定のデータが書き込まれることになる。Next, in synchronization with the rise of the internal write pulse WED, the word line potential control circuit 9 raises the potential of the word line to Vo. Thereby, the first and second
Transfer transistors T11, T13 are turned on sufficiently for the first time, and the first and second bit lines BL11, BL1
The voltage of 2 is supplied to the above-described flip-flop in the cell, and predetermined data is written.
【００２２】以上説明したように、本発明の実施形態に
係るＳＲＡＭのデータ書き込み方法によれば、第１，第
２のビット線ＢＬ１１，ＢＬ１２の電位が安定した後に
立ち上がるライトイネーブル信号ＷＥの立ち上がりを検
出してこれにより内部書き込みパルスＷＥＤを生成し、
この内部書き込みパルスＷＥＤの立上がりに同期してワ
ード線ＷＬの電位を電源電圧Ｖｃｃよりも高い電圧Ｖｏ
に昇圧して第１，第２のトランスファトランジスタＴ１
１，Ｔ１３をＯＮさせて選択セル内のフリップフロップ
にデータを書き込んでいる。As described above, according to the SRAM data writing method according to the embodiment of the present invention, the rising of the write enable signal WE rising after the potentials of the first and second bit lines BL11 and BL12 are stabilized. Detection, thereby generating an internal write pulse WED,
The potential of the word line WL is raised to a voltage Vo higher than the power supply voltage Vcc in synchronization with the rise of the internal write pulse WED.
And the first and second transfer transistors T1
1, T13 is turned on to write data to the flip-flop in the selected cell.
【００２３】このため、アドレス変化検知信号ＡＴＤが
検出されてからライトイネーブル信号ＷＥが立ち上がる
までの期間、ワード線の電位ＷＬは電源電圧Ｖｃｃ以上
には昇圧されておらず、ライトサイクル期間中常時ワー
ド線を電源電圧Ｖｃｃよりも高い電圧Ｖｏに昇圧させて
いた従来のワード線昇圧による低電圧対策に比して消費
電力のロスが少なくすることができ、低電圧化とともに
低消費電力化を実現することが可能となる。Therefore, during the period from when the address change detection signal ATD is detected to when the write enable signal WE rises, the potential WL of the word line is not raised to the power supply voltage Vcc or more, and the word line is always written during the write cycle. The power consumption loss can be reduced as compared with the conventional low voltage countermeasure by word line boosting, in which the voltage is boosted to a voltage Vo higher than the power supply voltage Vcc, thereby realizing low voltage and low power consumption. It becomes possible.
【００２４】[0024]
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置のデータ書き込み方法によれば、ライトイネ
ーブル信号の立上がりの検出結果である内部書き込みパ
ルスに基づいて、ライトサイクルのうち電源電圧より高
い電圧までワード線を昇圧して第１，第２のトランスフ
ァトランジスタをＯＮさせてデータをフリップフロップ
に書き込んであり、ワード線を電源電圧より昇圧させて
いる期間を従来のワード線昇圧方式よりも短くしている
ので、この分の消費電力のロスを従来のワード線昇圧方
式よりも少なくすることができ、低消費電力化、低電圧
化が可能になる。As described above, according to the data writing method of the semiconductor memory device according to the present invention, the power supply voltage in the write cycle is determined based on the internal write pulse which is the detection result of the rise of the write enable signal. The word line is boosted to a high voltage, the first and second transfer transistors are turned on, and data is written to the flip-flop. The period during which the word line is boosted from the power supply voltage is shorter than that of the conventional word line boosting method. Since the length is shortened, the loss of power consumption can be reduced as compared with the conventional word line boosting method, and low power consumption and low voltage can be realized.
【図１】本発明の一実施形態に係る半導体記憶装置のデ
ータ書き込み方法を説明するタイミングチャートであ
る。FIG. 1 is a timing chart illustrating a data writing method of a semiconductor memory device according to an embodiment of the present invention.
【図２】一般のＳＲＡＭのメモリセルの構成について説
明する図である。FIG. 2 is a diagram illustrating a configuration of a memory cell of a general SRAM.
【図３】一般のＳＲＡＭの全体の構成を説明する図であ
る。FIG. 3 is a diagram illustrating an entire configuration of a general SRAM.
【図４】従来の半導体記憶装置のデータ書き込み方法に
ついて説明するタイミングチャートである。FIG. 4 is a timing chart illustrating a data writing method of a conventional semiconductor memory device.
Ｔ１１ 第１のトランスファトランジスタ Ｔ１２ 第１のドライバトランジスタ Ｔ１３ 第２のトランスファトランジスタ Ｔ１４ 第２のドライバトランジスタ Ｔ１５ 第１の負荷素子 Ｔ１６ 第２の負荷素子 ＢＬ１１ 第１のビット線 ＢＬ１２ 第２のビット線 ＷＬ ワード線 Ｖｃｃ 電源電圧 ＷＥ ライトイネーブル信号 ＡＴＤ アドレス変化検知信号 ＷＥＤ 内部書き込みパルス T11 first transfer transistor T12 first driver transistor T13 second transfer transistor T14 second driver transistor T15 first load element T16 second load element BL11 first bit line BL12 second bit line WL word Line Vcc Power supply voltage WE Write enable signal ATD Address change detection signal WED Internal write pulse
Claims (2)
ワード線と、データを保持するためのフリップフロップ
と、前記第１のビット線にソースが接続し、ドレインが
前記フリップフロップに接続し、ゲートが前記ワード線
に接続したＭＯＳＦＥＴからなる第１のトランスファト
ランジスタと、前記第２のビット線にソースが接続し、
ドレインが前記フリップフロップに接続し、ゲートが前
記ワード線に接続したＭＯＳＦＥＴからなる第２のトラ
ンスファトランジスタとを備えたメモリセルを複数有す
る半導体記憶装置のデータ書き込み方法において、 ライトサイクルにおいて、書き込み対象のチップとアド
レスとを選択した後にライトイネーブル信号を立ち下
げ、前記ワード線の電位を前記フリップフロップの電源
電圧まで上昇させ、 前記データに相当する電圧を前記第１，第２のビット線
に供給して前記第１，第２のビット線の間の電圧を前記
データに相当する電圧で安定させた後に前記ライトイネ
ーブル信号を立ち上げ、その立上がりに同期して立ち上
がるパルス電圧である内部書き込みパルスを生成し、 前記内部書き込みパルスの立上がりに同期して前記ワー
ド線の電位を前記電源電圧よりも昇圧させて前記第１，
第２のトランスファトランジスタを十分にＯＮし、前記
データに相当する電圧を、前記第１，第２のビット線か
ら前記フリップフロップに供給してデータの書き込みを
行うことを特徴とする半導体記憶装置のデータ書き込み
方法。A first bit line, a second bit line,
A first transfer circuit including a word line, a flip-flop for holding data, and a MOSFET having a source connected to the first bit line, a drain connected to the flip-flop, and a gate connected to the word line. A source connected to the transistor and the second bit line,
In a data writing method for a semiconductor memory device having a plurality of memory cells each including a second transfer transistor including a MOSFET whose drain is connected to the flip-flop and whose gate is connected to the word line, After selecting a chip and an address, the write enable signal falls, the potential of the word line is raised to the power supply voltage of the flip-flop, and a voltage corresponding to the data is supplied to the first and second bit lines. After stabilizing the voltage between the first and second bit lines at a voltage corresponding to the data, the write enable signal rises, and an internal write pulse that is a pulse voltage that rises in synchronization with the rise is generated. And the word line is synchronized with the rise of the internal write pulse. The boosts than the supply voltage potential first,
A second transfer transistor which is turned on sufficiently to supply a voltage corresponding to the data to the flip-flop from the first and second bit lines to write data; Data writing method.
ンジスタと、ｎチャネルのＭＯＳＦＥＴからなる第２の
ドライバトランジスタと、ｐチャネルのＭＯＳＦＥＴか
らなる第１の負荷素子と、ｐチャネルのＭＯＳＦＥＴか
らなる第２の負荷素子とを有し、 前記第１のドライバトランジスタのソースが前記第１の
負荷素子のドレインと接続し、前記第１のドライバトラ
ンジスタと前記第１の負荷素子のゲートが共通であっ
て、前記第２のドライバトランジスタソースと接続し、 前記第２のドライバトランジスタソースは第２の負荷素
子のドレインと接続し、前記第２のドライバトランジス
タと前記第２の負荷素子のゲートが共通であって、前記
第１のドライバトランジスタのソースに接続し、 かつ前記第１，第２の負荷素子のソースがともに電源線
に接続し、前記第１，第２のドライバトランジスタのド
レインは接地していることで構成されるＳＲＡＭに、デ
ータを書き込むことを特徴とする請求項１記載の半導体
記憶装置のデータ書き込み方法。2. The flip-flop comprises: a first driver transistor comprising an n-channel MOSFET; a second driver transistor comprising an n-channel MOSFET; a first load element comprising a p-channel MOSFET; A second load element comprising a MOSFET of a channel, wherein a source of the first driver transistor is connected to a drain of the first load element, and a first driver transistor and a first load element of the first load element are connected to each other. A common gate, connected to the second driver transistor source, the second driver transistor source connected to the drain of a second load element, the second driver transistor and the second load element Are connected in common to the source of the first driver transistor, and The first and second load elements are connected to a power supply line, and the drains of the first and second driver transistors are grounded, so that data is written to an SRAM. 2. The data writing method for a semiconductor memory device according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200282A JPH1145578A (en) | 1997-07-25 | 1997-07-25 | Data writing method of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200282A JPH1145578A (en) | 1997-07-25 | 1997-07-25 | Data writing method of semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145578A true JPH1145578A (en) | 1999-02-16 |
Family
ID=16421731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9200282A Pending JPH1145578A (en) | 1997-07-25 | 1997-07-25 | Data writing method of semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145578A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9013914B2 (en) | 2012-08-21 | 2015-04-21 | Fujitsu Semiconductor Limited | Semiconductor memory device and method for controlling semiconductor memory device |
-
1997
- 1997-07-25 JP JP9200282A patent/JPH1145578A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9013914B2 (en) | 2012-08-21 | 2015-04-21 | Fujitsu Semiconductor Limited | Semiconductor memory device and method for controlling semiconductor memory device |
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