JPH1141925A - Switching power supply - Google Patents
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- JPH1141925A JPH1141925A JP9198429A JP19842997A JPH1141925A JP H1141925 A JPH1141925 A JP H1141925A JP 9198429 A JP9198429 A JP 9198429A JP 19842997 A JP19842997 A JP 19842997A JP H1141925 A JPH1141925 A JP H1141925A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はスイッチング電源に
関する。本発明は、特に交換機のように、装置内部にデ
ィジタルの高速クロックを内蔵するもの、更に加入者回
路のようにA/Dコンバータが容易に利用でき、かつ何
らかの目的によって定電流値や定電圧値を自由に周期的
に設定することが要求される機器に対して利用すること
ができる。[0001] The present invention relates to a switching power supply. The present invention is particularly applicable to a system in which a digital high-speed clock is built in a device such as an exchange, an A / D converter such as a subscriber circuit can be easily used, and a constant current value or a constant voltage value for any purpose. Can be used for a device that is required to be set freely and periodically.
【0002】[0002]
【従来の技術】図10は従来のスイッチング電源回路の
構成例を示す図である。図において、1は電源のA端子
とB端子間に接続された負荷である。ここでは、負荷と
して電話機が使用された例を示している。つまり、図に
示す電源回路は、電話機への給電回路として機能してい
る。2. Description of the Related Art FIG. 10 is a diagram showing a configuration example of a conventional switching power supply circuit. In the figure, reference numeral 1 denotes a load connected between an A terminal and a B terminal of a power supply. Here, an example in which a telephone is used as a load is shown. That is, the power supply circuit shown in the figure functions as a power supply circuit for the telephone.
【0003】2は直流電圧VBBをスイッチング素子でス
イッチングするスイッチング回路である。スイッチング
回路2において、TRはスイッチング素子としてのトラ
ンジスタで、そのコレクタ負荷には高周波トランスTの
1次巻線L1が接続されている。即ち、直流電圧VBB
は、1次巻線L1とトランジスタTRの直列回路に印加
されている。[0003] Reference numeral 2 denotes a switching circuit for switching the DC voltage VBB by a switching element. In the switching circuit 2, TR is a transistor as a switching element, and the primary winding L1 of the high-frequency transformer T is connected to the collector load. That is, the DC voltage VBB
Is applied to a series circuit of the primary winding L1 and the transistor TR.
【0004】L2は高周波トランスTの2次巻線、D2
は該2次巻線L2と直列に接続された整流用ダイオー
ド、L3はダイオードD2と直列に接続されるチョーク
コイルである。D1は2次巻線L2とダイオードD2の
直列回路に並列に接続されたダイオードである。該ダイ
オードD1はスイッチングによりダイオードD2がオフ
になった時にチョークコイルL3に蓄積されたエネルギ
ーから負荷に電流を流す時のループを形成するためのも
のである。L2 is a secondary winding of the high frequency transformer T, D2
Is a rectifying diode connected in series with the secondary winding L2, and L3 is a choke coil connected in series with the diode D2. D1 is a diode connected in parallel to a series circuit of the secondary winding L2 and the diode D2. The diode D1 is for forming a loop when a current flows from the energy stored in the choke coil L3 to the load when the diode D2 is turned off by switching.
【0005】C1はチョークコイルL3の一端とコモン
ライン間に接続されたコンデンサであり、該コンデンサ
C1とチョークコイルL3とで平滑回路を構成してい
る。即ち、トランジスタTRによりスイッチングされて
高周波トランスTの2次側に発生した高周波交流を整流
した後、平滑するための回路である。[0005] C1 is a capacitor connected between one end of the choke coil L3 and the common line. The capacitor C1 and the choke coil L3 constitute a smoothing circuit. That is, it is a circuit for rectifying and smoothing the high-frequency alternating current generated on the secondary side of the high-frequency transformer T by switching by the transistor TR.
【0006】R3は負荷1に流れる電流を検出するため
の電流検出抵抗である。3は電流検出抵抗R3の両端に
発生した電圧を受けて出力電流に応じた信号Vdcを発
生する出力電流検出回路である。4は該出力電流検出回
路3の出力電圧Vdcと基準電圧Vstとを比較して差
分に応じた信号を発生する誤差アンプである。該誤差ア
ンプ4は、Vdcを受ける入力抵抗R1と、オペアンプ
U1と、該オペアンプU1の入出力間に接続された帰還
抵抗R2と、該帰還抵抗R2と並列に接続されたコンデ
ンサC2とで構成されている。オペアンプU1の一方の
入力には出力電圧Vdcが入力され、他の入力には、基
準電圧Vstが入力されている。R3 is a current detection resistor for detecting a current flowing through the load 1. Reference numeral 3 denotes an output current detection circuit that receives a voltage generated across the current detection resistor R3 and generates a signal Vdc corresponding to the output current. Reference numeral 4 denotes an error amplifier that compares the output voltage Vdc of the output current detection circuit 3 with the reference voltage Vst and generates a signal corresponding to the difference. The error amplifier 4 includes an input resistor R1 receiving Vdc, an operational amplifier U1, a feedback resistor R2 connected between the input and output of the operational amplifier U1, and a capacitor C2 connected in parallel with the feedback resistor R2. ing. The output voltage Vdc is input to one input of the operational amplifier U1, and the reference voltage Vst is input to the other input.
【0007】5は前記誤差アンプ4の出力と鋸波とを比
較してPWMパルス信号を作成するデューティ制御回路
である。該デューティ制御回路5は、スイッチングトラ
ンジスタTRのオン時間を可変するように制御する。6
は該デューティ制御回路5の出力を受けるドライバ回路
としてのバッファで、該バッファ6の出力で前記スイッ
チングトランジスタTRが駆動される。このように構成
された回路の動作を説明すれば、以下の通りである。Reference numeral 5 denotes a duty control circuit for generating a PWM pulse signal by comparing the output of the error amplifier 4 with a sawtooth wave. The duty control circuit 5 controls the ON time of the switching transistor TR to be variable. 6
Is a buffer as a driver circuit that receives the output of the duty control circuit 5, and the output of the buffer 6 drives the switching transistor TR. The operation of the circuit thus configured will be described as follows.
【0008】通常動作時には、デューティ制御回路5
は、一定のデューティ比率のPWM信号を出力してスイ
ッチングトランジスタTRをスイッチングしている。直
流電圧VBBは、一定のデューティ比率でオン/オフさ
れ、高周波トランスTの2次側には高周波交流が発生す
る。発生した高周波交流は、整流用ダイオードD2で整
流される。During normal operation, the duty control circuit 5
Outputs a PWM signal having a constant duty ratio to switch the switching transistor TR. The DC voltage VBB is turned on / off at a constant duty ratio, and a high-frequency alternating current is generated on the secondary side of the high-frequency transformer T. The generated high-frequency AC is rectified by the rectifying diode D2.
【0009】スイッチングトランジスタTRがオンの間
は、高周波トランスTの2次側回路には2次コイルL2
→ダイオードD2→チョークコイルL3→抵抗R3→負
荷1→2次コイルL2のループで電流が流れる。この
時、コンデンサC1には電荷がチャージされる。この
時、チョークコイルL3とコンデンサC1とで平滑回路
を構成し、直流の脈流を平坦な直流電圧に変換する。一
方、スイッチングトランジスタTRがオフになると、チ
ョークコイルL3に蓄積されていたエネルギーは、ダイ
オードD1→チョークコイルL3→抵抗R3→負荷1→
ダイオードD1のループで電流を流す。このようにし
て、負荷1には連続的に負荷電流(出力電流)Idcが
流れる。While the switching transistor TR is on, the secondary coil L2 is connected to the secondary circuit of the high-frequency transformer T.
A current flows through a loop of → diode D2 → choke coil L3 → resistor R3 → load 1 → secondary coil L2. At this time, the capacitor C1 is charged. At this time, a smoothing circuit is formed by the choke coil L3 and the capacitor C1, and converts a DC pulsating current into a flat DC voltage. On the other hand, when the switching transistor TR is turned off, the energy stored in the choke coil L3 is changed from the diode D1 to the choke coil L3 to the resistor R3 to the load 1 to the load 1.
A current flows through the loop of the diode D1. In this way, the load current (output current) Idc flows through the load 1 continuously.
【0010】ここで、負荷電流が何らかの原因で減少す
ると、誤差アンプ4はデューティ制御回路5にトランジ
スタTRのオン時間を増やすような制御信号を与える。
逆に、負荷電流が何らかの原因で増加すると、誤差アン
プ4はデューティ制御回路5にトランジスタTRのオン
時間を減らすような制御信号を与える。このようなPW
M制御により、負荷電流Idcが一定になるように制御
されることになる。即ち、出力が低下すると誤差アンプ
4の出力レベルが低下し、デューティ制御回路5はオン
時間が長くなるようなデューティのPWMパルスを出力
し、出力が上昇すると誤差アンプ4の出力レベルが上昇
し、デューティ制御回路5はオン時間が短かくなような
デューティのPWMパルスを出力し、出力を一定に保
つ。Here, if the load current decreases for some reason, the error amplifier 4 gives a control signal to the duty control circuit 5 to increase the on-time of the transistor TR.
Conversely, if the load current increases for some reason, the error amplifier 4 gives a control signal to the duty control circuit 5 to reduce the on-time of the transistor TR. Such PW
By the M control, the load current Idc is controlled to be constant. That is, when the output decreases, the output level of the error amplifier 4 decreases, the duty control circuit 5 outputs a PWM pulse having a duty such that the on-time increases, and when the output increases, the output level of the error amplifier 4 increases. The duty control circuit 5 outputs a PWM pulse with a duty that shortens the on-time, and keeps the output constant.
【0011】図11は従来回路の動作を示すフローチャ
ートである。先ず出力電流検出回路3により出力電流I
dcを検出し、Idcに比例する電圧Vdcを出力する
(S1)。なお、この時、誤差アンプ4には基準電圧発
生部から目標となる電流に相当する電圧Vstが与えら
れる(S2)。誤差アンプ4は、検出電圧Vdcと基準
電圧Vstとの差電圧(誤差)を増幅した電圧を、デュ
ーティ制御回路5に送出する(S3)。この時、誤差ア
ンプ4は、積分器(ローパスフィルタ)を形成し、急峻
なVdcの変化にもゆっくりと出力を変化させる。FIG. 11 is a flowchart showing the operation of the conventional circuit. First, the output current I is detected by the output current detection circuit 3.
dc is detected, and a voltage Vdc proportional to Idc is output (S1). At this time, a voltage Vst corresponding to a target current is supplied from the reference voltage generator to the error amplifier 4 (S2). The error amplifier 4 sends a voltage obtained by amplifying a difference voltage (error) between the detection voltage Vdc and the reference voltage Vst to the duty control circuit 5 (S3). At this time, the error amplifier 4 forms an integrator (low-pass filter), and changes the output slowly even when the Vdc changes sharply.
【0012】デューティ制御回路5側では、鋸波又は三
角波を定常的に発生させ、誤差アンプ4の出力とこの鋸
波とを比較し、PWMクロック(PWMパルス)を作成
する(S4)。ここで、鋸波が一定の状態で、誤差アン
プ4の直流レベルが上下することでPWMのデューティ
(一周期内におけるトランジスタTRのオン時間の割
合)が変化する。そして、最終的には図11に示す負帰
還回路は、Vdc=Vstに向かう。The duty control circuit 5 steadily generates a sawtooth wave or a triangular wave, compares the output of the error amplifier 4 with the sawtooth wave, and creates a PWM clock (PWM pulse) (S4). Here, the PWM duty (the ratio of the ON time of the transistor TR in one cycle) changes when the DC level of the error amplifier 4 rises or falls while the sawtooth wave is constant. Finally, the negative feedback circuit shown in FIG. 11 goes to Vdc = Vst.
【0013】ドライバ回路(ここではバッファ6)で、
デューティ制御回路5の出力(論理レベル)に従い、ス
イッチング回路(DC/DCコンバータ)2のスイッチ
ングトランジスタTRを駆動する(S5)。DC/DC
コンバータ2は、本体の直流電圧VBBよりスイッチング
にて電気エネルギーを取り込み、高周波トランスTの2
次側に所定の直流電流を供給する(S6)。以上の動作
をステップS1〜S6まて順に繰り返すことにより、負
荷1に所望の電流又は電圧を供給することができる。In the driver circuit (here, the buffer 6),
The switching transistor TR of the switching circuit (DC / DC converter) 2 is driven according to the output (logic level) of the duty control circuit 5 (S5). DC / DC
The converter 2 takes in the electric energy by switching from the DC voltage VBB of the main body, and
A predetermined DC current is supplied to the next side (S6). A desired current or voltage can be supplied to the load 1 by repeating the above operation in order from step S1 to S6.
【0014】前述したようなスイッチング電源は、所定
の主電源(例えばAC100VやDC48V)より、必
要な電源(例えば+5Vや+3.3V)を固定的に出力
するものが殆どである。このような電源の目的は、安定
した出力を高効率で得ることであり、出力を可変にする
要求は出力の微調整以外になかった。Most of the switching power supplies described above output a required power supply (for example, +5 V or +3.3 V) from a predetermined main power supply (for example, AC 100 V or DC 48 V) in a fixed manner. The purpose of such a power supply is to obtain a stable output with high efficiency, and there has been no request other than fine adjustment of the output to make the output variable.
【0015】[0015]
【発明が解決しようとする課題】例えば加入者回路等で
は、給電と言われ端末側に電力を供給する機能が要求さ
れる。この回路は、一種の電源であるが、出力が2W程
度と小さいのが特徴であり、かつ定電流の要求や、線路
の抵抗によって定電流から定電圧へ切り換えるという複
雑な制御が要求される。このような要求は、従来のスイ
ッチング電源にはないものであった。今日、省電力化を
目的とし、加入者回路の中にもスイッチング電源の技術
が要求され始めてきた。For example, in a subscriber circuit or the like, a function of supplying power to a terminal, which is called power supply, is required. This circuit is a kind of power supply, but is characterized by a small output of about 2 W, and requires a constant current and complicated control of switching from a constant current to a constant voltage by line resistance. Such demands have not been found in conventional switching power supplies. Today, switching power supply technology has been required in subscriber circuits for the purpose of power saving.
【0016】本発明はこのような課題に鑑みてなされた
ものであって、ダイナミックな出力制御を行なうことが
できるスイッチング電源を提供することを目的としてい
る。The present invention has been made in view of the above problems, and has as its object to provide a switching power supply capable of performing dynamic output control.
【0017】[0017]
(1)図1は本発明の原理ブロック図である。図10と
同一のものは、同一の符号を付して示す。図において、
1は負荷、2は該負荷1に電流又は電圧を供給するスイ
ッチング回路(例えばDC/DCコンバータ)、R3は
スイッチング回路2から負荷1に供給されるパワーを検
出する検出抵抗、3は検出抵抗R3の出力を受けて前記
スイッチング回路2の出力電流を検出する出力電流検出
回路、10は該出力電流検出回路3の出力Vdcを受け
てディジタル信号に変換するA/Dコンバータである。
スイッチング回路2において、TRは直流電圧VBBをス
イッチングする主たるスイッチング素子で、例えばトラ
ンジスタが用いられる。(1) FIG. 1 is a principle block diagram of the present invention. The same components as those in FIG. 10 are denoted by the same reference numerals. In the figure,
1 is a load, 2 is a switching circuit (for example, a DC / DC converter) for supplying a current or a voltage to the load 1, R3 is a detection resistor for detecting the power supplied from the switching circuit 2 to the load 1, and 3 is a detection resistor R3. An output current detection circuit 10 for receiving the output of the switching circuit 2 and detecting the output current of the switching circuit 2 is an A / D converter which receives the output Vdc of the output current detection circuit 3 and converts it into a digital signal.
In the switching circuit 2, TR is a main switching element for switching the DC voltage VBB, for example, a transistor.
【0018】11は該A/Dコンバータ10の出力Dd
cと基準値Dstとを比較して比較結果を出力する判定
回路、13は前記基準値Dstを保持するレジスタ、1
2は該判定回路11の出力を受けて出力電流又は出力電
圧が一定になるように前記スイッチング回路2へ入力さ
れるPWM信号のデューティを制御するデューティ制御
回路である。本発明では、全ての構成要素がディジタル
回路で実現されているのが特徴である。6はデューティ
制御回路12の出力を受けてスイッチング回路2を駆動
するドライバ回路である。Reference numeral 11 denotes an output Dd of the A / D converter 10.
c is a judgment circuit that compares the reference value Dst with the reference value Dst and outputs a comparison result.
Reference numeral 2 denotes a duty control circuit that controls the duty of the PWM signal input to the switching circuit 2 so that the output current or the output voltage becomes constant upon receiving the output of the determination circuit 11. The present invention is characterized in that all components are realized by digital circuits. Reference numeral 6 denotes a driver circuit that receives the output of the duty control circuit 12 and drives the switching circuit 2.
【0019】この発明の構成によれば、スイッチング電
源の構成要素を全てディジタル構成としているので、そ
の出力をディジタル情報やソフトウェアにより瞬時にか
つ柔軟に制御することが可能となる。According to the configuration of the present invention, since all the components of the switching power supply have a digital configuration, the output can be instantaneously and flexibly controlled by digital information or software.
【0020】(2)この場合において、前記デューティ
制御回路は、高速のクロックを入力し、そのクロックか
ら必要なPWM信号の周期クロックを発生させ、PWM
としてパルス幅を変える時は、前記クロックの1パルス
分の幅を最小可変範囲として増減して制御することを特
徴としている。(2) In this case, the duty control circuit inputs a high-speed clock, generates a required periodic clock of a PWM signal from the clock, and generates a PWM signal.
When changing the pulse width, control is performed by increasing or decreasing the width of one pulse of the clock as a minimum variable range.
【0021】この発明の構成によれば、高速クロックの
1パルス分を最小単位として出力を可変することが可能
となる。 (3)また、前記判定回路は、出力検出部の出力と基準
値とを比較し、 出力検出部出力<基準値の場合にはパルス幅を増加
し、 出力検出部出力=基準値の場合にはそのパルス幅を維
持し、 出力検出部出力>基準値の場合にはパルス幅を減じる 制御信号をデューティ制御回路に与えることを特徴とし
ている。According to the configuration of the present invention, the output can be varied with one pulse of the high-speed clock as a minimum unit. (3) The determination circuit compares the output of the output detector with a reference value, and increases the pulse width when the output of the output detector is smaller than the reference value. When the output of the output detector is equal to the reference value, Is characterized in that a control signal for maintaining the pulse width and reducing the pulse width when the output detector output> the reference value is given to the duty control circuit.
【0022】この発明の構成によれば、電源回路の出力
と基準値とをディジタル的に比較して、比較結果に応じ
て電源回路出力と基準値とが等しくなるような負帰還制
御により出力の安定化を図ることができる。According to the configuration of the present invention, the output of the power supply circuit is digitally compared with the reference value, and the output of the power supply circuit is controlled by negative feedback control so that the output and the reference value become equal according to the comparison result. Stabilization can be achieved.
【0023】(4)また、前記PWM制御において、定
常状態のパルスの増減については特に制限を設けず、ラ
ンダムにパルス幅を増減することを特徴としている。こ
の発明の構成によれば、単純なデューティ制御回路の構
成によってスイッチング電源の出力を一定に保つことが
できる。(4) In the PWM control, there is no particular limitation on the increase or decrease of the pulse in the steady state, and the pulse width is randomly increased or decreased. According to the configuration of the present invention, the output of the switching power supply can be kept constant by a simple configuration of the duty control circuit.
【0024】(5)また、前記PWM制御において、定
常状態のパルス幅の増減について制限を持たせ、一定の
増減パターンを持たせ、そのパターンでのデューティ制
御を一定時間行なった後に、前記判定回路の判定結果を
基にスイッチング回路の出力を増減させる新たなパター
ンを選択することを特徴としている。(5) In the PWM control, the pulse width in the steady state is limited by an increase / decrease, a constant increase / decrease pattern is provided, and the duty control in the pattern is performed for a certain period of time. And selecting a new pattern for increasing or decreasing the output of the switching circuit based on the determination result.
【0025】この発明の構成によれば、スイッチング回
路を駆動するPWMパターンを幾つか設けておき、出力
に応じてこれらPWMパターンの何れかを選択すること
により、給電部の低域のノイズを抑制したスイッチング
電源を実現することができる。According to the configuration of the present invention, several PWM patterns for driving the switching circuit are provided, and one of these PWM patterns is selected according to the output, thereby suppressing low-frequency noise in the power supply unit. Switching power supply can be realized.
【0026】(6)また、前記PWM制御において、出
力の負荷が急変し、スイッチング素子のパルス幅を大幅
に変更することが必要な場合には、デューティパルスの
幅をクロックの数個分にわたり大きく変化させることを
特徴としている。(6) In the PWM control, when the output load changes suddenly and it is necessary to greatly change the pulse width of the switching element, the width of the duty pulse is increased over several clocks. It is characterized by changing.
【0027】この発明の構成によれば、出力の負荷の急
変に速やかに対処することができる。 (7)更に、前記デューティ制御パターンは、メモリ上
にパターンデータの形で保持され、デューティ制御の時
にパターンデータを読み出し、そのパターンデータによ
ってPWMのパルス幅を制御することを特徴としてい
る。According to the configuration of the present invention, it is possible to quickly cope with a sudden change in the output load. (7) Further, the duty control pattern is stored in a memory in the form of pattern data, and the pattern data is read out during the duty control, and the PWM pulse width is controlled by the pattern data.
【0028】この発明の構成によれば、パルスの増減に
一定の制限を持たせたパターンをメモリに記憶させるこ
とにより、PWMパターンを容易に作成することができ
る。According to the configuration of the present invention, a PWM pattern can be easily created by storing in the memory a pattern having a certain limitation on the increase and decrease of the pulse.
【0029】[0029]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。図1に示す原理ブロック
図を用いて本発明の実施の形態例を説明する。Embodiments of the present invention will be described below in detail with reference to the drawings. An embodiment of the present invention will be described with reference to the principle block diagram shown in FIG.
【0030】図2は本発明によるPWM制御の説明図で
ある。(a)はクロックCLK、(b)はPWMパルス
波形、(c)はPWMパルス波形に1クロック追加した
波形である。図1のデューティ制御回路12には、
(a)に示すような高周波クロックCLKが入力され、
このクロックを分周して、(b)に示すような一定周期
のPWMパルスを作成する。(b)において、Tonが
スイッチング素子がオンになる時間、Toffがスイッ
チング素子がオフになる時間である。Ton+Toff
がPWMパルスの1周期である。出力電流が下がると
(c)に示すようにスイッチング素子がオンになる時間
を増やす。但し、アナログ回路ではなく、ディジタル回
路であるので、Tonは1クロック分の幅でステップ状
に増減する。FIG. 2 is an explanatory diagram of the PWM control according to the present invention. (A) is a clock CLK, (b) is a PWM pulse waveform, and (c) is a waveform obtained by adding one clock to the PWM pulse waveform. The duty control circuit 12 of FIG.
A high frequency clock CLK as shown in FIG.
This clock is frequency-divided to generate a PWM pulse having a constant period as shown in FIG. In (b), Ton is the time when the switching element is turned on, and Toff is the time when the switching element is turned off. Ton + Toff
Is one cycle of the PWM pulse. When the output current decreases, the time during which the switching element is turned on is increased as shown in FIG. However, since it is not an analog circuit but a digital circuit, Ton increases or decreases stepwise with a width of one clock.
【0031】以下に、図1に示す回路の動作を図3に示
すフローチャートを参照しつつ説明する。図3は本発明
によるデューティランダム制御の動作を示すフローチャ
ートである。出力電流検出回路3は、出力電流Idcが
流れることにより抵抗R3の両端に発生する電圧を受け
てIdcに比例する電圧信号Vdcを出力する(S
1)。A/Dコンバータ10は、Vdcをディジタルデ
ータに変換し、Ddcとして出力する(S2)。一方、
レジスタ13は、目標となる電流値に相当する基準デー
タDstを保持し、判定回路11に出力する(S3)。The operation of the circuit shown in FIG. 1 will be described below with reference to the flowchart shown in FIG. FIG. 3 is a flowchart showing the operation of the duty random control according to the present invention. The output current detection circuit 3 receives the voltage generated across the resistor R3 due to the flow of the output current Idc, and outputs a voltage signal Vdc proportional to Idc (S
1). The A / D converter 10 converts Vdc into digital data and outputs it as Ddc (S2). on the other hand,
The register 13 holds the reference data Dst corresponding to the target current value and outputs the same to the determination circuit 11 (S3).
【0032】判定回路11は、DdcとDstの大小関
係を判定する(S4)。判定結果には以下の種類が考え
られる。 Ddc<Dst Ddc=Dst Ddc>Dst 判定回路11は、前記判定結果をデューティ制御回路1
2に与える。該デューティ制御回路12には高速のクロ
ックCLKが入力されている。デューティ制御回路12
はクロックCLKを分周して、スイッチング回路2の動
作に適当なPWMクロックの周期を作る。そして、初期
状態として適当なデューティのPWMを送出する(S
5)。具体的な動作は以下の通りである。The determination circuit 11 determines the magnitude relationship between Ddc and Dst (S4). The following types can be considered as the determination result. Ddc <Dst Ddc = Dst Ddc> Dst The judgment circuit 11 outputs the judgment result to the duty control circuit 1
Give to 2. A high-speed clock CLK is input to the duty control circuit 12. Duty control circuit 12
Divides the clock CLK to generate a PWM clock cycle suitable for the operation of the switching circuit 2. Then, PWM of an appropriate duty is transmitted as an initial state (S
5). The specific operation is as follows.
【0033】Ddc<Dstの場合 この場合には、出力電流は目標値よりも小さいので、現
状のPWMクロックの幅を1クロック分増やす。In the case of Ddc <Dst In this case, since the output current is smaller than the target value, the width of the current PWM clock is increased by one clock.
【0034】Ddc=Dstの場合 出力電流は目標範囲であるので、現状のクロック幅の変
更は行わない。 Ddc>Dstの場合 この場合には、出力電流は目標値よりも大きいので、現
状のPWMクロックの幅を1クロック分減らす。When Ddc = Dst Since the output current is in the target range, the current clock width is not changed. In the case of Ddc> Dst In this case, since the output current is larger than the target value, the current PWM clock width is reduced by one clock.
【0035】ドライバ回路6では、デューティ制御回路
12の出力(論理レベル)に従い、スイッチング回路2
のスイッチング素子(トランジスタTR)を駆動する
(S6)。スイッチング回路2は、直流電圧VBBよりス
イッチングにて電気エネルギーを取り込み、高周波トラ
ンスTの2次側に所定の直流電流を供給する(S7)。
以上、ステップS1〜ステップS7までの動作を繰り返
すことにより、負荷1に供給する電流を一定に維持する
ことができる。The driver circuit 6 switches the switching circuit 2 according to the output (logic level) of the duty control circuit 12.
Is driven (S6). The switching circuit 2 takes in electric energy by switching from the DC voltage VBB and supplies a predetermined DC current to the secondary side of the high-frequency transformer T (S7).
As described above, the current supplied to the load 1 can be kept constant by repeating the operations from step S1 to step S7.
【0036】この実施の形態例では、定電流制御の場合
を例にとって説明したが、定電圧の場合も同様である。
即ち、出力電流検出回路3の代わりに出力電圧検出回路
を利用する。その他の動作は全く同じである。In this embodiment, the case of constant current control has been described as an example, but the same applies to the case of constant voltage control.
That is, an output voltage detection circuit is used instead of the output current detection circuit 3. Other operations are exactly the same.
【0037】この実施の形態例では、出力電流と基準電
流値とを比較して出力電流と基準電流値とが等しくなる
ように負帰還制御をしているので、デューティ制御回路
12の出力であるPWMパルスのデューティはランダム
に変化する。In this embodiment, since the output current is compared with the reference current value and negative feedback control is performed so that the output current and the reference current value become equal, the output is the output of the duty control circuit 12. The duty of the PWM pulse changes randomly.
【0038】また、この実施の形態例によれば、デュー
ティ制御回路12が高速のクロックを入力し、そのクロ
ックから必要なPWM信号の周期クロックを発生させ、
PWMとしてパルス幅を変える時は、前記クロックの1
パルス分の幅を最小可変範囲として増減して制御するこ
とにより、高速のクロック1パルス分を最小単位として
出力を可変することが可能となる。Further, according to this embodiment, the duty control circuit 12 inputs a high-speed clock, generates a required periodic clock of the PWM signal from the clock,
When changing the pulse width as PWM, 1
By controlling the pulse width by increasing or decreasing the width of the pulse as the minimum variable range, it is possible to vary the output in units of one high-speed clock pulse as the minimum unit.
【0039】また、前記判定回路11は、A/Dコンバ
ータ10の出力Ddcと基準値Dstとを比較し、 Ddc<Dstの場合にはパルス幅を増加し、 Ddc=Dstの場合には同じパルス幅を維持し、 Ddc>Dstの場合にはパルス幅を減じる 制御信号をデューティ制御回路12に与えることによ
り、電源回路の出力と基準値とをディジタル的に比較し
て、比較結果に応じて電源回路出力と基準値とが等しく
なるような負帰還制御により出力の安定化を図ることが
できる。The determination circuit 11 compares the output Ddc of the A / D converter 10 with the reference value Dst, and increases the pulse width when Ddc <Dst, and increases the pulse width when Ddc = Dst. The width is maintained, and the pulse width is reduced when Ddc> Dst. By providing a control signal to the duty control circuit 12, the output of the power supply circuit is digitally compared with a reference value. The output can be stabilized by negative feedback control such that the circuit output is equal to the reference value.
【0040】更に、PWM制御において、定常状態のパ
ルスの増減については特に制限を設けず、ランダムにパ
ルス幅を制御することにより、スイッチング電源の出力
を一定に保つことができる。Further, in the PWM control, there is no particular limitation on the increase / decrease of the pulse in the steady state, and the output of the switching power supply can be kept constant by controlling the pulse width at random.
【0041】図4は本発明の第1の制御方法(デューテ
ィランダム変更方式)の説明図であり、前述したデュー
ティランダム制御の場合を示している。(a)が平衡時
のPWMパルス波形、(b)がランダム制御時のPWM
パルス波形である。この例では、出力電流が小さく、ス
イッチング素子がオンになる時間Tonを1クロック分
だけ増やした例を示している。本発明では、Tonがク
ロック1個分の幅で離散的に変化することが特徴であ
る。FIG. 4 is an explanatory diagram of the first control method (duty random change method) of the present invention, and shows the case of the above-described duty random control. (A) PWM pulse waveform at the time of equilibrium, (b) PWM at the time of random control
It is a pulse waveform. This example shows an example in which the output current is small and the time Ton during which the switching element is turned on is increased by one clock. The present invention is characterized in that Ton discretely changes within a width of one clock.
【0042】本発明では、デューティは以下の式で表さ
れるような離散的な値をとる(図2参照)。 デューティ=Ton/(Ton+Toff) (1) このことは、従来技術と異なる点である。従来技術では
鋸波又は三角波等のアナログ波形を使用するのでいかな
る値のデューティでも実現することができた。本発明に
係るスイッチング電源の出力電圧は以下の式で示され
る。 出力電圧=K×(Ton/(Ton+Toff))×VBB =K・デューティ(%)・VBB (2) ここで、Kはトランスの巻数比等で決まる比例定数であ
る。In the present invention, the duty takes a discrete value represented by the following equation (see FIG. 2). Duty = Ton / (Ton + Toff) (1) This is a point different from the prior art. In the prior art, since an analog waveform such as a sawtooth wave or a triangular wave is used, any value of duty can be realized. The output voltage of the switching power supply according to the present invention is represented by the following equation. Output voltage = K × (Ton / (Ton + Toff)) × VBB = K · Duty (%) · VBB (2) where K is a proportionality constant determined by the turns ratio of the transformer and the like.
【0043】従って、デューティ(%)が離散的な値を
とることは、出力の値が離散的になるということであ
る。例えば、32.7MHzの高速のクロックで256
kHzの周期を作成する場合、128段階の離散的な値
しか取れないことになる。例えば、A/Dコンバータの
精度を実用的な7ビット(1mAステップで0〜127
mA)制御するとしても、デューティの128ステップ
では不足する。Therefore, the fact that the duty (%) takes a discrete value means that the output value becomes discrete. For example, with a high-speed clock of 32.7 MHz, 256
When creating a cycle of kHz, only 128 discrete values can be obtained. For example, the accuracy of the A / D converter is reduced to a practical 7 bits (0 to 127 in 1 mA steps).
mA) Even if the control is performed, the duty of 128 steps is insufficient.
【0044】このような不具合を解決するために、高速
のクロックの周波数を更に上げることや、256kHz
を更に下げることは不可能ではないが、多くの技術的要
求から現実的ではない。In order to solve such a problem, the frequency of a high-speed clock must be further increased,
It is not impossible to further reduce, but it is not practical due to many technical requirements.
【0045】このような問題点を解決するため、デュー
ティパルスの幅を隣接するパルス間でダイナミックに増
減することで予定の出力を得ることができる。図5は本
発明の第1の実施の形態例の要部を示す図であり、前記
問題点を解決するものである。図において、A/Dコン
バータ10はサンプリング周期8kHzで動作し、その
ビット数は8ビットである。このビット数に対応して判
定回路11の基準値も8ビットである。該判定回路11
も8kHzで動作する。デューティ制御回路12は、7
ビットのアップ/ダウンカウンタ12aと、7ビットの
デューティカウンタ12bと、周期カウンタ12cから
構成されている。In order to solve such a problem, a predetermined output can be obtained by dynamically increasing or decreasing the width of the duty pulse between adjacent pulses. FIG. 5 is a diagram showing a main part of the first embodiment of the present invention, which solves the above problem. In the figure, the A / D converter 10 operates at a sampling period of 8 kHz, and the number of bits is 8 bits. The reference value of the determination circuit 11 is also 8 bits corresponding to the number of bits. The judgment circuit 11
Also operates at 8 kHz. The duty control circuit 12
It comprises a bit up / down counter 12a, a 7-bit duty counter 12b, and a period counter 12c.
【0046】アップ/ダウンカウンタ12aは、判定回
路11の出力であるダウン/アップ(Down/Up)
信号と、イネーブル(EN)信号と、8kHzのクロッ
クと、初期設定値をロード信号として受け、Ton時間
を設定するものである。デューティカウンタ12bは、
32.7MHzのクロックと、アップ/ダウンカウンタ
12aの出力と、周期カウンタ12cからの256kH
zのロードクロックを受けて、PWMパルスを出力す
る。周期カウンタ12cは、32.7MHzのクロック
を分周して256kHzのクロックを作成し、デューテ
ィカウンタ12bに与える。このように構成された回路
の動作を説明すれば、以下の通りである。The up / down counter 12a is a down / up (Down / Up) output from the determination circuit 11.
A Ton time is set by receiving a signal, an enable (EN) signal, a clock of 8 kHz, and an initial setting value as a load signal. The duty counter 12b
32.7 MHz clock, output of up / down counter 12a, 256 kHz from cycle counter 12c
Upon receiving the load clock of z, it outputs a PWM pulse. The cycle counter 12c divides the frequency of the 32.7 MHz clock to create a 256 kHz clock, and provides the clock to the duty counter 12b. The operation of the circuit thus configured will be described as follows.
【0047】判定回路11は、図6に示す論理に示すよ
うに、イネーブル信号ENと(Down/Up)信号を
デューティ制御回路12のアップ/ダウンカウンタ12
aに与える。As shown by the logic shown in FIG. 6, the determination circuit 11 converts the enable signal EN and the (Down / Up) signal into an up / down counter 12 of the duty control circuit 12.
Give to a.
【0048】つまり、出力Ddc>基準値Dstの場合
にはイネーブル信号ENをLレベルでアクティブにし、
Down/Up信号をLレベルで出力してダウンカウン
ト状態にし、出力Ddc=基準値Dstの場合には、イ
ネーブル信号ENをHレベルでINアクティブ、Dow
n/Up信号は不定(H又はLの何れでもよい)で、出
力Ddc<Dstの場合にはイネーブル信号ENをLレ
ベルでアクティブにし、Down/Up信号をHレベル
で出力してアップカウントにする。That is, when the output Ddc> the reference value Dst, the enable signal EN is activated at L level,
The Down / Up signal is output at the L level to make it count down. When the output Ddc = the reference value Dst, the enable signal EN is set at the H level to be IN active, and Dow.
The n / Up signal is undefined (either H or L), and when the output Ddc <Dst, the enable signal EN is activated at the L level, and the Down / Up signal is output at the H level to count up. .
【0049】アップ/ダウンカウンタ12aの出力Da
taは、判定回路11の結果により制御される。アップ
/ダウンカウンタ12aの出力Dataは、デューティ
カウンタ12bの初期値のデータになる。周期カウンタ
12cは、32.7MHzを分周して256kHzを作
成し、周期256kHz毎にロード信号をデューティカ
ウンタ12bに送る。Output Da of up / down counter 12a
ta is controlled by the result of the determination circuit 11. The output Data of the up / down counter 12a becomes data of the initial value of the duty counter 12b. The cycle counter 12c divides the frequency of 32.7 MHz to create 256 kHz, and sends a load signal to the duty counter 12b every cycle of 256 kHz.
【0050】デューティカウンタ12bは、256kH
zのタイミング(3.9μ秒毎)で、アップ/ダウンカ
ウンタのDataを初期値として取り込む。デューティ
カウンタは、初期値よりカウンタの最大値(FFFFF
FF)まで32.7MHzをクロックとしてカウントア
ップする。カウンタの最大値になると、リップルキャリ
ーを送出し、リップルキャリーはカウンタのイネーブル
に入力することで、最大値以降はクロックが入力しても
カウントアップを停止する。カウンタの再開は、次の2
56kHzの周期で初期値が再びロードされて始めて行
なわれる。従って、リップルキャリーの出力は、256
kHzの周期を持ち、初期値からカウンタの最大値まで
の間オンするPWM信号になる。アップ/ダウンカウン
タ12aの出力Data(初期値)をダイナミックに変
化させることで、PWMのパルス幅(Ton)がダイナ
ミックに可変される。The duty counter 12b has a frequency of 256 kHz.
At the timing of z (every 3.9 μsec), the data of the up / down counter is fetched as an initial value. The duty counter has a maximum value (FFFFF)
FF) is counted up using 32.7 MHz as a clock. When the counter reaches the maximum value, a ripple carry is transmitted, and the ripple carry is input to the enable of the counter, so that counting up is stopped even if a clock is input after the maximum value. The counter restarts in the next 2
It is performed only after the initial value is loaded again at a cycle of 56 kHz. Therefore, the output of the ripple carry is 256
The PWM signal has a cycle of kHz and is turned on from the initial value to the maximum value of the counter. By dynamically changing the output Data (initial value) of the up / down counter 12a, the PWM pulse width (Ton) is dynamically varied.
【0051】即ち、図5に示す回路は、判定回路11の
結果で、アップ/ダウンカウンタ12aのカウント値を
変化させ、デューティカウンタ12bに8kHz毎に新
しいデューティ情報を設定することで、PWMパルスを
ダイナミックに変化させ、出力を一定に保つもの(デュ
ーティランダム変更方式)である。That is, the circuit shown in FIG. 5 changes the count value of the up / down counter 12a based on the result of the determination circuit 11 and sets new duty information to the duty counter 12b every 8 kHz, thereby generating a PWM pulse. The output is dynamically changed to keep the output constant (duty random change method).
【0052】スイッチング電源回路では、従来例の誤差
アンプがローパスフィルタを形成するように、検出出力
の急峻な変化には穏やかに追従することが回路の安定化
のために必要である。本発明では、ローパスフィルタの
機能は、A/Dコンバータ10のデータ取り込みが8k
Hz毎のサンプリングで行われること、またアップ/ダ
ウンカウンタの動作が8kHzの周期毎で1つに制限さ
れることで実現されている。In the switching power supply circuit, it is necessary to stably follow a steep change in the detection output in order to stabilize the circuit, like a conventional error amplifier forms a low-pass filter. In the present invention, the function of the low-pass filter is that the A / D converter 10 takes in 8 k of data.
This is realized by sampling at every Hz, and by limiting the operation of the up / down counter to one every 8 kHz cycle.
【0053】以上説明した実施の形態例のPWMパルス
の制御は、図4に示した通りであり、PWMのTon時
間は、判定回路11の結果によりランダムに1クロック
の幅で+1又は−1される。The control of the PWM pulse according to the embodiment described above is as shown in FIG. 4. The Ton time of the PWM is randomly increased or decreased by one clock width according to the result of the determination circuit 11. You.
【0054】図7は本発明の第2の実施の形態例の要部
を示す回路図である。図5と同一のものは、同一の符号
を付して示す。この実施の形態例の最大の特徴は、PW
Mパルスのデューティがランダムに変わるものではない
点である。デューティの値が一定のパターンに制限され
るものである(デューティ制限方式)。FIG. 7 is a circuit diagram showing a main part of the second embodiment of the present invention. The same components as those in FIG. 5 are denoted by the same reference numerals. The greatest feature of this embodiment is that the PW
The point is that the duty of the M pulse does not change randomly. The duty value is limited to a fixed pattern (duty limiting method).
【0055】デューティ制御回路12において、12d
はデューティの複数のパターンが格納されているパター
ン発生回路である。該パターン発生回路12dとして
は、例えばROMが用いられる。12eはパターン発生
回路12dの出力データをアドレスとして受けて対応す
るTon時間設定データを出力するROM回路である。
該ROM回路12eの出力がデータとしてデューティカ
ウンタ12bに与えられ、該デューティカウンタ12b
は、ROM回路12eから与えられる時間幅の間、クロ
ックをカウントする。そして、該デューティカウンタ1
2bからPWMパルスが出力される。In the duty control circuit 12, 12d
Is a pattern generation circuit in which a plurality of duty patterns are stored. For example, a ROM is used as the pattern generation circuit 12d. A ROM circuit 12e receives output data of the pattern generation circuit 12d as an address and outputs corresponding Ton time setting data.
The output of the ROM circuit 12e is provided as data to a duty counter 12b, and the duty counter 12b
Counts the clock during the time width given from the ROM circuit 12e. And the duty counter 1
2b outputs a PWM pulse.
【0056】図8は本発明の第2の制御方法(デューテ
ィ制限方式)における発生パターン例を示す図であり、
これらのパターンは、パターン発生回路12dに格納さ
れている。(a)は平衡時のパターン、(b)は一定周
期で1クロック分Ton時間を増やすパターン(パター
ン1)、(c)は(b)よりも短い一定周期で1クロッ
ク分Ton時間を増やすパターン(パターン2)、
(d)は更に短い周期で1クロック分Ton時間を増や
すパターン(パターン3)である。図では、クロックを
増やすパターンしか示してないが、クロックを減らすパ
ターンも同様にパターン発生回路12dに記憶されてい
る。このように構成された回路の動作を説明すれば、以
下の通りである。FIG. 8 is a diagram showing an example of an occurrence pattern in the second control method (duty limitation method) of the present invention.
These patterns are stored in the pattern generation circuit 12d. (A) is a pattern at the time of equilibrium, (b) is a pattern that increases the Ton time by one clock at a constant period (pattern 1), and (c) is a pattern that increases the Ton time by one clock at a constant period shorter than (b). (Pattern 2),
(D) is a pattern (pattern 3) in which the Ton time is increased by one clock for a shorter period. Although only the pattern for increasing the clock is shown in the figure, the pattern for decreasing the clock is also stored in the pattern generation circuit 12d. The operation of the circuit thus configured will be described as follows.
【0057】判定回路11は、図6に示す論理に示すよ
うに、イネーブル信号ENと(Down/Up)信号を
デューティ制御回路12のパターン発生回路12dにに
与える。つまり、出力Ddc>基準値Dstの場合には
イネーブル信号ENをLレベルでアクティブにし、出力
Ddc=基準値Dstの場合には、イネーブル信号EN
をHレベルでINアクティブ、Down/Up信号は不
定(H又はLの何れでもよい)で、出力Ddc<Dst
の場合にはイネーブル信号ENをLレベルでアクティブ
にし、Down/Up信号をHレベルで出力する。The determination circuit 11 supplies the enable signal EN and the (Down / Up) signal to the pattern generation circuit 12d of the duty control circuit 12, as indicated by the logic shown in FIG. That is, when the output Ddc> the reference value Dst, the enable signal EN is activated at the L level, and when the output Ddc = the reference value Dst, the enable signal EN is enabled.
Is inactive at the H level, the Down / Up signal is undefined (either H or L), and the output Ddc <Dst
In this case, the enable signal EN is activated at the L level, and the Down / Up signal is output at the H level.
【0058】パターン発生回路12dは、入力信号に応
じて最適な発生パターンを選択してROM回路12eに
与える。ROM回路12eはパターン発生回路12dか
ら与えられたデータをアドレスとして受けて、当該アド
レスに記憶されているデータをデューティカウンタ12
bに与える。The pattern generation circuit 12d selects an optimum generation pattern according to the input signal and supplies the selected pattern to the ROM circuit 12e. The ROM circuit 12e receives the data given from the pattern generation circuit 12d as an address, and stores the data stored at the address in the duty counter 12d.
b.
【0059】そして、ROM回路12eの出力であるD
ataの幅で32.7MHzのクロックをカウントし、
PWMパルスとして出力する。PWMパルスは、256
kHzを1周期とし、その間のパルスオン時間Tonが
幾つかのパターンで可変される。即ち、図7に示す回路
は、判定回路11の結果で、パターン発生回路12dの
発生パターンを変化させ、デューティカウンタ12bに
8kHz毎に新しいデューティ情報を設定することで、
PWMパルスを一定の制限の基に変化させ、出力を一定
に保つものである。Then, D which is the output of the ROM circuit 12e is
count a 32.7 MHz clock with a width of ata,
Output as a PWM pulse. The PWM pulse is 256
One cycle is kHz, and the pulse-on time Ton during that period is varied in several patterns. That is, the circuit shown in FIG. 7 changes the generation pattern of the pattern generation circuit 12d based on the result of the determination circuit 11, and sets new duty information in the duty counter 12b every 8 kHz.
The output is kept constant by changing the PWM pulse under a certain limit.
【0060】例えば、出力が基準値よりもわずかに小さ
い場合にはパターン1(図8参照)を出力し、出力が基
準値よりも少し小さくなったらパターン2を選択し、出
力が基準値よりもかなり小さくなったらパターン3を選
択する。逆に、出力が基準値よりも大きくなったら、ク
ロックを減じてTonが短かくなったパターンを発生す
る。For example, when the output is slightly smaller than the reference value, pattern 1 (see FIG. 8) is output, and when the output is slightly smaller than the reference value, pattern 2 is selected, and the output is smaller than the reference value. When it becomes considerably smaller, select pattern 3. Conversely, when the output becomes larger than the reference value, the clock is reduced to generate a pattern in which Ton is shortened.
【0061】このように、一定の制限の基にPWMパル
スを発生させることの効果について説明する。図5に示
した実施の形態例は、PWMパルスのデューティをラン
ダムに変化させるものであった。この場合には、Ton
の時間が全く自由にランダムになるものであり、加入者
回路のようにノイズに対しては敏感な回路の場合、給電
部の低域のノイズが問題になる可能性がある。The effect of generating a PWM pulse under a certain restriction will be described. In the embodiment shown in FIG. 5, the duty of the PWM pulse is changed at random. In this case, Ton
The time is completely free to be random, and in the case of a circuit that is sensitive to noise such as a subscriber circuit, low-frequency noise in the power supply unit may be a problem.
【0062】256kHzは基本周波数であり、矩形波
の256kHzからはその整数倍の高調波がノイズとし
て発生する。ところが、デューティが頻繁に変わるた
め、256kHzよりも低いスペクトル成分が生じる。
つまり、ランダム制御の場合、低周波数のスペクトルが
発生する。256 kHz is a fundamental frequency. From 256 kHz of a rectangular wave, a harmonic of an integral multiple thereof is generated as noise. However, since the duty changes frequently, a spectrum component lower than 256 kHz is generated.
That is, in the case of the random control, a spectrum of a low frequency is generated.
【0063】これに対して、PWM幅の変化に一定の制
限を設けた場合(図8参照)、パターン1とパターン3
とでは64kHzと128kHzが発生し、パターン2
では128kHzのスペクトル成分が発生するが、これ
らより低いスペクトルは原理的に発生しない。On the other hand, when a certain limit is set for the change of the PWM width (see FIG. 8), the pattern 1 and the pattern 3
And 64 kHz and 128 kHz are generated, and the pattern 2
In this case, a spectrum component of 128 kHz is generated, but a spectrum lower than these is not generated in principle.
【0064】以下に、図7に示す回路の動作を図9に示
すフローチャートを参照しつつ説明する。出力電流検出
回路3は、出力電流Idcが流れることにより抵抗R3
の両端に発生する電圧を受けてIdcに比例する電圧信
号Vdcを出力する(S1)。A/Dコンバータ10
は、Vdcをディジタルデータに変換し、Ddcとして
出力する(S2)。一方、レジスタ13は、目標となる
電流値に相当するデータDstを保持し、判定回路11
に出力する(S3)。The operation of the circuit shown in FIG. 7 will be described below with reference to the flowchart shown in FIG. The output current detection circuit 3 detects the resistance R3
And outputs a voltage signal Vdc proportional to Idc (S1). A / D converter 10
Converts Vdc into digital data and outputs it as Ddc (S2). On the other hand, the register 13 holds the data Dst corresponding to the target current value,
(S3).
【0065】判定回路11は、DdcとDstの大小関
係を判定する(S4)。判定結果には以下の種類が考え
られる。 Ddc<Dst Ddc=Dst Ddc>Dst 判定回路11は、前記判定結果をデューティ制御回路1
2に与える。該デューティ制御回路12には高速のクロ
ックCLKが入力されている。デューティ制御回路12
はクロックCLKをTonに挿入したり、間引いたりし
て、スイッチング回路2の動作に適当なPWMクロック
の周期を作る。そして、初期状態として適当なデューテ
ィのPWMを送出する(S5)。具体的な動作は以下の
通りである。The determination circuit 11 determines the magnitude relationship between Ddc and Dst (S4). The following types can be considered as the determination result. Ddc <Dst Ddc = Dst Ddc> Dst The judgment circuit 11 outputs the judgment result to the duty control circuit 1
Give to 2. A high-speed clock CLK is input to the duty control circuit 12. Duty control circuit 12
Creates a PWM clock cycle suitable for the operation of the switching circuit 2 by inserting or thinning out the clock CLK into Ton. Then, a PWM having an appropriate duty is transmitted as an initial state (S5). The specific operation is as follows.
【0066】Ddc<Dstの場合 この場合には、出力電流は目標値よりも小さいので、パ
ターン発生回路12dは現状のPWMパターンより一つ
デューティの大きいパターンに変更する。In the case of Ddc <Dst In this case, since the output current is smaller than the target value, the pattern generating circuit 12d changes the current PWM pattern to a pattern having one duty greater than the current PWM pattern.
【0067】Ddc=Dstの場合 出力電流は目標範囲であるので、現状のPWMパターン
の変更は行わない。 Ddc>Dstの場合 この場合には、出力電流は目標値よりも大きいので、パ
ターン発生回路12dは現状のPWMパターンより一つ
データの小さいパターンに変更する。When Ddc = Dst Since the output current is in the target range, the current PWM pattern is not changed. In the case of Ddc> Dst In this case, since the output current is larger than the target value, the pattern generation circuit 12d changes the current PWM pattern to a pattern smaller by one data than the current PWM pattern.
【0068】ドライバ回路6では、デューティ制御回路
12の出力(論理レベル)に従い、スイッチング回路2
のスイッチング素子(トランジスタTR)を駆動する
(S6)。スイッチング回路2は、直流電圧VBBよりス
イッチングにて電気エネルギーを取り込み、高周波トラ
ンスTの2次側に所定の直流電流を供給する(S7)。
以上、ステップS1〜ステップS7までの動作を繰り返
すことにより、負荷1に供給する電流を一定に維持する
ことができる。The driver circuit 6 switches the switching circuit 2 according to the output (logic level) of the duty control circuit 12.
Is driven (S6). The switching circuit 2 takes in electric energy by switching from the DC voltage VBB and supplies a predetermined DC current to the secondary side of the high-frequency transformer T (S7).
As described above, the current supplied to the load 1 can be kept constant by repeating the operations from step S1 to step S7.
【0069】この実施の形態例では、定電流制御の場合
を例にとって説明したが、定電圧の場合も同様である。
即ち、出力電流検出回路3の代わりに出力電圧検出回路
を利用する。その他の動作は全く同じである。In this embodiment, the case of constant current control has been described as an example, but the same applies to the case of constant voltage control.
That is, an output voltage detection circuit is used instead of the output current detection circuit 3. Other operations are exactly the same.
【0070】この実施の形態例では、判定回路11の出
力はパターン発生回路12dに接続され、図8に示すよ
うなパターンのうちのどれを用いるかを決定している。
そして、Ton時間を毎回デューティカウンタ12bに
設定するのは、ROM回路12eが行ない、パターン発
生回路12dはROM回路12eのアドレス情報を出力
し、データがセットされる。パターン発生回路12d
は、8kHzか又はもっと長い周期にて必要なパターン
を変更する。In this embodiment, the output of the determination circuit 11 is connected to the pattern generation circuit 12d, and determines which of the patterns shown in FIG. 8 is to be used.
The Ton time is set in the duty counter 12b every time by the ROM circuit 12e, and the pattern generation circuit 12d outputs the address information of the ROM circuit 12e and sets the data. Pattern generation circuit 12d
Changes the required pattern at 8 kHz or longer.
【0071】この実施の形態例によれば、パルスの増減
に一定の制限を持たせたパターンをメモリに記憶させる
ことにより、PWMパターンを容易に作成することがで
きる。According to this embodiment, a PWM pattern can be easily created by storing in the memory a pattern having a certain limit on the increase and decrease of the pulse.
【0072】また、この実施の形態例によれば、スイッ
チング回路を駆動するPWMパターンを幾つか設けてお
き、出力に応じてこれらPWMパターンの何れかを選択
することにより、給電部の低域のノイズを抑制したスイ
ッチング電源を実現することができる。Further, according to this embodiment, several PWM patterns for driving the switching circuit are provided, and one of these PWM patterns is selected in accordance with the output, so that the low-frequency range of the power supply unit can be reduced. A switching power supply with reduced noise can be realized.
【0073】また、前記したデューティランダム変更方
式の場合、又はデューティ制限方式の場合の何れかの方
式において、出力の負荷が急変し、スイッチング素子の
パルス幅を大幅に変更することが必要な場合には、デュ
ーティパルスの幅をクロックの数個分にわたり大きく変
化させることができる。これによれば、出力の負荷の急
変に速やかに対処することができる。Further, in any of the above-described duty random change method and the duty limit method, when the output load suddenly changes and it is necessary to greatly change the pulse width of the switching element. Can greatly change the width of the duty pulse over several clocks. According to this, it is possible to quickly cope with a sudden change in the output load.
【0074】[0074]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、 (1)流又は整流された交流電源より、一定の直流出力
を発生させるスイッチング電源であって、出力は定電流
又は定電圧であり、その出力を一定の値にするために、
PWM制御を行なう装置において、出力電流又は出力電
圧を検出する手段と、その検出結果をディジタル信号
(Ddc)に変換するA/Dコンバータと、目標とする
出力電流又は出力電圧の値をディジタル信号の形(Ds
t)で基準データとして保持する記憶回路と、前述のデ
ィジタル信号のDdcとDstを比較する判定回路と、
判定回路の出力によりスイッチング用のPWM信号を作
成するデューティ制御回路を持ち、前記判定回路の出力
はドライバ回路によりスイッチング電源部の主たるスイ
ッチング素子を駆動することにより、スイッチング電源
の構成要素を全てディジタル構成としているので、その
出力をディジタル情報やソフトウェアにより瞬時にかつ
柔軟に制御することが可能となる。As described in detail above, according to the present invention, (1) a switching power supply for generating a constant DC output from a current or a rectified AC power supply, wherein the output is a constant current or It is a constant voltage, and to make its output a constant value,
In an apparatus for performing PWM control, means for detecting an output current or an output voltage, an A / D converter for converting the detection result into a digital signal (Ddc), and a target output current or output voltage value of a digital signal Shape (Ds
a storage circuit that holds the reference data at t), a determination circuit that compares Ddc and Dst of the digital signal,
A duty control circuit for generating a PWM signal for switching based on the output of the determination circuit. The output of the determination circuit drives a main switching element of the switching power supply unit by a driver circuit, so that all components of the switching power supply are digitally configured. Therefore, the output can be instantaneously and flexibly controlled by digital information or software.
【0075】(2)この場合において、前記デューティ
制御回路は、高速のクロックを入力し、そのクロックか
ら必要なPWM信号の周期クロックを発生させ、PWM
としてパルス幅を変える時は、前記クロックの1パルス
分の幅を最小可変範囲として増減して制御することによ
り、高速クロックの1パルス分を最小単位として出力を
可変することが可能となる。(2) In this case, the duty control circuit inputs a high-speed clock, generates a required periodic clock of the PWM signal from the clock, and
When the pulse width is changed, the output can be varied with one pulse of the high-speed clock as the minimum unit by increasing or decreasing the width of one pulse of the clock as a minimum variable range.
【0076】(3)また、前記判定回路は、出力検出部
の出力と基準値とを比較し、 出力検出部出力<基準値の場合にはパルス幅を増加
し、 出力検出部出力=基準値の場合にはそのパルス幅を維
持し、 出力検出部出力>基準値の場合にはパルス幅を減じる 制御信号をデューティ制御回路に与えることにより、電
源回路の出力と基準値とをディジタル的に比較して、比
較結果に応じて電源回路出力と基準値とが等しくなるよ
うな負帰還制御を行なって出力の安定化を図ることがで
きる。(3) The determination circuit compares the output of the output detection unit with a reference value, and increases the pulse width if the output of the output detection unit is smaller than the reference value. In the case of, maintain the pulse width, and reduce the pulse width if the output detector output> reference value. By providing a control signal to the duty control circuit, digitally compare the output of the power supply circuit with the reference value. Then, the output can be stabilized by performing negative feedback control such that the output of the power supply circuit becomes equal to the reference value according to the comparison result.
【0077】(4)また、前記PWM制御において、定
常状態のパルスの増減については特に制限を設けず、ラ
ンダムにパルス幅を増減することにより、単純なPWM
制御回路の構成でスイッチング電源の出力を一定に保つ
ことができる。(4) In the PWM control, there is no particular limitation on the increase or decrease of the pulse in the steady state.
The output of the switching power supply can be kept constant by the configuration of the control circuit.
【0078】(5)また、前記PWM制御において、定
常状態のパルス幅の増減について制限を持たせ、一定の
増減パターンを持たせ、そのパターンでのデューティ制
御を一定時間行なった後に、前記判定回路の判定結果を
基にスイッチング回路の出力を増減させる新たなパター
ンを選択することにより、スイッチング回路を駆動する
PWMパターンを幾つか設けておき、出力に応じてこれ
らPWMパターンの何れかを選択し、給電部の低域のノ
イズを抑制したスイッチング電源を実現することができ
る。(5) In the PWM control, the pulse width in the steady state is limited to increase or decrease, and a constant increase / decrease pattern is provided. By selecting a new pattern for increasing or decreasing the output of the switching circuit based on the determination result, several PWM patterns for driving the switching circuit are provided, and one of these PWM patterns is selected according to the output. A switching power supply that suppresses low-frequency noise of the power supply unit can be realized.
【0079】(6)また、前記PWM制御において、出
力の負荷が急変し、スイッチング素子のパルス幅を大幅
に変更することが必要な場合には、デューティパルスの
幅をクロックの数個分にわたり大きく変化させることに
より、出力の負荷の急変に速やかに対処することができ
る。(6) In the PWM control, when the output load suddenly changes and it is necessary to greatly change the pulse width of the switching element, the width of the duty pulse is increased over several clocks. By changing it, it is possible to quickly cope with a sudden change in the output load.
【0080】(7)更に、前記デューティ制御パターン
は、メモリ上にパターンデータの形で保持され、デュー
ティ制御の時にパターンデータを読み出し、そのパター
ンデータによってPWMのパルス幅を制御することによ
り、パルスの増減に一定の制限を持たせたパターンをメ
モリに記憶させて、PWMパターンを容易に作成するこ
とができる。(7) Further, the duty control pattern is stored in the form of pattern data in a memory, and the pattern data is read out during the duty control, and the pulse width of the PWM is controlled by the pattern data to thereby control the pulse width. By storing in a memory a pattern having a certain restriction on increase and decrease, a PWM pattern can be easily created.
【0081】このように、本発明によれば、ダイナミッ
クな出力制御を行なうことができるスイッチング電源を
提供することができる。As described above, according to the present invention, a switching power supply capable of performing dynamic output control can be provided.
【図1】本発明の原理ブロック図である。FIG. 1 is a principle block diagram of the present invention.
【図2】本発明によるPWM制御の説明図である。FIG. 2 is an explanatory diagram of PWM control according to the present invention.
【図3】本発明によるデューティランダム制御の動作を
示すフローチャートである。FIG. 3 is a flowchart showing an operation of duty random control according to the present invention.
【図4】本発明の第1の制御方法の説明図である。FIG. 4 is an explanatory diagram of a first control method of the present invention.
【図5】本発明の第1の実施の形態例の要部を示す回路
図である。FIG. 5 is a circuit diagram showing a main part of the first embodiment of the present invention.
【図6】判定回路の動作論理を示す図である。FIG. 6 is a diagram illustrating an operation logic of a determination circuit.
【図7】本発明の第2の実施の形態例の要部を示す回路
図である。FIG. 7 is a circuit diagram showing a main part of a second embodiment of the present invention.
【図8】本発明の第2の制御方法における発生パターン
例を示す図である。FIG. 8 is a diagram showing an example of an occurrence pattern in the second control method of the present invention.
【図9】本発明によるデューティパターン制限制御の動
作を示すフローチャートである。FIG. 9 is a flowchart showing the operation of duty pattern restriction control according to the present invention.
【図10】従来のスイッチング電源回路の構成例を示す
図である。FIG. 10 is a diagram illustrating a configuration example of a conventional switching power supply circuit.
【図11】従来回路の動作を示すフローチャートであ
る。FIG. 11 is a flowchart showing the operation of the conventional circuit.
1 負荷 2 スイッチング回路 6 ドライバ回路 3 出力電流検出回路 10 A/Dコンバータ 11 判定回路 12 デューティ制御回路 13 レジスタ R3 電流検出抵抗 TR スイッチング素子 D1,D2 ダイオード L3 チョークコイル C1 コンデンサ DESCRIPTION OF SYMBOLS 1 Load 2 Switching circuit 6 Driver circuit 3 Output current detection circuit 10 A / D converter 11 Judgment circuit 12 Duty control circuit 13 Register R3 Current detection resistance TR Switching element D1, D2 Diode L3 Choke coil C1 Capacitor
Claims (7)
の直流出力を発生させるスイッチング電源であって、出
力は定電流又は定電圧であり、その出力を一定の値にす
るために、PWM制御を行なう装置において、 出力電流又は出力電圧を検出する手段と、 その検出結果をディジタル信号(Ddc)に変換するA
/Dコンバータと、 目標とする出力電流又は出力電圧の値をディジタル信号
の形(Dst)で基準データとして保持する記憶回路
と、 前述のディジタル信号のDdcとDstを比較する判定
回路と、 判定回路の出力によりスイッチング用のPWM信号を作
成するデューティ制御回路を持ち、 前記判定回路の出力はドライバ回路によりスイッチング
電源部の主たるスイッチング素子を駆動することを特徴
とするスイッチング電源。1. A switching power supply for generating a constant DC output from a DC or rectified AC power supply, wherein the output is a constant current or a constant voltage. Means for detecting an output current or an output voltage, and A for converting the detection result into a digital signal (Ddc).
/ D converter, a storage circuit for holding a target output current or output voltage value as reference data in the form of a digital signal (Dst), a determination circuit for comparing Ddc and Dst of the digital signal, and a determination circuit And a duty control circuit for generating a PWM signal for switching from the output of the switching power supply, wherein the output of the determination circuit drives a main switching element of the switching power supply unit by a driver circuit.
ックを入力し、そのクロックから必要なPWM信号の周
期クロックを発生させ、PWMとしてパルス幅を変える
時は、前記クロックの1パルス分の幅を最小可変範囲と
して増減して制御することを特徴とする請求項1記載の
スイッチング電源。2. The duty control circuit inputs a high-speed clock, generates a required periodic clock of a PWM signal from the clock, and changes the pulse width as one PWM by changing the width of one pulse of the clock. The switching power supply according to claim 1, wherein the switching power supply is controlled by increasing or decreasing the minimum variable range.
準値とを比較し、 出力検出部出力<基準値の場合にはパルス幅を増加
し、 出力検出部出力=基準値の場合にはそのパルス幅を維
持し、 出力検出部出力>基準値の場合にはパルス幅を減じる 制御信号をデューティ制御回路に与えることを特徴とす
る請求項2記載のスイッチング電源。3. The determination circuit compares the output of the output detection unit with a reference value, and increases the pulse width when the output detection unit output <the reference value, and increases the pulse width when the output detection unit output = the reference value. 3. The switching power supply according to claim 2, wherein the control signal is supplied to the duty control circuit to maintain the pulse width and to reduce the pulse width when the output detection unit output> the reference value.
ルスの増減については特に制限を設けず、ランダムにパ
ルス幅を増減することを特徴とする請求項3記載のスイ
ッチング電源。4. The switching power supply according to claim 3, wherein in the PWM control, there is no particular limitation on the increase or decrease of the pulse in a steady state, and the pulse width is increased or decreased at random.
ルス幅の増減について制限を持たせ、一定の増減パター
ンを持たせ、そのパターンでのデューティ制御を一定時
間行なった後に、前記判定回路の判定結果を基にスイッ
チング回路の出力を増減させる新たなパターンを選択す
ることを特徴とする請求項3記載のスイッチング電源。5. In the PWM control, a restriction is made on increase / decrease of a pulse width in a steady state, a constant increase / decrease pattern is provided, and duty control in the pattern is performed for a certain period of time. 4. The switching power supply according to claim 3, wherein a new pattern for increasing or decreasing the output of the switching circuit is selected based on the following.
急変し、スイッチング素子のパルス幅を大幅に変更する
ことが必要な場合には、デューティパルスの幅をクロッ
クの数個分にわたり大きく変化させることを特徴とする
請求項5記載のスイッチング電源。6. In the PWM control, when the output load changes suddenly and it is necessary to greatly change the pulse width of the switching element, the width of the duty pulse is greatly changed over several clocks. The switching power supply according to claim 5, characterized in that:
上にパターンデータの形で保持され、デューティ制御の
時にパターンデータを読み出し、そのパターンデータに
よってPWMのパルス幅を制御することを特徴とする請
求項5記載のスイッチング電源。7. The duty control pattern is stored in a memory in the form of pattern data, the pattern data is read during duty control, and the PWM pulse width is controlled by the pattern data. The described switching power supply.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9198429A JPH1141925A (en) | 1997-07-24 | 1997-07-24 | Switching power supply |
US09/067,902 US6310953B1 (en) | 1997-07-24 | 1998-04-28 | Subscriber circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9198429A JPH1141925A (en) | 1997-07-24 | 1997-07-24 | Switching power supply |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1141925A true JPH1141925A (en) | 1999-02-12 |
Family
ID=16390949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9198429A Withdrawn JPH1141925A (en) | 1997-07-24 | 1997-07-24 | Switching power supply |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1141925A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002028152A1 (en) * | 2000-09-26 | 2002-04-04 | Iwasaki Electric Co., Ltd. | Hid lamp operating circuit |
JP2009510793A (en) * | 2005-10-04 | 2009-03-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Apparatus and method for automatically self-calibrating a duty cycle circuit to maximize chip performance |
US8276007B2 (en) | 2007-12-25 | 2012-09-25 | Murata Manufacturing Co., Ltd. | Processor and switching power supply apparatus |
-
1997
- 1997-07-24 JP JP9198429A patent/JPH1141925A/en not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2002110382A (en) * | 2000-09-26 | 2002-04-12 | Iwasaki Electric Co Ltd | Lighting circuit of hid lamp |
JP4724909B2 (en) * | 2000-09-26 | 2011-07-13 | 岩崎電気株式会社 | HID lamp lighting circuit |
JP2009510793A (en) * | 2005-10-04 | 2009-03-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Apparatus and method for automatically self-calibrating a duty cycle circuit to maximize chip performance |
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