JPH11355683A

JPH11355683A - 映像表示装置

Info

Publication number: JPH11355683A
Application number: JP10163143A
Authority: JP
Inventors: Hirotoshi Uehara; 宏敏上原; Naoki Kurita; 尚希栗田; Shoichi Goto; 昌一後藤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-06-11
Filing date: 1998-06-11
Publication date: 1999-12-24

Abstract

(57)【要約】【課題】事業者毎に異なる表示要求仕様に対し、別々
の回路が必要となり回路規模の増大を招いたり、事業者
毎に最適化すると別品種のLSIとして開発する必要があ
り、開発コスト増を招くといった課題を有している。【解決手段】画素クロック内に少なくとも１回の演算
を行い表示データを生成する汎用の演算器とこれに入力
すべき表示データ及び演算内容を命令として記述する命
令シーケンサを備え、記述した命令を表示クロックに同
期して実行させることで、映像の拡大・縮小処理、及び
ＯＳＤとの合成処理を実現する。これにより従来装置の
ような各要求仕様毎に専用回路を備えるというものでは
なく、演算器と命令シーケンサで映像処理ユニットを構
成し、命令シーケンサ内の命令を書き換えることで、複
数の表示仕様に対応する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、圧縮された映像信
号や番組情報等のディジタルデータを多重化したディジ
タル放送信号を受信し、選択された映像信号を復号化し
出力するセットトップボックス等の映像表示装置に関す
るものである。

【０００２】

【従来の技術】近年、ディジタル技術の発展に伴い、放
送用の映像、音声、データ信号をディジタル信号として
一元的に処理し、通信衛星等を利用して放送を行うディ
ジタル放送サービスが実現されつつある。これらのサー
ビスにおいてはＭＰＥＧ２（ＩＳＯ／ＩＥＣ−１３８１
８で標準化）等に代表される圧縮多重技術により数十か
ら数百チャンネルの放送を提供することが可能である。
各放送事業者は、ディジタル放送では映像、音声、デー
タ等の信号がすべてディジタル信号として扱われる特徴
を活かし、高画質放送の実施や、静止画情報サービス等
差別化を実現するための種々のサービスの充実を図ろう
としており、これらに対応した映像表示装置が必要とさ
れている。

【０００３】従来のMPEGビデオデコーダシステムの一例
を図６に示し、以下その動作を説明する。図６において
１００はシステム全体を制御するシステム制御部、１０
１はMPEGデコードを行う映像復号化部、１０２は表示デ
ータを格納するフレームメモリであり、映像復号化部１
０１がデコードする映像データやOn Screen Display
(以下ＯＳＤ)のグラフィックスデータ等を格納する。１
０３は同期信号などを生成する表示タイミング生成手
段、１０４はフレームメモリ１０２の書き込みと読み出
しを制御するメモリ制御手段、１０５はメモリ制御手段
により読み出された表示データを一時的に格納する出力
バッファ手段で、６００は出力バッファ手段１０５のデ
ータを用いて表示データを生成する映像処理ユニット、
６０１は映像処理ユニットを制御する制御タイミング生
成手段である。

【０００４】図７は、MPEGビデオデコーダシステムにお
ける映像処理ユニット６００の代表的な内部構成を示し
た図である。６００１、６００２は映像データの水平拡
大・縮小を行う水平フィルタ回路、６００３は水平フィ
ルタ６００１、６００２からの連続する２ラインのデー
タより垂直方向の拡大・縮小を行う垂直フィルタ部、６
００４は垂直フィルタ部６００３からの映像データとＯ
ＳＤデータとを切り替える合成回路である。

【０００５】図８は、DVB（Digital VideoBroardcasti
ng DOCUMENT A001-revision 1）規格で制定されたデ
ィジタル放送の受信機で実現すべきビデオ出力フォーマ
ットを示す。図８（ａ）に示す水平・垂直拡大処理を実
現するため、水平フィルタ回路６００１、６００２、及
び垂直フィルタ回路６００３は、予め以下の倍率に対応
する回路を備える。

【０００６】水平フィルタ回路：３／４，１，９／
８，４／３, ３／２，２，８／３垂直フィルタ回路：１，２図８（ｂ）はパンスキャン処理を示し図であり、アスペ
クト比１６：９の入力画像を４：３のモニタに出力する
場合に画面中央部分（Pan & Scan Window）を切り出
し水平拡大するものである。

【０００７】このようにデジタル放送受信機における映
像表示装置では、映像信号の水平垂直の拡大処理が必須
の機能となっている。以下、図６のMPEGデコーダシステ
ムの動作を説明する。システム制御部１００は、ユーザ
が選択したチャンネルに相当するビットストリームを映
像復号化部１０１に対して入力する。

【０００８】映像復号化部１０１は、ビットストリーム
中に格納される図８（ａ）の入力解像度の情報を抜き出
し、システム制御部１００に渡す。映像復号化部１０１
は、フレームメモリ１０２を参照フレームバッファ及び
表示フレームバッファとして使用してＭＰＥＧビデオデ
コード処理を行う。ＭＰＥＧデコード処理は、本発明の
目的とは直接関係しないため詳細動作の説明を省略す
る。

【０００９】システム制御部１００は、デコード制御と
平行して、フレームメモリ１０２に対し、On Screen
Display(ＯＳＤ)データを描画する。これは、メニュー
等の操作情報やＥＰＧ（Electronic Program Guide）
と呼ぶ番組表データである。映像表示において、システ
ム制御部１００は、メモリ制御手段１０４を制御してフ
レームメモリ１０２からのデコードした画像データとＯ
ＳＤデータををライン単位で読み出す。ライン単位に読
み出されたデータは、出力バッファ手段１０５に一時格
納される。

【００１０】システム制御部１００は、映像復号化部１
０１より抜き出した入力画像の解像度情報とユーザより
予め指示される出力モニタのアスペクト比に従い、映像
処理ユニット８００の水平フィルタ回路８００１、８０
０２、及び垂直フィルタ回路８００３の拡大率を設定
し、図８（ａ）に示す拡大処理を制御する。拡大処理さ
れたデコード画像は、合成回路８００４でＯＳＤデータ
と合成され外部出力される。

【００１１】このように、従来のＭＰＥＧデコードシス
テムでの映像処理装置は、予め定められた拡大率に対応
する専用回路、及びＯＳＤデータとの合成回路を備え、
デコード画像の解像度情報等に従い表示出力を生成して
いる。図９は、静止画情報サービスに対応するため、動
画、ＯＳＤの表示に加えて、静止画表示を実現する場合
のＭＰＥＧデコーダシステムのブロック図を示す。映像
処理ユニット８００は、２系統の水平フィルタ回路８０
０１、８００２と垂直フィルタ回路８００３とを備え、
各々動画データ、静止画データ用として制御し、動作デ
ータと静止画データの切り替え回路８００５を新たに備
える。

【００１２】動作としては、システム制御部１００がフ
レームメモリ１０２に対しＯＳＤデータだけでなく、静
止画データを描画する。静止画データは、例えばデジタ
ル衛星放送でのデータ放送を利用して送られてきたり、
電話回線を介して送られてくる。いずれもユーザの操作
によりデータを取得し、システム制御部１００の制御に
より表示する。フレームメモリ１０２に描画された静止
画データは、メモリ制御手段１０４により動画データ、
ＯＳＤデータと共にライン単位に出力バッファ手段１０
５に読み出される。この時、動画データの垂直フィルタ
処理を行う場合、動画データは連続する２ライン分のデ
ータを読み出す。

【００１３】このデータを用いて、図９に示す映像処理
ユニットにより、動画と静止画データに対し独立に縮小
処理を実行し、この演算結果をＯＳＤデータと合成する
ことで、図１１に示すような出力画面を得ることができ
る。以上のように従来の映像表示装置では、事業者毎に
異なる表示仕様に対応し、図７、図９に示すような専用
回路を備えて実現していた。これらは、通常MPEGビデオ
デコーダLSIの回路の一部として内蔵される。

【００１４】

【発明が解決しようとする課題】このように従来の映像
表示装置では、事業者毎に異なる専用回路が必要とな
り、複数の放送事業者に対応するには、個々の表示要求
に対し、別々の回路が必要となり回路規模の増大を招い
たり、事業者毎に最適化すると別品種のLSIとして開発
する必要があり、開発コスト増を招くといった課題を有
していた。

【００１５】

【課題を解決するための手段】前記課題を解決するため
に、本発明の映像表示装置は、画素クロック内に少なく
とも１回の演算処理を行う演算器とこれに入力すべきデ
ータの選択と出力とを制御する命令シーケンサを備え、
この命令を表示クロックに同期して実行させることで、
映像の拡大・縮小処理、及びＯＳＤとの合成処理を実現
する。

【００１６】この構成により、従来装置のような専用回
路を各要求仕様毎に備えるという実現手法ではなく、演
算器と命令シーケンサとを共通の回路とし、命令を切り
替えることで複数の表示仕様に対応することが可能とな
る。

【００１７】

【実施の形態】本発明の請求項１に記載の映像表示装置
は、表示データを格納するフレームメモリと、表示タイ
ミングを生成する表示タイミング生成手段と、前記表示
タイミング生成手段に同期して前記フレームメモリから
表示データを読み出すメモリ制御手段と、前記メモリ制
御手段により読み出された表示データを一時的に格納す
る出力バッファ手段と、画素クロック内に少なくとも１
回の演算を行い表示データを生成する演算器と、前記出
力バッファ手段からピクセルクロックに同期して表示デ
ータを読み出すと共に、前記演算器に入力するデータを
選択するデータ選択手段と、前記表示タイミング生成手
段のタイミングに同期して前記データ選択手段と前記演
算器とを制御する命令シーケンサとを備え、前記命令シ
ーケンサが、前記演算器と前記データ選択手段を制御す
るための制御情報を格納した命令メモリと、画素クロッ
ク内に少なくとも１つ以上の命令を読み出す命令実行制
御手段と、前記読み出された命令をデコードし、前記デ
ータ選択手段により前記演算器に入力するデータを制御
する命令デコーダ手段とを有することを特徴とするもの
である。映像の拡大・縮小及びＯＳＤとの合成処理とい
った映像表示処理を、命令シーケンサの命令で記述する
ことができる。

【００１８】また、本発明の請求項２に記載の映像表示
装置は、請求項１に記載の命令メモリが少なくとも１画
素クロック内の実行命令を格納するものであって、命
令実行手段が画素クロックに同期して命令メモリを繰り
返し読み出し、１ライン分の命令実行を制御する手段を
備えたことを特徴とするものである。１画素分という少
ない命令メモリで実現できる。

【００１９】本発明の請求項３に記載の映像表示装置
は、請求項１または請求項２記載の演算器の出力を一時
的に記憶可能でかつデータ選択手段へ出力可能な演算結
果バッファ手段を持つことを特徴とするものである。演
算結果を一時的に蓄積することで、演算した結果を次サ
イクル以降でも自由に演算器入力として選択することが
可能となり、より多くの種類の演算処理を命令で制御で
きるようになる。

【００２０】本発明の請求項４に記載の映像表示装置
は、請求項１〜３記載の演算器からのデータ出力を出力
バッファ手段に書き戻すライトバック手段を備え、命令
シーケンサがライトバック手段も制御することを特徴と
するものである。拡大・縮小後のデコード画像をフレー
ムメモリに書き戻す機能により、複数の縮小画像を並べ
て表示する画面を提供することもできる。

【００２１】本発明の請求項５に記載の映像表示装置
は、請求項１〜４記載の命令シーケンサが画素クロッ
ク周波数に応じて、画素クロック内に読み出す命令数を
切り替える手段を備えたことを特徴とするものである。
デコード画像に応じて画素クロック内の実行命令数を切
り替えることで、４８０本や１０８０本のインタレース
走査、４８０本や７２０本の順次走査が混在して放送さ
れる場合でも、実行命令数の変更のみで映像処理を実現
することができる。

【００２２】（実施例１）以下に本発明の請求項１〜３
の映像表示装置の実施の形態例について図１、図２を用
いて説明する。図１において、システム制御部１００、
映像復号化部１０１、フレームメモリ１０２、表示タイ
ミング生成手段１０３、メモリ制御手段１０４、出力バ
ッファ手段１０５は従来例と同様の構成である。

【００２３】映像処理ユニット１０６は、出力バッファ
手段１０５からピクセルクロックに同期して表示データ
を読み出すと共に後述の演算器に入力するデータを選択
するデータ選択手段１０６１と、画素クロック内に少な
くとも６回の演算を行い表示データを生成する演算器A
１０６２、演算器B１０６３、演算結果を一時的に記憶
するレジスタファイル１０６４と、出力切替手段１０６
５とで構成される。

【００２４】データ選択手段１０６１は、水平拡大率に
応じて出力バッファ手段１０５からのデータ読み出しを
制御する機能を備えるものとする。これは、例えば８ビ
ットの加算器を持ち、画素クロック毎に固定値をインク
リメントして、加算器のキャリーを次画素データの読み
出しトリガとすることで実現できる。この場合、水平拡
大率はインクリメントする固定値で指定でき、８ビット
加算器出力が水平拡大処理時の演算係数として利用でき
る。

【００２５】また、演算器A、Bは、各々以下の式を実行
するものとする。演算器A：（演算結果）＝α×A＋β×B＋C 演算器B：（演算結果）＝γ×D＋（１−γ）×E 命令シーケンサ１０７は、表示タイミング生成手段１０
３のタイミングに同期してデータ選択手段１０６１と演
算器１０６２、１０６３とを制御するものであり、次の
４つで構成される。

【００２６】命令メモリ１０７１は、演算器１０６２、
１０６３の入力と出力を制御するための制御情報を格納
したもの、命令実行制御手段１０７２は、画素クロック
内に複数個の命令読み出しを制御するもの、命令デコー
ダ手段１０７２は命令メモリ１０７１より読み出された
命令をデコードし、データ選択手段１０５に対して演算
器１０６２、１０６３に入力するデータを制御するで構
成される。

【００２７】命令は、演算器A１０６２に対する係数値
α、β及び入力データA,、B、Cの選択と、演算器B１０
６３に対する係数値γ及び入力データD、Eの選択と、各
々の演算器の出力先（結果をどこに書き込むかの情報：
レジスタファイル１０６４への書き込みか、出力切替手
段１０６５か）を指定するものとする。また命令メモリ
１０７１は、６命令を格納するものとし、命令実行制御
手段１０７２はこれを画素クロックに同期して繰り返し
て読み出し１ライン分の命令実行を制御するものとす
る。

【００２８】以上のように構成された実施の形態につい
て図２を用いて動作を説明する。まず、システム制御手
段１００は、表示制御を１ライン単位に制御する。具体
的には、システム制御部１００の指示により、メモリ制
御手段１０４は、表示すべきデータをライン単位にフレ
ームメモリ１０２から出力バッファ手段１０５に読み出
す。映像処理ユニット１０６と命令シーケンサ１０７
は、このデータを用いて、１ライン分の出力データを生
成する。出力バッファ手段１０５への表示データ読み出
しまでは従来例とその動作は同じである。以下では、図
８（ａ）に示す入力解像度が３５２×２４０の場合で、
表示時に水平・垂直方向に２倍拡大するものとして説明
する。この場合、出力バッファ手段１０５には、フレー
ムメモリ１０２よりデコード画像の連続する２ライン分
のデータを保持するものとする。

【００２９】図２は、従来例の図７の映像処理を実現し
た例であり、画素クロックを１３．５MHzとし、映像処
理ユニット、命令シーケンサの動作クロックを６倍の８
１MHzとしている。命令実行制御手段１０７２は、画素
クロックに同期して命令メモリ１０７１より０〜５番地
までの命令を繰り返し読み出す。命令デコーダ手段１０
７３は、読み出された命令をデコードしてデータ選択手
段１０６１と演算器A１０６２と演算器B１０６３を以下
のように制御する。

【００３０】演算器A：（１）命令１：データ選択手段１０６１によりデコ
ード画像（動画）の第１のラインの水平２画素データと
係数値データを選択し、同データによる乗加算処理を実
行させる。演算結果は、レジスタファイル１０６４に書
き込ませる。（２）命令２：データ選択手段１０６１により第２
のラインの水平２画素と係数値データを選択し、同デー
タによる乗加算処理を実行させる。演算結果はスルー
（データ選択手段にフィードバック）させる。（３）命令３：データ選択手段１０６１により命令
１で書き込んだレジスタファイルデータと命令２の演算
結果（スルーさせたもの）を選択し、乗加算演算を実行
する。これにより、第１のラインと第２のラインデータ
による垂直演算を実行したことになる。演算係数値α、
βは、データ選択手段１０６１に係数レジスタを持た
せ、システム制御手段１００がライン単位に設定するこ
とで実現できる。演算結果はレジスタファイル１０６４
に書き込ませる。（４）命令スロット４〜６は命令実行を特に行わな
い。

【００３１】演算器B：（１）命令１：データ選択手段１０６１により演算
器Aの命令３で書き込んだレジスタファイル１０６４の
データと背景色となるレジスタ値（データ選択手段１０
６１に保持）を選択し、演算を行う。演算係数値γは、
データ選択手段１０６１においてデコード画像の有効表
示期間信号より生成するものとする。演算結果はスルー
（データ選択手段にフィードバック）とする。これによ
り、有効表示領域外を特定の背景色に塗りつぶすしたデ
ータを生成する。（２）命令２：データ選択手段１０６１により命令
１の演算結果とＯＳＤデータとを選択し、合成処理を行
う。ＯＳＤデータは、映像データとの合成値（γ係数
値）を持つものとする。演算結果は、出力切替手段１０
６５に書き込みし、外部モニタへの出力させる。以上のような１画素分の命令（６ステップ）を記述し、
命令実行制御手段１０７２により図２に示すように画素
クロックに同期させて繰り返し実行することで、１ライ
ン分の画面データを生成することができる。また、デコ
ード画像に対する拡大処理は、演算器Ａにおける命令１
〜３を変更することで対応できる。例えば、水平拡大処
理の場合は、命令１のみ実行し、命令２〜命令６をＮＯ
Ｐ（ＮｏＯｐｅｒａｔｉｏｎ）とすることで対応でき
る。

【００３２】一方、図３は図１の映像表示装置におい
て、従来例の図９の映像処理を実現した例である。以下
では、デコード画像（動画）と静止画データの２種類の
画面を、各々水平・垂直方向に１／２縮小するものとし
て説明する。垂直１／２縮小時は、連続する２ラインに
より補間処理を行ってデータを生成するものとする。図
２と同様に画素クロックを１３．５MHzとし、映像処理
ユニット、命令シーケンサの動作クロックを６倍の８１
MHzとする。命令シーケンサ１０７で制御される命令を
以下のように制御する。

【００３３】演算器A：（１）命令１〜命令３：図２と同じ。（３）命令４〜命令６：実行内容は命令１〜３と同
じだが、データ選択手段１０６１より演算データとして
静止画データを選択する点が異なる。演算器B：（１）命令１：データ選択手段１０６１により演算
器Aの命令３で書き込んだレジスタファイル１０６４と
背景色となるレジスタ値（データ選択手段１０６１に保
持）を選択し、演算を行う。演算結果はレジスタファイ
ル１０６４に書き込ませる。（３）命令２：データ選択手段１０６１により演算
器Aの命令６で書き込んだレジスタファイル１０６４と
背景色となるレジスタ値（データ選択手段１０６１に保
持）を選択し、演算を実行する。演算結果はスルーさせ
る。（４）命令３：データ選択手段１０６１により命令
１で書き込んだレジスタファイル１０６４と命令２の演
算結果を選択し、演算を行う。演算係数値γは、データ
選択手段１０６１においてデコード画像（動画）の有効
表示期間信号より生成するものとし、これを選択する。
演算結果はスルーさせる。（５）命令４：データ選択手段１０６１により命令
３の演算結果とＯＳＤデータを選択し、演算を行う。演
算結果は、出力切替手段１０６５に書き込みし、外部モ
ニタへの出力させる。

【００３４】以上により、図１に示す同一の映像表示装
置で、図３の命令を実行することで、図９に示す映像処
理にも容易に対応することができる。最近の半導体技術
の進歩により、回路の動作周波数は飛躍的に伸びてお
り、画素クロックに対して演算器等の動作クロックを高
くすることが容易になってきている。例えば、８１MHz
より高い周波数で実行させることができれば、本発明の
構成に従えば、容易に静止画像或いは動画像を２つ表示
することなども可能となる。

【００３５】また、図１の実施例では２つの演算器によ
りフィルタ演算と合成演算を別々に実行させて実現して
いるが、本発明は特にその構成に限定するものではな
い。例えば、１つの演算器で実現しても構わないし、更
に複数の演算器を組み合わせても構わない。演算器も、
上述の実施例で説明したような乗加算処理に限定するも
のではなく、その他の演算処理を実行するものでも良
い。

【００３６】また、上記した実施例では、命令メモリサ
イズを１画素分として説明しているが、複数画素分や１
ライン分を備えても構わない。また、レジスタファイル
を用いた構成として説明したが、演算結果を毎サイクル
使用することように命令を指定すれば、レジスタファイ
ルを持たなくとも実現できる。（実施例２）次に、本発明の請求項４の記載の映像表示
装置の実施の形態例について図４を用いて説明する。

【００３７】図１と同じ構成要素については同一の番号
を付与し、説明を省略する。書戻し手段１０６６は、演
算器A １０６２及び演算器B １０６３からの出力デー
タを書き戻す制御を行うもので、入出力バッファ手段１
０８は、フレームメモリ１０２からの表示データの読み
出しに加えて、書戻し手段１０６６から書き戻されたデ
ータをフレームメモリ１０２に書き込む機能を備える。

【００３８】命令シーケンサ１０７の命令で、演算結果
の書き込み先として書戻し手段１０６６を選択すること
で、処理したデコード画像などを入出力バッファ手段１
０８に書き込む。動作としては、命令デコーダ手段１０
７３より書戻し手段１０６６が選択されると、演算器A
１０６２または演算器B１０６３の出力データを、書戻
し手段１０６６で一旦格納する。

【００３９】書戻し手段１０６６は、格納したデータ
を、表示読み出し以外のサイクルで入出力バッファ手段
１０８に転送する。システム制御部１００は、１ライン
分の演算結果データが書き込まれると、メモリ制御手段
１０４によりフレームメモリ１０２に対しての書き込み
転送を制御する。書き戻された画像を、静止画像として
フレームメモリ１０２より読み出して表示を行えば、縮
小した複数のデコード画像を並べて表示することも可能
となり、例えば番組表に縮小された静止画をはめ込むな
どのユーザインタフェース画面を容易に提供することが
できる。

【００４０】（実施例３）次に、本発明の請求項５に記
載の映像表示装置の実施の形態例について図５を用いて
説明する。図１と同じ構成要素については同一の番号を
付与し、説明を省略する。デジタル放送では、フレーム
レートのの異なる放送サービスを提供するものもある。
例えば、４８０本や１０８０本のインタレース走査、４
８０本や７２０本の順次走査の混在放送などである。こ
のような場合、表示のためのクロックをデコード画像に
よって切り替える必要がある。

【００４１】本実施例では、このような場合に、映像処
理ユニット１０６と命令シーケンサ１０７の動作周波数
はそのままにし、画素クロック内の実行命令数のみを切
り替えることで対応する映像表示装置を説明する。実行
命令数切替え手段１０７４は、画素クロック内に読み出
す命令数を切り替えるものであり、システム制御部１０
０により制御される。

【００４２】動作としては、システム制御部１００が、
デコード画像の解像度情報により、表示クロックを切り
替える際に、実行命令数切替え手段１０７４に対し、予
め定めた命令数を設定する。命令実行制御手段１０７２
は、実行命令数切替え手段１０７４で指示される命令数
分を繰り返して読み出す。

【００４３】以上の構成により、表示クロックが切り替
えられた場合でも、問題なく映像処理を実行することが
できる。

【００４４】

【発明の効果】以上に説明したように、本発明の映像表
示装置によれば事業者によって異なる表示要求仕様に対
し、共通のハードウエアと表示要求仕様に対応した命令
の組み合わせにより、容易に各種機能を実現することが
できる。また、その命令メモリも１画素分の少ないサイ
ズで実現することも可能であり、回路規模としても従来
装置と殆ど変わらず実現できる。

【００４５】これらより、従来課題であった要求仕様毎
に別品種の回路（LSI）を制作することによる開発コス
トを低減できるという効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の実施の形態例である映像表示装置を示
すブロック図

【図２】図１に示す映像表示装置での命令シーケンサに
おける命令実行例を示した図

【図３】図１に示す映像表示装置での命令シーケンサに
おける別の命令実行例を示した図

【図４】本発明の第２の実施の形態例である映像表示装
置を示すブロック図

【図５】本発明の第３の実施の形態例である映像表示装
置を示すブロック図

【図６】従来の映像表示装置の例を示すブロック図

【図７】従来の映像表示装置における映像処理ユニット
の詳細ブロック図

【図８】（ａ）デジタル放送受信機におけるビデオ出力
仕様を示した図（ｂ）デジタル放送受信機におけるパンスキャン表示処
理を示した図

【図９】従来の映像表示装置における別の映像処理ユニ
ットの詳細ブロック図

【符号の説明】

１００システム制御部１０１映像復号化手段１０２フレームメモリ１０３表示タイミング生成手段１０４メモリ制御手段１０５出力バッファ手段１０６映像処理ユニット１０６１データ選択手段１０６２演算器A １０６３演算器B １０６４レジスタファイル１０６５出力切替手段１０６６書戻し手段１０７命令シーケンサ１０７１命令メモリ１０７２命令実行制御手段１０７３命令デコーダ手段１０７４実行命令数切替え手段１０８入出力バッファ手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｄ

Claims

【特許請求の範囲】

【請求項１】表示データを格納するフレームメモリ
と、表示タイミングを生成する表示タイミング生成手段と、前記表示タイミング生成手段に同期して前記フレームメ
モリから表示データを読み出すメモリ制御手段と、前記メモリ制御手段により読み出された表示データを一
時的に格納する出力バッファ手段と、画素クロック内に少なくとも１回の演算を行い表示デー
タを生成する演算器と、前記出力バッファ手段からピクセルクロックに同期して
表示データを読み出すと共に、前記演算器に入力するデ
ータを選択するデータ選択手段と、前記表示タイミング生成手段のタイミングに同期して前
記データ選択手段と前記演算器とを制御する命令シーケ
ンサとを備え、前記命令シーケンサが、前記演算器と前記データ選択手
段を制御するための制御情報を格納した命令メモリと、
画素クロック内に少なくとも１つ以上の命令を読み出す
命令実行制御手段と、前記読み出された命令をデコード
し、前記データ選択手段により前記演算器に入力するデ
ータを制御する命令デコーダ手段とを有することを特徴
とする映像表示装置。
【請求項２】前記命令メモリが少なくとも１画素クロ
ック内の実行命令を格納するものであって、前記命令実行手段が画素クロックに同期して前記命令メ
モリを繰り返し読み出すことを特徴とする請求項１記載
の映像表示装置。
【請求項３】前記演算器の出力を一時的に記憶可能で
かつ前記データ選択手段へ出力可能な演算結果バッファ
手段を持つことを特徴とする請求項１または請求項２記
載の記載の映像表示装置。
【請求項４】前記演算器からのデータ出力を前記出力
バッファ手段に書き戻すライトバック手段を備え、命令
シーケンサが前記ライトバック手段も制御することを特
徴とする請求項１〜３のいずれか１項に記載の映像表示
装置。
【請求項５】前記命令シーケンサが、画素クロック内
に読み出す命令数を切り替える手段を備えたことを特徴
とする請求項１〜４のいずれか１項に記載の映像表示装
置。