JPH11355643A - Image processor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To unnecessitate design change even when a camera unit that has different specifications is connected by providing a matching circuit so as to allow a signal processing part to manage a signal outputted from the camera unit in the same timing. SOLUTION: Data which correspond to a camera unit that is connected to an electronic still camera is selected manually after power is inputted. A polarity selection circuit 9 performs inversion/non-inversion of polarity of a synchronizing signal and an output timing selection circuit 10 converts output timing of the synchronizing signal so that a gate signal generation circuit 11 can normally manage a horizontal synchronizing signal and a vertical synchronizing signal based on the selected data. After that, the circuit 11 outputs a horizontal gate signal and a vertical gate signal which regulate the position and size of desired image data based on output results of the circuits 9 and 10 and data of a horizontal offset 4, a vertical offset 6, effective horizontal gate width 5 and an effective vertical gate width 7.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、カメラユニット
から出力される信号を、信号処理部が同じタイミングで
扱えるように整合する方法と、その方法を適用した画像
処理装置に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a method for matching a signal output from a camera unit so that a signal processing unit can handle the signal at the same timing, and an image processing apparatus to which the method is applied.

【０００２】[0002]

【従来の技術】カメラユニットから出力される同期信号
の極性やデータ信号のクロックに対する同期タイミング
等はカメラユニットの仕様に依存している。このため電
子スチルカメラの設計は、接続するカメラユニットの仕
様に合わせて行っている。2. Description of the Related Art The polarity of a synchronization signal output from a camera unit and the synchronization timing of a data signal with respect to a clock depend on the specifications of the camera unit. For this reason, electronic still cameras are designed in accordance with the specifications of the camera unit to be connected.

【０００３】[0003]

【発明が解決しようとする課題】カメラユニットからは
例えば図１４のような信号が出力される。１は垂直同期
信号の優位極性、２は水平同期信号の優位極性、３はク
ロックに対する信号の出力タイミング、４は水平方向の
画像取り込み開始位置となる水平方向オフセット、５は
水平方向の画像サイズを規定する有効水平ゲート幅、６
は垂直方向の画像取り込み開始位置となる垂直方向オフ
セット、７は垂直方向の画像サイズを規定する有効垂直
ゲート幅である。A signal as shown in FIG. 14, for example, is output from the camera unit. 1 is the dominant polarity of the vertical synchronizing signal, 2 is the dominant polarity of the horizontal synchronizing signal, 3 is the output timing of the signal with respect to the clock, 4 is the horizontal offset which is the horizontal image capture start position, and 5 is the horizontal image size. The specified effective horizontal gate width, 6
Is a vertical offset which is a vertical image capturing start position, and 7 is an effective vertical gate width which defines a vertical image size.

【０００４】このカメラユニットの仕様では、垂直同期
信号の優位極性１はｈｉｇｈであり、この間にＬａ個の
水平同期信号が出力される。一方、水平同期信号の優位
極性２もｈｉｇｈであり、この間隔はクロックＣａ個分
に相当し、出力タイミング３はクロックの立ち下がりか
ら時間Ｔｎｓ後となる。これらの信号から所望する画像
を取り込むためには、水平及び垂直方向に対してゲート
信号を生成する必要があり、水平方向に関しては水平方
向オフセット４をＣｍクロック、有効水平ゲート幅５を
Ｃｎ−Ｃｍ、垂直方向に対しては垂直方向オフセット６
をＬｍライン、有効垂直ゲート幅７をＬｎ−Ｌｍとする
ことが必要となる。In the specifications of the camera unit, the superior polarity 1 of the vertical synchronizing signal is high, and La horizontal synchronizing signals are output during this period. On the other hand, the dominant polarity 2 of the horizontal synchronization signal is also high, and this interval corresponds to Ca clocks, and the output timing 3 is after the time Tns from the fall of the clock. In order to capture a desired image from these signals, it is necessary to generate gate signals in the horizontal and vertical directions. In the horizontal direction, the horizontal offset 4 is set to Cm clock, and the effective horizontal gate width 5 is set to Cn-Cm. , Vertical offset 6 for vertical direction
Must be Lm lines, and the effective vertical gate width 7 must be Ln-Lm.

【０００５】電子スチルカメラの設計は、このように細
部にわたるカメラユニットの仕様に合わせて設計を行う
必要があり、接続するカメラユニットの仕様が変更とな
った場合は設計変更に多大な労力を要することとなり、
開発コストや開発時間が上昇する等の問題があった。It is necessary to design an electronic still camera in accordance with such detailed specifications of the camera unit. If the specifications of the camera unit to be connected are changed, a great deal of labor is required for the design change. That means
There were problems such as an increase in development cost and development time.

【０００６】この発明は、上記のような問題点を解決す
るためのものであり、カメラユニットから出力される信
号を、信号処理部が同じタイミングで扱えるよう整合回
路を備えることにより、異なる仕様のカメラユニットを
接続した場合でも設計変更を行う必要がない画像処理装
置を得ることを目的としている。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and includes a matching circuit so that a signal processing unit can handle a signal output from a camera unit at the same timing. It is an object of the present invention to provide an image processing apparatus that does not require a design change even when a camera unit is connected.

【０００７】[0007]

【課題を解決するための手段】この発明の画像処理装置
は、カメラユニットから供給される水平同期信号および
垂直同期信号に基づいて、所望の画像データの位置およ
びサイズを規定するための水平ゲート信号および垂直ゲ
ート信号を生成して出力するゲート信号生成回路と、水
平同期信号および垂直同期信号の優位極性とゲート信号
生成回路が認識する信号の優位極性が一致するように、
水平同期信号および垂直同期信号の極性を選択する極性
選択回路と、水平同期信号及び垂直同期信号の立ち上が
りがクロックパルスに同期するように、カメラユニット
から供給される水平同期信号及び垂直同期信号の出力タ
イミングを変換する出力タイミング選択回路と、カメラ
ユニットの垂直同期信号の優位極性、水平同期信号の優
位極性、および、出力タイミングの各信号特性データを
記憶保持すると共に、ゲート信号を生成するための水平
方向オフセット、垂直方向オフセット、有効水平ゲート
幅、および、有効垂直ゲート幅を演算してゲート信号生
成回路に供給する制御レジスタとを備える。An image processing apparatus according to the present invention has a horizontal gate signal for defining a desired position and size of image data based on a horizontal synchronizing signal and a vertical synchronizing signal supplied from a camera unit. And a gate signal generation circuit that generates and outputs a vertical gate signal, such that the superior polarity of the horizontal synchronization signal and the vertical synchronization signal matches the superior polarity of the signal recognized by the gate signal generation circuit,
A polarity selection circuit for selecting the polarity of the horizontal synchronization signal and the vertical synchronization signal, and the output of the horizontal synchronization signal and the vertical synchronization signal supplied from the camera unit so that the rising edges of the horizontal synchronization signal and the vertical synchronization signal are synchronized with the clock pulse An output timing selection circuit for converting timing, a signal for prevailing polarity of a vertical synchronizing signal of the camera unit, a predominant polarity of horizontal synchronizing signal, and output timing, and a horizontal signal for generating a gate signal. A control register for calculating a direction offset, a vertical direction offset, an effective horizontal gate width, and an effective vertical gate width and supplying the calculated result to a gate signal generation circuit.

【０００８】また、この発明の他の形態の画像処理装置
は、カメラユニットから供給される画像データのバス幅
を変換して、画像データを信号処理部に送信するバス幅
変換回路と、カメラユニットが出力する画像データのバ
ス幅および信号処理部が扱う画像データのバス幅を記憶
保持すると共に、これらのバス幅のデータを上記バス幅
変換回路に供給する制御レジスタと、画像データのバス
幅および信号処理部が扱う画像データのバス幅に基づい
て、原振クロックの周波数の分周を演算して信号処理回
路に供給する分周回路とを備える。An image processing apparatus according to another embodiment of the present invention converts a bus width of image data supplied from a camera unit and transmits the image data to a signal processing unit, and a camera unit. And a control register that supplies the bus width conversion circuit with the bus width of the image data output by the controller and the bus width of the image data handled by the signal processing unit. A frequency dividing circuit for calculating the frequency division of the original clock based on the bus width of the image data handled by the signal processing unit and supplying the divided frequency to the signal processing circuit.

【０００９】また、この発明の他の形態の画像処理装置
は、カメラユニットの出力設定を行う制御レジスタに、
シリアル通信における通信方式を選択する通信方式選択
レジスタを備えた画像処理装置において、通信方式選択
レジスタに第１レベルが設定されたときは、第１レベル
および第２レベルのクロックデータおよびシリアルデー
タはそのままカメラユニットに送信されるが、通信方式
選択レジスタに第２レベルが設定されたときは、第１レ
ベルのクロックデータおよびシリアルデータを第１レベ
ルのクロックデータおよびシリアルデータとしてカメラ
ユニットに送信すると共に、第２レベルのクロックデー
タおよびシリアルデータをカメラユニットに出力するこ
となく、電位変位手段に第２レベルの信号を第２レベル
のクロックデータおよびシリアルデータをカメラユニッ
トに供給させる論理手段を備えたことを特徴とする。According to another aspect of the present invention, there is provided an image processing apparatus comprising: a control register for setting an output of a camera unit;
In an image processing apparatus provided with a communication mode selection register for selecting a communication mode in serial communication, when the first level is set in the communication mode selection register, the clock data and serial data of the first and second levels remain unchanged. Although transmitted to the camera unit, when the second level is set in the communication mode selection register, the first level clock data and serial data are transmitted to the camera unit as the first level clock data and serial data, Logic means for causing the potential displacing means to supply the second level signal to the camera unit with the second level clock data and serial data without outputting the second level clock data and serial data to the camera unit. Features.

【００１０】また、この発明の他の形態の画像処理装置
は、カメラユニットから供給される画像データを、画像
データ形式を変換せずに信号処理部に送信する非変換送
信路と、カメラユニットから供給される画像データを、
信号処理部が処理する画像データの形式に変換して送信
するための変換送信路と、変換送信路に配設され、カメ
ラユニットの画像データ形式を変換する画像データ形式
変換回路と、カメラユニットが出力する画像データの形
式を記憶保持し、画像データの形式と信号処理回路が処
理する画像データの形式が一致するときは、非変換送信
路を選択するが、これらの画像データ形式が一致しない
ときは、変換送信路を選択すると共に、画像データ形式
変換回路に、カメラユニットから供給される画像データ
の形式を信号処理回路が処理する画像データの形式に変
換させる制御レジスタとを備えることを特徴とする。According to another aspect of the present invention, there is provided an image processing apparatus comprising: a non-conversion transmission path for transmitting image data supplied from a camera unit to a signal processing unit without converting an image data format; The supplied image data is
A conversion transmission path for converting the image data into a format of the image data processed by the signal processing unit and transmitting the image data; an image data format conversion circuit disposed in the conversion transmission path for converting the image data format of the camera unit; The format of the image data to be output is stored and held. When the format of the image data matches the format of the image data processed by the signal processing circuit, a non-conversion transmission path is selected, but when these image data formats do not match. And a control register that selects a conversion transmission path and causes the image data format conversion circuit to convert a format of image data supplied from the camera unit into a format of image data processed by the signal processing circuit. I do.

【００１１】また、上記カメラユニットから出力される
水平同期信号のパルス数をカウントする水平同期信号カ
ウント回路と、カメラユニットから出力される垂直同期
信号のパルス数をカウントする垂直同期信号カウント回
路と、水平同期信号のカウント数に基づいてカメラユニ
ットの種類を判定する水平同期信号判定回路と、水平同
期信号判定回路の判定結果に基づいてカメラユニットの
種類が判定できないときに、垂直同期信号のカウント数
に基づいてカメラユニットの種類を判定する垂直同期信
号判定回路と、水平同期信号の判定結果、または、垂直
同期信号から送信されるカメラユニットの判定結果に基
づいて、制御レジスタが演算処理を行うための垂直同期
信号および水平同期信号を選択するデータ選択回路とを
さらに備えることを特徴とする。A horizontal synchronization signal counting circuit for counting the number of pulses of the horizontal synchronization signal output from the camera unit; a vertical synchronization signal counting circuit for counting the number of pulses of the vertical synchronization signal output from the camera unit; A horizontal synchronization signal determination circuit that determines the type of camera unit based on the count number of the horizontal synchronization signal; and a vertical synchronization signal count number when the type of the camera unit cannot be determined based on the determination result of the horizontal synchronization signal determination circuit. A vertical synchronization signal determination circuit that determines the type of the camera unit based on the determination result of the horizontal synchronization signal or the determination result of the camera unit transmitted from the vertical synchronization signal, and the control register performs an arithmetic process. And a data selection circuit for selecting a vertical synchronization signal and a horizontal synchronization signal. And it features.

【００１２】また、この発明の他の形態の画像処理装置
は、カメラユニットから出力される画像データの取り込
み開始位置及び取り込み画像サイズを生成するゲート信
号生成回路と、データバスの切替を行うために、ゲート
信号生成回路から供給されるゲート信号から判定用の画
像データを抽出するデータバス選択回路と、判定用に抽
出された画像データに基づき、画像データの出力順序を
判定するデータ出力順序判定回路と、データ出力順序判
定回路から出力される判定信号をゲート信号生成回路に
フィードバックする判定結果フィードバック回路とを備
えてなり、ゲート信号生成回路は、判定信号に基づいて
ゲート信号を生成し直すことを特徴とする。According to another aspect of the present invention, there is provided an image processing apparatus for switching between a gate signal generation circuit for generating a capture start position and a capture image size of image data output from a camera unit and a data bus. A data bus selection circuit for extracting image data for determination from a gate signal supplied from a gate signal generation circuit, and a data output order determination circuit for determining an output order of image data based on the image data extracted for determination And a determination result feedback circuit that feeds back a determination signal output from the data output order determination circuit to the gate signal generation circuit, wherein the gate signal generation circuit regenerates a gate signal based on the determination signal. Features.

【００１３】また、この発明の他の形態の画像処理装置
は、マイクロプロセッサ内に配設され、画像処理に十分
な容量を持つ第１の記憶素子と、マイクロプロセッサの
外部に配設される第２の記憶素子と、原振クロックの分
周クロックを生成すると共に、第２の記憶素子における
データ管理を行う調停回路とを備えてなり、データ処理
量の多い画像処理を行う場合は第１の記憶素子を使用す
るが、データ処理量の少ない画像処理を行う場合は第２
の記憶素子を使用すると共に、分周回路を動作させるこ
とを特徴とする画像処理装置。According to another aspect of the present invention, there is provided an image processing apparatus provided in a microprocessor, a first storage element having a sufficient capacity for image processing, and a first storage element provided outside the microprocessor. And an arbitration circuit that generates a frequency-divided clock of the original clock and performs data management in the second storage element, and performs first processing when performing image processing with a large data processing amount. If image processing with a small amount of data processing is performed using a storage element, the second method is used.
An image processing apparatus characterized by using the storage element of (1) and operating a frequency dividing circuit.

【００１４】さらに、上記一連の制御をコンピュータプ
ログラムによる制御に置き換えたことを特徴とする。Further, the present invention is characterized in that the above-mentioned series of controls is replaced by control by a computer program.

【００１５】[0015]

【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１に係る画像処理装置の回路構成を概念的
に示すブロック図である。８は制御レジスタであり、制
御レジスタ８は、カメラユニットの各信号特性である垂
直同期信号の優位極性１、水平同期信号の優位極性２お
よび出力タイミング３と、ゲート信号を生成するための
水平方向オフセット４、垂直方向オフセット６、有効水
平ゲート幅５および有効垂直ゲート幅７とを設定する。
９は垂直同期信号の優位極性１と水平同期信号の優位極
性２より同期信号の極性を選択する極性選択回路、１０
は出力タイミング３に基づいて同期信号及びデータ信号
の出力タイミングを選択する出力タイミング選択回路、
１１は水平方向オフセット４、垂直方向オフセット５、
有効水平ゲート幅６、有効垂直ゲート幅７、極性選択回
路９が選択する極性、および、出力タイミング選択回路
１０が選択する同期信号とデータ信号の出力タイミング
に基づいて、水平ゲート信号及び垂直ゲート信号を生成
して出力するゲート信号生成回路である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. 1 is a block diagram conceptually showing a circuit configuration of an image processing apparatus according to Embodiment 1 of the present invention. Reference numeral 8 denotes a control register. The control register 8 has a superior polarity 1 of a vertical synchronization signal, an superior polarity 2 and an output timing 3 of a horizontal synchronization signal, which are signal characteristics of the camera unit, and a horizontal direction for generating a gate signal. An offset 4, a vertical offset 6, an effective horizontal gate width 5, and an effective vertical gate width 7 are set.
Reference numeral 9 denotes a polarity selection circuit for selecting the polarity of the synchronization signal from the superior polarity 1 of the vertical synchronization signal and the superior polarity 2 of the horizontal synchronization signal.
Is an output timing selection circuit that selects the output timing of the synchronization signal and the data signal based on the output timing 3.
11 is horizontal offset 4, vertical offset 5,
The horizontal gate signal and the vertical gate signal are based on the effective horizontal gate width 6, the effective vertical gate width 7, the polarity selected by the polarity selection circuit 9, and the output timing of the synchronization signal and the data signal selected by the output timing selection circuit 10. Is a gate signal generation circuit that generates and outputs the same.

【００１６】次に動作について説明する。制御レジスタ
８にはあらかじめカメラユニットの垂直同期信号の優位
極性１、水平同期信号の優位極性２、および、出力タイ
ミング３の各信号特性データを保管しておく。電源投入
後、画像処理装置としての電子スチルカメラに接続する
カメラユニットに対応するデータを手動で選択する。こ
の選択されたデータに基づいて、ゲート信号生成回路１
１が正常に水平同期信号及び垂直同期信号を扱うことが
できるように、極性選択回路９で同期信号の極性の反転
／非反転を行い、また、出力タイミング選択回路１０で
同期信号の出力タイミングの変換を行う。Next, the operation will be described. The control register 8 previously stores signal characteristic data of the superior polarity 1 of the vertical synchronization signal, the superior polarity 2 of the horizontal synchronization signal, and the output timing 3 of the camera unit. After the power is turned on, data corresponding to a camera unit connected to an electronic still camera as an image processing device is manually selected. Based on the selected data, the gate signal generation circuit 1
The polarity selection circuit 9 inverts / non-inverts the polarity of the synchronization signal, and the output timing selection circuit 10 determines the output timing of the synchronization signal so that 1 can normally handle the horizontal synchronization signal and the vertical synchronization signal. Perform the conversion.

【００１７】例えば、ゲート生成信号回路１１がＬｏｗ
を垂直同期信号及び水平同期信号の優位極性１、２とし
て認識する場合に、カメラユニットから供給される垂直
同期信号の優位極性１及び水平同期信号の優位極性２が
共にＨｉｇｈである場合は、極性選択回路９が同期信号
の極性の反転を行う。また、ゲート生成信号回路１１が
クロックの立ち上がりに同期して正常な動作を行う場合
に、カメラユニットから供給される水平同期信号及び垂
直同期信号がクロックの立ち下がりに同期して出力され
る場合は、出力タイミング選択回路１０がクロック立ち
下がり同期からクロック立ち上がり同期へのタイミング
変換を行う。For example, when the gate generation signal circuit 11 is Low
Is recognized as the dominant polarities 1 and 2 of the vertical synchronizing signal and the horizontal synchronizing signal, and if the dominant polarity 1 of the vertical synchronizing signal and the dominant polarity 2 of the horizontal synchronizing signal supplied from the camera unit are both High, The selection circuit 9 inverts the polarity of the synchronization signal. When the gate generation signal circuit 11 performs a normal operation in synchronization with the rising edge of the clock, and the horizontal synchronization signal and the vertical synchronization signal supplied from the camera unit are output in synchronization with the falling edge of the clock, The output timing selection circuit 10 performs the timing conversion from the clock falling synchronization to the clock rising synchronization.

【００１８】その後ゲート信号生成回路１１は、極性選
択回路９と出力タイミング選択回路１０の出力結果と、
水平方向オフセット４、垂直方向オフセット６、有効水
平ゲート幅５、有効垂直ゲート幅７のデータに基づい
て、所望する画像データの位置及びサイズを規定する水
平ゲート信号及び垂直ゲート信号を出力する。Thereafter, the gate signal generation circuit 11 outputs the output results of the polarity selection circuit 9 and the output timing selection circuit 10,
Based on the data of the horizontal offset 4, the vertical offset 6, the effective horizontal gate width 5, and the effective vertical gate width 7, a horizontal gate signal and a vertical gate signal that define the position and size of desired image data are output.

【００１９】以上、この発明の実施の形態１に係る画像
処理装置によれば、電子スチルカメラに接続するカメラ
ユニットの同期信号の優位極性、クロックに対する同期
信号及び画像データの出力タイミング、取り込む画像位
置を決定する取り込み開始位置、取り込む画像サイズを
決定するゲート信号幅のデータをあらかじめ制御レジス
タ内に用意しておき、接続するカメラユニットに応じて
制御レジスタ内のデータを選択することにより、信号処
理部が異なるカメラユニットから出力される信号を同じ
タイミングで扱うことが可能となる。これにより設計変
更なしで仕様の異なるカメラユニットを接続することが
でき、開発コストや開発時間を削減することが可能とな
る。なお、以上説明した一連の制御をコンピュータプロ
グラムによる制御に置き換えて行っても、この発明を同
様に実施することができる。As described above, according to the image processing apparatus according to the first embodiment of the present invention, the superior polarity of the synchronizing signal of the camera unit connected to the electronic still camera, the output timing of the synchronizing signal with respect to the clock and the image data, the image position to be captured The signal processing unit prepares in advance the data of the capture start position that determines the image data and the gate signal width that determines the image size to be captured in the control register, and selects the data in the control register according to the camera unit to be connected. Can handle signals output from different camera units at the same timing. As a result, camera units having different specifications can be connected without changing the design, and the development cost and development time can be reduced. It should be noted that the present invention can be similarly implemented even when the series of controls described above is replaced with control by a computer program.

【００２０】実施の形態２．図２はこの発明による画像
処理装置の実施の形態２を示す回路ブロック図である。
１２はカメラユニット、１３は各種画像処理を行う信号
処理部、１４は制御レジスタ８に保管されたカメラユニ
ット１２から出力される画像データのバス幅ｘの値、１
５は制御レジスタ８に保管された上記信号処理部１３が
扱う画像データのバス幅ｍの値、１６はカメラユニット
から出力されるｘビットの画像データのバス幅を信号処
理部１３が扱うｍビットの画像データのバス幅に変換す
るバス幅変換回路、１７は原振クロックを分周する分周
回路としてのバス幅変換用分周回路、１８は上記バス幅
変換用分周回路で生成されたｍ／ｘ分周クロックであ
る。なお、バス幅ｘおよびバス幅ｍは、予め制御レジス
タ８に記憶させておく。Embodiment 2 FIG. 2 is a circuit block diagram showing Embodiment 2 of the image processing apparatus according to the present invention.
Reference numeral 12 denotes a camera unit; 13, a signal processing unit that performs various image processing; 14, a value of a bus width x of image data output from the camera unit 12 stored in the control register 8;
5 is the value of the bus width m of the image data handled by the signal processing unit 13 stored in the control register 8, and 16 is the m-bit value of the bus width of the x-bit image data output from the camera unit handled by the signal processing unit 13. A bus width conversion circuit for converting the image data into a bus width, a frequency dividing circuit 17 for dividing the original clock, a bus width converting frequency dividing circuit, and a frequency dividing circuit 18 for generating the bus width. m / x frequency-divided clock. The bus width x and the bus width m are stored in the control register 8 in advance.

【００２１】次に動作について説明する。制御レジスタ
８にはあらかじめカメラユニット１２から出力されるデ
ータバス幅ｘの値１４と、信号処理部１３が扱うデータ
バス幅ｍの値１５のデータを保管しておく。電源投入
後、電子スチルカメラに接続するカメラユニットに対応
するデータを手動で選択する。Next, the operation will be described. The control register 8 stores data of the data bus width x value 14 output from the camera unit 12 and the data bus width m value 15 handled by the signal processing unit 13 in advance. After turning on the power, manually select the data corresponding to the camera unit connected to the electronic still camera.

【００２２】この選択されたデータをもとに、信号処理
部１３が正常に画像データを扱うことができるように、
バス幅変換回路１６が画像データバスの幅をｘビットか
らｍビットに変換することにより、異なる画像データの
バス幅を持ったカメラユニットを接続しても、信号処理
部１３が画像データを扱うことが可能となる。また、ｘ
＜ｍの場合、バス幅変換用分周回路１７によって原振ク
ロックをｘの値１４とｍの値１５からｍ／ｘ分周し、こ
の分周したｍ／ｘ分周クロック１８を使用して回路の同
期をとることにより、消費電力の削減が可能となる。Based on the selected data, the signal processing unit 13 can normally handle image data.
The bus width conversion circuit 16 converts the width of the image data bus from x bits to m bits, so that the signal processing unit 13 handles image data even when camera units having different image data bus widths are connected. Becomes possible. Also, x
In the case of <m, the original clock is divided by the m / x frequency from the x value 14 and the m value 15 by the bus width conversion frequency dividing circuit 17, and the divided m / x frequency clock 18 is used. By synchronizing circuits, power consumption can be reduced.

【００２３】電子スチルカメラに接続するカメラユニッ
トの画像データバス幅のデータをあらかじめ制御レジス
タ内に用意しておき、このデータをもとに信号処理部で
使用するバス幅変換回路を制御することにより、信号処
理部が、異なるカメラユニットから出力される信号を同
じタイミングで扱うことが可能となる。これにより設計
変更なしで仕様の異なるカメラユニットを接続すること
ができ、開発コストや開発時間を低減することが可能と
なる。また、カメラユニットから出力されるデータバス
幅をｘビット、信号処理部で使用するデータバス幅をｍ
ビットとした場合（ｘ＜ｍ、ｍはｘの倍数）、分周回路
により原振クロックをｍ／ｘに分周したクロックを使用
して回路を駆動することにより、消費電力の削減が可能
となる。なお、以上説明した一連の制御をコンピュータ
プログラムによる制御に置き換えて行っても、この発明
を同様に実施することができる。The data of the image data bus width of the camera unit connected to the electronic still camera is prepared in the control register in advance, and the bus width conversion circuit used in the signal processing unit is controlled based on this data. , The signal processing unit can handle signals output from different camera units at the same timing. As a result, camera units having different specifications can be connected without changing the design, and the development cost and development time can be reduced. The width of the data bus output from the camera unit is x bits, and the width of the data bus used in the signal processing unit is m.
In the case of bits (x <m, m is a multiple of x), power consumption can be reduced by driving the circuit using a clock obtained by dividing the original clock to m / x by a divider circuit. Become. It should be noted that the present invention can be similarly implemented even when the series of controls described above is replaced with control by a computer program.

【００２４】実施の形態３．図３は、この発明の実施の
形態３に係る画像処理装置の構成を概略的に示す回路図
であり、図４は、この発明の実施の形態３に係る画像処
理装置の通常出力時の等価回路図、図５は、この発明の
実施の形態３に係る画像処理装置のオープンドレイン出
力時の等価回路である。図３ないし図５において、１９
はシリアル通信方式を選択するための通信方式選択レジ
スタとしてのシリアル通信方式選択レジスタ、２０はシ
リアルクロックを制御するシリアルクロックレジスタ、
２１はシリアルデータ出力を制御するシリアルデータ出
力レジスタ、２２はシリアルデータ入力を制御するシリ
アルデータ入力レジスタ、２３は論理手段としてのシリ
アル通信制御回路、２４はトライステートバッファ、２
５は電圧変位手段としてのプルアップ抵抗である。Embodiment 3 FIG. FIG. 3 is a circuit diagram schematically showing a configuration of an image processing apparatus according to Embodiment 3 of the present invention. FIG. 4 is an equivalent circuit diagram of an image processing apparatus according to Embodiment 3 of the present invention at the time of normal output. FIG. 5 is a circuit diagram, and FIG. 5 is an equivalent circuit at the time of open drain output of the image processing apparatus according to Embodiment 3 of the present invention. In FIG. 3 to FIG.
Is a serial communication system selection register as a communication system selection register for selecting a serial communication system, 20 is a serial clock register for controlling a serial clock,
21 is a serial data output register for controlling serial data output, 22 is a serial data input register for controlling serial data input, 23 is a serial communication control circuit as logic means, 24 is a tri-state buffer,
Reference numeral 5 denotes a pull-up resistor as voltage displacement means.

【００２５】次に動作について説明する。シリアル通信
方式選択レジスタ１９には、あらかじめ通常出力時とオ
ープンドレイン出力時のそれぞれに対応して選択するた
めのデータを保管しておく。図３において、通常出力時
に選択するデータは第１レベルとしての０、オープンド
レイン出力時に選択するデータは第２レベルとしての１
となる。なお、以下、第１レベルを０、第２レベルを１
として説明する。電源投入後、電子スチルカメラに接続
するカメラユニットのシリアル通信方式のデータを手動
で選択する。Next, the operation will be described. The serial communication mode selection register 19 stores in advance data for selection corresponding to normal output and open drain output. In FIG. 3, data selected at the time of normal output is 0 as a first level, and data selected at the time of open drain output is 1 as a second level.
Becomes Hereinafter, the first level is 0, and the second level is 1
It will be described as. After turning on the power, manually select the data of the serial communication system of the camera unit connected to the electronic still camera.

【００２６】シリアル通信方式選択レジスタ１９に０の
データを設定した場合、すなわち、通常出力時には、図
３に示す回路は図４に示す等価回路で表すことができ
る。このとき、図４に示すように、シリアルクロック及
びシリアルデータはそのままカメラユニット１２に出力
され、カメラユニットの設定を行う。When data of 0 is set in the serial communication system selection register 19, that is, at the time of normal output, the circuit shown in FIG. 3 can be represented by an equivalent circuit shown in FIG. At this time, as shown in FIG. 4, the serial clock and the serial data are output to the camera unit 12 as they are, and the camera unit is set.

【００２７】一方、シリアル通信方式選択レジスタ１９
に１を設定した場合、すなわち、オープンドレイン出力
時には、図３の回路は図５に示す等価回路で表すことが
できる。このとき、図５に示すように、シリアルクロッ
ク及びシリアルデータが０の場合、トライステートバッ
ファ２４がイネーブル（Ｅｎａｂｌｅ）となり、シリア
ル通信制御回路２３は０を出力する。また、シリアルク
ロック及びシリアルデータが１の場合、トライステート
バッファ２４はディセーブル（Ｄｉｓａｂｌｅ）とな
り、トライステートバッファ２４の出力はオープンとな
る。このとき、プルアップ抵抗２５により、シリアル通
信制御回路２３の出力は１となる。On the other hand, the serial communication mode selection register 19
Is set to 1, ie, at the time of open drain output, the circuit of FIG. 3 can be represented by an equivalent circuit shown in FIG. At this time, as shown in FIG. 5, when the serial clock and the serial data are 0, the tristate buffer 24 is enabled (Enable), and the serial communication control circuit 23 outputs 0. When the serial clock and the serial data are 1, the tri-state buffer 24 is disabled, and the output of the tri-state buffer 24 is open. At this time, the output of the serial communication control circuit 23 becomes 1 due to the pull-up resistor 25.

【００２８】以上、この発明の実施の形態３の画像処理
装置によれば、電子スチルカメラに接続するカメラユニ
ットそのものの設定を行うシリアル通信方式のデータを
あらかじめ制御レジスタ内に用意しておき、接続するカ
メラユニットに応じて制御レジスタ内のデータを選択す
ることにより、シリアル通信方式の異なるカメラユニッ
トを設計変更なしで制御することが可能となる。As described above, according to the image processing apparatus of the third embodiment of the present invention, serial communication data for setting the camera unit itself to be connected to the electronic still camera is prepared in the control register in advance, and the connection is established. By selecting the data in the control register according to the camera unit to be used, it is possible to control camera units having different serial communication systems without changing the design.

【００２９】実施の形態４．図６は、この発明の実施の
形態４に係る画像処理装置の回路構成を概略的に示すブ
ロック図である。図６において、２６は制御レジスタ８
に保管された画像データ形式のデータ、２７は画像デー
タ形式２６をもとにカメラユニットから出力される画像
データを選択するカメラ画像データ選択回路、２８は画
像データ形式の変換を行う画像データ形式変換回路、２
９は信号処理部１３に出力する画像データの選択を行う
出力画像データ選択回路、３０はカメラユニットから出
力される画像データの変換を行わない非変換送信路とし
てのデータ形式非変換バス、３１はカメラユニットから
出力される画像データの変換を行う変換送信路としての
データ形式変換バスである。Embodiment 4 FIG. 6 is a block diagram schematically showing a circuit configuration of an image processing apparatus according to Embodiment 4 of the present invention. In FIG. 6, reference numeral 26 denotes a control register 8.
27 is a camera image data selection circuit for selecting image data output from the camera unit based on the image data format 26, and 28 is an image data format conversion for converting the image data format Circuit, 2
9 is an output image data selection circuit for selecting image data to be output to the signal processing unit 13, 30 is a data format non-conversion bus as a non-conversion transmission path that does not convert image data output from the camera unit, and 31 is A data format conversion bus as a conversion transmission path for converting image data output from the camera unit.

【００３０】次に動作について説明する。制御レジスタ
８には、あらかじめカメラユニットの画像データ形式を
保管しておく。電源投入後、電子スチルカメラに接続す
るカメラユニットに対応する画像データ形式を手動で選
択する。例えば、信号処理部１３がＲＧＢデータ形式を
扱い、カメラユニットから出力される画像データもＲＧ
Ｂデータ形式である場合、カメラ画像データ選択回路２
７は画像データ形式２６からデータ形式非変換バス３０
を選択し、出力画像データ選択回路２９は、ＲＧＢデー
タを信号処理部１３に出力する。Next, the operation will be described. The control register 8 stores the image data format of the camera unit in advance. After turning on the power, the image data format corresponding to the camera unit connected to the electronic still camera is manually selected. For example, the signal processing unit 13 handles the RGB data format, and the image data output from the camera unit is
In the case of the B data format, the camera image data selection circuit 2
7 is an image data format 26 to a data format non-conversion bus 30
And the output image data selection circuit 29 outputs the RGB data to the signal processing unit 13.

【００３１】また、例えば信号処理部１３がＲＧＢデー
タ形式を扱い、カメラユニットから出力される画像デー
タがＹＵＶデータ形式である場合は、カメラ画像データ
選択回路２７は画像データ形式２６からデータ形式変換
バス３１を選択する。そして、画像データ形式変換回路
２８においてＹＵＶからＲＧＢの画像データ形式に変換
した後、出力画像データ選択回路２９に出力される。出
力画像データ選択回路２９が変換したＲＧＢ形式のデー
タを信号処理部１３に出力することにより、信号処理部
１３はカメラユニットから出力されるＹＵＶ形式のデー
タをＲＧＢ形式のデータとして扱うことが可能となる。For example, when the signal processing unit 13 handles the RGB data format and the image data output from the camera unit is in the YUV data format, the camera image data selection circuit 27 converts the image data format 26 into a data format conversion bus. Select 31. After being converted from YUV to RGB image data format in the image data format conversion circuit 28, it is output to the output image data selection circuit 29. By outputting the RGB format data converted by the output image data selection circuit 29 to the signal processing unit 13, the signal processing unit 13 can handle the YUV format data output from the camera unit as the RGB format data. Become.

【００３２】以上、この発明の実施の形態４に係る画像
処理装置によれば、電子スチルカメラに接続するカメラ
ユニットの画像データ出力形式のデータをあらかじめ制
御レジスタ内に用意しておき、このデータをもとに画像
データ変換回路を制御することにより、信号処理部が、
異なるカメラユニットから出力される画像データ信号を
同じタイミングで扱うことが可能となる。これにより設
計変更なしで仕様の異なるカメラユニットを接続するこ
とができ、開発コストや開発時間を低減することが可能
となる。なお、以上説明した一連の制御をコンピュータ
プログラムによる制御に置き換えて行っても、この発明
を同様に実施することができる。As described above, according to the image processing apparatus according to the fourth embodiment of the present invention, the data of the image data output format of the camera unit connected to the electronic still camera is prepared in the control register in advance, and this data is stored in the control register. By controlling the image data conversion circuit based on the signal processing unit,
Image data signals output from different camera units can be handled at the same timing. As a result, camera units having different specifications can be connected without changing the design, and the development cost and development time can be reduced. It should be noted that the present invention can be similarly implemented even when the series of controls described above is replaced with control by a computer program.

【００３３】実施の形態５．図７は、この発明の実施の
形態５に係る画像処理装置の回路構成を概略的に示すブ
ロック図である。図７において、３２はカメラユニット
から供給される水平同期信号の間隔をカウントする水平
同期信号カウント回路、３３は各種カメラユニットの水
平同期信号の間隔をカウントした水平同期信号判別デー
タ、３４は上記水平同期信号カウント回路３２の出力結
果と水平同期信号判別データ３３を比較して接続された
カメラユニットを判別する水平同期信号判定回路、３５
は上記水平同期信号判定回路３４から出力されるイネー
ブル信号、３６はカメラユニットから供給される垂直同
期信号の間隔をカウントする垂直同期信号カウント回路
である。Embodiment 5 FIG. FIG. 7 is a block diagram schematically showing a circuit configuration of an image processing apparatus according to Embodiment 5 of the present invention. In FIG. 7, reference numeral 32 denotes a horizontal synchronization signal counting circuit that counts the intervals of the horizontal synchronization signals supplied from the camera units, 33 denotes horizontal synchronization signal determination data that counts the intervals of the horizontal synchronization signals of various camera units, and 34 denotes the horizontal synchronization signal. A horizontal synchronization signal determination circuit for comparing the output result of the synchronization signal counting circuit with the horizontal synchronization signal determination data to determine a connected camera unit;
Is an enable signal output from the horizontal synchronizing signal determination circuit 34, and 36 is a vertical synchronizing signal counting circuit that counts the interval between vertical synchronizing signals supplied from the camera unit.

【００３４】また、３７は各種カメラユニットの垂直同
期信号の間隔をカウントした垂直同期信号判別データ、
３８は上記垂直同期信号カウント回路３６の出力結果と
垂直同期信号判別データ３７を比較して接続されたカメ
ラユニットを判別する垂直同期信号判定回路、３９は上
記水平同期信号判定回路３４または垂直同期信号判定回
路３８の出力結果をもとに、制御レジスタ８のデータを
選択するデータ選択回路である。Reference numeral 37 denotes vertical synchronization signal discrimination data obtained by counting the intervals of vertical synchronization signals of various camera units.
Numeral 38 denotes a vertical synchronizing signal judging circuit for judging the connected camera unit by comparing the output result of the vertical synchronizing signal counting circuit 36 with the vertical synchronizing signal judging data 37, and 39 denotes the horizontal synchronizing signal judging circuit 34 or the vertical synchronizing signal. A data selection circuit for selecting data of the control register 8 based on the output result of the determination circuit 38.

【００３５】次に動作について説明する。水平同期信号
判別データ３３及び垂直同期信号判別データ３７には、
あらかじめカメラユニットの各同期信号のＬｏｗかＨｉ
ｇｈかの任意の極性の間隔をカウントした結果を保管し
ておく。カメラユニットを接続し、電源を投入すると、
自動的にまず水平同期信号カウント回路３２がカメラユ
ニットから出力される水平同期信号の間隔をカウントす
る。このときカウントする水平同期信号の極性は、水平
同期信号判別データ３３を作成したときに使用した極性
と一致しなければならない。Next, the operation will be described. The horizontal synchronization signal determination data 33 and the vertical synchronization signal determination data 37 include
Low or high of each synchronization signal of the camera unit in advance
gh or the result of counting the interval of an arbitrary polarity is stored. After connecting the camera unit and turning on the power,
Automatically, first, the horizontal synchronizing signal counting circuit 32 counts the interval of the horizontal synchronizing signal output from the camera unit. The polarity of the horizontal synchronization signal counted at this time must match the polarity used when the horizontal synchronization signal determination data 33 was created.

【００３６】そして、水平同期信号判定回路３４が水平
同期信号カウント回路３２の出力結果と水平同期信号判
別データ３３を比較して、一致するものがただ一つあれ
ばカメラユニットの種類の判定が終了し、その判定結果
をデータ選択回路３９に出力することにより、データ選
択回路３９が制御レジスタ８のデータを自動選択する。
一方、水平同期信号判別データ３４で比較した結果、一
致する水平同期信号判別データ３３が複数ある場合、イ
ネーブル信号３５の指示で更にカメラユニットから出力
される垂直同期信号の間隔をカウントする。Then, the horizontal synchronizing signal judging circuit 34 compares the output result of the horizontal synchronizing signal counting circuit 32 with the horizontal synchronizing signal judging data 33, and if there is only one match, the judgment of the type of the camera unit is completed. Then, by outputting the determination result to the data selection circuit 39, the data selection circuit 39 automatically selects the data of the control register 8.
On the other hand, if there is a plurality of matching horizontal synchronization signal determination data 33 as a result of the comparison using the horizontal synchronization signal determination data 34, the interval of the vertical synchronization signal output from the camera unit is further counted by the instruction of the enable signal 35.

【００３７】このときカウントする水平同期信号の極性
も水平同期信号の判定と同様に、垂直同期信号判別デー
タ３７を作成したときに使用した極性と一致しなければ
ならない。そして、垂直同期信号判定回路３８が垂直同
期信号カウント回路３６の出力結果と垂直同期信号判別
データ３７の比較を行い、その判定結果を水平同期信号
判定回路３４の判定結果に加えてデータ選択回路３９に
出力することにより、データ選択回路３９が制御レジス
タ８のデータを自動選択する。At this time, the polarity of the horizontal synchronizing signal to be counted must match the polarity used when the vertical synchronizing signal discrimination data 37 is created, similarly to the determination of the horizontal synchronizing signal. Then, the vertical synchronizing signal judging circuit 38 compares the output result of the vertical synchronizing signal counting circuit 36 with the vertical synchronizing signal judging data 37, and adds the judgment result to the data selecting circuit 39. , The data selection circuit 39 automatically selects the data of the control register 8.

【００３８】以上、この発明の実施の形態５に係る画像
処理装置によれば、電子スチルカメラに接続するカメラ
ユニットの水平同期信号及び垂直同期信号の幅をカウン
トし、あらかじめ用意しておいた水平同期信号及び垂直
同期信号の判定データを水平同期信号及び垂直同期信号
条件判定回路で比較することによってカメラユニットの
自動判定が可能となり、ユーザーの負荷を低減すること
ができる。またこの際、水平同期信号のみでカメラユニ
ットの判定が可能な場合は、垂直同期信号カウント回路
３６及び垂直同期信号判定回路３８が動作しないため、
消費電力の削減が可能となる。なお、以上説明した一連
の制御をコンピュータプログラムによる制御に置き換え
て行っても、この発明を同様に実施することができる。As described above, according to the image processing apparatus according to the fifth embodiment of the present invention, the widths of the horizontal synchronization signal and the vertical synchronization signal of the camera unit connected to the electronic still camera are counted, and the previously prepared horizontal synchronization signal is counted. By comparing the determination data of the synchronization signal and the vertical synchronization signal with the horizontal synchronization signal and vertical synchronization signal condition determination circuit, the automatic determination of the camera unit becomes possible, and the load on the user can be reduced. In this case, when the camera unit can be determined only by the horizontal synchronization signal, the vertical synchronization signal counting circuit 36 and the vertical synchronization signal determination circuit 38 do not operate.
Power consumption can be reduced. It should be noted that the present invention can be similarly implemented even when the series of controls described above is replaced with control by a computer program.

【００３９】実施の形態６．図８は、この発明の実施の
形態６に係る画像処理装置の回路構成を概略的に示すブ
ロック図であり、図９は、判定用画像データの抽出方法
を概念的に示す図であり、また、図１０は、画像データ
出力順序の判定方法を概念的に示す図である。図８にお
いて、４０はカメラユニット１２によって撮影される被
写体、４１はデータバスの切り替えを行うデータバス選
択回路、４２は画像サイズ２×２の判定用画像データ、
４３は上記判定用画像データをもとに画像データの出力
順序を判定する画像データ出力順序判定回路、４４は上
記画像データ出力順序判定回路４３の判定結果からゲー
ト信号の修正を行い、ゲート信号生成回路１１に出力す
る判定結果フィードバック回路である。Embodiment 6 FIG. FIG. 8 is a block diagram schematically showing a circuit configuration of an image processing device according to Embodiment 6 of the present invention. FIG. 9 is a diagram conceptually showing a method of extracting image data for determination. FIG. 10 conceptually shows a method of determining the order of outputting image data. 8, reference numeral 40 denotes a subject photographed by the camera unit 12, reference numeral 41 denotes a data bus selection circuit for switching data buses, reference numeral 42 denotes image data for determination of an image size of 2 × 2,
Reference numeral 43 denotes an image data output order determination circuit that determines the output order of image data based on the determination image data. Reference numeral 44 corrects a gate signal based on the determination result of the image data output order determination circuit 43 to generate a gate signal. A decision result feedback circuit that outputs to the circuit 11.

【００４０】次に動作について説明する。図８に示すよ
うに、あらかじめＲ（赤）かＢ（青）の単色の被写体４
０を準備しておく。ここでは例えばＲ単色の被写体４０
とする。電子スチルカメラの電源を投入すると、カメラ
ユニット１２は被写体４０の撮影を開始する。カメラユ
ニット１２からの水平同期信号及び垂直同期信号は、一
旦ゲート信号生成回路１１に入り、暫定的な水平ゲート
信号及び垂直ゲート信号が出力され、データバス選択回
路４１は、このゲート信号から判定用画像データ４２を
抽出画像データ出力順序判定回路４３に出力する。Next, the operation will be described. As shown in FIG. 8, a subject 4 of a single color of R (red) or B (blue) is
Prepare 0. Here, for example, an R monochromatic subject 40
And When the power of the electronic still camera is turned on, the camera unit 12 starts photographing the subject 40. The horizontal synchronizing signal and the vertical synchronizing signal from the camera unit 12 enter the gate signal generating circuit 11 once, and the provisional horizontal gate signal and the vertical gate signal are output. The image data 42 is output to the extracted image data output order determination circuit 43.

【００４１】このときの判定用画像データ４２は、図９
に示すように、水平ゲート信号及び垂直ゲート信号が、
水平方向オフセット及び垂直方向オフセット４、６に達
し、水平ゲート信号及び垂直ゲート信号がイネーブルに
なった直後のもの、すなわち、画像取り込み開始直後の
２×２の４画素となる。この判定用画像データ４２の組
み合わせは、図１０に示すものとなり、画像データ出力
順序判定回路４３は、最も数値の高いものをＲ成分と
し、これをもとにカメラユニット１２からの画像データ
の出力順序を判定する。The judgment image data 42 at this time is shown in FIG.
As shown in the figure, the horizontal gate signal and the vertical gate signal are
The horizontal and vertical offsets 4 and 6 are reached, and the pixels immediately after the horizontal gate signal and the vertical gate signal are enabled, that is, 2 × 2 4 pixels immediately after the start of image capture. The combination of the image data for determination 42 is as shown in FIG. 10, and the image data output order determination circuit 43 determines the one with the highest numerical value as the R component, and outputs the image data from the camera unit 12 based on this. Determine the order.

【００４２】画像データ出力順序判定回路４３から出力
される判定結果は、判定結果フィードバック回路４４に
出力され、信号処理部１３が正常な画像データとして扱
える出力順序とするために、水平方向オフセット４、垂
直方向オフセット６の値を変更し、水平ゲート信号及び
垂直ゲート信号の修正を行う。ゲート信号生成回路１１
はこのゲート修正情報をもとにゲート信号を修正し、デ
ータバス選択回路４１は、判定結果フィードバック回路
４４から出力されたフィードバック終了の信号を受け、
修正されたゲート信号と画像データを信号処理部１３に
出力する。The determination result output from the image data output order determination circuit 43 is output to the determination result feedback circuit 44, and the horizontal direction offset 4, The value of the vertical offset 6 is changed to correct the horizontal gate signal and the vertical gate signal. Gate signal generation circuit 11
Corrects the gate signal based on this gate correction information, and the data bus selection circuit 41 receives the feedback end signal output from the determination result feedback circuit 44,
The corrected gate signal and image data are output to the signal processing unit 13.

【００４３】以上、この発明の実施の形態６に係る画像
処理装置によれば、カメラユニットから出力される画像
データの出力順序を自動判定し、ゲート信号の修正を自
動で行うことにより、異なる仕様のカメラユニットを接
続した場合でも、設計変更なしで信号処理部が正常な画
像データを処理することが可能となる。なお、以上説明
した一連の制御をコンピュータプログラムによる制御に
置き換えて行っても、この発明を同様に実施することが
できる。As described above, according to the image processing apparatus according to the sixth embodiment of the present invention, the output order of the image data output from the camera unit is automatically determined, and the gate signal is automatically corrected, so that different specifications are obtained. Even when the camera unit is connected, the signal processing unit can process normal image data without changing the design. It should be noted that the present invention can be similarly implemented even when the series of controls described above is replaced with control by a computer program.

【００４４】実施の形態７．図１１は、この発明の実施
の形態７に係る画像処理装置回路構成を概略的に示すブ
ロック図であり、図１２は、取り込み画像保存時の動作
図、図１３被写体の位置合わせを行うファインダーモー
ド時の動作図である。図１１において、４５はマイクロ
プロセッサ、４６はマイクロプロセッサ４５に内蔵さ
れ、信号処理に十分な容量をもつ第１の記憶素子として
の内蔵ＤＲＡＭ、４７は第２の記憶素子としての外部Ｄ
ＲＡＭ、４８はカメラユニット１２を制御するカメライ
ンタフェース、４９は調停回路、５０はマイクロプロセ
ッサの制御を行うＣＰＵインタフェース、５１は画像表
示用のＬＣＤを制御するＬＣＤインタフェース、５２は
画像表示用のＬＣＤ、５３は撮影した画像を保存するフ
ラッシュメモリ、５４は画像データバスである。Embodiment 7 FIG. FIG. 11 is a block diagram schematically showing a circuit configuration of an image processing apparatus according to Embodiment 7 of the present invention. FIG. 12 is an operation diagram when a captured image is stored, and FIG. 13 A finder mode for positioning a subject. FIG. In FIG. 11, reference numeral 45 denotes a microprocessor; 46, a built-in DRAM as a first storage element having a sufficient capacity for signal processing; and 47, an external DRAM as a second storage element.
RAM, 48, a camera interface that controls the camera unit 12, 49, an arbitration circuit, 50, a CPU interface, which controls a microprocessor, 51, an LCD interface, which controls an LCD for displaying images, 52, an LCD for displaying images, Reference numeral 53 denotes a flash memory for storing captured images, and reference numeral 54 denotes an image data bus.

【００４５】次に動作について説明する。シャッタ動作
等によって取り込み画像を保存するときには、図１２に
示すように、カメラユニット１２から出力されるｍビッ
トのカラーデータはカメラインタフェース４８を経由
し、調停回路４９の制御によってマイクロプロセッサ４
５に内蔵された内蔵ＤＲＡＭ４６に取り込まれる。内蔵
ＤＲＡＭ４６が取り込んだデータは、マイクロプロセッ
サ４５により画像圧縮などの画像処理を施され、フラッ
シュメモリ５３に保存される。また、取り込んだデータ
を表示するときには、内蔵ＤＲＡＭ４６を利用して画像
伸長などの画像処理を施し、ｍビットのカラーデータと
してＬＣＤインタフェース５１を経由してＬＣＤ５２に
カラー表示させる。Next, the operation will be described. When the captured image is stored by a shutter operation or the like, the m-bit color data output from the camera unit 12 passes through the camera interface 48 and is controlled by the arbitration circuit 49 as shown in FIG.
The data is taken into the built-in DRAM 46 built in 5. The data captured by the built-in DRAM 46 is subjected to image processing such as image compression by the microprocessor 45 and stored in the flash memory 53. When displaying the captured data, image processing such as image decompression is performed using the built-in DRAM 46, and color display is performed on the LCD 52 via the LCD interface 51 as m-bit color data.

【００４６】このように、圧縮や伸長などの処理量の大
きい画像処理をマイクロプロセッサ内部のＤＲＡＭを使
用して行うことにより、外部ＤＲＡＭに比べアクセスタ
イムを短縮することができ、高速な画像処理が可能とな
る。As described above, by performing image processing with a large processing amount such as compression and decompression using the DRAM in the microprocessor, the access time can be reduced as compared with the external DRAM, and high-speed image processing can be performed. It becomes possible.

【００４７】一方、被写体の位置合わせを行うファイン
ダーモード時では、図１３に示すように、カメラユニッ
ト１２から出力されるｍビットのカラーデータは、カメ
ラインタフェース４８を経由し、調停回路４９によって
ｎビットの輝度データのみを抽出して外部ＤＲＡＭに保
存される。その後、このｎビットのデータは調停回路４
９、ＬＣＤインタフェースを経由して、ＬＣＤ５２にモ
ノクロ表示される。このとき同時に、原振クロックのｍ
／ｎ分周のクロックを生成し、このクロックを使用して
外部ＤＲＡＭ４７、ＬＣＤインタフェース５１を動作さ
せる。On the other hand, in the finder mode for aligning the subject, m-bit color data output from the camera unit 12 passes through the camera interface 48 and is output by the arbitration circuit 49 through the arbitration circuit 49, as shown in FIG. Is extracted and stored in the external DRAM. Thereafter, the n-bit data is transferred to the arbitration circuit 4
9. The image is displayed in monochrome on the LCD 52 via the LCD interface. At this time, m
A / n frequency-divided clock is generated, and the external DRAM 47 and the LCD interface 51 are operated using this clock.

【００４８】このように、ファインダーモードではモノ
クロデータのみが保存可能な小容量の外部ＤＲＡＭを使
用することで、マイクロプロセッサの負荷を低減するこ
とができ、スループットの向上が可能となる。また、周
辺回路を原振クロックのｍ／ｎ分周で動作させることに
より、消費電力の削減が可能となる。As described above, in the finder mode, by using a small-capacity external DRAM capable of storing only monochrome data, the load on the microprocessor can be reduced, and the throughput can be improved. In addition, power consumption can be reduced by operating the peripheral circuits at m / n frequency division of the original clock.

【００４９】[0049]

【発明の効果】この発明の画像処理装置は、カメラユニ
ットから供給される水平同期信号および垂直同期信号に
基づいて、所望の画像データの位置およびサイズを規定
するための水平ゲート信号および垂直ゲート信号を生成
して出力するゲート信号生成回路と、水平同期信号およ
び垂直同期信号の優位極性とゲート信号生成回路が認識
する信号の優位極性が一致するように、水平同期信号お
よび垂直同期信号の極性を選択する極性選択回路と、水
平同期信号及び垂直同期信号の立ち上がりがクロックパ
ルスに同期するように、カメラユニットから供給される
水平同期信号及び垂直同期信号の出力タイミングを変換
する出力タイミング選択回路と、カメラユニットの垂直
同期信号の優位極性、水平同期信号の優位極性、およ
び、出力タイミングの各信号特性データを記憶保持する
と共に、ゲート信号を生成するための水平方向オフセッ
ト、垂直方向オフセット、有効水平ゲート幅、および、
有効垂直ゲート幅を演算してゲート信号生成回路に供給
する制御レジスタとを備えるので、信号処理部が異なる
カメラユニットから出力される信号を同じタイミングで
扱うことが可能となる。これにより設計変更なしで仕様
の異なるカメラユニットを接続することができ、開発コ
ストや開発時間を低減することが可能となる。According to the image processing apparatus of the present invention, a horizontal gate signal and a vertical gate signal for defining the position and size of desired image data based on a horizontal synchronization signal and a vertical synchronization signal supplied from a camera unit. And a gate signal generating circuit for generating and outputting the horizontal synchronizing signal and the vertical synchronizing signal so that the dominant polarity of the horizontal synchronizing signal and the vertical synchronizing signal and the dominant polarity of the signal recognized by the gate signal generating circuit match. A polarity selection circuit to select, an output timing selection circuit to convert the output timing of the horizontal synchronization signal and the vertical synchronization signal supplied from the camera unit so that the rise of the horizontal synchronization signal and the vertical synchronization signal are synchronized with the clock pulse, Dominant polarity of camera unit vertical sync signal, dominant polarity of horizontal sync signal, and output timing Holds stores each signal characteristic data, horizontal offset for generating a gate signal, vertical offset, the effective horizontal gate width and,
Since a control register is provided to calculate the effective vertical gate width and supply it to the gate signal generation circuit, the signal processing unit can handle signals output from different camera units at the same timing. As a result, camera units having different specifications can be connected without changing the design, and the development cost and development time can be reduced.

【００５０】また、この発明の他の形態の画像処理装置
は、カメラユニットから供給される画像データのバス幅
を変換して、画像データを信号処理部に送信するバス幅
変換回路と、カメラユニットが出力する画像データのバ
ス幅および信号処理部が扱う画像データのバス幅を記憶
保持すると共に、これらのバス幅のデータを上記バス幅
変換回路に供給する制御レジスタと、画像データのバス
幅および信号処理部が扱う画像データのバス幅に基づい
て、原振クロックの周波数の分周を演算して信号処理回
路に供給する分周回路とを備えるので、信号処理部が、
異なるカメラユニットから出力される信号を同じタイミ
ングで扱うことが可能となる。これにより設計変更なし
で仕様の異なるカメラユニットを接続することができ、
開発コストや開発時間を低減することが可能となる。ま
た、カメラユニットから出力されるデータバス幅をｘビ
ット、信号処理部で使用するデータバス幅をｍビットと
した場合（ｘ＜ｍ、ｍはｘの倍数）、分周回路により原
振クロックをｍ／ｘに分周したクロックを使用して回路
を駆動することにより、消費電力の削減が可能となる。According to another embodiment of the present invention, there is provided a bus width conversion circuit for converting a bus width of image data supplied from a camera unit and transmitting the image data to a signal processing unit; And a control register that supplies the bus width conversion circuit with the bus width of the image data output by the controller and the bus width of the image data handled by the signal processing unit. The signal processing unit includes a frequency dividing circuit that calculates the frequency division of the original clock and supplies the frequency dividing circuit to the signal processing circuit based on the bus width of the image data handled by the signal processing unit.
Signals output from different camera units can be handled at the same timing. This allows you to connect camera units with different specifications without changing the design.
Development costs and development time can be reduced. When the width of the data bus output from the camera unit is x bits and the width of the data bus used in the signal processing unit is m bits (x <m, m is a multiple of x), the original clock is divided by the frequency dividing circuit. By driving the circuit using the clock divided into m / x, power consumption can be reduced.

【００５１】また、この発明の他の形態の画像処理装置
は、カメラユニットの出力設定を行う制御レジスタに、
シリアル通信における通信方式を選択する通信方式選択
レジスタを備えた画像処理装置において、通信方式選択
レジスタに第１レベルが設定されたときは、第１レベル
および第２レベルのクロックデータおよびシリアルデー
タはそのままカメラユニットに送信されるが、通信方式
選択レジスタに第２レベルが設定されたときは、第１レ
ベルのクロックデータおよびシリアルデータを第１レベ
ルのクロックデータおよびシリアルデータとしてカメラ
ユニットに送信すると共に、第２レベルのクロックデー
タおよびシリアルデータをカメラユニットに出力するこ
となく、電位変位手段に第２レベルの信号を第２レベル
のクロックデータおよびシリアルデータをカメラユニッ
トに供給させる論理手段を備えたことを特徴とするの
で、シリアル通信方式の異なるカメラユニットを設計変
更なしで制御することが可能となる。According to another aspect of the present invention, there is provided an image processing apparatus comprising: a control register for setting an output of a camera unit;
In an image processing apparatus provided with a communication mode selection register for selecting a communication mode in serial communication, when the first level is set in the communication mode selection register, the clock data and serial data of the first and second levels remain unchanged. Although transmitted to the camera unit, when the second level is set in the communication mode selection register, the first level clock data and serial data are transmitted to the camera unit as the first level clock data and serial data, Logic means for causing the potential displacing means to supply the second level signal to the camera unit with the second level clock data and serial data without outputting the second level clock data and serial data to the camera unit. Because it is a feature, serial communication method It is possible to control the without different camera unit design changes.

【００５２】また、この発明の他の形態の画像処理装置
は、カメラユニットから供給される画像データを、画像
データ形式を変換せずに信号処理部に送信する非変換送
信路と、カメラユニットから供給される画像データを、
信号処理部が処理する画像データの形式に変換して送信
するための変換送信路と、変換送信路に配設され、カメ
ラユニットの画像データ形式を変換する画像データ形式
変換回路と、カメラユニットが出力する画像データの形
式を記憶保持し、画像データの形式と信号処理回路が処
理する画像データの形式が一致するときは、非変換送信
路を選択するが、これらの画像データ形式が一致しない
ときは、変換送信路を選択すると共に、画像データ形式
変換回路に、カメラユニットから供給される画像データ
の形式を信号処理回路が処理する画像データの形式に変
換させる制御レジスタとを備えることを特徴とするの
で、信号処理部が、異なるカメラユニットから出力され
る画像データ信号を同じタイミングで扱うことが可能と
なる。これにより設計変更なしで仕様の異なるカメラユ
ニットを接続することができ、開発コストや開発時間を
低減することが可能となる。According to another aspect of the present invention, there is provided an image processing apparatus comprising: a non-conversion transmission path for transmitting image data supplied from a camera unit to a signal processing unit without converting an image data format; The supplied image data is
A conversion transmission path for converting the image data into a format of the image data processed by the signal processing unit and transmitting the image data; an image data format conversion circuit disposed in the conversion transmission path for converting the image data format of the camera unit; The format of the image data to be output is stored and held. When the format of the image data matches the format of the image data processed by the signal processing circuit, a non-conversion transmission path is selected, but when these image data formats do not match. And a control register that selects a conversion transmission path and causes the image data format conversion circuit to convert a format of image data supplied from the camera unit into a format of image data processed by the signal processing circuit. Therefore, the signal processing unit can handle image data signals output from different camera units at the same timing. As a result, camera units having different specifications can be connected without changing the design, and the development cost and development time can be reduced.

【００５３】また、上記カメラユニットから出力される
水平同期信号のパルス数をカウントする水平同期信号カ
ウント回路と、カメラユニットから出力される垂直同期
信号のパルス数をカウントする垂直同期信号カウント回
路と、水平同期信号のカウント数に基づいてカメラユニ
ットの種類を判定する水平同期信号判定回路と、水平同
期信号判定回路の判定結果に基づいてカメラユニッ
トの種類が判定できないときに、垂直同期信号のカウン
ト数に基づいてカメラユニットの種類を判定する垂直同
期信号判定回路と、水平同期信号の判定結果、または、
垂直同期信号から送信されるカメラユニットの判定結果
に基づいて、制御レジスタが演算処理を行うための垂直
同期信号および水平同期信号を選択するデータ選択回路
とをさらに備えることを特徴とするので、カメラユニッ
トの自動判別が可能となり、ユーザーの負荷を低減する
ことができる。またこの際、水平同期信号のみで判定が
可能な場合は垂直同期信号条件判定回路を停止させるこ
とにより、消費電力を低減することが可能となる。A horizontal synchronization signal counting circuit for counting the number of pulses of the horizontal synchronization signal output from the camera unit; a vertical synchronization signal counting circuit for counting the number of pulses of the vertical synchronization signal output from the camera unit; A horizontal synchronization signal determination circuit that determines the type of camera unit based on the count number of the horizontal synchronization signal, and a vertical synchronization signal count when the type of camera unit cannot be determined based on the determination result of the horizontal synchronization signal determination circuit A vertical synchronization signal determination circuit that determines the type of camera unit based on the number, a determination result of the horizontal synchronization signal, or
The camera further comprises a data selection circuit for selecting a vertical synchronization signal and a horizontal synchronization signal for the control register to perform arithmetic processing based on the determination result of the camera unit transmitted from the vertical synchronization signal. The unit can be automatically identified, and the load on the user can be reduced. In this case, when the determination can be made only by the horizontal synchronization signal, the power consumption can be reduced by stopping the vertical synchronization signal condition determination circuit.

【００５４】また、この発明の他の形態の画像処理装置
は、カメラユニットから出力される画像データの取り込
み開始位置及び取り込み画像サイズを生成するゲート信
号生成回路と、データバスの切替を行うために、ゲート
信号生成回路から供給されるゲート信号から判定用の画
像データを抽出するデータバス選択回路と、判定用に抽
出された画像データに基づき、画像データの出力順序を
判定するデータ出力順序判定回路と、データ出力順序判
定回路から出力される判定信号をゲート信号生成回路に
フィードバックする判定結果フィードバック回路とを備
えてなり、ゲート信号生成回路は、判定信号に基づいて
ゲート信号を生成し直すことを特徴とするので、信号処
理部が、異なるカメラユニットから出力される画像デー
タ信号を同じタイミングで扱うことが可能となる。これ
により設計変更なしで仕様の異なるカメラユニットを接
続することができ、開発コストや開発時間を低減するこ
とが可能となる。An image processing apparatus according to another embodiment of the present invention includes a gate signal generation circuit for generating a capture start position and a capture image size of image data output from a camera unit, and a data bus for switching. A data bus selection circuit for extracting image data for determination from a gate signal supplied from a gate signal generation circuit, and a data output order determination circuit for determining an output order of image data based on the image data extracted for determination And a determination result feedback circuit that feeds back a determination signal output from the data output order determination circuit to the gate signal generation circuit, wherein the gate signal generation circuit regenerates a gate signal based on the determination signal. The signal processing unit uses the same type of image data signals output from different camera units. It is possible to handle in the ring. As a result, camera units having different specifications can be connected without changing the design, and the development cost and development time can be reduced.

【００５５】また、この発明の他の形態の画像処理装置
は、マイクロプロセッサ内に配設され、画像処理に十分
な容量を持つ第１の記憶素子と、マイクロプロセッサの
外部に配設される第２の記憶素子と、原振クロックの分
周クロックを生成すると共に、第２の記憶素子における
データ管理を行う調停回路とを備えてなり、データ処理
量の多い画像処理を行う場合は第１の記憶素子を使用す
るが、データ処理量の少ない画像処理を行う場合は第２
の記憶素子を使用すると共に、分周回路を動作させるこ
とを特徴とするので、小規模な回路構成で、高速かつ低
消費電力を実現した画像処理が可能であり、また、画像
データを間引いた処理量の小さい画像処理については、
比較的小容量の外付け記憶素子を使用して行うことで、
マイクロプロセッサの負荷を低減することができ、スル
ープットの向上が可能となる。さらに、間引いたデータ
に応じてクロックを分周することにより消費電力の削減
が可能となる。According to another aspect of the present invention, there is provided an image processing apparatus provided in a microprocessor, a first storage element having a sufficient capacity for image processing, and a first storage element provided outside the microprocessor. And an arbitration circuit that generates a frequency-divided clock of the original clock and performs data management in the second storage element, and performs first processing when performing image processing with a large data processing amount. If image processing with a small amount of data processing is performed using a storage element, the second method is used.
It is characterized by using a memory element and operating a frequency dividing circuit, so that it is possible to perform high-speed and low power consumption image processing with a small-scale circuit configuration, and to thin out image data. For image processing with a small amount of processing,
By using a relatively small capacity external storage element,
The load on the microprocessor can be reduced, and the throughput can be improved. Further, the power consumption can be reduced by dividing the clock in accordance with the thinned data.

【００５６】さらに、上記一連の制御をコンピュータプ
ログラムによる制御に置き換えたことを特徴とするの
で、小規模な回路構成を実現することが可能となり、実
装面積を低減することが可能となる。Further, since the above-described series of controls is replaced by control by a computer program, a small-scale circuit configuration can be realized, and a mounting area can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の実施の形態１に係る画像処理装置
の回路構成を概念的に示すブロック図である。FIG. 1 is a block diagram conceptually showing a circuit configuration of an image processing apparatus according to Embodiment 1 of the present invention.

【図２】この発明による画像処理装置の実施の形態２を
示す回路ブロック図である。FIG. 2 is a circuit block diagram showing Embodiment 2 of the image processing device according to the present invention.

【図３】 この発明の実施の形態３に係る画像処理装置
の構成を概略的に示す回路図である。FIG. 3 is a circuit diagram schematically showing a configuration of an image processing apparatus according to Embodiment 3 of the present invention.

【図４】 この発明の実施の形態３に係る画像処理装置
の通常出力時の等価回路図である。FIG. 4 is an equivalent circuit diagram at the time of normal output of the image processing apparatus according to Embodiment 3 of the present invention.

【図５】 この発明の実施の形態３に係る画像処理装置
のオープンドレイン出力時の等価回路である。FIG. 5 is an equivalent circuit at the time of open drain output of the image processing apparatus according to Embodiment 3 of the present invention.

【図６】 この発明の実施の形態４に係る画像処理装置
の回路構成を概略的に示すブロック図である。FIG. 6 is a block diagram schematically showing a circuit configuration of an image processing apparatus according to Embodiment 4 of the present invention.

【図７】 この発明の実施の形態５に係る画像処理装置
の回路構成を概略的に示すブロック図である。FIG. 7 is a block diagram schematically showing a circuit configuration of an image processing apparatus according to Embodiment 5 of the present invention.

【図８】 この発明の実施の形態６に係る画像処理装置
の回路構成を概略的に示すブロック図である。FIG. 8 is a block diagram schematically showing a circuit configuration of an image processing apparatus according to Embodiment 6 of the present invention.

【図９】 この発明の実施の形態６に係る画像処理装置
における判定用画像データの抽出方法を概念的に示す図
である。FIG. 9 is a diagram conceptually showing a method of extracting image data for determination in an image processing apparatus according to Embodiment 6 of the present invention.

【図１０】 この発明の実施の形態６に係る画像処理装
置における画像データ出力順序の判定方法を概念的に示
す図である。FIG. 10 is a diagram conceptually illustrating a method of determining an image data output order in an image processing apparatus according to Embodiment 6 of the present invention.

【図１１】 この発明の実施の形態７に係る画像処理装
置の回路構成を概略的に示すブロック図である。FIG. 11 is a block diagram schematically showing a circuit configuration of an image processing apparatus according to Embodiment 7 of the present invention.

【図１２】 この発明の実施の形態７に係る画像処理装
置における取り込み画像保存時の動作図である。FIG. 12 is an operation diagram at the time of saving a captured image in the image processing apparatus according to Embodiment 7 of the present invention;

【図１３】 この発明の実施の形態７に係る画像処理装
置における被写体の位置合わせを行うファインダーモー
ド時の動作図である。FIG. 13 is an operation diagram at the time of a finder mode for performing positioning of a subject in the image processing apparatus according to Embodiment 7 of the present invention;

【図１４】 従来の画像処理装置の動作を示すための、
カメラユニットのタイミングチャートである。FIG. 14 shows the operation of a conventional image processing apparatus.
4 is a timing chart of a camera unit.

【符号の説明】[Explanation of symbols]

８ 制御レジスタ、９ 極性選択回路、１０ 出力タイ
ミング選択回路、１１ゲート信号生成回路、１２ カメ
ラユニット、１３ 信号処理部、１６ バス幅変換回
路、１７ バス幅変換用分周回路（分周回路）、１９
シリアル通信方式選択レジスタ（通信方式選択レジス
タ）、２３ シリアル通信制御回路（論理手段）、２５
プルアップ抵抗（電圧変位手段）、２８ 画像データ
形式変換回路、２９ 出力画像データ選択回路、３０
データ形式非変換バス（非変換送信路）、３１ データ
形式変換バス（変換送信路）、３２ 水平同期信号カウ
ント回路、３４ 水平同期信号判定回路、３６ 垂直同
期信号カウント回路、３８垂直同期信号判定回路、３９
データ選択回路、４１ データバス選択回路、４３
画像データ出力順序判定回路（データ出力順序判定回
路）、４４ 判定結果フィードバック回路、４５ マイ
クロプロセッサ、４６ 内蔵ＤＲＡＭ（第１の記憶素
子）、４７ 外部ＤＲＡＭ（第２の記憶素子）、４９
調停回路。8 control register, 9 polarity selection circuit, 10 output timing selection circuit, 11 gate signal generation circuit, 12 camera unit, 13 signal processing unit, 16 bus width conversion circuit, 17 bus width conversion frequency dividing circuit (frequency dividing circuit), 19
Serial communication mode selection register (communication mode selection register), 23 Serial communication control circuit (logic means), 25
Pull-up resistor (voltage displacement means), 28 image data format conversion circuit, 29 output image data selection circuit, 30
Data format non-conversion bus (non-conversion transmission path), 31 data format conversion bus (conversion transmission path), 32 horizontal synchronization signal counting circuit, 34 horizontal synchronization signal determination circuit, 36 vertical synchronization signal counting circuit, 38 vertical synchronization signal determination circuit , 39
Data selection circuit, 41 Data bus selection circuit, 43
Image data output order judgment circuit (data output order judgment circuit), 44 judgment result feedback circuit, 45 microprocessor, 46 built-in DRAM (first storage element), 47 external DRAM (second storage element), 49
Arbitration circuit.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 カメラユニットから供給される水平同期
信号および垂直同期信号に基づいて、所望の画像データ
の位置およびサイズを規定するための水平ゲート信号お
よび垂直ゲート信号を生成して出力するゲート信号生成
回路と、 上記水平同期信号および上記垂直同期信号の優位極性と
上記ゲート信号生成回路が認識する信号の優位極性が一
致するように、上記水平同期信号および上記垂直同期信
号の極性を選択する極性選択回路と、 上記水平同期信号及び上記垂直同期信号の立ち上がりが
クロックパルスに同期するように、上記カメラユニット
から供給される上記水平同期信号及び上記垂直同期信号
の出力タイミングを変換する出力タイミング選択回路
と、 上記カメラユニットの垂直同期信号の優位極性、水平同
期信号の優位極性、および、出力タイミングの各信号特
性データを記憶保持すると共に、ゲート信号を生成する
ための水平方向オフセット、垂直方向オフセット、有効
水平ゲート幅、および、有効垂直ゲート幅を演算して上
記ゲート信号生成回路に供給する制御レジスタとを備え
ることを特徴とする画像処理装置。1. A gate signal for generating and outputting a horizontal gate signal and a vertical gate signal for defining a position and a size of desired image data based on a horizontal synchronization signal and a vertical synchronization signal supplied from a camera unit. And a polarity for selecting the polarity of the horizontal synchronization signal and the vertical synchronization signal such that the superior polarity of the horizontal synchronization signal and the vertical synchronization signal matches the superior polarity of the signal recognized by the gate signal generation circuit. A selection circuit, and an output timing selection circuit that converts output timings of the horizontal synchronization signal and the vertical synchronization signal supplied from the camera unit so that rising edges of the horizontal synchronization signal and the vertical synchronization signal are synchronized with a clock pulse. And the dominant polarity of the vertical sync signal, the dominant polarity of the horizontal sync signal, and The gate signal generation circuit stores and holds each signal characteristic data of output timing, and calculates a horizontal offset, a vertical offset, an effective horizontal gate width, and an effective vertical gate width for generating a gate signal. An image processing apparatus comprising: 【請求項２】 カメラユニットから供給される画像デー
タのバス幅を変換して、該画像データを信号処理部に送
信するバス幅変換回路と、 上記カメラユニットが出力する画像データのバス幅およ
び信号処理部が扱う画像データのバス幅を記憶保持する
と共に、これらのバス幅のデータを上記バス幅変換回路
に供給する制御レジスタと、 上記画像データのバス幅および上記信号処理部が扱う画
像データのバス幅に基づいて、原振クロックの周波数の
分周を演算して上記信号処理回路に供給する分周回路と
を備えることを特徴とする画像処理装置。2. A bus width conversion circuit for converting a bus width of image data supplied from a camera unit and transmitting the image data to a signal processing unit, a bus width and a signal of the image data output by the camera unit A control register that stores and holds the bus width of the image data handled by the processing unit and supplies the data of the bus width to the bus width conversion circuit; and a bus width of the image data and the image data handled by the signal processing unit. An image processing apparatus comprising: a frequency dividing circuit that calculates a frequency division of a frequency of an original clock based on a bus width and supplies the frequency dividing circuit to the signal processing circuit. 【請求項３】 カメラユニットの出力設定を行う制御レ
ジスタに、シリアル通信における通信方式を選択する通
信方式選択レジスタを備えた画像処理装置において、 上記通信方式選択レジスタに第１レベルが設定されたと
きは、第１レベルおよび第２レベルのクロックデータお
よびシリアルデータはそのまま上記カメラユニットに送
信されるが、上記通信方式選択レジスタに第２レベルが
設定されたときは、第１レベルのクロックデータおよび
シリアルデータを第１レベルのクロックデータおよびシ
リアルデータとして上記カメラユニットに送信すると共
に、第２レベルのクロックデータおよびシリアルデータ
を上記カメラユニットに出力することなく、電位変位手
段に第２レベルの信号を上記第２レベルのクロックデー
タおよびシリアルデータを上記カメラユニットに供給さ
せる論理手段を備えたことを特徴とする画像処理装置。3. An image processing apparatus comprising a control register for setting an output of a camera unit and a communication mode selection register for selecting a communication mode in serial communication, wherein a first level is set in the communication mode selection register. Means that the first level and second level clock data and serial data are transmitted to the camera unit as they are, but when the second level is set in the communication method selection register, the first level clock data and serial data are transmitted. Data is transmitted to the camera unit as first-level clock data and serial data, and the second-level signal is sent to the potential displacing means without outputting the second-level clock data and serial data to the camera unit. Second level clock data and serial data The image processing apparatus characterized by the data provided with logic means for supplying to said camera unit. 【請求項４】 カメラユニットから供給される画像デー
タを、画像データ形式を変換せずに信号処理部に送信す
る非変換送信路と、 カメラユニットから供給される画像データを、上記信号
処理部が処理する画像データの形式に変換して送信する
ための変換送信路と、 上記変換送信路に配設され、上記カメラユニットの画像
データ形式を変換する画像データ形式変換回路と、 上記カメラユニットが出力する画像データの形式を記憶
保持し、該画像データの形式と上記信号処理回路が処理
する画像データの形式が一致するときは、上記非変換送
信路を選択するが、これらの画像データ形式が一致しな
いときは、上記変換送信路を選択すると共に、上記画像
データ形式変換回路に、上記カメラユニットから供給さ
れる画像データの形式を上記信号処理回路が処理する画
像データの形式に変換させる制御レジスタとを備えるこ
とを特徴とする画像処理装置。4. A non-conversion transmission path for transmitting image data supplied from a camera unit to a signal processing unit without converting the image data format, and the image processing unit supplies the image data supplied from the camera unit to the signal processing unit. A conversion transmission path for converting the image data into a format of image data to be processed and transmitting the image data; an image data format conversion circuit disposed in the conversion transmission path for converting the image data format of the camera unit; When the format of the image data matches the format of the image data processed by the signal processing circuit, the non-conversion transmission path is selected. Otherwise, the conversion transmission path is selected, and the format of the image data supplied from the camera unit is sent to the image data format conversion circuit by the signal processing. An image processing apparatus comprising: a control register configured to convert the data into a format of image data to be processed by a logic circuit. 【請求項５】 上記カメラユニットから出力される水平
同期信号のパルス数をカウントする水平同期信号カウン
ト回路と、 上記カメラユニットから出力される垂直同期信号のパル
ス数をカウントする垂直同期信号カウント回路と、 上記水平同期信号のカウント数に基づいて上記カメラユ
ニットの種類を判定する水平同期信号判定回路と、 上記水平同期信号判定回路の判定結果に基づいて上記カ
メラユニットの種類が判定できないときに、上記垂直同
期信号のカウント数に基づいて上記カメラユニットの種
類を判定する垂直同期信号判定回路と、 上記水平同期信号の判定結果、または、上記垂直同期信
号から送信される上記カメラユニットの判定結果に基づ
いて、上記制御レジスタが演算処理を行うための垂直同
期信号および水平同期信号を選択するデータ選択回路と
をさらに備えることを特徴とする請求項１ないし請求項
４のいずれかに記載の画像処理装置。5. A horizontal synchronization signal counting circuit for counting the number of pulses of a horizontal synchronization signal output from the camera unit, a vertical synchronization signal counting circuit for counting the number of pulses of a vertical synchronization signal output from the camera unit. A horizontal synchronization signal determination circuit that determines the type of the camera unit based on the count number of the horizontal synchronization signal, and when the type of the camera unit cannot be determined based on the determination result of the horizontal synchronization signal determination circuit, A vertical synchronization signal determination circuit that determines the type of the camera unit based on the count number of the vertical synchronization signal; and a determination result of the horizontal synchronization signal or a determination result of the camera unit transmitted from the vertical synchronization signal. The control register generates a vertical synchronizing signal and a horizontal synchronizing signal for performing arithmetic processing. The image processing apparatus according to any one of claims 1 to 4, characterized by further comprising a data selection circuit for-option. 【請求項６】 カメラユニットから出力される画像デー
タの取り込み開始位置及び取り込み画像サイズを生成す
るゲート信号生成回路と、 データバスの切替を行うために、上記ゲート信号生成回
路から供給されるゲート信号から判定用の画像データを
抽出するデータバス選択回路と、 上記判定用に抽出された画像データに基づき、上記画像
データの出力順序を判定するデータ出力順序判定回路
と、 上記データ出力順序判定回路から出力される判定信号を
上記ゲート信号生成回路にフィードバックする判定結果
フィードバック回路とを備えてなり、 上記ゲート信号生成回路は、上記判定信号に基づいてゲ
ート信号を生成し直すことを特徴とする画像処理装置。6. A gate signal generation circuit for generating a capture start position and a capture image size of image data output from a camera unit, and a gate signal supplied from the gate signal generation circuit for switching a data bus. A data bus selection circuit that extracts image data for determination from the data output order determination circuit that determines an output order of the image data based on the image data extracted for the determination; Image processing characterized by comprising a judgment result feedback circuit for feeding back an output judgment signal to the gate signal generation circuit, wherein the gate signal generation circuit regenerates a gate signal based on the judgment signal. apparatus. 【請求項７】 マイクロプロセッサ内に配設され、画像
処理に十分な容量を持つ第１の記憶素子と、 上記マイクロプロセッサの外部に配設される第２の記憶
素子と、 原振クロックの分周クロックを生成すると共に、上記第
２の記憶素子におけるデータ管理を行う調停回路とを備
えてなり、データ処理量の多い画像処理を行う場合は上
記第１の記憶素子を使用するが、データ処理量の少ない
画像処理を行う場合は上記第２の記憶素子を使用すると
共に、上記調停回路を動作させることを特徴とする画像
処理装置。7. A first storage element provided in a microprocessor and having a sufficient capacity for image processing; a second storage element provided outside the microprocessor; An arbitration circuit for generating a peripheral clock and performing data management in the second storage element. When performing image processing with a large data processing amount, the first storage element is used. An image processing apparatus characterized by using the second storage element and operating the arbitration circuit when performing a small amount of image processing. 【請求項８】 上記一連の制御をコンピュータプログラ
ムによる制御に置き換えたことを特徴とする請求項１、
請求項２または請求項４ないし請求項６のいずれかに記
載の画像処理装置。8. The method according to claim 1, wherein said series of controls is replaced by control by a computer program.
The image processing apparatus according to claim 2 or claim 4.