JPH11355161A - Clock control circuit for communication equipment - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a clock control circuit with which any adverse influence is not exerted upon communication operation. SOLUTION: This circuit is provided with an oscillator 12 for oscillating a low speed clock at a frequency f1, PLL circuit 13 and voltage controlled oscillator 14 for generating a high speed clock at a frequency f2 for communication operation with the low speed clock signal as a reference, and CPU 11 for resetting a frequency dividing ratio N2 in the PLL circuit 13 when the integer multiple of the frequency f2 of this high speed clock is coincident with the frequency of a communication line.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、通信装置で使用さ
れる、高低２種類以上の周波数の動作クロックを通信動
作に対応して切換えて使用するための通信装置のクロッ
ク制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock control circuit of a communication device used in a communication device for switching operation clocks of two or more different frequencies in accordance with a communication operation.

【０００２】[0002]

【従来の技術】一般にページング受信機等の通信機器等
にあっては、通信時のＣＰＵその他の動作クロックとな
る、例えば数ＭＨｚ〜数１０ＭＨｚ程度の高速クロック
を発振するための発振回路と、待受け時の例えば３２．
７６８ｋＨｚあるいは７６．８ｋＨｚ程度の低速クロッ
クを発振するための発振回路の２つの発振回路を有して
いた。2. Description of the Related Art Generally, in a communication device such as a paging receiver, an oscillation circuit for oscillating a high-speed clock of, for example, several MHz to several tens of MHz, which becomes a CPU or other operation clock during communication, and a standby circuit. For example 32.
It has two oscillation circuits for oscillating a low-speed clock of about 768 kHz or 76.8 kHz.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、上記高
速クロックの周波数を整数倍した値が通信の回線周波数
と一致する場合には、これがノイズとなって受信電波に
重畳され、感度を劣化させる要因となってしまうという
不具合があった。However, when a value obtained by multiplying the frequency of the high-speed clock by an integer equals the communication line frequency, this becomes noise and is superimposed on the received radio wave, which is a factor that degrades the sensitivity. There was a problem that it would be.

【０００４】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、通信動作に悪影響
を及ぼすことのない通信装置のクロック制御回路を提供
することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a clock control circuit of a communication device which does not adversely affect a communication operation.

【０００５】[0005]

【課題を解決するための手段】請求項１記載の発明は、
第１の周波数のクロック信号を発振する第１の発振手段
と、この第１の発振手段で得た第１の周波数のクロック
信号を基準とし、通信動作のための上記第１の周波数よ
り大きな第２の周波数のクロック信号を発生する、ＰＬ
Ｌ回路でなる第２の発振手段と、この第２の発振手段で
得る第２のクロック信号の周波数の整数倍が通信回線の
周波数と一致する場合に上記ＰＬＬ回路での分周比を再
設定する制御手段とを具備したことを特徴とする。According to the first aspect of the present invention,
First oscillating means for oscillating a clock signal of a first frequency; and a first oscillating means having a first frequency higher than the first frequency for a communication operation based on the first frequency clock signal obtained by the first oscillating means. Generating a clock signal of frequency 2
A second oscillating means constituted by an L circuit, and a frequency division ratio reset by the PLL circuit when an integer multiple of the frequency of the second clock signal obtained by the second oscillating means coincides with the frequency of the communication line. And control means for performing the control.

【０００６】このような構成とすれば、周波数の低い第
１のクロックを基準としてＰＬＬ回路により周波数の高
い第２のクロックを生成するようになるため、第２のク
ロックを発振するための発振子、例えばセラミック振動
子等が不要となり、回路構成を簡略化することができる
と共に、第２のクロックの周波数の整数倍を通信回線の
周波数から離間設定することで受信感度の劣化を生じな
いようにすることができる。With such a configuration, the PLL circuit generates the second clock having a high frequency with reference to the first clock having a low frequency, so that an oscillator for oscillating the second clock is generated. For example, a ceramic vibrator or the like becomes unnecessary, so that the circuit configuration can be simplified, and the reception sensitivity is prevented from deteriorating by setting an integral multiple of the frequency of the second clock away from the frequency of the communication line. can do.

【０００７】請求項２記載の発明は、上記請求項１記載
の発明において、上記第２の発振手段は、ＰＬＬ回路を
有する周波数シンセサイザで構成され、上記制御手段
は、該ＰＬＬ回路の分周比を可変することにより上記第
２周波数のクロック信号の周波数を変えることを特徴と
する。このような構成とすれば、上記請求項１記載の発
明の作用に加えて、周波数シンセサイザ方式のチューナ
を有する装置に容易に適用することができる。According to a second aspect of the present invention, in the first aspect of the present invention, the second oscillating means comprises a frequency synthesizer having a PLL circuit, and the control means comprises a frequency dividing ratio of the PLL circuit. The frequency of the clock signal of the second frequency is changed by changing the frequency of the clock signal. With such a configuration, in addition to the effect of the first aspect of the present invention, it can be easily applied to an apparatus having a frequency synthesizer type tuner.

【０００８】[0008]

【発明の実施の形態】以下本発明をページング受信機の
クロック発生回路に適用した場合の実施の一形態につい
て図面を参照して説明する。図１はその回路構成を示す
もので、アンテナＡＮＴにより受信される無線信号を無
線部１０で図示しない局部発振器による局部発信に基づ
いて周波数変換、復調及び自己の呼出番号でデコードす
ることにより、自己宛てのメッセージを出力する。ま
た、１１が個別呼出受信の動作制御を司るＣＰＵであ
り、このＣＰＵ１１には時刻のカウント等を行なうため
の周波数ｆ1 の低速クロックを発振する発振子１２が接
続されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to a clock generating circuit of a paging receiver will be described below with reference to the drawings. FIG. 1 shows a circuit configuration of a radio signal received by an antenna ANT. The radio unit 10 performs frequency conversion, demodulation, and decoding with a self-call number based on local transmission by a local oscillator (not shown). Output the message addressed to. Reference numeral 11 denotes a CPU for controlling the operation of individual call reception, and an oscillator 12 for oscillating a low-speed clock having a frequency f1 for counting time and the like is connected to the CPU 11.

【０００９】ＣＰＵ１１は、この発振子１２からの低速
クロックにより常時計時その他の動作を行ない、またこ
の低速クロックをそのままＰＬＬ回路１３へ供する一
方、ＶＣＯ（電圧制御発振器）１４から入力される周波
数ｆ2 （ｆ2 ＞ｆ1 ）の高速クロックを受けて個別呼出
受信を受けた際の処理を実行するもので、また、本発明
の特徴である受信周波数と高速クロック周波数の整数倍
が重なった時、ＰＬＬ回路１３に対して高速クロックの
周波数をずらすために制御信号を送出する。The CPU 11 performs normal clock and other operations by using the low-speed clock from the oscillator 12, and supplies the low-speed clock to the PLL circuit 13 as it is while the frequency f 2 (VCO) input from the VCO (voltage controlled oscillator) 14. f2> f1), and executes the processing when individual call reception is received. When the reception frequency and the integral multiple of the high-speed clock frequency, which are a feature of the present invention, overlap, the PLL circuit 13 , A control signal is sent to shift the frequency of the high-speed clock.

【００１０】ＰＬＬ回路１３は、プログラマブル分周器
１３ａ、位相比較器１３ｂ、及びプログラマブル分周器
１３ｃから構成される。プログラマブル分周器１３ａ
は、ＣＰＵ１１から供される周波数ｆ1 の低速クロック
に対し、ＣＰＵ１１から入力される制御信号で指示され
る分周比Ｎ1 をもって分周することで比較周波数ｆ3 の
信号を発生し、これを位相比較器１３ｂへ送出する。The PLL circuit 13 includes a programmable frequency divider 13a, a phase comparator 13b, and a programmable frequency divider 13c. Programmable frequency divider 13a
Generates a signal having a comparison frequency f3 by dividing a low-speed clock having a frequency f1 supplied from the CPU 11 by a frequency division ratio N1 indicated by a control signal input from the CPU 11, thereby generating a signal having a comparison frequency f3. 13b.

【００１１】またプログラマブル分周器１３ｃは、ＶＣ
Ｏ１４から入力される周波数ｆ2 の高速クロックに対
し、ＣＰＵ１１から入力される制御信号で指示される分
周比Ｎ2 をもって分周してその結果を位相比較器１３ｂ
へ送出する。The programmable frequency divider 13c has a VC
The high-speed clock having the frequency f2 input from O14 is frequency-divided by the frequency division ratio N2 indicated by the control signal input from the CPU 11, and the result is compared with the phase comparator 13b.
Send to

【００１２】位相比較器１３ｂでは、上記各プログラマ
ブル分周器１３ａ，１３ｃからそれぞれ入力される分周
結果の位相を比較してその差に応じた電圧信号を発生し
て上記ＶＣＯ１４へ出力する。ＶＣＯ１４はこの位相比
較器１３ｂからの電圧信号に対応して上述したように周
波数ｆ2 の高速クロックを発生し、上記ＣＰＵ１１及び
ＰＬＬ回路１３のプログラマブル分周器１３ｃへ送出す
る。The phase comparator 13b compares the phases of the frequency division results input from the programmable frequency dividers 13a and 13c, generates a voltage signal corresponding to the difference, and outputs the voltage signal to the VCO 14. The VCO 14 generates a high-speed clock having the frequency f2 as described above in accordance with the voltage signal from the phase comparator 13b, and sends it to the CPU 11 and the programmable frequency divider 13c of the PLL circuit 13.

【００１３】表示部１５は、各種データ及びメッセージ
を表示し、キー入力部１６は、ユーザの操作に基づいて
各種データ及び指示を入力するものである。上記のよう
な構成にあって、その動作について以下に説明する。The display unit 15 displays various data and messages, and the key input unit 16 inputs various data and instructions based on user operations. The operation of the above configuration will be described below.

【００１４】例えば、受信周波数ｆｒ＝ＶＣＯ１４の発
振周波数、低速クロックの周波数ｆ1 ＝１００ｋＨｚ、
高速クロックの周波数ｆ2 の範囲を１．９ＭＨｚ乃至
２．１ＭＨｚ、比較周波数ｆ3 ＝５０ｋＨｚとする。For example, reception frequency fr = oscillation frequency of VCO 14, low frequency clock frequency f1 = 100 kHz,
The range of the frequency f2 of the high-speed clock is 1.9 MHz to 2.1 MHz, and the comparison frequency f3 is 50 kHz.

【００１５】受信周波数ｆｒが２８０ＭＨｚであった場
合、高速クロックの周波数ｆ2 が図２に示すような値を
とった場合には、その整数倍（高調波の次数）が受信周
波数ｆｒと一致するために受信感度が低下することとな
る。When the reception frequency fr is 280 MHz, and when the frequency f2 of the high-speed clock takes a value as shown in FIG. 2, an integral multiple (order of harmonics) thereof matches the reception frequency fr. , The receiving sensitivity is reduced.

【００１６】また、高速クロックの周波数ｆ2 の範囲は
１．９ＭＨｚ乃至２．１ＭＨｚであるから、図３でプロ
グラマブル分周器１３ｃでの分周比Ｎ2 及び高調波との
関係を示すように、とり得る該分周比Ｎ2 は３８乃至４
２となり、かつＮ2 ＝４０、ｆ2 ＝２．０ＭＨｚの時に
周波数ｆ2 の整数倍が受信周波数ｆｒと一致することと
なることが分かるので、必然的に該分周比Ｎ2 がとり得
るは３８、３９，４１，４２のいずれかとなる。Since the range of the frequency f2 of the high-speed clock is 1.9 MHz to 2.1 MHz, as shown in FIG. 3, the relationship between the frequency division ratio N2 and the harmonics in the programmable frequency divider 13c is shown. The obtained dividing ratio N2 is 38 to 4
2 and N2 = 40 and f2 = 2.0 MHz, it can be seen that the integral multiple of the frequency f2 coincides with the reception frequency fr, so that the frequency division ratio N2 can inevitably be 38, 39. , 41, and 42.

【００１７】一方、プログラマブル分周器１３ａの分周
比Ｎ1 を、次式により Ｎ1 ＝ｆ1 ／ｆ3 ＝１００（ＭＨｚ）／５０（ＭＨｚ） ＝２ とする。On the other hand, the frequency division ratio N1 of the programmable frequency divider 13a is set to N1 = f1 / f3 = 100 (MHz) / 50 (MHz) = 2 according to the following equation.

【００１８】したがって、ＣＰＵ１１がＰＬＬ回路１３
への制御信号によりプログラマブル分周器１３ａの分周
比Ｎ1 を２、プログラマブル分周器１３ｃの分周比Ｎ2
を３８、３９，４１，４２のいずれかに設定し、発振子
１２の発振する周波数ｆ1 の低速クロックを基準として
ＰＬＬ回路１３及びＶＣＯ１４により周波数ｆ2 の高速
クロックを発振させるようにすることで、高速クロック
の周波数ｆ2 の整数倍が受信周波数ｆｒと一致してしま
うのを回避して、受信感度の劣化を未然に防止すること
ができる。Therefore, the CPU 11
The dividing ratio N1 of the programmable frequency divider 13a to 2 and the dividing ratio N2 of the programmable frequency divider 13c
Is set to any of 38, 39, 41, and 42, and the PLL circuit 13 and the VCO 14 oscillate the high-speed clock of the frequency f2 with reference to the low-speed clock of the frequency f1 oscillated by the oscillator 12. It is possible to prevent an integer multiple of the clock frequency f2 from being equal to the reception frequency fr, thereby preventing the deterioration of the reception sensitivity.

【００１９】上記動作で説明した如く、周波数ｆ1 の低
速クロックを基準としてＰＬＬ回路１３及びＶＣＯ１４
で周波数ｆ2 の高速クロックを発振するものとしたた
め、高速クロックを発振するための例えばセラミック振
動子などの発振子が不要となり、全体の回路構成を簡略
化することができると共に、高速クロックの周波数ｆ2
の整数倍を通信回線の周波数ｆｒから離間して設定する
ことで、受信感度の劣化を生じないようにすることがで
きる。As described above, the PLL circuit 13 and the VCO 14 are controlled based on the low-speed clock having the frequency f1.
Oscillates a high-speed clock having a frequency f2, thereby eliminating the need for an oscillator such as a ceramic oscillator for oscillating the high-speed clock.
By setting an integer multiple of the distance away from the frequency fr of the communication line, it is possible to prevent the reception sensitivity from deteriorating.

【００２０】同様にして、受信周波数ｆｒを異なる値と
して計算する際、プログラマブル分周器１３ｃにおける
都合のよい分周比Ｎ2 が見つからなかった場合には、プ
ログラマブル分周器１３ａ側に設定する分周比Ｎ1 を大
きくすることでプログラマブル分周器１３ａから位相比
較器１３ｂへの比較周波数ｆ3 を小さく設定するものと
して再度計算すれば、プログラマブル分周器１３ｃに設
定できる分周比Ｎ2 の数が増えるので、より適した値を
選定することができるようになる。Similarly, when calculating the reception frequency fr as a different value, if a convenient frequency division ratio N2 in the programmable frequency divider 13c is not found, the frequency division set on the programmable frequency divider 13a side. If the calculation is performed again assuming that the comparison frequency f3 from the programmable frequency divider 13a to the phase comparator 13b is set to be small by increasing the ratio N1, the number of frequency division ratios N2 that can be set in the programmable frequency divider 13c increases. , A more suitable value can be selected.

【００２１】なお、上記実施例では、計算により高速ク
ロックをずらす値を出したが、これに限ること無く、例
えば、予めメモリに計算した値を記憶しておき、このメ
モリを参照することにより値を設定するようにしてもよ
い。In the above embodiment, the value for shifting the high-speed clock is calculated. However, the present invention is not limited to this. For example, a value calculated in advance is stored in a memory, and the value is obtained by referring to this memory. May be set.

【００２２】また、上記実施の形態はページング受信機
のクロック発生回路に適用した場合について例示したも
のであるが、１チャンネル当たりの受信帯域幅がより広
いＰＨＳ（Ｐｅｒｓｏｎａｌ Ｈａｎｄｙｐｈｏｎｅ
Ｓｙｓｔｅｍ：簡易型コードレス電話システム）等の無
線あるいは有線通信端末機に適用する場合には、受信帯
域幅の上限及び下限をそれぞれ計算し、その範囲内とな
るような分周比Ｎ2 を使用しないものとすればよい。そ
の他、本発明はその要旨を逸脱しない範囲内で種々変形
して実施することが可能であるものとする。The above embodiment is an example in which the present invention is applied to a clock generation circuit of a paging receiver, but a PHS (Personal Handyphone) having a wider reception bandwidth per channel.
When the present invention is applied to a wireless or wired communication terminal such as a system (simple cordless telephone system), the upper limit and the lower limit of the reception bandwidth are calculated, and the frequency division ratio N2 within the range is not used. And it is sufficient. In addition, the present invention can be variously modified and implemented without departing from the gist thereof.

【００２３】[0023]

【発明の効果】請求項１記載の発明によれば、周波数の
低い第１のクロックを基準としてＰＬＬ回路により周波
数の高い第２のクロックを生成するようになるため、第
２のクロックを発振するための発振子，例えばセラミッ
ク振動子等が不要となり、回路構成を簡略化することが
できると共に、第２のクロックの周波数の整数倍を通信
回線の周波数から離間設定することで受信感度の劣化を
生じないようにすることができる。請求項２記載の発明
によれば、上記請求項１記載の発明の効果に加えて、周
波数シンセサイザ方式のチューナを有する装置に容易に
適用することができる。According to the first aspect of the present invention, since the second clock having a high frequency is generated by the PLL circuit based on the first clock having a low frequency, the second clock is oscillated. For example, a ceramic oscillator or the like becomes unnecessary, the circuit configuration can be simplified, and the deterioration of the receiving sensitivity can be prevented by setting the integral multiple of the frequency of the second clock away from the frequency of the communication line. Can be prevented. According to the second aspect of the present invention, in addition to the effects of the first aspect of the present invention, the present invention can be easily applied to an apparatus having a frequency synthesizer type tuner.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の一形態に係る回路構成を示す
図。FIG. 1 is a diagram showing a circuit configuration according to one embodiment of the present invention.

【図２】同実施の形態に係る動作を説明するための図。FIG. 2 is a diagram for explaining an operation according to the embodiment;

【図３】同実施の形態に係る動作を説明するための図。FIG. 3 is a diagram illustrating an operation according to the embodiment.

【符号の説明】[Explanation of symbols]

１０…無線部 １１…ＣＰＵ １２…発振子 １３…ＰＬＬ回路 １３ａ…プログラマブル分周器 １３ｂ…位相比較器 １３ｃ…プログラマブル分周器 １４…ＶＣＯ １５…表示部 １６…キー入力部 ＡＮＴ…アンテナ DESCRIPTION OF SYMBOLS 10 ... Radio | wireless part 11 ... CPU 12 ... Oscillator 13 ... PLL circuit 13a ... Programmable frequency divider 13b ... Phase comparator 13c ... Programmable frequency divider 14 ... VCO 15 ... Display part 16 ... Key input part ANT ... Antenna

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 第１の周波数のクロック信号を発振する
第１の発振手段と、 この第１の発振手段で得た第１の周波数のクロック信号
を基準とし、上記第１の周波数より大きな第２の周波数
のクロック信号を発生する第２の発振手段と、 この第２の発振手段で得る第２の周波数のクロック信号
の周波数の整数倍が通信回線の周波数と一致する場合に
該第２周波数のクロック信号の周波数を変える制御手段
とを具備したことを特徴とする通信装置のクロック制御
回路。A first oscillating means for oscillating a clock signal of a first frequency; and a first oscillating means having a first frequency higher than the first frequency based on the first frequency clock signal obtained by the first oscillating means. A second oscillating means for generating a clock signal having a frequency of 2. The second frequency is obtained when an integral multiple of the frequency of the clock signal having the second frequency obtained by the second oscillating means matches the frequency of the communication line. Control means for changing the frequency of the clock signal. 【請求項２】 上記第２の発振手段は、ＰＬＬ回路を有
する周波数シンセサイザで構成され、上記制御手段は、
該ＰＬＬ回路の分周比を可変することにより上記第２周
波数のクロック信号の周波数を変えることを特徴とする
請求項１記載の通信装置のクロック制御回路。2. The second oscillating means comprises a frequency synthesizer having a PLL circuit, and the control means comprises:
2. The clock control circuit according to claim 1, wherein the frequency of the clock signal having the second frequency is changed by changing a frequency division ratio of the PLL circuit.