JPH11352926A - プラズマディスプレイパネルの駆動方法 - Google Patents
プラズマディスプレイパネルの駆動方法Info
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- JPH11352926A JPH11352926A JP10162395A JP16239598A JPH11352926A JP H11352926 A JPH11352926 A JP H11352926A JP 10162395 A JP10162395 A JP 10162395A JP 16239598 A JP16239598 A JP 16239598A JP H11352926 A JPH11352926 A JP H11352926A
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- potential
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- row
- priming
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- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】 誤放電の無い良好な表示を実現することがで
きるプラズマディスプレイパネルの駆動方法を提供する
ことを目的とする。 【解決手段】 プライミングパルスと走査パルスとの間
に、このプライミングパルスの電位よりも低く、かつ走
査パルスの電位よりも高い中間電位を行電極対の一方に
存所定期間に亘り印加する。
きるプラズマディスプレイパネルの駆動方法を提供する
ことを目的とする。 【解決手段】 プライミングパルスと走査パルスとの間
に、このプライミングパルスの電位よりも低く、かつ走
査パルスの電位よりも高い中間電位を行電極対の一方に
存所定期間に亘り印加する。
Description
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
【０００２】
【従来の技術】ＰＤＰは、周知の如く、薄型の平面表示
装置として種々の研究がなされており、その１つにマト
リクス表示方式のＰＤＰが知られている。図１は、かか
るＰＤＰを含んだＰＤＰ駆動部の構成を示す図である。
図１において、ＰＤＰ５０には、Ｘ及びＹの１対にて１
画面の各行（第１行〜第ｎ行）に対応した行電極対を為
す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されてい
る。更に、これら行電極対に直交し、かつ図示せぬ誘電
体層及び放電空間を挟んで、１画面の各列（第１列〜第
ｍ列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成さ
れている。この際、１組の行電極対と１つの列電極との
交叉部に、１画素に対応した放電セルが形成される。
装置として種々の研究がなされており、その１つにマト
リクス表示方式のＰＤＰが知られている。図１は、かか
るＰＤＰを含んだＰＤＰ駆動部の構成を示す図である。
図１において、ＰＤＰ５０には、Ｘ及びＹの１対にて１
画面の各行（第１行〜第ｎ行）に対応した行電極対を為
す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されてい
る。更に、これら行電極対に直交し、かつ図示せぬ誘電
体層及び放電空間を挟んで、１画面の各列（第１列〜第
ｍ列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成さ
れている。この際、１組の行電極対と１つの列電極との
交叉部に、１画素に対応した放電セルが形成される。
【０００３】アドレスドライバ６０は、映像信号に基づ
く各画素毎の画素データを、その論理レベルに応じた電
圧値を有する画素データパルスに変換し、これを１行分
毎に、上記列電極Ｄ1〜Ｄmに印加する。Ｘ行電極ドライ
バ７０は、各放電セルの残留壁電荷量を初期化する為の
リセットパルス、後述するが如き発光放電セルの放電発
光状態を維持させる為の維持パルスを発生し、これらを
上記行電極Ｘ1〜Ｘnに印加する。
く各画素毎の画素データを、その論理レベルに応じた電
圧値を有する画素データパルスに変換し、これを１行分
毎に、上記列電極Ｄ1〜Ｄmに印加する。Ｘ行電極ドライ
バ７０は、各放電セルの残留壁電荷量を初期化する為の
リセットパルス、後述するが如き発光放電セルの放電発
光状態を維持させる為の維持パルスを発生し、これらを
上記行電極Ｘ1〜Ｘnに印加する。
【０００４】Ｙ行電極ドライバ８０は、上記Ｘ行電極ド
ライバ７０と同様に、各放電セルの残留壁電荷量を初期
化する為のリセットパルス、発光放電セルの放電発光状
態を維持させる為の維持パルスを発生し、これらを上記
行電極Ｙ1〜Ｙnに印加する。更に、Ｙ行電極ドライバ８
０は、放電セル内に発生した荷電粒子を再形成させる為
のプライミングパルス、並びに各放電セルに対し画素デ
ータパルスに応じた電荷量を形成せしめて上記発光放電
セル又は非発光放電セルの設定を行う為の走査パルスＳ
Ｐを発生し、これらを行電極Ｙ1〜Ｙnに印加する。
ライバ７０と同様に、各放電セルの残留壁電荷量を初期
化する為のリセットパルス、発光放電セルの放電発光状
態を維持させる為の維持パルスを発生し、これらを上記
行電極Ｙ1〜Ｙnに印加する。更に、Ｙ行電極ドライバ８
０は、放電セル内に発生した荷電粒子を再形成させる為
のプライミングパルス、並びに各放電セルに対し画素デ
ータパルスに応じた電荷量を形成せしめて上記発光放電
セル又は非発光放電セルの設定を行う為の走査パルスＳ
Ｐを発生し、これらを行電極Ｙ1〜Ｙnに印加する。
【０００５】図２は、これらアドレスドライバ６０、Ｘ
行電極ドライバ７０、及びＹ行電極ドライバ８０による
上記各種駆動パルスの印加タイミングの一例を示す図で
ある。図２において、Ｘ行電極ドライバ７０は、先ず、
図２に示されるが如き正電圧のリセットパルスＲＰXを
行電極Ｘ1〜Ｘnに同時に印加する。Ｙ行電極ドライバ８
０は、かかるリセットパルスＲＰXの印加と同時に、図
２に示されるが如き負電圧のリセットパルスＲＰYを行
電極Ｙ1〜Ｙnに同時に印加する（リセット行程）。
行電極ドライバ７０、及びＹ行電極ドライバ８０による
上記各種駆動パルスの印加タイミングの一例を示す図で
ある。図２において、Ｘ行電極ドライバ７０は、先ず、
図２に示されるが如き正電圧のリセットパルスＲＰXを
行電極Ｘ1〜Ｘnに同時に印加する。Ｙ行電極ドライバ８
０は、かかるリセットパルスＲＰXの印加と同時に、図
２に示されるが如き負電圧のリセットパルスＲＰYを行
電極Ｙ1〜Ｙnに同時に印加する（リセット行程）。
【０００６】かかるリセット行程により、ＰＤＰ５０の
全ての放電セルが放電励起して荷電粒子が発生し、この
放電終息後、全放電セルの誘電体層には一様に所定量の
壁電荷が形成される。次に、アドレスドライバ６０は、
ＰＤＰ５０の第１行〜第ｎ行各々に対応させてグループ
化した画素データパルス群ＤＰ1〜ＤＰn各々を図２に示
されるが如く順次、列電極Ｄ1〜Ｄmに印加して行く。Ｙ
行電極ドライバ８０は、図２に示されるが如き正電圧の
プライミングパルスＰＰを行電極Ｙ1〜Ｙnに順次印加し
て行く。更に、各プライミングパルスＰＰの印加直後で
ありかつ上記画素データパルス群ＤＰ1〜ＤＰn各々のタ
イミングに同期させて負電圧の走査パルスＳＰを行電極
Ｙ1〜Ｙnに順次印加して行く（アドレス行程）。
全ての放電セルが放電励起して荷電粒子が発生し、この
放電終息後、全放電セルの誘電体層には一様に所定量の
壁電荷が形成される。次に、アドレスドライバ６０は、
ＰＤＰ５０の第１行〜第ｎ行各々に対応させてグループ
化した画素データパルス群ＤＰ1〜ＤＰn各々を図２に示
されるが如く順次、列電極Ｄ1〜Ｄmに印加して行く。Ｙ
行電極ドライバ８０は、図２に示されるが如き正電圧の
プライミングパルスＰＰを行電極Ｙ1〜Ｙnに順次印加し
て行く。更に、各プライミングパルスＰＰの印加直後で
ありかつ上記画素データパルス群ＤＰ1〜ＤＰn各々のタ
イミングに同期させて負電圧の走査パルスＳＰを行電極
Ｙ1〜Ｙnに順次印加して行く（アドレス行程）。
【０００７】かかるアドレス行程において、上記走査パ
ルスＳＰが印加された行電極に存在する各放電セルの内
で、高電圧の画素データパルスＤＰが印加された放電セ
ルにおいて放電が生じ、その壁電荷の大半が失われる。
一方、低電圧の画素データパルスＤＰが印加された放電
セルでは放電が生じないので、上記壁電荷が残留したま
まとなる。すなわち、列電極に印加された画素データパ
ルスＤＰに応じて、各放電セル内に壁電荷が残留するか
否かが決定し、この際、壁電荷が残留した放電セルは発
光放電セル、消滅した放電セルは非発光放電セルに設定
されるのである。
ルスＳＰが印加された行電極に存在する各放電セルの内
で、高電圧の画素データパルスＤＰが印加された放電セ
ルにおいて放電が生じ、その壁電荷の大半が失われる。
一方、低電圧の画素データパルスＤＰが印加された放電
セルでは放電が生じないので、上記壁電荷が残留したま
まとなる。すなわち、列電極に印加された画素データパ
ルスＤＰに応じて、各放電セル内に壁電荷が残留するか
否かが決定し、この際、壁電荷が残留した放電セルは発
光放電セル、消滅した放電セルは非発光放電セルに設定
されるのである。
【０００８】尚、走査パルスを印加する直前にプライミ
ングパルスＰＰを印加しておくことにより、上記リセッ
ト行程にて得られ、時間経過と共に減少してしまった上
記荷電粒子がＰＤＰ５０の放電空間内に再形成される。
よって、全行電極に亘り、その放電空間内に略同一量の
荷電粒子が存在するという同一条件下にて上記走査パル
スＳＰの印加による画素データの書き込みが為されるこ
とになる。
ングパルスＰＰを印加しておくことにより、上記リセッ
ト行程にて得られ、時間経過と共に減少してしまった上
記荷電粒子がＰＤＰ５０の放電空間内に再形成される。
よって、全行電極に亘り、その放電空間内に略同一量の
荷電粒子が存在するという同一条件下にて上記走査パル
スＳＰの印加による画素データの書き込みが為されるこ
とになる。
【０００９】次に、Ｘ行電極ドライバ７０は、正電圧の
維持パルスＩＰXを連続して行電極Ｘ1〜Ｘn各々に印加
する。Ｙ行電極ドライバ８０は、かかる維持パルスＩＰ
Xの印加タイミングとは、ずれたタイミングにて正電圧
の維持パルスＩＰYを連続して行電極Ｙ1〜Ｙn各々に印
加する（維持放電行程）。かかる維持放電行程において
上記維持パルスＩＰX及びＩＰYが交互に印加されている
期間に亘り、上記壁電荷が残留したままとなっている発
光放電セルが放電発光を繰り返しその発光状態を維持す
る。
維持パルスＩＰXを連続して行電極Ｘ1〜Ｘn各々に印加
する。Ｙ行電極ドライバ８０は、かかる維持パルスＩＰ
Xの印加タイミングとは、ずれたタイミングにて正電圧
の維持パルスＩＰYを連続して行電極Ｙ1〜Ｙn各々に印
加する（維持放電行程）。かかる維持放電行程において
上記維持パルスＩＰX及びＩＰYが交互に印加されている
期間に亘り、上記壁電荷が残留したままとなっている発
光放電セルが放電発光を繰り返しその発光状態を維持す
る。
【００１０】図３は、上記Ｙ行電極ドライバ８０の内部
構成の内、プライミングパルス発生部及び走査パルス発
生部を示す図である。図３に示されるように、上記Ｙ行
電極ドライバ８０には、互いに電圧値の異なる２つの第
１電源Ｂ１及び第２電源Ｂ２が設けられている。第２電
源Ｂ２は、第１電源Ｂ１が発生する直流電圧Ｖ1よりも
所定電圧だけ低い直流電圧Ｖ2を発生する。スイッチン
グ素子Ｓ１は、そのオン動作時において第２電源Ｂ２の
正側端子の電位をラインＬ上に印加する。直流電圧Ｖ1
を発生する第１電源Ｂ１の正側端子には、かかるライン
Ｌが接続されている。
構成の内、プライミングパルス発生部及び走査パルス発
生部を示す図である。図３に示されるように、上記Ｙ行
電極ドライバ８０には、互いに電圧値の異なる２つの第
１電源Ｂ１及び第２電源Ｂ２が設けられている。第２電
源Ｂ２は、第１電源Ｂ１が発生する直流電圧Ｖ1よりも
所定電圧だけ低い直流電圧Ｖ2を発生する。スイッチン
グ素子Ｓ１は、そのオン動作時において第２電源Ｂ２の
正側端子の電位をラインＬ上に印加する。直流電圧Ｖ1
を発生する第１電源Ｂ１の正側端子には、かかるライン
Ｌが接続されている。
【００１１】図３に示されるパルス出力回路８２1〜８
２n各々は互いに同一回路構成からなり、夫々には、そ
のオン動作時において上記ラインＬ上の電位ＶHを行電
極Ｙに印加するスイッチング素子Ｓ１１、及びそのオン
動作時において上記第１電源Ｂ１の負側端子の電位ＶL
を行電極Ｙに印加するスイッチング素子Ｓ１２が設けら
れている。
２n各々は互いに同一回路構成からなり、夫々には、そ
のオン動作時において上記ラインＬ上の電位ＶHを行電
極Ｙに印加するスイッチング素子Ｓ１１、及びそのオン
動作時において上記第１電源Ｂ１の負側端子の電位ＶL
を行電極Ｙに印加するスイッチング素子Ｓ１２が設けら
れている。
【００１２】図４は、かかる図３に示される構成におけ
る動作を示す図である。尚、図４においては、上記パル
ス出力回路８２1〜８２n各々の内、パルス出力回路８２
1の動作のみを示している。図４に示されるように、ス
イッチング素子Ｓ１１をオフ、Ｓ１２をオンにしている
間は、上記電位ＶLが行電極Ｙ1に印加される。ここで、
スイッチング素子Ｓ１１をオン、Ｓ１２をオフ状態に切
り替えると、上記電位ＶHが行電極Ｙ1上に印加される。
これにより、行電極Ｙ1上の電位は徐々に上昇して上記
電位ＶHに到達する。その後、スイッチング素子Ｓ１１
をオフ、Ｓ１２をオン状態に切り替えると、上記電位Ｖ
Lが行電極Ｙ1上に印加される。これにより、行電極Ｙ1
上の電位は徐々に下降して電位ＶLに到達する。この
際、行電極Ｙ1上の電位が、電位ＶL〜電位ＶH〜電位ＶL
へと推移する区間が、上述した如きプライミングパルス
ＰＰとなる。
る動作を示す図である。尚、図４においては、上記パル
ス出力回路８２1〜８２n各々の内、パルス出力回路８２
1の動作のみを示している。図４に示されるように、ス
イッチング素子Ｓ１１をオフ、Ｓ１２をオンにしている
間は、上記電位ＶLが行電極Ｙ1に印加される。ここで、
スイッチング素子Ｓ１１をオン、Ｓ１２をオフ状態に切
り替えると、上記電位ＶHが行電極Ｙ1上に印加される。
これにより、行電極Ｙ1上の電位は徐々に上昇して上記
電位ＶHに到達する。その後、スイッチング素子Ｓ１１
をオフ、Ｓ１２をオン状態に切り替えると、上記電位Ｖ
Lが行電極Ｙ1上に印加される。これにより、行電極Ｙ1
上の電位は徐々に下降して電位ＶLに到達する。この
際、行電極Ｙ1上の電位が、電位ＶL〜電位ＶH〜電位ＶL
へと推移する区間が、上述した如きプライミングパルス
ＰＰとなる。
【００１３】その後、再びスイッチング素子Ｓ１１をオ
ン、Ｓ１２をオフ状態に切り替えると、上記電位ＶHが
行電極Ｙ1上に印加される。これにより、行電極Ｙ1上の
電位は徐々に上昇して再び上記電位ＶHに到達する。こ
の際、行電極Ｙ1上の電位が、電位ＶH〜電位ＶL〜電位
ＶHへと推移する区間が、上述した如き走査パルスＳＰ
となる。
ン、Ｓ１２をオフ状態に切り替えると、上記電位ＶHが
行電極Ｙ1上に印加される。これにより、行電極Ｙ1上の
電位は徐々に上昇して再び上記電位ＶHに到達する。こ
の際、行電極Ｙ1上の電位が、電位ＶH〜電位ＶL〜電位
ＶHへと推移する区間が、上述した如き走査パルスＳＰ
となる。
【００１４】ここで、高電圧の画素データパルスＤＰ1
が列電極Ｄ1〜Ｄmに印加されている間に、上記走査パル
スＳＰが行電極Ｙ1上に印加されると、行電極Ｙ及び列
電極Ｄ間で放電が起こって上述した如き発光放電セルの
設定が為されるのである。しかしながら、上記の如き列
電極Ｄ及び行電極Ｙ間での放電励起電圧と、行電極Ｙ及
びＸ間での放電励起電圧とは近似している。従って、上
記走査パルスＳＰの印加により、一対となっている行電
極Ｙ及びＸ間で誤った放電が生じ易くなり、その放電発
光現象により表示品質を低下させてしまうという問題が
あった。
が列電極Ｄ1〜Ｄmに印加されている間に、上記走査パル
スＳＰが行電極Ｙ1上に印加されると、行電極Ｙ及び列
電極Ｄ間で放電が起こって上述した如き発光放電セルの
設定が為されるのである。しかしながら、上記の如き列
電極Ｄ及び行電極Ｙ間での放電励起電圧と、行電極Ｙ及
びＸ間での放電励起電圧とは近似している。従って、上
記走査パルスＳＰの印加により、一対となっている行電
極Ｙ及びＸ間で誤った放電が生じ易くなり、その放電発
光現象により表示品質を低下させてしまうという問題が
あった。
【００１５】
【発明が解決しようとする課題】本発明は、上記の如き
問題を解決するためになされたものであり、かかる誤放
電を防止してその表示品質を向上させたプラズマディス
プレイパネルの駆動方法を提供することを目的とする。
問題を解決するためになされたものであり、かかる誤放
電を防止してその表示品質を向上させたプラズマディス
プレイパネルの駆動方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、複数の行電極対と、前
記行電極対に交差して配列されており各交差部にて放電
セルを形成する複数の列電極とを有するプラズマディス
プレイパネルにおける前記行電極対の一方に所定極性の
プライミングパルスを印加した直後に前記プライミング
パルスとは逆極性の走査パルスを印加し、前記走査パル
スの印加と同時に前記列電極に画素データパルスを印加
することにより前記画素データパルスに応じた発光放電
セル及び非発光放電セルを設定し、前記行電極対に断続
的に維持パルスを印加することにより前記発光放電セル
のみを繰り返し放電発光せしめるプラズマディスプレイ
パネルの駆動方法であって、前記プライミングパルスと
前記走査パルスとの間で前記プライミングパルスの電位
よりも小でありかつ前記走査パルスの電位よりも大であ
る中間電位を所定期間に亘り前記行電極対の内の一方の
行電極に印加する。
ィスプレイパネルの駆動方法は、複数の行電極対と、前
記行電極対に交差して配列されており各交差部にて放電
セルを形成する複数の列電極とを有するプラズマディス
プレイパネルにおける前記行電極対の一方に所定極性の
プライミングパルスを印加した直後に前記プライミング
パルスとは逆極性の走査パルスを印加し、前記走査パル
スの印加と同時に前記列電極に画素データパルスを印加
することにより前記画素データパルスに応じた発光放電
セル及び非発光放電セルを設定し、前記行電極対に断続
的に維持パルスを印加することにより前記発光放電セル
のみを繰り返し放電発光せしめるプラズマディスプレイ
パネルの駆動方法であって、前記プライミングパルスと
前記走査パルスとの間で前記プライミングパルスの電位
よりも小でありかつ前記走査パルスの電位よりも大であ
る中間電位を所定期間に亘り前記行電極対の内の一方の
行電極に印加する。
【００１７】
【発明の実施の形態】図５は、本発明による駆動方法に
よってＰＤＰの駆動を行うＰＤＰ駆動部を含むプラズマ
ディスプレイ装置の構成を示す図である。図５におい
て、Ａ／Ｄ変換器１は、駆動制御回路２から供給される
クロック信号に応じて、アナログの入力映像信号をサン
プリングしてこれを１画素毎に例えば６ビットの画素デ
ータに変換し、これをメモリ４に供給する。
よってＰＤＰの駆動を行うＰＤＰ駆動部を含むプラズマ
ディスプレイ装置の構成を示す図である。図５におい
て、Ａ／Ｄ変換器１は、駆動制御回路２から供給される
クロック信号に応じて、アナログの入力映像信号をサン
プリングしてこれを１画素毎に例えば６ビットの画素デ
ータに変換し、これをメモリ４に供給する。
【００１８】メモリ４は、上記駆動制御回路２から供給
されてくる書込信号に応じて上記画素データを順次書き
込む。かかる書込動作によりＰＤＰ５０における１画面
（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４
は、この１画面分の画素データを各ビット毎に分離して
順次読み出し、これを１行分毎にアドレスドライバ６０
に供給して行く。
されてくる書込信号に応じて上記画素データを順次書き
込む。かかる書込動作によりＰＤＰ５０における１画面
（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４
は、この１画面分の画素データを各ビット毎に分離して
順次読み出し、これを１行分毎にアドレスドライバ６０
に供給して行く。
【００１９】アドレスドライバ６０は、かかるメモリ４
から供給された画素データを、その論理レベルに応じた
電圧値を有する画素データパルスに変換し、これを１行
分毎に、上記列電極Ｄ1〜Ｄmに印加する。Ｘ行電極ドラ
イバ７は、各放電セルの残留壁電荷量を初期化する為の
リセットパルス、後述するが如き発光放電セルの放電発
光状態を維持させる為の維持パルスを発生し、これらを
上記行電極Ｘ1〜Ｘnに印加する。
から供給された画素データを、その論理レベルに応じた
電圧値を有する画素データパルスに変換し、これを１行
分毎に、上記列電極Ｄ1〜Ｄmに印加する。Ｘ行電極ドラ
イバ７は、各放電セルの残留壁電荷量を初期化する為の
リセットパルス、後述するが如き発光放電セルの放電発
光状態を維持させる為の維持パルスを発生し、これらを
上記行電極Ｘ1〜Ｘnに印加する。
【００２０】Ｙ行電極ドライバ８は、上記Ｘ行電極ドラ
イバ７と同様に、各放電セルの残留壁電荷量を初期化す
る為のリセットパルス、発光放電セルの放電発光状態を
維持させる為の維持パルスを発生し、これらを上記行電
極Ｙ1〜Ｙnに印加する。更に、Ｙ行電極ドライバ８は、
放電セル内に発生した荷電粒子を再形成させる為のプラ
イミングパルス、並びに各放電セルに対し画素データパ
ルスに応じた電荷量を形成せしめて上記発光放電セル又
は非発光放電セルの設定を行う為の走査パルスＳＰを発
生し、これらを行電極Ｙ1〜Ｙnに印加する。
イバ７と同様に、各放電セルの残留壁電荷量を初期化す
る為のリセットパルス、発光放電セルの放電発光状態を
維持させる為の維持パルスを発生し、これらを上記行電
極Ｙ1〜Ｙnに印加する。更に、Ｙ行電極ドライバ８は、
放電セル内に発生した荷電粒子を再形成させる為のプラ
イミングパルス、並びに各放電セルに対し画素データパ
ルスに応じた電荷量を形成せしめて上記発光放電セル又
は非発光放電セルの設定を行う為の走査パルスＳＰを発
生し、これらを行電極Ｙ1〜Ｙnに印加する。
【００２１】駆動制御回路２は、入力された映像信号中
の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器
１に対するクロック信号、及びメモリ４に対する書込・
読出信号を生成する。更に、駆動制御回路２は、かかる
水平及び垂直同期信号に応じて、各種タイミング信号を
生成し、これらをアドレスドライバ６０、Ｘ行電極ドラ
イバ７、及びＹ行電極ドライバ８に夫々供給する。
の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器
１に対するクロック信号、及びメモリ４に対する書込・
読出信号を生成する。更に、駆動制御回路２は、かかる
水平及び垂直同期信号に応じて、各種タイミング信号を
生成し、これらをアドレスドライバ６０、Ｘ行電極ドラ
イバ７、及びＹ行電極ドライバ８に夫々供給する。
【００２２】アドレスドライバ６０、Ｘ行電極ドライバ
７、及びＹ行電極ドライバ８各々は、かかる駆動制御回
路２から供給された各種タイミング信号に応じて、上述
した如き各種駆動パルスをＰＤＰ５０の行電極及び列電
極に印加する。図６は、これら各種駆動パルスの印加タ
イミングを示す図である。Ｘ行電極ドライバ７は、先
ず、図６に示されるが如き正電圧のリセットパルスＲＰ
Xを発生しこれを行電極Ｘ1〜Ｘnに同時に印加する。Ｙ
行電極ドライバ８は、かかるリセットパルスＲＰXの印
加と同時に、図６に示されるが如き負電圧のリセットパ
ルスＲＰYを発生しこれを行電極Ｙ1〜Ｙnに同時に印加
する（リセット行程）。
７、及びＹ行電極ドライバ８各々は、かかる駆動制御回
路２から供給された各種タイミング信号に応じて、上述
した如き各種駆動パルスをＰＤＰ５０の行電極及び列電
極に印加する。図６は、これら各種駆動パルスの印加タ
イミングを示す図である。Ｘ行電極ドライバ７は、先
ず、図６に示されるが如き正電圧のリセットパルスＲＰ
Xを発生しこれを行電極Ｘ1〜Ｘnに同時に印加する。Ｙ
行電極ドライバ８は、かかるリセットパルスＲＰXの印
加と同時に、図６に示されるが如き負電圧のリセットパ
ルスＲＰYを発生しこれを行電極Ｙ1〜Ｙnに同時に印加
する（リセット行程）。
【００２３】かかるリセット行程により、ＰＤＰ５０の
全ての放電セルが放電励起して荷電粒子が発生し、この
放電終息後、全放電セルの誘電体層には一様に所定量の
壁電荷が形成される。次に、アドレスドライバ６０は、
ＰＤＰ５０の第１行〜第ｎ行各々に対応させてグループ
化した画素データパルス群ＤＰ1〜ＤＰn各々を図６に示
されるが如く順次、列電極Ｄ1〜Ｄmに印加して行く。Ｙ
行電極ドライバ８は、図６に示されるように、正電圧の
プライミングパルスＰＰを行電極Ｙ1〜Ｙnに順次印加し
て行く。次に、Ｙ行電極ドライバ８は、各プライミング
パルスＰＰの印加後でありかつ上記画素データパルス群
ＤＰ1〜ＤＰn各々のタイミングに同期させて負電圧の走
査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnに順次印
加して行く。尚、図６に示されるように、各プライミン
グパルスＰＰと走査パルスＳＰとの間には、かかるプラ
イミングパルスＰＰの電位よりも小であり、かつ走査パ
ルスＳＰの電位よりも大なる中間電位を有するプライミ
ングバックポーチＰＢが所定期間だけ形成されている
（アドレス行程）。
全ての放電セルが放電励起して荷電粒子が発生し、この
放電終息後、全放電セルの誘電体層には一様に所定量の
壁電荷が形成される。次に、アドレスドライバ６０は、
ＰＤＰ５０の第１行〜第ｎ行各々に対応させてグループ
化した画素データパルス群ＤＰ1〜ＤＰn各々を図６に示
されるが如く順次、列電極Ｄ1〜Ｄmに印加して行く。Ｙ
行電極ドライバ８は、図６に示されるように、正電圧の
プライミングパルスＰＰを行電極Ｙ1〜Ｙnに順次印加し
て行く。次に、Ｙ行電極ドライバ８は、各プライミング
パルスＰＰの印加後でありかつ上記画素データパルス群
ＤＰ1〜ＤＰn各々のタイミングに同期させて負電圧の走
査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnに順次印
加して行く。尚、図６に示されるように、各プライミン
グパルスＰＰと走査パルスＳＰとの間には、かかるプラ
イミングパルスＰＰの電位よりも小であり、かつ走査パ
ルスＳＰの電位よりも大なる中間電位を有するプライミ
ングバックポーチＰＢが所定期間だけ形成されている
（アドレス行程）。
【００２４】かかるアドレス行程において、上記走査パ
ルスＳＰが印加された行電極中に存在する各放電セルの
内で、高電圧の画素データパルスＤＰが印加された放電
セルにおいて放電が生じ、その壁電荷の大半が失われ
る。一方、低電圧の画素データパルスＤＰが印加された
放電セルでは放電が生じないので、上記壁電荷が残留し
たままとなる。すなわち、列電極に印加された画素デー
タパルスＤＰの電圧値により、各放電セル内に壁電荷が
残留するか否かが決定し、この際、壁電荷が残留した放
電セルは発光放電セル、消滅した放電セルは非発光放電
セルに設定されるのである。
ルスＳＰが印加された行電極中に存在する各放電セルの
内で、高電圧の画素データパルスＤＰが印加された放電
セルにおいて放電が生じ、その壁電荷の大半が失われ
る。一方、低電圧の画素データパルスＤＰが印加された
放電セルでは放電が生じないので、上記壁電荷が残留し
たままとなる。すなわち、列電極に印加された画素デー
タパルスＤＰの電圧値により、各放電セル内に壁電荷が
残留するか否かが決定し、この際、壁電荷が残留した放
電セルは発光放電セル、消滅した放電セルは非発光放電
セルに設定されるのである。
【００２５】尚、走査パルスを印加する直前にプライミ
ングパルスＰＰを印加しておくことにより、上記リセッ
ト行程にて発生したものの時間経過と共に減少してしま
った荷電粒子がＰＤＰ５０の放電空間内に再形成され
る。よって、全行電極に亘り、その放電空間内に略同一
量の荷電粒子が存在するという同一条件下にて上記走査
パルスＳＰの印加による画素データの書き込みが為され
ることになる。
ングパルスＰＰを印加しておくことにより、上記リセッ
ト行程にて発生したものの時間経過と共に減少してしま
った荷電粒子がＰＤＰ５０の放電空間内に再形成され
る。よって、全行電極に亘り、その放電空間内に略同一
量の荷電粒子が存在するという同一条件下にて上記走査
パルスＳＰの印加による画素データの書き込みが為され
ることになる。
【００２６】次に、Ｘ行電極ドライバ７は、正電圧の維
持パルスＩＰXを連続して行電極Ｘ1〜Ｘn各々に印加す
る。Ｙ行電極ドライバ８は、かかる維持パルスＩＰXの
印加タイミングとは、ずれたタイミングにて正電圧の維
持パルスＩＰYを連続して行電極Ｙ1〜Ｙn各々に印加す
る（維持放電行程）。かかる維持放電行程において上記
維持パルスＩＰX及びＩＰYが交互に印加されている期間
に亘り、上記壁電荷が残留したままとなっている発光放
電セルが放電発光を繰り返しその発光状態を維持する。
持パルスＩＰXを連続して行電極Ｘ1〜Ｘn各々に印加す
る。Ｙ行電極ドライバ８は、かかる維持パルスＩＰXの
印加タイミングとは、ずれたタイミングにて正電圧の維
持パルスＩＰYを連続して行電極Ｙ1〜Ｙn各々に印加す
る（維持放電行程）。かかる維持放電行程において上記
維持パルスＩＰX及びＩＰYが交互に印加されている期間
に亘り、上記壁電荷が残留したままとなっている発光放
電セルが放電発光を繰り返しその発光状態を維持する。
【００２７】図７は、上記Ｙ行電極ドライバ８の内部構
成の内、プライミングパルス発生部及び走査パルス発生
部を示す図である。図７に示されるように、上記Ｙ行電
極ドライバ８には、互いに電圧値の異なる２つの第１電
源Ｂ１及び第２電源Ｂ２が設けられている。第２電源Ｂ
２は、第１電源Ｂ１が発生する直流電圧Ｖ1よりも所定
電圧だけ低い直流電圧Ｖ2を発生する。スイッチング素
子Ｓ１は、そのオン動作時において第２電源Ｂ２の正側
端子の電位をラインＬ上に印加する。直流電圧Ｖ1を発
生する第１電源Ｂ１の正側端子には、かかるラインＬが
接続されている。パルス出力回路８1〜８nは、行電極Ｙ
1〜Ｙn各々に対応して設けられており、互いに同一回路
構成を有する。すなわち、パルス出力回路８1〜８n各々
には、そのオン動作時において上記ラインＬ上の電位Ｖ
Hを行電極Ｙに印加するスイッチング素子Ｓ１１、及び
そのオン動作時において上記第１電源Ｂ１の負側端子の
電位ＶLを行電極Ｙに印加するスイッチング素子Ｓ１２
が設けられている。更に、これらパルス出力回路８1〜
８n各々は、上記スイッチング素子Ｓ１１又はＳ１２か
らの出力を、スイッチング素子Ｓ１３を介して各行電極
Ｙに印加する構成としている。つまり、スイッチング素
子Ｓ１３をオフ状態にすることにより、行電極Ｙに対す
る電圧印加を強制的に停止するのである。
成の内、プライミングパルス発生部及び走査パルス発生
部を示す図である。図７に示されるように、上記Ｙ行電
極ドライバ８には、互いに電圧値の異なる２つの第１電
源Ｂ１及び第２電源Ｂ２が設けられている。第２電源Ｂ
２は、第１電源Ｂ１が発生する直流電圧Ｖ1よりも所定
電圧だけ低い直流電圧Ｖ2を発生する。スイッチング素
子Ｓ１は、そのオン動作時において第２電源Ｂ２の正側
端子の電位をラインＬ上に印加する。直流電圧Ｖ1を発
生する第１電源Ｂ１の正側端子には、かかるラインＬが
接続されている。パルス出力回路８1〜８nは、行電極Ｙ
1〜Ｙn各々に対応して設けられており、互いに同一回路
構成を有する。すなわち、パルス出力回路８1〜８n各々
には、そのオン動作時において上記ラインＬ上の電位Ｖ
Hを行電極Ｙに印加するスイッチング素子Ｓ１１、及び
そのオン動作時において上記第１電源Ｂ１の負側端子の
電位ＶLを行電極Ｙに印加するスイッチング素子Ｓ１２
が設けられている。更に、これらパルス出力回路８1〜
８n各々は、上記スイッチング素子Ｓ１１又はＳ１２か
らの出力を、スイッチング素子Ｓ１３を介して各行電極
Ｙに印加する構成としている。つまり、スイッチング素
子Ｓ１３をオフ状態にすることにより、行電極Ｙに対す
る電圧印加を強制的に停止するのである。
【００２８】尚、パルス出力回路８1〜８n各々に設けら
れている上記スイッチング素子Ｓ１、Ｓ１１及びＳ１２
各々は、上記駆動制御回路２から供給されるスイッチン
グ制御信号に応じて上述した如きオン・オフ動作を行
う。図８は、かかる図７に示される構成における動作を
示す図である。尚、図８においては、上記パルス出力回
路８1〜８n各々の内、パルス出力回路８1及び８2の動作
のみを示している。
れている上記スイッチング素子Ｓ１、Ｓ１１及びＳ１２
各々は、上記駆動制御回路２から供給されるスイッチン
グ制御信号に応じて上述した如きオン・オフ動作を行
う。図８は、かかる図７に示される構成における動作を
示す図である。尚、図８においては、上記パルス出力回
路８1〜８n各々の内、パルス出力回路８1及び８2の動作
のみを示している。
【００２９】図８に示されるように、スイッチング素子
Ｓ１及びＳ１３を共にオン、スイッチング素子Ｓ１１を
オフ、Ｓ１２をオンにしている間は、上記第１電源の負
側端子の電位ＶLが行電極Ｙ1（Ｙ2）に印加される。こ
こで、スイッチング素子Ｓ１１をオン、Ｓ１２をオフ状
態に切り替えると、ラインＬ上の電位ＶHが行電極Ｙ1上
に印加される。これにより、行電極Ｙ1（Ｙ2）上の電位
は徐々に上昇して上記電位ＶHに到達する。その後、ス
イッチング素子Ｓ１１をオフ、Ｓ１２をオン状態に切り
替えると、上記電位ＶLが行電極Ｙ1（Ｙ2）上に印加さ
れる。これにより、行電極Ｙ1上の電位は徐々に下降し
て行く。以上の如き行電極Ｙ1（Ｙ2）上における電位変
化がプライミングパルスＰＰとなる。
Ｓ１及びＳ１３を共にオン、スイッチング素子Ｓ１１を
オフ、Ｓ１２をオンにしている間は、上記第１電源の負
側端子の電位ＶLが行電極Ｙ1（Ｙ2）に印加される。こ
こで、スイッチング素子Ｓ１１をオン、Ｓ１２をオフ状
態に切り替えると、ラインＬ上の電位ＶHが行電極Ｙ1上
に印加される。これにより、行電極Ｙ1（Ｙ2）上の電位
は徐々に上昇して上記電位ＶHに到達する。その後、ス
イッチング素子Ｓ１１をオフ、Ｓ１２をオン状態に切り
替えると、上記電位ＶLが行電極Ｙ1（Ｙ2）上に印加さ
れる。これにより、行電極Ｙ1上の電位は徐々に下降し
て行く。以上の如き行電極Ｙ1（Ｙ2）上における電位変
化がプライミングパルスＰＰとなる。
【００３０】ここで、かかるプライミングパルスＰＰの
電位が下降する区間、すなわち立ち下がりエッジ区間中
において、スイッチング素子Ｓ１３をオフ状態に切り替
えて行電極Ｙ1（Ｙ2）に対する電位印加を強制的に停止
せしめる。この際、ＰＤＰ５０は容量性負荷である為、
行電極Ｙ1（Ｙ2）上にはその切り替え直後の電位、すな
わち、プライミングパルスＰＰにおける上記電位ＶHよ
りも小であり、走査パルスＳＰの電位ＶLよりも大なる
中間電位Ｖintが図８に示される如く保持されたままと
なる。かかる中間電位Ｖintは、スイッチング素子Ｓ１
３をオン状態からオフ状態に切り替えるタイミングに応
じた値となり、スイッチング素子Ｓ１３がオフ状態であ
る間中、固定的に行電極Ｙ1（Ｙ2）に残存することにな
る。よって、かかる切り替えタイミングが早いと中間電
位Ｖintは高くなり、切り替えタイミングが遅いと中間
電位Ｖintは低くなり、その中間電位Ｖintとして取り得
る値は、
電位が下降する区間、すなわち立ち下がりエッジ区間中
において、スイッチング素子Ｓ１３をオフ状態に切り替
えて行電極Ｙ1（Ｙ2）に対する電位印加を強制的に停止
せしめる。この際、ＰＤＰ５０は容量性負荷である為、
行電極Ｙ1（Ｙ2）上にはその切り替え直後の電位、すな
わち、プライミングパルスＰＰにおける上記電位ＶHよ
りも小であり、走査パルスＳＰの電位ＶLよりも大なる
中間電位Ｖintが図８に示される如く保持されたままと
なる。かかる中間電位Ｖintは、スイッチング素子Ｓ１
３をオン状態からオフ状態に切り替えるタイミングに応
じた値となり、スイッチング素子Ｓ１３がオフ状態であ
る間中、固定的に行電極Ｙ1（Ｙ2）に残存することにな
る。よって、かかる切り替えタイミングが早いと中間電
位Ｖintは高くなり、切り替えタイミングが遅いと中間
電位Ｖintは低くなり、その中間電位Ｖintとして取り得
る値は、
【数１】ＶL＜ Ｖint ＜ ＶH となる。
【００３１】尚、この行電極Ｙ1（Ｙ2）上の電位が上記
中間電位Ｖintとなる区間が、上記プライミングバック
ポーチＰＢである。その後、スイッチング素子Ｓ１３を
オン状態に戻すと、再び行電極Ｙ1（Ｙ2）上の電位は下
降を始め、上記電位ＶLに到達する。次に、スイッチン
グ素子Ｓ１１をオン、Ｓ１２をオフ状態に切り替える
と、ラインＬ上の電位ＶHが行電極Ｙ1上に印加される。
これにより、行電極Ｙ1（Ｙ2）上の電位は徐々に上昇し
て上記電位ＶHに到達する。この際、上記Ｖint〜ＶL〜
ＶHなる電位変化区間が上記走査パルスＳＰとなる。
中間電位Ｖintとなる区間が、上記プライミングバック
ポーチＰＢである。その後、スイッチング素子Ｓ１３を
オン状態に戻すと、再び行電極Ｙ1（Ｙ2）上の電位は下
降を始め、上記電位ＶLに到達する。次に、スイッチン
グ素子Ｓ１１をオン、Ｓ１２をオフ状態に切り替える
と、ラインＬ上の電位ＶHが行電極Ｙ1上に印加される。
これにより、行電極Ｙ1（Ｙ2）上の電位は徐々に上昇し
て上記電位ＶHに到達する。この際、上記Ｖint〜ＶL〜
ＶHなる電位変化区間が上記走査パルスＳＰとなる。
【００３２】以上の如く、行電極Ｙには、先ず、電位Ｖ
Hを有するプライミングパルスＰＰを印加し、その後、
かかる電位ＶHよりも低電位であり、かつ走査パルスＳ
Ｐにおける電位ＶLよりも大なる中間電位Ｖintを印加し
てから、走査パルスＳＰを印加するようにしている。こ
のように、上記プライミングパルスＰＰと走査パルスＳ
Ｐとの間に、上記電位ＶHよりも低くかつ上記電位ＶLよ
りも高い電位である中間電位Ｖintを行電極Ｙに印加す
ると、この電位ＶHからの電位低下分だけＸ及びＹ行電
極間に存在する壁電荷が消滅する。
Hを有するプライミングパルスＰＰを印加し、その後、
かかる電位ＶHよりも低電位であり、かつ走査パルスＳ
Ｐにおける電位ＶLよりも大なる中間電位Ｖintを印加し
てから、走査パルスＳＰを印加するようにしている。こ
のように、上記プライミングパルスＰＰと走査パルスＳ
Ｐとの間に、上記電位ＶHよりも低くかつ上記電位ＶLよ
りも高い電位である中間電位Ｖintを行電極Ｙに印加す
ると、この電位ＶHからの電位低下分だけＸ及びＹ行電
極間に存在する壁電荷が消滅する。
【００３３】従って、走査パルスＳＰが印加された場合
においても、Ｘ及びＹ行電極間では放電が起こりにくく
なる。この際、プライミングパルスＰＰの立ち下がり区
間中における上記スイッチング素子Ｓ１３のオンからオ
フへの切り替えタイミングを調整することにより、上記
中間電位Ｖintを、Ｘ及びＹ行電極間で放電が起こらな
い程度の高電位となるように調整しておけば良いのであ
る。
においても、Ｘ及びＹ行電極間では放電が起こりにくく
なる。この際、プライミングパルスＰＰの立ち下がり区
間中における上記スイッチング素子Ｓ１３のオンからオ
フへの切り替えタイミングを調整することにより、上記
中間電位Ｖintを、Ｘ及びＹ行電極間で放電が起こらな
い程度の高電位となるように調整しておけば良いのであ
る。
【００３４】又、上述した如き構成によれば、選択電圧
マージンが向上し、その結果としてディスプレイパネル
に要求される精度も低減できるので、パネル製造におけ
る歩留まりが向上する。
マージンが向上し、その結果としてディスプレイパネル
に要求される精度も低減できるので、パネル製造におけ
る歩留まりが向上する。
【００３５】
【発明の効果】以上、詳述した如く、本発明によれば、
プライミングパルスと走査パルスとの間に、このプライ
ミングパルスの電位よりも低く、かつ走査パルスの電位
よりも高い中間電位を行電極対の一方に存所定期間に亘
り印加することにより、この行電極対内に存在する壁電
荷の一部を消滅させるようにしている。
プライミングパルスと走査パルスとの間に、このプライ
ミングパルスの電位よりも低く、かつ走査パルスの電位
よりも高い中間電位を行電極対の一方に存所定期間に亘
り印加することにより、この行電極対内に存在する壁電
荷の一部を消滅させるようにしている。
【００３６】よって、かかる駆動方法によれば、走査パ
ルスの印加によるＸ及びＹ行電極間での誤った放電が防
止され、良好な表示品質を得ることが出来るようになる
のである。
ルスの印加によるＸ及びＹ行電極間での誤った放電が防
止され、良好な表示品質を得ることが出来るようになる
のである。
【図１】ＰＤＰを含んだＰＤＰ駆動部の構成を示す図で
ある。
ある。
【図２】図１のＰＤＰ駆動部による各種駆動パルスの印
加タイミングを示す図である。
加タイミングを示す図である。
【図３】Ｙ行電極ドライバ８０の内部構成の一部を示す
図である。
図である。
【図４】図３に示されるＹ行電極ドライバ８０の動作を
示す図である。
示す図である。
【図５】本発明による駆動方法に従ってＰＤＰ駆動を行
うプラズマディスプレイ装置の構成を示す図である。
うプラズマディスプレイ装置の構成を示す図である。
【図６】図５に示されるプラズマディスプレイ装置によ
る各種駆動パルスの印加タイミングを示す図である。
る各種駆動パルスの印加タイミングを示す図である。
【図７】Ｙ行電極ドライバ８の内部構成の一部を示す図
である。
である。
【図８】図７に示されるＹ行電極ドライバ８の動作を示
す図である。
す図である。
８ Ｙ行電極ドライバ ５０ ＰＤＰ ６０ アドレスドライバ Ｂ１ 第１電源 Ｂ２ 第２電源 Ｓ１，Ｓ１１，Ｓ１２，Ｓ１３ スイッチング素子
Claims (3)
- 【請求項１】 複数の行電極対と、前記行電極対に交差
して配列されており各交差部にて放電セルを形成する複
数の列電極とを有するプラズマディスプレイパネルにお
ける前記行電極対の一方に所定極性のプライミングパル
スを印加した直後に前記プライミングパルスとは逆極性
の走査パルスを印加し、前記走査パルスの印加と同時に
前記列電極に画素データパルスを印加することにより前
記画素データパルスに応じた発光放電セル及び非発光放
電セルを設定し、前記行電極対に断続的に維持パルスを
印加することにより前記発光放電セルのみを繰り返し放
電発光せしめるプラズマディスプレイパネルの駆動方法
であって、 前記プライミングパルスと前記走査パルスとの間で前記
プライミングパルスの電位よりも小でありかつ前記走査
パルスの電位よりも大である中間電位を所定期間に亘り
前記行電極対の内の一方の行電極に印加することを特徴
とするプラズマディスプレイパネルの駆動方法。 - 【請求項２】 前記プライミングパルスの立ち下がり期
間中において前記プライミングパルスの印加を強制的に
停止せしめることにより前記行電極対の一方の行電極上
を前記中間電位にすることを特徴とする請求項１記載の
プラズマディスプレイパネルの駆動方法。 - 【請求項３】 前記中間電位は、前記プライミングパル
スの印加を停止せしめるタイミングに応じた高さの電位
であることを特徴とする請求項１及び２記載のプラズマ
ディスプレイパネルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10162395A JPH11352926A (ja) | 1998-06-10 | 1998-06-10 | プラズマディスプレイパネルの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10162395A JPH11352926A (ja) | 1998-06-10 | 1998-06-10 | プラズマディスプレイパネルの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11352926A true JPH11352926A (ja) | 1999-12-24 |
Family
ID=15753783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10162395A Pending JPH11352926A (ja) | 1998-06-10 | 1998-06-10 | プラズマディスプレイパネルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11352926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100437698C (zh) * | 2005-07-13 | 2008-11-26 | Lg电子株式会社 | 等离子体显示设备的驱动方法 |
-
1998
- 1998-06-10 JP JP10162395A patent/JPH11352926A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100437698C (zh) * | 2005-07-13 | 2008-11-26 | Lg电子株式会社 | 等离子体显示设备的驱动方法 |
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