JPH11352918A - Driving circuit of dynamic indicator - Google Patents
Driving circuit of dynamic indicatorInfo
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- JPH11352918A JPH11352918A JP10156260A JP15626098A JPH11352918A JP H11352918 A JPH11352918 A JP H11352918A JP 10156260 A JP10156260 A JP 10156260A JP 15626098 A JP15626098 A JP 15626098A JP H11352918 A JPH11352918 A JP H11352918A
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- Control Of El Displays (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、発光ダイオード
（以下「ＬＥＤ」と略称する）などの表示素子を配列し
てダイナミック方式で点灯する表示を行うダイナミック
方式表示器の駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit for a dynamic display device which arranges display elements such as light emitting diodes (hereinafter abbreviated as "LEDs") to perform a dynamic lighting display.
【０００２】[0002]
【従来の技術】従来から、複数のＬＥＤ素子をマトリク
ス状に配置して、文字や図形などのデータを表示させる
マトリクスＬＥＤ表示装置が用いられている。マトリク
スＬＥＤ表示装置には、多くのＬＥＤ素子が含まれるの
で、各ＬＥＤ素子を個別に駆動するようにすると駆動回
路の数がＬＥＤ素子の数だけ必要となり、駆動回路が大
規模なものになってしまう。マトリクスＬＥＤ表示装置
を用いる表示は、人間の視覚を対象としているので、瞬
間的に駆動するＬＥＤ表示素子を順次切換えながら表示
しても、人間の視覚には全体が同時に駆動されているよ
うに見える。このような考え方で、ダイナミック点灯方
式の駆動が行われており、駆動回路の数が削減されてい
る。2. Description of the Related Art Conventionally, a matrix LED display device in which a plurality of LED elements are arranged in a matrix to display data such as characters and figures has been used. Since a matrix LED display device includes many LED elements, if each LED element is individually driven, the number of drive circuits is required by the number of LED elements, and the drive circuit becomes large-scale. I will. Since the display using the matrix LED display device is intended for human vision, even if the LED display elements that are driven instantaneously are switched and displayed sequentially, it appears to human vision that the whole is driven simultaneously. . The driving of the dynamic lighting method is performed based on such a concept, and the number of driving circuits is reduced.
【０００３】図８は、従来からの典型的なダイナミック
スキャン方式によるＬＥＤ表示装置であるダイナミック
方式表示器５０の概略的な構成を示す。ダイナミック方
式表示器５０は、ＣＰＵ（中央演算処理装置）制御回路
５１、表示データ制御回路５２、表示データメモリ回路
５３、ダイナミックスキャン回路５４、シフトレジスタ
回路５５、ラッチ回路５６、表示ドライバ回路５７およ
びＬＥＤ表示パネル５８で構成される。表示データメモ
リ回路５３は、２つの表示データメモリ５３Ａ，５３Ｂ
を、セレクタ５９で切換え可能に構成されている。ＣＰ
Ｕ制御回路５１は、表示用のデータ一式を記憶するデー
タ記憶メモリ６０を含む。FIG. 8 shows a schematic configuration of a dynamic display 50, which is a conventional typical dynamic scan type LED display. The dynamic display 50 includes a CPU (Central Processing Unit) control circuit 51, a display data control circuit 52, a display data memory circuit 53, a dynamic scan circuit 54, a shift register circuit 55, a latch circuit 56, a display driver circuit 57, and an LED. A display panel 58 is provided. The display data memory circuit 53 includes two display data memories 53A and 53B.
Can be switched by the selector 59. CP
U control circuit 51 includes a data storage memory 60 that stores a set of display data.
【０００４】ＣＰＵ制御回路５１は、データ記憶メモリ
６０から１表示画面分である１コマ分ずつ表示データメ
モリ回路５０に書込む。先の表示内容に対して変更を加
えて新たな表示内容とする場合のように、必要があると
きＣＰＵ制御回路５１は、表示データメモリ回路５３か
ら表示データを読出し、読出した表示データを加工して
さらに表示データメモリ回路５３に書込む処理を行う。
ＣＰＵ制御回路５１から表示データメモリ回路５３へ
は、表示データの読出しや書込みのためのアドレス信号
６１およびコントロール信号６２を出力する。The CPU control circuit 51 writes data from the data storage memory 60 into the display data memory circuit 50 one frame at a time, which is one display screen. The CPU control circuit 51 reads the display data from the display data memory circuit 53 and processes the read display data when necessary, as in the case where the previous display contents are changed to new display contents. Further, a process of writing the data into the display data memory circuit 53 is performed.
The CPU control circuit 51 outputs to the display data memory circuit 53 an address signal 61 and a control signal 62 for reading and writing display data.
【０００５】表示データ制御回路５２は、表示データメ
モリ回路５３に書込まれている表示データを読出すため
に、アドレス信号６３およびコントロール信号６４を表
示データメモリ回路５３に与える。表示データメモリ回
路５３の２つの表示データメモリ５３Ａ，５３Ｂは、そ
れぞれデュアルポートメモリであり、同一のアドレスに
対してアクセスが競合する場合のような特別の場合を除
いて、書込みと読出しとを別個に行うことができる。The display data control circuit 52 supplies an address signal 63 and a control signal 64 to the display data memory circuit 53 in order to read the display data written in the display data memory circuit 53. Each of the two display data memories 53A and 53B of the display data memory circuit 53 is a dual port memory, and separates writing and reading except for a special case such as a case where access to the same address conflicts. Can be done.
【０００６】ＣＰＵ制御回路５１と表示データ制御回路
５２とは非同期で動作し、表示データ制御回路５２によ
って読出される表示データは、ダイナミックスキャン回
路５４の走査周波数のタイミングに同期したクロック信
号６５によってシフトレジスタ回路５５にて読込まれ
る。１走査線分の表示データの読込みが行われると、シ
フトレジスタ回路５５から個別のＬＥＤ素子で表示すべ
きデータに対応する信号が、ラッチ信号６６に同期して
ラッチ回路５６に送られる。ラッチ回路５６にラッチさ
れた信号は、表示ドライバ回路５７に送られ、イネーブ
ル信号６７によって表示ドライバ回路５７の動作を有効
にして、ＬＥＤ表示パネル５８を構成するＬＥＤ素子６
８の駆動を行う。ＬＥＤ素子６８は、表示ドライバ回路
５７によって駆動されると点灯し、駆動されなければ不
点灯の動作を行う。The CPU control circuit 51 and the display data control circuit 52 operate asynchronously, and the display data read by the display data control circuit 52 is shifted by a clock signal 65 synchronized with the timing of the scanning frequency of the dynamic scan circuit 54. The data is read by the register circuit 55. When display data for one scanning line is read, a signal corresponding to data to be displayed by an individual LED element from the shift register circuit 55 is sent to the latch circuit 56 in synchronization with the latch signal 66. The signal latched by the latch circuit 56 is sent to the display driver circuit 57, and the operation of the display driver circuit 57 is enabled by the enable signal 67, so that the LED elements 6 constituting the LED display panel 58
8 is performed. The LED element 68 turns on when driven by the display driver circuit 57, and turns off when not driven.
【０００７】図９は、ＬＥＤパネル５８表示面の構成を
示す。このＬＥＤ表示パネル５８は、たとえば１６×１
６ドットマトリクス状に配置されるＬＥＤ素子６８によ
って、表示データを、たとえば数ＭＨｚという走査周波
数で繰返し表示動作を行うことができる。瞬間的には、
たとえば水平方向に配列されるＬＥＤ素子の１走査ライ
ン分のみが駆動されていても、人間の目には残像を利用
して、１６×１６のＬＥＤ表示パネル１８のＬＥＤマト
リクス全体に文字や図形などのデータが表示されている
ように見える。FIG. 9 shows the structure of the display surface of the LED panel 58. This LED display panel 58 is, for example, 16 × 1
With the LED elements 68 arranged in a six-dot matrix, display data can be repeatedly displayed at a scanning frequency of several MHz, for example. In the moment,
For example, even if only one scan line of the LED elements arranged in the horizontal direction is driven, the human eyes use the afterimage to display characters and graphics on the entire LED matrix of the 16 × 16 LED display panel 18. Appears to be displayed.
【０００８】ＬＥＤ表示パネル５８では、表示データを
次々に切換えることによって、文字や図形のデータが移
動するように見える工夫を行ったり、動画表示を行った
りすることができる。動画表示を円滑に行うためには、
１画面分の表示データをＬＥＤ表示パネル５８で表示し
ている間に、次に表示すべき表示データを表示データメ
モリ回路５３に書込んでおく必要がある。表示データメ
モリ回路５３を２つの表示データメモリ５３Ａ，５３Ｂ
を用いて構成し、セレクタ５９で一方に対する書込みを
行っている間は他方から読出しを行うように切換えるよ
うにしている。このような先行技術は、たとえば特開平
６−１８０５５３に開示されている。In the LED display panel 58, by switching the display data one after another, it is possible to make a contrivance that the character or graphic data appears to move or to display a moving image. For smooth video display,
While display data for one screen is being displayed on the LED display panel 58, it is necessary to write display data to be displayed next in the display data memory circuit 53. The display data memory circuit 53 is divided into two display data memories 53A and 53B.
And while the selector 59 is performing writing to one, it is switched to perform reading from the other. Such a prior art is disclosed in, for example, Japanese Patent Application Laid-Open No. 6-180553.
【０００９】[0009]
【発明が解決しようとする課題】図８に示すように、表
示データメモリ回路５３を２つのデュアルポートメモリ
である表示データメモリ５３Ａ，５３Ｂを交互に切換え
るように構成すると、たとえば表示データメモリ５３Ａ
からの表示データの読出し中に、もう一方の表示データ
メモリ回路Ｂに次の表示データを書込むことができる。
これによって、表示データの書込み中に、表示データを
同時に読出す衝突を防ぐことが可能になる。しかしなが
ら、２つのデュアルポートメモリを用いることは１つの
デュアルポートメモリのみで動作させるのに比較し、切
換えのための制御線やアドレス信号やデータ信号のため
のアドレスバスおよびデータバス等が２倍ほど必要にな
ってしまう。このことは、部品点数が増え、さらにセレ
クタ５９なども必要となり、さらに駆動回路のために必
要なプリント配線基板などの面積も大きくなることを意
味し、製造コストの増大も招く。As shown in FIG. 8, when the display data memory circuit 53 is configured to alternately switch between two dual port memories, that is, the display data memories 53A and 53B, for example, the display data memory 53A
While the display data is being read from the other, the next display data can be written to the other display data memory circuit B.
This makes it possible to prevent a collision in reading the display data simultaneously during the writing of the display data. However, using two dual-port memories requires only twice the number of control lines for switching and the address bus and data bus for address signals and data signals, compared to operating with only one dual-port memory. You will need it. This means that the number of components increases, the selector 59 and the like are required, and the area of the printed circuit board and the like required for the drive circuit is also increased, which also increases the manufacturing cost.
【００１０】また、ＣＰＵ制御回路５１と表示データ制
御回路５２とは非同期で動作し、２つの表示データメモ
リ５３Ａ，５３Ｂの切換えは、ＣＰＵ制御回路５１がセ
レクタ５９を制御して行う。セレクタ５９は、表示デー
タメモリ５３Ａ，５３Ｂのうちの一方を書込み用に選択
すると、他方は読出し用に選択されるので、ＬＥＤ表示
パネル５８の駆動が、画面全体の途中までしか行われて
いない段階であっても、ＣＰＵ制御回路５１側の都合で
勝手に切換えられてしまう。このため、たとえば図９に
示すように、１６×１６のＬＥＤ素子６８で構成される
ＬＥＤ表示パネル５８のうち、アドレス０からアドレス
Ｅの途中までには前のフレームの表示データが表示さ
れ、アドレスＥの残りからアドレスＦには、斜線を施し
て示すように、次のフレームの表示データの一部が混在
して表示されてしまう。The CPU control circuit 51 and the display data control circuit 52 operate asynchronously, and switching between the two display data memories 53A and 53B is performed by the CPU control circuit 51 controlling the selector 59. When the selector 59 selects one of the display data memories 53A and 53B for writing, the other is selected for reading, so that the LED display panel 58 is driven only halfway through the entire screen. Even in this case, the switching is performed without permission due to the CPU control circuit 51 side. For this reason, as shown in FIG. 9, for example, in the LED display panel 58 composed of 16 × 16 LED elements 68, display data of the previous frame is displayed from the address 0 to the middle of the address E. From the rest of E, to the address F, a part of the display data of the next frame is mixedly displayed as shown by hatching.
【００１１】図１０は、図９のような混在した表示が行
われる表示データメモリ回路５３の切換えのタイミング
を示す。ＬＥＤ表示パネル５８での表示のタイミング
が、アドレスＥにあるときの途中で、ＣＰＵ制御回路５
１は１画面分の表示データの書込みを終了し、次の画面
分の表示データの書込みに切換えるため、セレクタ５８
を制御して表示データメモリ回路５３での書込み対象
を、表示データメモリ５３Ａから表示データメモリ５３
Ｂに切換える。これに合わせて、表示データ制御回路５
２が読出してＬＥＤ表示パネル５８で表示される表示デ
ータメモリ回路の表示データは、表示データメモリ５３
Ｂから表示データメモリ５３Ａに切換わる。このためＬ
ＥＤ表示パネル５８では、図９に示すように、アドレス
Ｅの途中から表示内容の切換えが行われてしまう。FIG. 10 shows the switching timing of the display data memory circuit 53 for performing the mixed display as shown in FIG. When the timing of display on the LED display panel 58 is at the address E, the CPU control circuit 5
1 is a selector 58 for ending the writing of display data for one screen and switching to writing of display data for the next screen.
By controlling the display data memory 53 from the display data memory 53A to the display data memory 53A.
Switch to B. In accordance with this, the display data control circuit 5
2 is read out and displayed on the LED display panel 58 by the display data memory circuit 53.
The display is switched from B to the display data memory 53A. Therefore L
In the ED display panel 58, as shown in FIG. 9, the display contents are switched from the middle of the address E.
【００１２】図９に示すような、表示内容の切換えは、
ＬＥＤ表示パネル５８のどの部分で行われるかは一定し
ない。また、ＬＥＤ表示パネル５８で表示する表示デー
タが、同一の表示データを一定時間繰返して表示するよ
うな場合には、最初に表示が行われる瞬間以外には表示
の混在の問題は生じない。しかしながら、動画表示やス
クロール表示などを行う際には、フレーム毎に表示内容
が変化するので、表示画面のちらつき、揺らぎ、歪みな
ど、２つの表示データが同一の表示画面に混合して表示
される不自然な表示になってしまうことが避けられな
い。Switching of the display contents as shown in FIG.
Which part of the LED display panel 58 is performed is not fixed. Further, in the case where the display data displayed on the LED display panel 58 repeatedly displays the same display data for a certain period of time, there is no problem of display mixing except at the moment when the display is first performed. However, when performing moving image display, scroll display, or the like, the display content changes for each frame, so that two display data such as flicker, fluctuation, and distortion of the display screen are mixed and displayed on the same display screen. Unnatural display is inevitable.
【００１３】また、表示データメモリ回路５３の切換え
を制御するＣＰＵ制御回路５１側が、ＬＥＤ表示パネル
５８でデータの表示時間を管理し、表示データの混合が
生じないようにタイミングを制御することもできるけれ
ども、ＣＰＵ制御回路５１の動作に負担がかかってしま
う。Further, the CPU control circuit 51 which controls the switching of the display data memory circuit 53 can manage the data display time on the LED display panel 58 and control the timing so that the display data is not mixed. However, the operation of the CPU control circuit 51 is burdened.
【００１４】本発明の目的は、１つのデュアルポートメ
モリを表示データメモリ回路として用いて、しかも品質
のよい表示を行うことができるダイナミック方式表示器
の駆動回路を提供することである。An object of the present invention is to provide a driving circuit for a dynamic display which can perform high quality display using one dual port memory as a display data memory circuit.
【００１５】[0015]
【課題を解決するための手段】本発明は、複数の表示素
子を配列してダイナミック方式の表示を行う表示器を駆
動する回路において、２画面分の表示に必要なデータを
記憶可能で、１つのデュアルポートメモリから成る表示
データメモリと、該表示データメモリにデータを書込む
書込み制御回路と、該表示データメモリから表示器へデ
ータを読出す読出し制御回路とを含み、該表示データメ
モリの内部は、２つにブロック化され、該読出し制御回
路が一方のブロックから表示データを読出していると
き、該書込み制御回路は次の表示データを他方のブロッ
クに書込み、該読出し制御回路が他方のブロックから表
示データを読出しているときは、該書込み制御回路は次
の表示データを一方のブロックに書込むことを特徴とす
るダイナミック方式表示器の駆動回路である。According to the present invention, in a circuit for driving a display device which performs a dynamic display by arranging a plurality of display elements, data necessary for displaying two screens can be stored. A display data memory comprising two dual-port memories, a write control circuit for writing data to the display data memory, and a read control circuit for reading data from the display data memory to the display, wherein Are divided into two blocks, and when the read control circuit is reading display data from one block, the write control circuit writes the next display data to the other block, and the read control circuit Wherein the write control circuit writes the next display data to one of the blocks when the display data is being read from the memory. Which is a driving circuit of 示器.
【００１６】本発明に従えば、複数の表示素子を配列し
てダイナミック方式の表示を行う表示器を駆動する回路
に、２画面分の表示に必要なデータを記憶可能で、１つ
のデュアルボートメモリから成る表示データメモリと、
表示データメモリにデータを書込む書込み制御回路と、
表示データメモリから表示器へデータを読出す読出し制
御回路とを含む。表示データメモリの内部は、２つにブ
ロック化され、読出し制御回路が一方のブロックから表
示データを読出しているときに、書込み制御回路は他方
のブロックに次の表示データを書込む。読出し制御回路
が他方のブロックから表示データを読出しているとき
は、書込み制御回路は次の表示データを一方のブロック
に書込む。読出し制御回路が１つのブロックからの表示
データの全部を読出して１画面分の表示を行った後、読
出すブロックを切換えるので、書込み制御回路は一方の
ブロックからの表示データの読出し中に、他方のブロッ
クに対して次の表示データの書込みを行っておけば、表
示データを確実に切換えて表示することができる。According to the present invention, one dual-port memory can store data necessary for displaying two screens in a circuit for driving a display which performs dynamic display by arranging a plurality of display elements. A display data memory comprising:
A write control circuit for writing data to the display data memory;
A read control circuit for reading data from the display data memory to the display. The inside of the display data memory is divided into two blocks. When the read control circuit is reading display data from one block, the write control circuit writes the next display data to the other block. When the read control circuit is reading display data from the other block, the write control circuit writes the next display data to one block. After the read control circuit reads all the display data from one block and displays one screen, and then switches the block to be read, the write control circuit reads the display data from one block while the other reads the display data. If the next display data is written to the block, the display data can be reliably switched and displayed.
【００１７】また本発明で、前記表示データメモリは、
２色以上の表示素子を同時に表示させて１画素とする多
色表示が可能なように、２画面分表示に必要なデータを
その使用色分記憶可能であることを特徴とする。Further, in the present invention, the display data memory includes:
It is characterized in that data necessary for display for two screens can be stored for the colors used so that display elements of two or more colors can be simultaneously displayed and a multi-color display of one pixel can be performed.
【００１８】本発明に従えば、２色以上の表示素子を同
時に表示して、１画素を多色で表示する場合であって
も、２つのブロックを交互に表示し、表示の間に表示を
行っていない側のブロックに書込みを行うことによっ
て、確実なブロックの切換えを行うことができる。According to the present invention, even when two or more display elements are simultaneously displayed and one pixel is displayed in multiple colors, two blocks are alternately displayed and the display is performed between the display. By writing data in the block on which data has not been written, reliable block switching can be performed.
【００１９】また本発明で、前記書込み制御回路は、前
記読出し制御回路による表示画面の走査周期を優先させ
て、読出しが行われていないブロックを表示データの書
込みを行うべきブロックとして確認し、前記表示データ
メモリへの書込みを行うことを特徴とする。In the present invention, the write control circuit gives priority to a scan cycle of a display screen by the read control circuit, and confirms a block that has not been read as a block to which display data is to be written. Writing to the display data memory is performed.
【００２０】本発明に従えば、読出し制御回路による表
示画面の走査周期を優先して、書込み制御回路は読出し
が行われていないブロックを表示データの書込みを行う
べきブロックとして確認し、表示データメモリへの書込
みを行うので、表示画面のちらつきや揺らぎ、あるいは
歪み等を防ぐことができる。According to the present invention, by giving priority to the scanning cycle of the display screen by the read control circuit, the write control circuit confirms the block from which the reading has not been performed as the block to which the display data is to be written, and displays the display data memory. Since writing is performed on the display screen, flickering, fluctuation, distortion, or the like of the display screen can be prevented.
【００２１】また本発明で、前記書込み制御回路は、前
記読出し制御回路による表示画面の走査周期を優先させ
て、読出しが行われていないブロックを表示データの書
込みを行うべきブロックとして確認し、前記読出し制御
回路が表示データとして読出すアドレスの切換えを制御
して、表示データの書込みを行うことを特徴とする。In the present invention, the write control circuit gives priority to a scan cycle of a display screen by the read control circuit, and confirms a block that has not been read as a block to which display data is to be written. The read control circuit controls switching of an address to be read as display data, and writes display data.
【００２２】本発明に従えば、読出し制御回路による表
示画面の走査周期で、読出しが行われていないブロック
を書込み制御回路は表示データの書込みを行うべきブロ
ックとして確認し、読出し制御回路が表示データとして
読出すアドレスの切換えを制御して、表示データの書込
みを行うので、表示データメモリの２つのブロックの切
換えを確実に行うことができ、表示画面のちらつき、揺
らぎあるいは歪みなどを防止することができる。According to the present invention, in the scanning cycle of the display screen by the read control circuit, the write control circuit confirms the block to which the read is not performed as the block to which the display data is to be written, and the read control circuit determines the display data. Since the switching of the address to be read is controlled and the display data is written, the two blocks of the display data memory can be reliably switched, and flicker, fluctuation or distortion of the display screen can be prevented. it can.
【００２３】また本発明で、前記表示データメモリは、
２つ以上のデュアルポートメモリを用いて構成され、前
記書込み制御回路および前記読出し制御回路は、該２つ
以上のデュアルポートメモリを１つの表示データメモリ
として取扱うことを特徴とする。Further, in the present invention, the display data memory includes:
It is configured using two or more dual port memories, and the write control circuit and the read control circuit treat the two or more dual port memories as one display data memory.
【００２４】本発明に従えば、書込み制御回路および読
出し制御回路は、２つ以上のデュアルポートメモリを用
いて構成される表示データメモリも、１つの表示データ
メモリとして取扱うので、表示データメモリとして大き
な容量が必要なときであっても、複数のデュアルポート
メモリを用いて１つのデュアルポートメモリとして取扱
うことができる。According to the present invention, the write control circuit and the read control circuit handle a display data memory configured using two or more dual-port memories as one display data memory, so that they are large as display data memories. Even when a capacity is required, a plurality of dual-port memories can be used as one dual-port memory.
【００２５】また本発明で、前記書込み制御回路および
前記読出し制御回路は、同期して動作することを特徴と
する。In the present invention, the write control circuit and the read control circuit operate synchronously.
【００２６】本発明に従えば、書込み制御回路と読出し
制御回路とは、同期して動作するので、表示画面のちら
つきなどを確実に防ぐことができる。According to the present invention, the write control circuit and the read control circuit operate in synchronization with each other, so that flickering of the display screen can be reliably prevented.
【００２７】また本発明で、前記表示素子は、ＬＥＤで
あることを特徴とする。本発明に従えば、ＬＥＤを表示
素子として表示器を構成するので、広く使用されている
ダイナミックスキャン方式のＬＥＤ表示パネルの駆動回
路を低コストで構成し、かつ表示品質の向上を図ること
ができる。According to the present invention, the display element is an LED. According to the present invention, since a display is configured using LEDs as display elements, it is possible to configure a drive circuit for a widely used dynamic scan type LED display panel at low cost and to improve display quality. .
【００２８】[0028]
【発明の実施の形態】図１は、本発明の実施の第１形態
としてのダイナミック方式表示器１０の概略的な構成を
示す。表示データ書込みは、書込み制御回路であるＣＰ
Ｕ制御回路１１によって行われ、表示データの読出しは
読出し制御回路である表示データ制御回路１２によっ
て、それぞれ表示データメモリ回路１３に対して行われ
る。ダイナミックスキャン回路１４、シフトレジスタ回
路１５、ラッチ回路１６および表示ドライバ回路１７
は、ＬＥＤ表示パネル１８をダイナミック方式で駆動
し、画像表示を行う。FIG. 1 shows a schematic configuration of a dynamic display 10 as a first embodiment of the present invention. The display data writing is performed by the write control circuit CP.
The display data is read from the display data memory circuit 13 by the display data control circuit 12 which is a read control circuit. Dynamic scan circuit 14, shift register circuit 15, latch circuit 16, and display driver circuit 17
Drives the LED display panel 18 in a dynamic manner to display an image.
【００２９】ＣＰＵ制御回路１１は、各種方式で予め作
成される一連の表示用データ一式をたとえばコードデー
タとして記憶するデータ記憶メモリ２０を有する。デー
タ記憶メモリ２０に記憶されている表示データは、ＣＰ
Ｕ制御回路１１によって表示用のビットデータに加工さ
れ、表示データメモリ回路１３に書込まれる。データ記
憶メモリ２０に記憶される一式データには、ＬＥＤ表示
パネル１８に表示させるための文字や図形などの画像デ
ータと、画像データをスクロールさせるときに、その速
度を管理するためなどに用いる制御データが含まれる。
ＣＰＵ制御回路１１は、表示データメモリ回路１３にア
クセスするために、アドレス信号２１およびコントロー
ル信号２２を生成する。ＣＰＵ制御回路１１から表示デ
ータメモリ回路１３に書込まれる表示データは、データ
信号２３としてＣＰＵ制御回路１１から表示データメモ
リ回路１３に与えられる。表示データメモリ回路１３か
らＣＰＵ制御回路１１が読出す表示データもデータ信号
２３として与えられる。表示データメモリ回路１３は、
内部が２つのブロックに分割され、ＣＰＵ制御回路１１
からブロック選択信号２４を与えてブロックの選択を行
う。The CPU control circuit 11 has a data storage memory 20 for storing a series of display data prepared in advance by various methods, for example, as code data. The display data stored in the data storage memory 20 is CP
The data is processed into bit data for display by the U control circuit 11 and written into the display data memory circuit 13. The complete data stored in the data storage memory 20 includes image data such as characters and graphics to be displayed on the LED display panel 18 and control data used to manage the speed when scrolling the image data. Is included.
The CPU control circuit 11 generates an address signal 21 and a control signal 22 to access the display data memory circuit 13. The display data written from the CPU control circuit 11 to the display data memory circuit 13 is given as a data signal 23 from the CPU control circuit 11 to the display data memory circuit 13. Display data read by the CPU control circuit 11 from the display data memory circuit 13 is also given as a data signal 23. The display data memory circuit 13
The inside is divided into two blocks, and the CPU control circuit 11
And a block selection signal 24 is given to select a block.
【００３０】デュアルポートメモリによって構成される
表示データメモリ回路１３は、表示データ制御回路１２
からＣＰＵ制御回路１１と同時にアクセスすることがで
きる。読出し制御回路である表示データ制御回路１２
は、アドレス信号２５およびコントロール信号２６を表
示データメモリ回路１３に出力して、ＣＰＵ制御回路１
１によって書込まれている表示データをデータ信号２７
として読出す。ＣＰＵ制御回路１１および表示データ制
御回路１２による表示データメモリ回路１３へのアクセ
スは、異なるブロックに対して行われるので、同一のア
ドレスに対するアクセスが衝突することはない。表示デ
ータ制御回路１２によって読出された表示データがダイ
ナミックスキャン回路１４、シフトレジスタ回路１５、
ラッチ回路１６、表示ドライバ回路１７およびＬＥＤ表
示パネル１８で表示される過程は、図８でダイナミック
スキャン回路５４、シフトレジスタ回路５５、ラッチ回
路５６、表示ドライバ回路５７およびＬＥＤ表示パネル
５８で表示される過程と同等である。The display data memory circuit 13 constituted by a dual port memory is provided with a display data control circuit 12
Can be accessed simultaneously with the CPU control circuit 11. Display data control circuit 12 which is a read control circuit
Outputs an address signal 25 and a control signal 26 to the display data memory circuit 13 so that the CPU control circuit 1
The display data written by 1 is transmitted to the data signal 27.
And read it out. Since the access to the display data memory circuit 13 by the CPU control circuit 11 and the display data control circuit 12 is performed for different blocks, access to the same address does not conflict. The display data read by the display data control circuit 12 is supplied to the dynamic scan circuit 14, the shift register circuit 15,
The process of displaying on the latch circuit 16, the display driver circuit 17, and the LED display panel 18 is displayed on the dynamic scan circuit 54, the shift register circuit 55, the latch circuit 56, the display driver circuit 57, and the LED display panel 58 in FIG. Equivalent to the process.
【００３１】図２は、図１の表示データメモリ回路１３
の内部を２分割してブロック化している状態を示す。表
示データメモリ回路１３は、たとえば１６ビットのデー
タバスと、１２ビットのアドレスバスとを持つ６４Ｋビ
ットのデュアルメモリであると想定する。２つのブロッ
クＡ，Ｂは、最上位であるアドレス１１のビットが
「１」となるアドレス＄８００から切換えられる。この
アドレス（＄）は１６進数で示している。ブロックＡと
ブロックＢとを切換えるためには、アドレス信号の最上
位ビットであるアドレス１１を用いることができる。こ
の最上位ビットは、ＣＰＵ制御回路１１がブロック選択
信号２４として出力するので、現在書込みを行っている
ブロックを確認することができ、表示データを読出すた
めにアドレス信号２５で指定されるアドレスを含むブロ
ックが、アドレス信号２１で指定されるアドレスを含む
書込み中のブロックと衝突しないように調整されてい
る。FIG. 2 shows the display data memory circuit 13 of FIG.
Shows a state in which the inside of is divided into two blocks. The display data memory circuit 13 is assumed to be a 64-Kbit dual memory having, for example, a 16-bit data bus and a 12-bit address bus. The two blocks A and B are switched from address $ 800 in which the bit of address 11, which is the highest order, becomes "1". This address (＄) is shown in hexadecimal. To switch between the block A and the block B, the address 11 which is the most significant bit of the address signal can be used. The most significant bit is output by the CPU control circuit 11 as the block selection signal 24, so that the block currently being written can be confirmed, and the address specified by the address signal 25 for reading the display data is changed. The included block is adjusted so as not to collide with the writing block including the address specified by the address signal 21.
【００３２】表示データ制御回路１２は、表示データメ
モリ回路１３に書込まれている表示データを、ＬＥＤ表
示パネル１８に表示するための制御を行う。表示データ
制御回路１２では、ダイナミックスキャン回路１４の走
査信号を生成し、これに同期して表示データをＬＥＤ表
示パネル１８の表示に合わせて読出すためのアドレス信
号２５やコントロール信号２６などを表示する。データ
信号２７として読出される表示データは、シフトレジス
タ回路１５、ラッチ回路１６および表示ドライバ回路１
７からＬＥＤ表示パネル１８に出力され、ダイナミック
スキャン回路１４で選択されているアドレスの行に対し
て表示が行われる。The display data control circuit 12 performs control for displaying the display data written in the display data memory circuit 13 on the LED display panel 18. The display data control circuit 12 generates a scan signal of the dynamic scan circuit 14, and displays an address signal 25, a control signal 26, and the like for reading out display data in accordance with the display of the LED display panel 18 in synchronization with the scan signal. . The display data read as the data signal 27 includes the shift register circuit 15, the latch circuit 16, and the display driver circuit 1.
7 is output to the LED display panel 18 and display is performed on the row of the address selected by the dynamic scan circuit 14.
【００３３】ＬＥＤ表示パネル１８を駆動して表示を開
始する際には、まず表示データメモリ回路１３のデータ
がすべてクリアされている状態にしておく。ＣＰＵ制御
回路１１は、表示データ読出し用のアドレスをブロック
Ｂに切換えるブロック選択信号２４を出力し、１画面分
の表示データを表示データメモリ回路１３のブロック
Ａに書込む。表示データの書込みが完了したら、ＣＰ
Ｕ制御回路１１はブロック選択信号２４を表示データ用
のアドレスがブロックＡに切換わるように制御する。表
示データ制御回路１３は、表示データ読出しアドレスが
ブロックＡに切換えられているので、ブロックＡの表示
データをＬＥＤ表示パネル１８に出力する。When driving the LED display panel 18 to start display, first, all data in the display data memory circuit 13 is cleared. The CPU control circuit 11 outputs a block selection signal 24 for switching the display data read address to the block B, and writes the display data for one screen into the block A of the display data memory circuit 13. When the writing of the display data is completed,
The U control circuit 11 controls the block selection signal 24 so that the address for display data is switched to the block A. Since the display data read address has been switched to the block A, the display data control circuit 13 outputs the display data of the block A to the LED display panel 18.
【００３４】続いて、ＣＰＵ制御回路１１では、次の表
示データを表示データメモリ回路１３のブロックＢへ
書込む作業を開始する。同様に、ブロックＢの書込みが
完了したところで、ＣＰＵ制御回路１１は、表示データ
メモリ回路１３の読出しアドレスをブロックＢへと切換
えるため、ブロック選択信号を切換えて出力する。表示
データ制御回路１２は、ブロックＢの表示データをＬ
ＥＤ表示パネル１８に出力する。続いてＣＰＵ制御回路
１１は、次の表示データを表示データメモリ回路１３
のブロックＡへ書込む作業を開始する。以下、同様の手
順で交互に書込みと読出しとを行う動作を繰返す。Subsequently, the CPU control circuit 11 starts the operation of writing the next display data into the block B of the display data memory circuit 13. Similarly, when the writing of the block B is completed, the CPU control circuit 11 switches and outputs a block selection signal to switch the read address of the display data memory circuit 13 to the block B. The display data control circuit 12 sets the display data of the block B to L
Output to the ED display panel 18. Subsequently, the CPU control circuit 11 stores the next display data in the display data memory circuit 13.
Starts the operation of writing to block A. Hereinafter, the operation of alternately performing writing and reading in the same procedure is repeated.
【００３５】２色以上のＬＥＤ素子を用いて１画素を構
成する多色表示を行う場合には、たとえば赤色と緑色と
の２色のＬＥＤ素子を用いてＬＥＤ表示パネルを構成す
る。１つのデュアルポートメモリで表示データメモリ回
路を構成する場合には、単色の場合にＬＥＤ表示パネル
１画面分で表示データメモリ回路は２ブロック分が必要
となるので、これに表示色分のブロックが必要となり、
最終的に４ブロック分の容量を必要とする。表示データ
メモリ回路における表示メモリの配置の方法は、表示色
のデータの出力方法によって変わるけれども、赤色と緑
色との表示データを同時に読出すような２色分の構成で
あれば、みかけ上２ブロックの切換えで動作することが
できる。図３は、１画面分の表示内容の例を示す。たと
えば「漢」がマトリクスで表示される。In the case of performing multi-color display in which one pixel is formed by using LED elements of two or more colors, for example, an LED display panel is formed by using two-color LED elements of red and green. When the display data memory circuit is configured with one dual-port memory, in the case of a single color, two blocks of the display data memory circuit are required for one screen of the LED display panel. Required
Finally, a capacity of 4 blocks is required. The method of arranging the display memory in the display data memory circuit depends on the method of outputting the display color data. However, if the configuration is for two colors in which the red and green display data are read simultaneously, two apparent blocks are used. Can be operated. FIG. 3 shows an example of display contents for one screen. For example, "Han" is displayed in a matrix.
【００３６】図４は、本発明の実施の第２形態としての
ダイナミック方式表示器４０の概略的な構成を示す。本
実施形態で図１の実施形態に対応する部分には同一の参
照符を付し、重複した説明を省略する。本実施形態で
は、書込み制御回路であるＣＰＵ制御回路４１と読出し
制御回路である表示データ制御回路４２の表示データメ
モリ回路４３に対する動作の関係が、図１の実施形態と
は異なっている。本実施形態では、表示データ制御回路
４２の走査周期を優先させるために、走査周期毎に切換
わる表示データ読出しアドレスを示すアドレス信号２５
のブロック切換えビットを、表示データ制御回路４２か
らＣＰＵ制御回路４１へブロック切換え信号４４として
送っている。表示データ制御回路４２が出力するアドレ
ス信号２５は、図１の実施形態とは異なり、必要な１２
ビットのアドレスすべてを出力する。ＣＰＵ制御回路４
１は、現在どちらのブロックが読出し中かを、ブロック
切換え信号４４によって判断し、書込みを行うブロック
が読出しを行うブロックと衝突することを防ぐ。FIG. 4 shows a schematic configuration of a dynamic display 40 according to a second embodiment of the present invention. In the present embodiment, portions corresponding to the embodiment of FIG. 1 are denoted by the same reference numerals, and redundant description will be omitted. In the present embodiment, the relationship between the operation of the CPU control circuit 41 as the write control circuit and the operation of the display data control circuit 42 as the read control circuit with respect to the display data memory circuit 43 is different from the embodiment of FIG. In the present embodiment, in order to give priority to the scanning cycle of the display data control circuit 42, the address signal 25 indicating the display data read address which is switched every scanning cycle.
Is transmitted as a block switching signal 44 from the display data control circuit 42 to the CPU control circuit 41. The address signal 25 output from the display data control circuit 42 is different from the embodiment of FIG.
Output all bit addresses. CPU control circuit 4
1 determines which block is currently being read by the block switching signal 44 and prevents a block to be written from colliding with a block to be read.
【００３７】本実施形態では、図５に示す考え方でブロ
ック切換えのタイミングを調整し、１画面の最終アドレ
ス「Ｆ」と次の画面の最初のアドレスである「０」との
間で確実に切換えられるようにしている。図４の実施形
態では、表示データ制御回路４２から出力されるブロッ
ク切換え信号４４に同期してダイナミックスキャン回路
１４が走査するアドレスを切換えるようにしている。In this embodiment, the timing of block switching is adjusted based on the concept shown in FIG. 5, and the switching is reliably performed between the last address "F" of one screen and the first address "0" of the next screen. I am trying to be. In the embodiment of FIG. 4, the address scanned by the dynamic scan circuit 14 is switched in synchronization with the block switching signal 44 output from the display data control circuit 42.
【００３８】図６は、図４の実施形態での表示データ制
御回路４２およびＣＰＵ制御回路４１の動作を示す。ス
テップｓ１から動作を開始し、ステップｓ２では、表示
データメモリ回路４３に記憶されている表示データをす
べてクリアする。クリアは、たとえば表示データの全ビ
ットを「０」とすることによって行う。次にステップｓ
３で、ＣＰＵ制御回路４１は、表示データ制御回路４２
から出力されるブロック切換え信号４４が切換わるタイ
ミングを待つ。ブロック切換え信号４４がブロックＡに
切換わると、ステップｓ４に移行して、ＣＰＵ制御回路
４１は１画面分の表示データを表示データメモリ回路
４３のブロックＢに書込む。表示データの書込みが完
了すると、ＣＰＵ制御回路４１は、ステップｓ５で、表
示データ制御回路４２から出力されるブロック切換え信
号４４に切換わるタイミングを待つ。次にブロック切換
え信号４４がブロックＢに切換わると、ステップｓ６
で、ＣＰＵ制御回路４１は、表示データメモリ回路４３
のブロックＡに次の表示データを書込む。続いてステ
ップｓ３に戻り、ＣＰＵ制御回路４１では、次のブロッ
ク切換え信号４４が切換わるのを待つ。以下、ステップ
ｓ３からステップｓ６までの手順を繰返す。FIG. 6 shows the operation of the display data control circuit 42 and the CPU control circuit 41 in the embodiment of FIG. The operation starts from step s1, and in step s2, all the display data stored in the display data memory circuit 43 is cleared. The clearing is performed, for example, by setting all bits of the display data to “0”. Then step s
3, the CPU control circuit 41 changes the display data control circuit 42
Waits for the timing at which the block switching signal 44 output from is switched. When the block switching signal 44 is switched to block A, the process proceeds to step s4, and the CPU control circuit 41 writes display data for one screen to the block B of the display data memory circuit 43. When the writing of the display data is completed, the CPU control circuit 41 waits for the timing of switching to the block switching signal 44 output from the display data control circuit 42 in step s5. Next, when the block switching signal 44 switches to block B, step s6
The CPU control circuit 41 includes a display data memory circuit 43
The next display data is written to the block A. Subsequently, returning to step s3, the CPU control circuit 41 waits for the next block switching signal 44 to be switched. Hereinafter, the procedure from step s3 to step s6 is repeated.
【００３９】表示データ制御回路４２は、ステップｓ３
でブロック切換え信号４４が切換えられると、ステップ
ｓ４の間にブロックＡに書込まれている表示データを読
出し、ＬＥＤ表示パネル１８に表示させる。ステップｓ
６で、ＣＰＵ制御回路４１が表示データメモリ回路４３
のブロックＡに表示データを書込んでいる際には、ブ
ロックＢから表示データを読出してＬＥＤ表示パネル
１８に表示する。The display data control circuit 42 determines in step s3
When the block switching signal 44 is switched in step S4, the display data written in the block A is read out during step s4 and is displayed on the LED display panel 18. Steps
6, the CPU control circuit 41 changes the display data memory circuit 43
When the display data is written in the block A, the display data is read from the block B and displayed on the LED display panel 18.
【００４０】図４の実施形態では表示データ制御回路４
２からＣＰＵ制御回路４１にブロック切換え信号４４を
与えて、表示データ制御回路４２が表示画面の走査周期
を優先してブロックの切換えを行っているけれども、Ｃ
ＰＵ制御回路４１側でブロックの切換えを行うようにす
ることもできる。ＣＰＵ制御回路４１から表示データ制
御回路４２へ表示データの読出しアドレスのブロック切
換えを命令する信号を与えると、表示データ制御回路４
２では、この切換え命令信号で次のブロックの切換え先
を判断し、次の走査周期の先頭から有効にする。このブ
ロックの選択は、１走査周期中には切換えない。ＣＰＵ
制御回路４１は現在どちらのブロックを読出し中かを判
断し、書込み中のブロックと読出し中のブロックとを衝
突させることを防ぐ。In the embodiment of FIG. 4, the display data control circuit 4
2 supplies a block switching signal 44 to the CPU control circuit 41, and the display data control circuit 42 performs block switching with priority given to the scanning cycle of the display screen.
It is also possible to switch the blocks on the PU control circuit 41 side. When a signal instructing block switching of a read address of display data is given from the CPU control circuit 41 to the display data control circuit 42, the display data control circuit 4
In step 2, the switching destination of the next block is determined based on the switching instruction signal, and the switching destination is made effective from the beginning of the next scanning cycle. The selection of this block is not switched during one scanning cycle. CPU
The control circuit 41 determines which block is currently being read, and prevents collision between the block being written and the block being read.
【００４１】また、１つの表示データを、たとえば１０
秒程度静止して表示する場合には、わざわざ同じデータ
を何度も表示データメモリ回路４３へ書換えて表示させ
ることは無駄である。表示データ制御回路４２側に、Ｃ
ＰＵ制御回路４１が表示ブロックの切換えを行う指示を
与えるようにすれば、このような場合の時間の調整も行
うことができる。One display data is, for example, 10
In the case of displaying a still image for about a second, it is useless to rewrite and display the same data in the display data memory circuit 43 many times. The display data control circuit 42 has C
If the PU control circuit 41 gives an instruction to switch the display block, the time can be adjusted in such a case.
【００４２】このときの動作手順も、基本的には図６に
示す手順と同等に行うことができる。ただしステップｓ
２の表示データメモリ回路４３のクリア処理が終了した
後、ＣＰＵ制御回路４１は、表示データ制御回路４２へ
ブロックＢを読出しアドレスとして選択させる。この命
令は、表示データ制御回路４２の走査周期の先頭から有
効となるため、ＣＰＵ制御回路４１はこの信号が切換わ
るタイミングをステップｓ３で待つ。ブロック切換え信
号４４によって、ブロックＢに切換えられると、ＣＰＵ
制御回路４１は、１画面分の表示データをステップｓ
４で表示データメモリ回路４３のブロックＡに書込む。
この表示データの書込みが完了したら、ＣＰＵ制御回
路４１はブロックをＡに切換える命令の信号を出力し、
次の走査開始から表示データ制御回路４２は、ブロック
Ａの表示データの読出しを行う。次にＣＰＵ制御回路
４１は、表示データを書換える必要があるかを判断し、
表示データ制御回路４２へ表示アドレスの切換え信号を
出力する。もし必要がなければ、切換えは行わず、次の
表示データ制御回路４２から出力される１走査周期毎に
切換わる出力信号が切換わるまで待つ。ＣＰＵ制御回路
４１は、この出力信号が何回切換わったかによって、出
力されている表示データがどれくらいの時間表示されて
いるかを判断することができる。ＣＰＵ制御回路４１側
には、その回数をカウントするだけで次の表示データの
書込み時期まで待つ。ここで４回分の表示を行ってから
次の表示データの書込みを行う場合には、表示データ制
御回路４２から４回目の切換え信号を受けたときに、Ｃ
ＰＵ制御回路４１は次の表示データをブロックＢに書
込む。表示データの書込みが完了したら、ＣＰＵ制御
回路４１はブロックをＢに切換える命令の信号を出力
し、次の走査開始から表示データ制御回路４２がブロッ
クＢの表示データの読出しを行うという動作を繰返
す。The operation procedure at this time can be basically performed in the same manner as the procedure shown in FIG. Where step s
After the completion of the clear processing of the display data memory circuit 43 of No. 2, the CPU control circuit 41 causes the display data control circuit 42 to select the block B as a read address. This instruction becomes effective from the beginning of the scanning cycle of the display data control circuit 42, so that the CPU control circuit 41 waits in step s3 for the timing at which this signal is switched. When the block is switched to block B by the block switching signal 44, the CPU
The control circuit 41 converts the display data for one screen into a step s.
At 4, the data is written to the block A of the display data memory circuit 43.
When the writing of the display data is completed, the CPU control circuit 41 outputs a signal of an instruction to switch the block to A,
From the start of the next scan, the display data control circuit 42 reads the display data of the block A. Next, the CPU control circuit 41 determines whether or not the display data needs to be rewritten,
A display address switching signal is output to the display data control circuit 42. If it is not necessary, the switching is not performed, and the process waits until the output signal that is switched from one display cycle to the next output from the display data control circuit 42 is switched. The CPU control circuit 41 can determine how long the output display data is displayed based on how many times the output signal is switched. The CPU control circuit 41 waits until the next display data writing time only by counting the number of times. Here, when the next display data is written after the display is performed four times, when the fourth switching signal is received from the display data control circuit 42, C is output.
The PU control circuit 41 writes the next display data to the block B. When the writing of the display data is completed, the CPU control circuit 41 outputs a signal of an instruction to switch the block to B, and the operation of the display data control circuit 42 reading the display data of the block B from the start of the next scan is repeated.
【００４３】また、このような次の表示データが切換え
られるまでに時間があるときに、先に次の表示データを
次のブロックに書込んでおき、所定の時間が経過してか
ら表示データ制御回路４２がブロック切換え信号４４を
切換えるのを待つような方法も可能である。When there is a time before such next display data is switched, the next display data is first written into the next block, and after a predetermined time has elapsed, the display data control is performed. A method of waiting for the circuit 42 to switch the block switching signal 44 is also possible.
【００４４】図７は、図４に示す実施形態で、ブロック
切換えを行うタイミングを示す。表示データ制御回路４
２から、アドレス信号２５に同期して一定のタイミング
のブロック切換え信号４４が出力されるので、アドレス
「Ｆ」と「０」との間でブロックの切換えを行うことが
できる。また、従来からＬＥＤ表示パネル１８の制御で
は、アドレスを切換える際にＬＥＤ素子３８を点灯し続
けていると、切換え時にデータが不安定となるため、イ
ネーブル信号を用いて不点灯状態としている。このイネ
ーブル期間に合わせてブロックを切換えると、切換え時
のちらつき等を防ぐことができる。イネーブル期間がた
とえば１０μ秒であれば、その期間が切換え期間とな
る。しかし、イネーブル期間外でも、実際に表示データ
メモリ回路４３にアクセスする時間と衝突さえしなけれ
ば、特に問題にはならない。FIG. 7 shows the timing for performing block switching in the embodiment shown in FIG. Display data control circuit 4
2 outputs a block switching signal 44 at a fixed timing in synchronization with the address signal 25, so that the block can be switched between the addresses "F" and "0". Further, conventionally, in the control of the LED display panel 18, if the LED element 38 is kept lit at the time of switching the address, the data becomes unstable at the time of switching, so that the LED is turned off using the enable signal. When the blocks are switched in accordance with the enable period, flickering at the time of switching can be prevented. If the enable period is, for example, 10 μs, that period is the switching period. However, there is no particular problem outside the enable period as long as it does not conflict with the time for actually accessing the display data memory circuit 43.
【００４５】以上説明した各実施形態では、表示データ
メモリ回路１３，４３として１つのデュアルポートメモ
リを用いているけれども、２つ以上のデュアルポートメ
モリを用いて１つの表示データメモリ回路を構成するこ
ともできる。このときには、図８に示すように、２つの
デュアルポートメモリを別々のメモリとして取扱うので
はなく、あくまでも１つのメモリと考えて使用する。こ
れによって、ＣＰＵ制御回路１１，４１および表示デー
タ制御回路１２，４２は、１つのデュアルポートメモリ
として複数のデュアルポートメモリを共通に使用するこ
とができる。複数のデュアルポートメモリを使用すれ
ば、記憶容量を大きくとったり、複数色のＬＥＤ素子な
どを用い１画素で複数色の表示を行ったり、あるいは１
画素毎に階調表示を行ったりすることもできる。In each of the embodiments described above, one dual port memory is used as the display data memory circuits 13 and 43. However, one display data memory circuit is configured using two or more dual port memories. Can also. At this time, as shown in FIG. 8, the two dual-port memories are not treated as separate memories but used as one memory. As a result, the CPU control circuits 11 and 41 and the display data control circuits 12 and 42 can commonly use a plurality of dual port memories as one dual port memory. If a plurality of dual port memories are used, a large storage capacity can be obtained, a plurality of colors can be displayed by one pixel using a plurality of LED elements, or the like.
For example, gradation display can be performed for each pixel.
【００４６】また本発明では、ＣＰＵ制御回路１１，４
１と表示データ制御回路１２，４２とが非同期式で同一
のデュアルポートメモリで構成される表示データメモリ
回路１３，４３にアクセスする場合だけでなく、同期式
のＣＰＵ制御回路１１，４１と表示データ制御回路１
２，４２とが表示データメモリ回路１３，４３にアクセ
スする場合にも同様に適用することができる。In the present invention, the CPU control circuits 11, 4
1 and the display data control circuits 12 and 42 are asynchronous and access the display data memory circuits 13 and 43 formed of the same dual-port memory, as well as the synchronous CPU control circuits 11 and 41 and the display data memory circuits 13 and 43. Control circuit 1
The present invention can be similarly applied to the case where the display data memory circuits 2 and 42 access the display data memory circuits 13 and 43.
【００４７】さらに、各実施形態のＬＥＤ表示パネル１
８は、ＬＥＤ素子３８で１６×１６のマトリクス状に配
置されて構成されているけれども、マトリクスの形状は
他の形状であってもよく、あるいはＬＥＤ素子３８が直
線上に配置されているような他の形状の配列の場合で
も、本発明を同様に適用することができる。さらに、表
示素子としてＬＥＤ素子３８について説明しているけれ
ども、他の表示素子、たとえば液晶表示素子やエレクト
ロルミネッセンス表示などに対しても、同様に本発明を
適用することができる。Further, the LED display panel 1 of each embodiment
Reference numeral 8 denotes an LED element 38 arranged in a 16 × 16 matrix, but the matrix may have another shape, or the LED element 38 may be arranged in a straight line. The present invention can be similarly applied to arrangements of other shapes. Further, although the LED element 38 is described as a display element, the present invention can be similarly applied to other display elements, for example, a liquid crystal display element and an electroluminescence display.
【００４８】[0048]
【発明の効果】以上のように本発明によれば、１つのデ
ュアルポートメモリと、書込みを行う書込み制御回路と
読出しを行う読出し制御回路とを設け、デュアルポート
メモリ内は２つのブロックに分け、ブロックが読出し時
と書込み時とに衝突しないようにしている。これによっ
て、１つのデュアルポートメモリを用いても、表示画面
のちらつき、揺らぎあるいは歪みを防ぐことができる。As described above, according to the present invention, one dual port memory, a write control circuit for performing writing, and a read control circuit for performing reading are provided, and the inside of the dual port memory is divided into two blocks. The block is prevented from colliding between reading and writing. As a result, even if one dual-port memory is used, flickering, fluctuation, or distortion of the display screen can be prevented.
【００４９】また本発明によれば、２色以上の表示素子
を用いて１画素を多色表示する場合でも、各色毎の表示
データを１つのデュアルポートメモリを２つのブロック
に分けて交互に書込みと読出しとを行い、読出しと書込
みとの衝突を防ぎ、表示画面の品質向上を図ることがで
きる。According to the present invention, even when one pixel is displayed in multiple colors using display elements of two or more colors, display data for each color is alternately written by dividing one dual port memory into two blocks. And read-out, collision between read-out and write-in can be prevented, and the quality of the display screen can be improved.
【００５０】また本発明によれば、読出し制御回路によ
る走査周期を優先させ表示の切換えを１画面毎に行うの
で、画面の切換え時に起こる表示画面のちらつき、揺ら
ぎあるいは歪みなどを防ぐことができる。Further, according to the present invention, display switching is performed for each screen with priority given to the scanning cycle by the read control circuit, so that flickering, fluctuation or distortion of the display screen which occurs at the time of screen switching can be prevented.
【００５１】また本発明によれば、読出し制御回路の走
査周期を優先して表示を行い読出し制御回路側で表示デ
ータメモリのブロックの切換えを制御するので、書込み
制御回路側の負担を軽減しながら、表示画面のちらつ
き、揺らぎあるいは歪みを防ぐことができる。Further, according to the present invention, display is performed with priority given to the scanning cycle of the read control circuit, and switching of the display data memory block is controlled on the read control circuit side, so that the load on the write control circuit side is reduced. In addition, flicker, fluctuation or distortion of the display screen can be prevented.
【００５２】また本発明によれば、２つ以上のデュアル
ポートメモリを１つのデュアルポートメモリによる表示
データメモリとして取扱うことができるので、表示素子
の数が多い大規模な表示器に対する駆動も、容易に行う
ことができる。Further, according to the present invention, two or more dual-port memories can be handled as a display data memory by one dual-port memory, so that a large-scale display having a large number of display elements can be easily driven. Can be done.
【００５３】また本発明によれば、ＬＥＤを表示素子と
する表示器で、ダイナミック方式の駆動回路を、低コス
トで、かつ表示品質が良好なように構成することができ
る。Further, according to the present invention, it is possible to configure a dynamic type driving circuit at low cost and with good display quality in a display using an LED as a display element.
【図１】本発明の実施の第１形態のダイナミック方式表
示器１０の概略的な電気的構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a schematic electrical configuration of a dynamic display 10 according to a first embodiment of the present invention.
【図２】図１の表示データメモリ回路１３のブロック化
状態を示すメモリマップである。FIG. 2 is a memory map showing a block state of a display data memory circuit 13 of FIG. 1;
【図３】図１のＬＥＤ表示パネル１８における１画面分
の表示例を示す図である。FIG. 3 is a diagram showing a display example for one screen on the LED display panel 18 of FIG. 1;
【図４】本発明の実施の第２形態のダイナミック方式表
示器４０の概略的な電気的構成を示すブロック図ある。FIG. 4 is a block diagram showing a schematic electrical configuration of a dynamic display 40 according to a second embodiment of the present invention.
【図５】図４の実施形態で表示データメモリ回路４３に
対するブロック切換えのタイミングについての考え方を
示すタイムチャートである。FIG. 5 is a time chart showing the concept of block switching timing for the display data memory circuit 43 in the embodiment of FIG. 4;
【図６】図４に示す実施形態の動作を示すフローチャー
トである。FIG. 6 is a flowchart showing an operation of the embodiment shown in FIG. 4;
【図７】図４に示す実施形態での表示データメモリ回路
４３でのブロック切換えタイミングを示すタイムチャー
トである。7 is a time chart showing block switching timing in a display data memory circuit 43 in the embodiment shown in FIG.
【図８】従来からのダイナミック方式表示器５０の概略
的な電気的構成を示すブロック図である。FIG. 8 is a block diagram showing a schematic electrical configuration of a conventional dynamic display 50.
【図９】図８に示すようなＬＥＤ表示パネル５８で、混
合した表示が行われている状態を示す図である。FIG. 9 is a diagram showing a state in which mixed display is performed on the LED display panel 58 as shown in FIG. 8;
【図１０】図９に示すような混合した表示が行われるア
クセス切換えのタイミングを示すタイムチャートであ
る。FIG. 10 is a time chart showing the timing of access switching in which a mixed display as shown in FIG. 9 is performed.
１０，４０ ダイナミック方式表示器 １１，４１ ＣＰＵ制御回路 １２，４２ 表示データ制御回路 １３，４３ 表示データメモリ回路 １５ シフトレジスタ回路 １６ ラッチ回路 １７ 表示ドライバ回路 １８ ＬＥＤ表示パネル ２０ データ記憶メモリ ２４ ブロック選択信号 ３８ ＬＥＤ素子 ４４ ブロック切換え信号 10, 40 Dynamic display 11, 41 CPU control circuit 12, 42 Display data control circuit 13, 43 Display data memory circuit 15 Shift register circuit 16 Latch circuit 17 Display driver circuit 18 LED display panel 20 Data storage memory 24 Block selection signal 38 LED element 44 Block switching signal
Claims (7)
方式の表示を行う表示器を駆動する回路において、 ２画面分の表示に必要なデータを記憶可能で、１つのデ
ュアルポートメモリから成る表示データメモリと、 該表示データメモリにデータを書込む書込み制御回路
と、 該表示データメモリから表示器へデータを読出す読出し
制御回路とを含み、 該表示データメモリの内部は、２つにブロック化され、
該読出し制御回路が一方のブロックから表示データを読
出しているとき、該書込み制御回路は次の表示データを
他方のブロックに書込み、 該読出し制御回路が他方のブロックから表示データを読
出しているときは、該書込み制御回路は次の表示データ
を一方のブロックに書込むことを特徴とするダイナミッ
ク方式表示器の駆動回路。1. A circuit for driving a display device which performs a dynamic display by arranging a plurality of display elements, comprising: a display data comprising one dual port memory, capable of storing data required for displaying two screens; A memory, a write control circuit for writing data to the display data memory, and a read control circuit for reading data from the display data memory to a display, wherein the inside of the display data memory is divided into two blocks. ,
When the read control circuit is reading display data from one block, the write control circuit writes the next display data to the other block, and when the read control circuit is reading display data from the other block, And a write control circuit for writing the next display data to one of the blocks.
示素子を同時に表示させて１画素とする多色表示が可能
なように、２画面分表示に必要なデータをその使用色分
記憶可能であることを特徴とする請求項１記載のダイナ
ミック方式表示器の駆動回路。2. The display data memory is capable of storing data necessary for display on two screens for the colors used so that display elements of two or more colors can be simultaneously displayed and a multi-color display of one pixel can be performed. 2. The driving circuit for a dynamic display according to claim 1, wherein:
回路による表示画面の走査周期を優先させて、読出しが
行われていないブロックを表示データの書込みを行うべ
きブロックとして確認し、前記表示データメモリへの書
込みを行うことを特徴とする請求項１または２記載のダ
イナミック方式表示器の駆動回路。3. The display data memory according to claim 1, wherein the write control circuit gives priority to a scan cycle of the display screen by the read control circuit, and confirms a block from which data has not been read as a block to which display data is to be written. 3. A driving circuit for a dynamic display device according to claim 1, wherein writing is performed to the dynamic display.
回路による表示画面の走査周期を優先させて、読出しが
行われていないブロックを表示データの書込みを行うべ
きブロックとして確認し、前記読出し制御回路が表示デ
ータとして読出すアドレスの切換えを制御して、表示デ
ータの書込みを行うことを特徴とする請求項１または２
記載のダイナミック方式表示器の駆動回路。4. The write control circuit gives priority to a scan cycle of a display screen by the read control circuit, and confirms a block to which read is not performed as a block to which display data is to be written, and reads the read control circuit. Controlling writing of display data by controlling switching of an address to be read as display data.
The driving circuit of the dynamic display device described in the above.
ュアルポートメモリを用いて構成され、 前記書込み制御回路および前記読出し制御回路は、該２
つ以上のデュアルポートメモリを１つの表示データメモ
リとして取扱うことを特徴とする請求項１〜４のいずれ
かに記載のダイナミック方式表示器の駆動回路。5. The display data memory is configured using two or more dual port memories, and the write control circuit and the read control circuit
5. The driving circuit according to claim 1, wherein one or more dual port memories are handled as one display data memory.
御回路は、同期して動作することを特徴とする請求項１
〜５のいずれかに記載のダイナミック方式表示器の駆動
回路。6. The write control circuit and the read control circuit operate in synchronization with each other.
6. The driving circuit for a dynamic display device according to any one of claims 5 to 5.
徴とする請求項１〜６のいずれかに記載のダイナミック
方式表示器の駆動回路。7. The driving circuit according to claim 1, wherein the display element is an LED.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10156260A JPH11352918A (en) | 1998-06-04 | 1998-06-04 | Driving circuit of dynamic indicator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10156260A JPH11352918A (en) | 1998-06-04 | 1998-06-04 | Driving circuit of dynamic indicator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11352918A true JPH11352918A (en) | 1999-12-24 |
Family
ID=15623920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10156260A Pending JPH11352918A (en) | 1998-06-04 | 1998-06-04 | Driving circuit of dynamic indicator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11352918A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010140953A (en) * | 2008-12-09 | 2010-06-24 | Sanyo Electric Co Ltd | Light-emitting element driving circuit |
| CN104575397A (en) * | 2015-02-09 | 2015-04-29 | 东华大学 | Dynamic LED (Light Emitting Diode) display circuit capable of reducing occupation of I/O (input/output) port of microprocessor |
| JP2016073362A (en) * | 2014-10-02 | 2016-05-12 | 株式会社三共 | Game machine |
| CN106205464A (en) * | 2015-05-06 | 2016-12-07 | 西安诺瓦电子科技有限公司 | LED lamp panel, scanning card and combinative structure, LED display control system |
| JP2017148164A (en) * | 2016-02-23 | 2017-08-31 | 株式会社三共 | Game machine |
-
1998
- 1998-06-04 JP JP10156260A patent/JPH11352918A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010140953A (en) * | 2008-12-09 | 2010-06-24 | Sanyo Electric Co Ltd | Light-emitting element driving circuit |
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| CN104575397A (en) * | 2015-02-09 | 2015-04-29 | 东华大学 | Dynamic LED (Light Emitting Diode) display circuit capable of reducing occupation of I/O (input/output) port of microprocessor |
| CN106205464A (en) * | 2015-05-06 | 2016-12-07 | 西安诺瓦电子科技有限公司 | LED lamp panel, scanning card and combinative structure, LED display control system |
| JP2017148164A (en) * | 2016-02-23 | 2017-08-31 | 株式会社三共 | Game machine |
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