JPH11346219A - 非同期転送モ―ド(atm)スイッチング・ネットワ―クの制御 - Google Patents
非同期転送モ―ド(atm)スイッチング・ネットワ―クの制御Info
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- JPH11346219A JPH11346219A JP8794799A JP8794799A JPH11346219A JP H11346219 A JPH11346219 A JP H11346219A JP 8794799 A JP8794799 A JP 8794799A JP 8794799 A JP8794799 A JP 8794799A JP H11346219 A JPH11346219 A JP H11346219A
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Security & Cryptography (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 本発明は、非同期転送モード(ATM)スイ
ッチング・ネットワークを制御する方法および装置に関
し、特に、今後要求される切り替えの増大に適切に対処
することができる技術を提供する。 【解決手段】 本発明は、データ・スイッチを制御する
装置であって、制御集合体と、少なくとも1つの制御プ
ロセッサからなるデータ・スイッチング構造と、該制御
集合体から該データ・スイッチング構造に至る少なくと
も1つのデータ・リンクと、該少なくとも1つのデータ
・リンクと該少なくとも1つの制御プロセッサとの間の
永続仮想回路とからなり、該永続仮想回路が、該制御集
合体から該少なくとも1つの制御プロセッサに制御デー
タ・パケットを送信し、該ネットワーク構造を介したユ
ーザの仮想接続の確立を制御することを特徴とする。
ッチング・ネットワークを制御する方法および装置に関
し、特に、今後要求される切り替えの増大に適切に対処
することができる技術を提供する。 【解決手段】 本発明は、データ・スイッチを制御する
装置であって、制御集合体と、少なくとも1つの制御プ
ロセッサからなるデータ・スイッチング構造と、該制御
集合体から該データ・スイッチング構造に至る少なくと
も1つのデータ・リンクと、該少なくとも1つのデータ
・リンクと該少なくとも1つの制御プロセッサとの間の
永続仮想回路とからなり、該永続仮想回路が、該制御集
合体から該少なくとも1つの制御プロセッサに制御デー
タ・パケットを送信し、該ネットワーク構造を介したユ
ーザの仮想接続の確立を制御することを特徴とする。
Description
【0001】
【発明の技術分野】本発明は、非同期転送モード(AT
M)スイッチング・ネットワークを制御する方法および
装置に関する。
M)スイッチング・ネットワークを制御する方法および
装置に関する。
【0002】
【問題点】デジタル技術の進歩の結果として、非同期転
送モード(Asynchronous Transfer Mode:ATM)
電気通信とスイッチング・ネットワークの使用がますま
す普及している。ATMは、標準的なサイズのパケット
(セル)を用いて通信信号を搬送する。送信機器上で送
信される各セルは、5バイトのヘッダおよび48バイト
のペイロード(payload) を含む。ペイロードはデジタル
形態であるので、デジタル化音声、デジタル化映像、デ
ジタル化ファクシミリ、デジタル化データ、マルチメデ
ィア、またはそれらのいかなる組み合わせも表すことが
できる。ヘッダが含む情報は、ATM通信の経路に沿っ
た各スイッチング・ノードがセルを適切な出力に切り替
えることを可能にする。セルは、予め確立された仮想接
続上をソースから宛先へと移動する。仮想接続では、同
一の仮想接続アドレスを有する同一の入口ポートからの
全セルが同一の出口ポートに送出される。一旦、顧客構
内機器(Customer Premise Equipment:CPE)ソー
スからCPE宛先まで仮想接続が確立されたなら、この
仮想接続の全セルは同一ノードを介して同一の宛先に送
出される。
送モード(Asynchronous Transfer Mode:ATM)
電気通信とスイッチング・ネットワークの使用がますま
す普及している。ATMは、標準的なサイズのパケット
(セル)を用いて通信信号を搬送する。送信機器上で送
信される各セルは、5バイトのヘッダおよび48バイト
のペイロード(payload) を含む。ペイロードはデジタル
形態であるので、デジタル化音声、デジタル化映像、デ
ジタル化ファクシミリ、デジタル化データ、マルチメデ
ィア、またはそれらのいかなる組み合わせも表すことが
できる。ヘッダが含む情報は、ATM通信の経路に沿っ
た各スイッチング・ノードがセルを適切な出力に切り替
えることを可能にする。セルは、予め確立された仮想接
続上をソースから宛先へと移動する。仮想接続では、同
一の仮想接続アドレスを有する同一の入口ポートからの
全セルが同一の出口ポートに送出される。一旦、顧客構
内機器(Customer Premise Equipment:CPE)ソー
スからCPE宛先まで仮想接続が確立されたなら、この
仮想接続の全セルは同一ノードを介して同一の宛先に送
出される。
【0003】ATMがますます普及している理由は、光
ファイバ・システムのような新しい送信機器上で可能な
高ビット・レートを十分に利用することができると共
に、カスタム超大規模集積回路(Very Large Scale
Integration:VLSI)回路、高速マイクロプロセッ
サ技術、およびプログラマブル・ロジック・アレイを用
いて、単位時間当たり多数のセルを切り替えることが可
能だからである。
ファイバ・システムのような新しい送信機器上で可能な
高ビット・レートを十分に利用することができると共
に、カスタム超大規模集積回路(Very Large Scale
Integration:VLSI)回路、高速マイクロプロセッ
サ技術、およびプログラマブル・ロジック・アレイを用
いて、単位時間当たり多数のセルを切り替えることが可
能だからである。
【0004】同時に、ATMセル切り替えにおけるこの
ような高速を利用する試みによって新しい問題が生じて
いる。その1つは、ATMスイッチング・ノードにおけ
る新しい経路の確立および古い経路の切断の制御であ
る。かかる新しい経路の確立レートは、トラヒックの種
類すなわち経路の平均保持時間とスイッチング・ノード
における経路の合計数とに依存する。1つのATMスイ
ッチング・ノードが供する帯域幅が増大すると各種類の
経路数も増大し、このため、経路確立および切断のレー
トを増大することが必要となる。
ような高速を利用する試みによって新しい問題が生じて
いる。その1つは、ATMスイッチング・ノードにおけ
る新しい経路の確立および古い経路の切断の制御であ
る。かかる新しい経路の確立レートは、トラヒックの種
類すなわち経路の平均保持時間とスイッチング・ノード
における経路の合計数とに依存する。1つのATMスイ
ッチング・ノードが供する帯域幅が増大すると各種類の
経路数も増大し、このため、経路確立および切断のレー
トを増大することが必要となる。
【0005】
【解決】出願人らは、今後要求される切り替えの増大に
適切に対処できないことが従来技術の問題点であると認
識した。
適切に対処できないことが従来技術の問題点であると認
識した。
【0006】本発明によって上述の問題を解決すると共
に、従来技術を超える進展を図る。本発明では、仮想接
続(仮想経路接続および仮想チャネル接続を含む)の確
立と切断を制御する信号を、ATMスイッチング・ノー
ドの個々のスイッチング・モジュールに対し、物理的入
力経路のうち1つを介してこのモジュールに到着する単
純なATMセルとして送信する。あらゆる到着セルをい
ずれかの所望の宛先にルーティング(経路指定)するた
めに用いる同一のルーティング機構を介して、帯域内接
続制御セルを異なる構造インタフェース(Fabric Int
erfaces:IF)にルーティングする。唯一の相違は、
構造を介したこれらの仮想接続は、それらに割り当てら
れた内部セル識別によって特別に識別されるので、経路
に沿ったデバイスは、それらの特別な帯域内接続制御機
能性を知っており、それを実行することである。この構
成は、極めて多数の経路制御要求をスイッチング・モジ
ュールに送信可能とするという利点がある。
に、従来技術を超える進展を図る。本発明では、仮想接
続(仮想経路接続および仮想チャネル接続を含む)の確
立と切断を制御する信号を、ATMスイッチング・ノー
ドの個々のスイッチング・モジュールに対し、物理的入
力経路のうち1つを介してこのモジュールに到着する単
純なATMセルとして送信する。あらゆる到着セルをい
ずれかの所望の宛先にルーティング(経路指定)するた
めに用いる同一のルーティング機構を介して、帯域内接
続制御セルを異なる構造インタフェース(Fabric Int
erfaces:IF)にルーティングする。唯一の相違は、
構造を介したこれらの仮想接続は、それらに割り当てら
れた内部セル識別によって特別に識別されるので、経路
に沿ったデバイスは、それらの特別な帯域内接続制御機
能性を知っており、それを実行することである。この構
成は、極めて多数の経路制御要求をスイッチング・モジ
ュールに送信可能とするという利点がある。
【0007】ATMスイッチング・ノードを介した仮想
接続は、制御集合体として機能する1つ以上のプロセッ
サによって得られる。これは、出願人らの好ましい実施
例では分散マルチプロセッサ集合体であり、以降、これ
をATMスイッチング・ノードの制御集合体と呼ぶ。A
TMスイッチング・ノードの出願人らの好ましい実施例
のスイッチング構造は二重化されている。
接続は、制御集合体として機能する1つ以上のプロセッ
サによって得られる。これは、出願人らの好ましい実施
例では分散マルチプロセッサ集合体であり、以降、これ
をATMスイッチング・ノードの制御集合体と呼ぶ。A
TMスイッチング・ノードの出願人らの好ましい実施例
のスイッチング構造は二重化されている。
【0008】出願人らの発明の1つの特徴によれば、入
口ATM構造モジュールを制御するため、また出口モジ
ュールを制御するために、別個の制御セルを送出する。
出口方向をセットアップするための制御セル(群)は、
入口方向のための制御セルの前に送出されるので、入口
モジュールが新しく確立した仮想接続上で実際のユーザ
・セルを送信する前に、出口モジュールはかかるセルを
受信する用意をする。出願人らの好ましい実施例では、
ATMノードのスイッチング構造は、共用メモリ構造に
よって相互接続された複数の入口スイッチング・モジュ
ールおよび複数の出口スイッチング・モジュールを備え
ている。
口ATM構造モジュールを制御するため、また出口モジ
ュールを制御するために、別個の制御セルを送出する。
出口方向をセットアップするための制御セル(群)は、
入口方向のための制御セルの前に送出されるので、入口
モジュールが新しく確立した仮想接続上で実際のユーザ
・セルを送信する前に、出口モジュールはかかるセルを
受信する用意をする。出願人らの好ましい実施例では、
ATMノードのスイッチング構造は、共用メモリ構造に
よって相互接続された複数の入口スイッチング・モジュ
ールおよび複数の出口スイッチング・モジュールを備え
ている。
【0009】出願人らの発明の1つの特徴によれば、各
ATMスイッチング・モジュールは、汎用マイクロプロ
セッサおよび専用(特殊目的)マイクロプロセッサを有
する。帯域内接続制御セルは専用マイクロプロセッサに
向かう。このマイクロプロセッサは、帯域内セルのデバ
イス準備情報上に重畳された関連情報に対し、チップを
介して極めて高速なアクセスを有する。また、専用マイ
クロプロセッサは、例えばローカル・ハードウエアの故
障状態の報告のような、この構造の単一の側しか実行で
きない処理を実行しない。複製専用マイクロプロセッサ
は同一の順序で同時に同一の処理要求を得るので、同一
の方法で応答することができる。高速特殊目的専用マイ
クロプロセッサは、制御集合体との通信を処理するとい
う利点がある。
ATMスイッチング・モジュールは、汎用マイクロプロ
セッサおよび専用(特殊目的)マイクロプロセッサを有
する。帯域内接続制御セルは専用マイクロプロセッサに
向かう。このマイクロプロセッサは、帯域内セルのデバ
イス準備情報上に重畳された関連情報に対し、チップを
介して極めて高速なアクセスを有する。また、専用マイ
クロプロセッサは、例えばローカル・ハードウエアの故
障状態の報告のような、この構造の単一の側しか実行で
きない処理を実行しない。複製専用マイクロプロセッサ
は同一の順序で同時に同一の処理要求を得るので、同一
の方法で応答することができる。高速特殊目的専用マイ
クロプロセッサは、制御集合体との通信を処理するとい
う利点がある。
【0010】各ATM構造インタフェース・モジュール
内の汎用マイクロプロセッサ(General purpose Micr
oProcessor:GMP)は、遅いシリアル・インタフェ
ースを介して、デバイスおよび関連するメモリにアクセ
スすることができる。このインタフェースの速度は、セ
ットアップおよび解体に必要な高レートを満足させるこ
とはできない。加えて、GMPは、遅いシリアル・リン
クを介さずに、専用マイクロプロセッサ・ローカル・メ
モリに直接アクセスすることができない。これらの限定
の結果として、GMPは、以下の種類の処理しか実行し
ない。
内の汎用マイクロプロセッサ(General purpose Micr
oProcessor:GMP)は、遅いシリアル・インタフェ
ースを介して、デバイスおよび関連するメモリにアクセ
スすることができる。このインタフェースの速度は、セ
ットアップおよび解体に必要な高レートを満足させるこ
とはできない。加えて、GMPは、遅いシリアル・リン
クを介さずに、専用マイクロプロセッサ・ローカル・メ
モリに直接アクセスすることができない。これらの限定
の結果として、GMPは、以下の種類の処理しか実行し
ない。
【0011】1.二重構造間の復元、除去および切り替
えの保守アクション、すなわち単一の構造ユニットに固
有の1度のみのアクション。 2.ハードウエア故障報告。これは単一の構造ユニット
に固有である。 3.AMTレベル接続状態/ステータス情報の高レイテ
ンシ・アップロード(high latency up-load)。すなわ
ち、警報支持信号(Alarm Indication Signals:A
IS)、遠隔欠陥指示(Remote Defect Indication
s:RDI)、または継続チェックF4/F5レベル動
作、管理、および保守(Operations Administration,
and Maintenance:OAM)状態の極めてバースト性
の高い報告。
えの保守アクション、すなわち単一の構造ユニットに固
有の1度のみのアクション。 2.ハードウエア故障報告。これは単一の構造ユニット
に固有である。 3.AMTレベル接続状態/ステータス情報の高レイテ
ンシ・アップロード(high latency up-load)。すなわ
ち、警報支持信号(Alarm Indication Signals:A
IS)、遠隔欠陥指示(Remote Defect Indication
s:RDI)、または継続チェックF4/F5レベル動
作、管理、および保守(Operations Administration,
and Maintenance:OAM)状態の極めてバースト性
の高い報告。
【0012】各帯域内接続制御セル内には、63ビット
の専用マイクロプロセッサ情報が含まれている。翻訳装
置が、それ自身に対して送出された帯域内接続制御セル
を確認すると、この情報は、翻訳装置内の特別受信FI
FO(First In, FirstOut:FIFO、先入れ先出
しバッファ)内にコピーされる。受信FIFOエントリ
の64番目のビットは、入来要求のステータス、すなわ
ち、セルのハードウエア・フィールドおよびソフトウエ
ア・フィールド双方を通じてセルの巡回冗長検査(Cyc
lic Redundancy Check:CRC)が行われたか否かを
示す。出願人らの態様では、最初の8ビットのみは、オ
プコード(オペレーション・コード)のために予約す
る。オプコードは、プロセッサ・データの残りの55ビ
ットのレイアウトを決定する。
の専用マイクロプロセッサ情報が含まれている。翻訳装
置が、それ自身に対して送出された帯域内接続制御セル
を確認すると、この情報は、翻訳装置内の特別受信FI
FO(First In, FirstOut:FIFO、先入れ先出
しバッファ)内にコピーされる。受信FIFOエントリ
の64番目のビットは、入来要求のステータス、すなわ
ち、セルのハードウエア・フィールドおよびソフトウエ
ア・フィールド双方を通じてセルの巡回冗長検査(Cyc
lic Redundancy Check:CRC)が行われたか否かを
示す。出願人らの態様では、最初の8ビットのみは、オ
プコード(オペレーション・コード)のために予約す
る。オプコードは、プロセッサ・データの残りの55ビ
ットのレイアウトを決定する。
【0013】帯域内接続制御セルを用いて、セルの転送
に影響を与えるいかなるデバイス制御情報も変更するこ
とができる。これは、2つの複製モジュールで同一であ
る。専用マイクロプロセッサに向かうタイプ3帯域内セ
ルは、双方の複製構造上で同一でないデバイス制御フィ
ールドを変更するために用いることはできないが、呼の
接続セットアップに間接的にのみ関連する多くの他の目
的に用いることができる。これらのセルを用いて、翻訳
装置内のいかなるアドレス可能レジスタにも書き込みを
行うことができる。例えば、制御セルを用いて、特定の
接続のために入口側および出口側が用いる測定バンクを
選択することができる。制御セルを用いて、論理終点に
対するF4/F5 OAMセルの位置識別子、入口また
は出口ポートのアクティビティ等を与えることができ
る。今後は、制御セルを用いて、異なるクラスのサービ
ス間で重み付け適正待ち行列を再平衡化するために、呼
の重み付けを変更することができる。
に影響を与えるいかなるデバイス制御情報も変更するこ
とができる。これは、2つの複製モジュールで同一であ
る。専用マイクロプロセッサに向かうタイプ3帯域内セ
ルは、双方の複製構造上で同一でないデバイス制御フィ
ールドを変更するために用いることはできないが、呼の
接続セットアップに間接的にのみ関連する多くの他の目
的に用いることができる。これらのセルを用いて、翻訳
装置内のいかなるアドレス可能レジスタにも書き込みを
行うことができる。例えば、制御セルを用いて、特定の
接続のために入口側および出口側が用いる測定バンクを
選択することができる。制御セルを用いて、論理終点に
対するF4/F5 OAMセルの位置識別子、入口また
は出口ポートのアクティビティ等を与えることができ
る。今後は、制御セルを用いて、異なるクラスのサービ
ス間で重み付け適正待ち行列を再平衡化するために、呼
の重み付けを変更することができる。
【0014】
【発明の詳細な記述】一般的には、ATMスイッチング
構造は、その入力として複数のATMセル・ストリーム
を有する。これらは各々、識別ヘッダを有し、これは仮
想経路識別子および、場合によっては仮想チャネル識別
子も指定する。スイッチング構造は、これらのセルを取
得し、それ自身の内部セル識別子と共に、適切なATM
出力ストリームにルーティング(経路指定)し、それに
出発仮想経路識別子(outgoingVirtual Path Identi
fier:VPI)が付加される。仮想接続の種類が仮想チ
ャネル接続である場合には、出発仮想チャネル識別子
(outgoing Vertual Channel Identifier:VCI)
も付加される。機能を実行する際、ATM構造はATM
セルを格納し、複数の異なるATMストリームからのA
TMセルを共通の出力ストリーム上に収束させて、順次
送信しなければならない。
構造は、その入力として複数のATMセル・ストリーム
を有する。これらは各々、識別ヘッダを有し、これは仮
想経路識別子および、場合によっては仮想チャネル識別
子も指定する。スイッチング構造は、これらのセルを取
得し、それ自身の内部セル識別子と共に、適切なATM
出力ストリームにルーティング(経路指定)し、それに
出発仮想経路識別子(outgoingVirtual Path Identi
fier:VPI)が付加される。仮想接続の種類が仮想チ
ャネル接続である場合には、出発仮想チャネル識別子
(outgoing Vertual Channel Identifier:VCI)
も付加される。機能を実行する際、ATM構造はATM
セルを格納し、複数の異なるATMストリームからのA
TMセルを共通の出力ストリーム上に収束させて、順次
送信しなければならない。
【0015】ATMスイッチは、基本的な切り替え機能
を効果的に実行するために、以下の支援機能を実行す
る。
を効果的に実行するために、以下の支援機能を実行す
る。
【0016】ATMスイッチは、セルにタグを付け、漏
洩バケット・パラメータ(leaky bucket parameters)に
基づいて、そのレート(ピーク・レートおよび持続セル
到着レート)を監視する。ATMスイッチは、個々のソ
ースの漏洩バケット・パラメータおよび全ソースからの
セルのキューの全長を用いて、セル・ストリームを整形
して、個々のセルを適切に遅延させる。ATMスイッチ
は、異なるサービス・クラスに基づいて、各クラス内
で、接続の確立を計画する。
洩バケット・パラメータ(leaky bucket parameters)に
基づいて、そのレート(ピーク・レートおよび持続セル
到着レート)を監視する。ATMスイッチは、個々のソ
ースの漏洩バケット・パラメータおよび全ソースからの
セルのキューの全長を用いて、セル・ストリームを整形
して、個々のセルを適切に遅延させる。ATMスイッチ
は、異なるサービス・クラスに基づいて、各クラス内
で、接続の確立を計画する。
【0017】ATMスイッチの入力における仮想経路識
別子は、スイッチの出力における仮想経路識別子と同一
である必要はない。なぜなら、ATMネットワーク全体
を通じて共通の識別子を保持する能力は、極めて大きい
識別子の使用を必要とするからである。したがって、識
別子は各スイッチで翻訳され、各スイッチには翻訳メモ
リが設けられて、入力仮想経路識別子と出力仮想経路識
別子との間で、また、場合によっては入力仮想チャネル
識別子と出力仮想チャネル識別子との間で翻訳を行う。
別子は、スイッチの出力における仮想経路識別子と同一
である必要はない。なぜなら、ATMネットワーク全体
を通じて共通の識別子を保持する能力は、極めて大きい
識別子の使用を必要とするからである。したがって、識
別子は各スイッチで翻訳され、各スイッチには翻訳メモ
リが設けられて、入力仮想経路識別子と出力仮想経路識
別子との間で、また、場合によっては入力仮想チャネル
識別子と出力仮想チャネル識別子との間で翻訳を行う。
【0018】2つの複製スイッチング構造モジュールを
完全な同期に維持することの問題点は、スイッチング構
造の様々なキューに極めて多くのパケットを格納しなけ
ればならないという事実の結果生じる。スタンバイ・ス
イッチング・モジュールが動作中のスイッチング・モジ
ュールと同期した状態になる場合、2つのユニットが同
期している時はキューの内容が同一でなければならな
い。そうでなければ、バッファの内容が異なる2つのス
イッチング・モジュール間で、入口セルを出口ラインに
送信する際の遅延が異なることになる。この問題を一層
複雑にするのは、特定の仮想接続の漏洩バケット・パラ
メータによって課される限定までトラヒックを平滑化す
るために、整形器が必要であることである。この機能
は、出願人らの好ましい実施例において、整形装置の使
用によって達成される。
完全な同期に維持することの問題点は、スイッチング構
造の様々なキューに極めて多くのパケットを格納しなけ
ればならないという事実の結果生じる。スタンバイ・ス
イッチング・モジュールが動作中のスイッチング・モジ
ュールと同期した状態になる場合、2つのユニットが同
期している時はキューの内容が同一でなければならな
い。そうでなければ、バッファの内容が異なる2つのス
イッチング・モジュール間で、入口セルを出口ラインに
送信する際の遅延が異なることになる。この問題を一層
複雑にするのは、特定の仮想接続の漏洩バケット・パラ
メータによって課される限定までトラヒックを平滑化す
るために、整形器が必要であることである。この機能
は、出願人らの好ましい実施例において、整形装置の使
用によって達成される。
【0019】整形装置は、処理された後に終端部に移動
するビンの集合として機能する。整形は、2つの概念的
なポインタを有する。すなわち、全体時間およびサービ
ス時間である。全体時間は、実時間が進むと共に進む。
サービス時間は、ビンの処理が首尾よく行われた時だけ
進む。特定の時間ビン内の全セルが処理されると、この
ビンは全ビンの終端に移動する。全体時間ポインタおよ
び時間ビンに関連する時間量に基づいて、新しいセルを
キューに入れる。例えば、時間ビンが44.44 マイクロ秒
と規定されている場合、この時間ビンの処理が終了して
次の時間ビンの処理に移る前に、256までのセルをキ
ューに入れることができる。44.44 マイクロ秒毎に、全
体時間ポインタは次のビンに進む。サービス時間が進む
のは、時間ビン内の全セルが処理され、その間全体時間
が進んだ時だけである。したがって、時間ビンの整形セ
ルの処理の間に非整形セルのバーストが到着したため
に、サービス時間が遅延する可能性がある。
するビンの集合として機能する。整形は、2つの概念的
なポインタを有する。すなわち、全体時間およびサービ
ス時間である。全体時間は、実時間が進むと共に進む。
サービス時間は、ビンの処理が首尾よく行われた時だけ
進む。特定の時間ビン内の全セルが処理されると、この
ビンは全ビンの終端に移動する。全体時間ポインタおよ
び時間ビンに関連する時間量に基づいて、新しいセルを
キューに入れる。例えば、時間ビンが44.44 マイクロ秒
と規定されている場合、この時間ビンの処理が終了して
次の時間ビンの処理に移る前に、256までのセルをキ
ューに入れることができる。44.44 マイクロ秒毎に、全
体時間ポインタは次のビンに進む。サービス時間が進む
のは、時間ビン内の全セルが処理され、その間全体時間
が進んだ時だけである。したがって、時間ビンの整形セ
ルの処理の間に非整形セルのバーストが到着したため
に、サービス時間が遅延する可能性がある。
【0020】ライン・カードから受信されると共に整形
装置に送信される連続セルの送信制御は、制御メモリの
内容によって決定される。制御メモリは、どの経路がア
クティブであるかを判定し、更に、入力仮想経路識別子
と出力仮想経路識別子との間の翻訳を決定する。出願人
らの好ましい実施例では、このメモリの内容は制御セル
の内容にしたがって変更され、この制御セルは、制御プ
ロセッサ集合体が発生しそれらの仮想経路識別子によっ
て認識され、デバイスのうち1つのメモリおよびスイッ
チング構造を制御するプロセッサである宛先を有する。
装置に送信される連続セルの送信制御は、制御メモリの
内容によって決定される。制御メモリは、どの経路がア
クティブであるかを判定し、更に、入力仮想経路識別子
と出力仮想経路識別子との間の翻訳を決定する。出願人
らの好ましい実施例では、このメモリの内容は制御セル
の内容にしたがって変更され、この制御セルは、制御プ
ロセッサ集合体が発生しそれらの仮想経路識別子によっ
て認識され、デバイスのうち1つのメモリおよびスイッ
チング構造を制御するプロセッサである宛先を有する。
【0021】各ATMスイッチング・モジュールは、汎
用マイクロプロセッサおよび専用(特殊目的)マイクロ
プロセッサを有する。帯域内接続制御セルは、専用マイ
クロプロセッサに向かう。このマイクロプロセッサは、
帯域内セルのデバイス準備情報上に重畳された関連情報
に対し、チップを介して、極めて高速なアクセスを有す
る。また、専用マイクロプロセッサは、例えばローカル
・ハードウエアの故障状態の報告のような、この構造の
単一の側しか実行できない処理を実行しない。複製専用
マイクロプロセッサは、同一の順序で同時に同一の動作
処理要求を得るので、同一の方法で応答することができ
る。高速特殊目的専用マイクロプロセッサは、制御集合
体との通信を処理する。制御集合体が専用マイクロプロ
セッサを介してアクセスする各ATM構造モジュールの
汎用マイクロプロセッサは、全デバイスにアクセスする
ことができる。このアクセスは、毎秒数百レートの呼の
セットアップ/解体要求に対応するのに必要であるより
もはるかに遅い。専用マイクロプロセッサおよび汎用マ
イクロプロセッサは、シリアル・リンクを介して、プロ
セッサ・モジュール上で通信を行う。
用マイクロプロセッサおよび専用(特殊目的)マイクロ
プロセッサを有する。帯域内接続制御セルは、専用マイ
クロプロセッサに向かう。このマイクロプロセッサは、
帯域内セルのデバイス準備情報上に重畳された関連情報
に対し、チップを介して、極めて高速なアクセスを有す
る。また、専用マイクロプロセッサは、例えばローカル
・ハードウエアの故障状態の報告のような、この構造の
単一の側しか実行できない処理を実行しない。複製専用
マイクロプロセッサは、同一の順序で同時に同一の動作
処理要求を得るので、同一の方法で応答することができ
る。高速特殊目的専用マイクロプロセッサは、制御集合
体との通信を処理する。制御集合体が専用マイクロプロ
セッサを介してアクセスする各ATM構造モジュールの
汎用マイクロプロセッサは、全デバイスにアクセスする
ことができる。このアクセスは、毎秒数百レートの呼の
セットアップ/解体要求に対応するのに必要であるより
もはるかに遅い。専用マイクロプロセッサおよび汎用マ
イクロプロセッサは、シリアル・リンクを介して、プロ
セッサ・モジュール上で通信を行う。
【0022】各ATM構造インタフェース・モジュール
内の汎用マイクロプロセッサGMPは、遅いシリアル・
インタフェースを介して、デバイスおよび関連するメモ
リにアクセスすることができる。このインタフェースの
速度は、セットアップおよび解体に必要な高レートを満
足させることはできない。加えて、GMPは、遅いシリ
アル・リンクを介さずに、専用マイクロプロセッサ・ロ
ーカル・メモリに直接アクセスすることができない。こ
れらの限定の結果として、GMPは、以下の種類の処理
しか実行しない。
内の汎用マイクロプロセッサGMPは、遅いシリアル・
インタフェースを介して、デバイスおよび関連するメモ
リにアクセスすることができる。このインタフェースの
速度は、セットアップおよび解体に必要な高レートを満
足させることはできない。加えて、GMPは、遅いシリ
アル・リンクを介さずに、専用マイクロプロセッサ・ロ
ーカル・メモリに直接アクセスすることができない。こ
れらの限定の結果として、GMPは、以下の種類の処理
しか実行しない。
【0023】1.二重構造間の復元、除去および切り替
えのための保守アクション、すなわち単一の構造ユニッ
トに固有の1度のみのアクション。 2.ハードウエア故障報告。これは単一の構造ユニット
に固有である。 3.AMTレベル接続状態/ステータス情報の高レイテ
ンシ・アップロード。すなわち、警報支持信号(Alarm
Indication Signal:AIS)、遠隔欠陥指示(Rem
ote Defect Indication:RDI)、または継続チェ
ックF4/F5レベル動作、管理、および保守(Opera
tions, Administration, and Maintenance:OAM)
状態の極めてバースト性の高い報告。
えのための保守アクション、すなわち単一の構造ユニッ
トに固有の1度のみのアクション。 2.ハードウエア故障報告。これは単一の構造ユニット
に固有である。 3.AMTレベル接続状態/ステータス情報の高レイテ
ンシ・アップロード。すなわち、警報支持信号(Alarm
Indication Signal:AIS)、遠隔欠陥指示(Rem
ote Defect Indication:RDI)、または継続チェ
ックF4/F5レベル動作、管理、および保守(Opera
tions, Administration, and Maintenance:OAM)
状態の極めてバースト性の高い報告。
【0024】図1は、ATMスイッチを介した通常の経
路を示す。入来信号は、ライン・カード11で受信され
て、この単方向ATM経路上を、ライン・カード12に
送信される。双方向ATM接続は、ライン・カード11
および12間で逆方向に流れる2つの単方向接続から成
る。ライン・カード11は、標準的な53バイトのセル
を受信し、ヒットレス保護スイッチ(HItless Prote
ction Switch:HIPS)1に対し、54バイトのセ
ルを送出する。54番目のバイトは、ライン・カード識
別子(出願人らの好ましい実施例では3ビット)を含
み、単一のHIPSデバイス1に接続された複数のライ
ン・カードのうち1つを識別する。
路を示す。入来信号は、ライン・カード11で受信され
て、この単方向ATM経路上を、ライン・カード12に
送信される。双方向ATM接続は、ライン・カード11
および12間で逆方向に流れる2つの単方向接続から成
る。ライン・カード11は、標準的な53バイトのセル
を受信し、ヒットレス保護スイッチ(HItless Prote
ction Switch:HIPS)1に対し、54バイトのセ
ルを送出する。54番目のバイトは、ライン・カード識
別子(出願人らの好ましい実施例では3ビット)を含
み、単一のHIPSデバイス1に接続された複数のライ
ン・カードのうち1つを識別する。
【0025】HIPSデバイスは、54バイトのセルを
56バイト・セルに展開するが、余分の2バイトを完全
には占有しない。加えて、HIPSデバイスは、接続さ
れたライン・カードから入力を取得し、それらをFIF
Oキューに挿入して、56バイトのセルとして翻訳デバ
イス2に送出する。翻訳デバイス2は、入口ポート識
別、VPI、および任意選択的にVCIを用いて、内部
の呼識別にマップし、これを共用メモリ構造(Shared
Memory Fabric:SMF)6に送出する。SMFは、内
部の呼識別子に基づいて、その外部メモリで出口ポート
・アイデンティティおよび出口セルの識別子を参照し
て、これらを出口構造インタフェース7の翻訳デバイス
上に送出する。出口構造インタフェースは、この情報を
用いて、出発VPIおよび、任意選択的にVCIを参照
する。ポート識別子は、セルを送出するために用いるタ
イム・スロットのアイデンティティによって、出口構造
インタフェースに暗黙的に送出される。
56バイト・セルに展開するが、余分の2バイトを完全
には占有しない。加えて、HIPSデバイスは、接続さ
れたライン・カードから入力を取得し、それらをFIF
Oキューに挿入して、56バイトのセルとして翻訳デバ
イス2に送出する。翻訳デバイス2は、入口ポート識
別、VPI、および任意選択的にVCIを用いて、内部
の呼識別にマップし、これを共用メモリ構造(Shared
Memory Fabric:SMF)6に送出する。SMFは、内
部の呼識別子に基づいて、その外部メモリで出口ポート
・アイデンティティおよび出口セルの識別子を参照し
て、これらを出口構造インタフェース7の翻訳デバイス
上に送出する。出口構造インタフェースは、この情報を
用いて、出発VPIおよび、任意選択的にVCIを参照
する。ポート識別子は、セルを送出するために用いるタ
イム・スロットのアイデンティティによって、出口構造
インタフェースに暗黙的に送出される。
【0026】翻訳デバイス2は、翻訳情報を含むメモリ
3からの入力を受ける。また、翻訳装置は54番目のバ
イトに3ビットを付加する。この3ビットは、呼を処理
する特定の入口構造インタフェース・モジュールを識別
するために用いられる。
3からの入力を受ける。また、翻訳装置は54番目のバ
イトに3ビットを付加する。この3ビットは、呼を処理
する特定の入口構造インタフェース・モジュールを識別
するために用いられる。
【0027】整形装置4は、特定の仮想接続のセルを、
ビン9、・・・,10の1つに広げ、特定の仮想接続か
らのセルのバーストのピークを平滑化して、かかるピー
ク・バーストが、許容パラメータ内で送信中の他のソー
スのトラヒックと干渉することを防ぐ。
ビン9、・・・,10の1つに広げ、特定の仮想接続か
らのセルのバーストのピークを平滑化して、かかるピー
ク・バーストが、許容パラメータ内で送信中の他のソー
スのトラヒックと干渉することを防ぐ。
【0028】整形は、次の2つの理由で行われる。 1.整形は、このスイッチおよび他のアップストリーム
・スイッチによって生じる可能性があるバースト性を低
減させる。整形を行わなければ、スイッチの入口エッジ
の監視要求を満たしている仮想接続は、次のダウンスト
リーム・スイッチに達するときその監視要求を満たすこ
とができないことがある。 2.整形は、伝送制御プロトコル/インターネット・プ
ロトコル(TransportControl Protocol/Internet
Protocol:TCP/IP)の接続セル遅延を固定量に保
持し、利用する実際の帯域幅を整形レートに近付けて、
安定したTCP/IP(使用可能IPパケット)の維持
に役立てようとする。
・スイッチによって生じる可能性があるバースト性を低
減させる。整形を行わなければ、スイッチの入口エッジ
の監視要求を満たしている仮想接続は、次のダウンスト
リーム・スイッチに達するときその監視要求を満たすこ
とができないことがある。 2.整形は、伝送制御プロトコル/インターネット・プ
ロトコル(TransportControl Protocol/Internet
Protocol:TCP/IP)の接続セル遅延を固定量に保
持し、利用する実際の帯域幅を整形レートに近付けて、
安定したTCP/IP(使用可能IPパケット)の維持
に役立てようとする。
【0029】整形装置は、その56バイトのセルを、タ
ーボ・ボード・インタフェース・デバイス(Turbo Bo
ard Interface Device:TBID)5に送信する。T
BID5は、整形装置の出力と共用メモリ構造の入力と
の間の小さい時間差を吸収する。TBIDは、56バイ
トのセルを共用メモリ構造6に送出する。共用メモリ構
造6は、翻訳装置2が送出した16ビット・ルーティン
グ・ナンバーおよび入口構造インタフェースの3ビット
の識別に基づいて、ルーティング翻訳を実行し、56バ
イトのセルを所望の出口構造インタフェースにルーティ
ングする。出口構造インタフェースは、共用メモリ構造
から受信した16ビット・ルーティング・ナンバーのみ
に基づいて、そのルーティングを行う。これによって、
8個のライン・カードのうち1つを識別する。最後に、
出口構造インタフェースは、16ビット内部ルーティン
グ・ナンバーを除去した54バイトのセルをライン・カ
ード12に送出し、ライン・カード12は54番目のバ
イトを除去して、このセルを宛先ATMノードに送信す
る。
ーボ・ボード・インタフェース・デバイス(Turbo Bo
ard Interface Device:TBID)5に送信する。T
BID5は、整形装置の出力と共用メモリ構造の入力と
の間の小さい時間差を吸収する。TBIDは、56バイ
トのセルを共用メモリ構造6に送出する。共用メモリ構
造6は、翻訳装置2が送出した16ビット・ルーティン
グ・ナンバーおよび入口構造インタフェースの3ビット
の識別に基づいて、ルーティング翻訳を実行し、56バ
イトのセルを所望の出口構造インタフェースにルーティ
ングする。出口構造インタフェースは、共用メモリ構造
から受信した16ビット・ルーティング・ナンバーのみ
に基づいて、そのルーティングを行う。これによって、
8個のライン・カードのうち1つを識別する。最後に、
出口構造インタフェースは、16ビット内部ルーティン
グ・ナンバーを除去した54バイトのセルをライン・カ
ード12に送出し、ライン・カード12は54番目のバ
イトを除去して、このセルを宛先ATMノードに送信す
る。
【0030】図2は、仮想接続をセットアップまたは解
体するための構成を示す。ノード制御集合体201は情
報を直接発生し、これは、入口構造インタフェース、出
口構造インタフェースおよび共用メモリ構造の制御メモ
リに格納される。図2に示す例では、セットアップされ
る仮想接続は、ライン・カード211上にその入力を有
し、ライン・カード213上にその出力を有する単方向
仮想経路203である。ノード制御集合体は、入口構造
インタフェース、出口構造インタフェース、および共用
メモリ構造のメモリに情報を書き込むことによって、仮
想接続のセットアップおよび解体を制御する。閾値を正
しく設定することによって、帯域内接続制御セルが構造
内にドロップしないことを保証することができる。ノー
ド制御集合体がライン・カード211からライン・カー
ド213への単方向仮想接続203の確立を望む場合に
は、最初に、制御セルを永続仮想接続(permanent virtu
alconnection)205上に送出し、これが共用メモリ構
造227を介して出口構造インタフェース225内に達
する。共用メモリ構造227内のデバイスならびに構造
インタフェース225および221内の翻訳装置は、セ
ル識別子、内部セルのフォーマットおよび内容によっ
て、これらのセットアップ・メッセージを識別する。ノ
ード制御集合体201は、ライン・カード215および
入口構造インタフェース223を介して共用メモリ構造
227に接続されている。この制御メッセージは、仮想
接続203のいずれかのセルを受け取りこのセルを出口
構造インタフェース225に送出するために、共用メモ
リ構造および出口構造インタフェースを準備する。構造
インタフェース225がセットアップ・セルを処理した
後、この帯域内接続制御セルはドロップする。出口ライ
ン・カードには、接続毎のセットアップは必要ない。
体するための構成を示す。ノード制御集合体201は情
報を直接発生し、これは、入口構造インタフェース、出
口構造インタフェースおよび共用メモリ構造の制御メモ
リに格納される。図2に示す例では、セットアップされ
る仮想接続は、ライン・カード211上にその入力を有
し、ライン・カード213上にその出力を有する単方向
仮想経路203である。ノード制御集合体は、入口構造
インタフェース、出口構造インタフェース、および共用
メモリ構造のメモリに情報を書き込むことによって、仮
想接続のセットアップおよび解体を制御する。閾値を正
しく設定することによって、帯域内接続制御セルが構造
内にドロップしないことを保証することができる。ノー
ド制御集合体がライン・カード211からライン・カー
ド213への単方向仮想接続203の確立を望む場合に
は、最初に、制御セルを永続仮想接続(permanent virtu
alconnection)205上に送出し、これが共用メモリ構
造227を介して出口構造インタフェース225内に達
する。共用メモリ構造227内のデバイスならびに構造
インタフェース225および221内の翻訳装置は、セ
ル識別子、内部セルのフォーマットおよび内容によっ
て、これらのセットアップ・メッセージを識別する。ノ
ード制御集合体201は、ライン・カード215および
入口構造インタフェース223を介して共用メモリ構造
227に接続されている。この制御メッセージは、仮想
接続203のいずれかのセルを受け取りこのセルを出口
構造インタフェース225に送出するために、共用メモ
リ構造および出口構造インタフェースを準備する。構造
インタフェース225がセットアップ・セルを処理した
後、この帯域内接続制御セルはドロップする。出口ライ
ン・カードには、接続毎のセットアップは必要ない。
【0031】次に、制御集合体201は、永続仮想接続
207上で、入口構造インタフェース221のメモリ2
31に制御セルを送出する。これによって、入口構造イ
ンタフェース221は、仮想接続203の受信のため、
および、入来仮想接続の同一性をスイッチ内の内部ルー
ティングに用いる内部セル識別子に翻訳するために準備
する。出発仮想接続の同一性を接続ノードで受け取り、
そのノードで仮想接続識別子として用いて、セルを更に
ルーティングする。
207上で、入口構造インタフェース221のメモリ2
31に制御セルを送出する。これによって、入口構造イ
ンタフェース221は、仮想接続203の受信のため、
および、入来仮想接続の同一性をスイッチ内の内部ルー
ティングに用いる内部セル識別子に翻訳するために準備
する。出発仮想接続の同一性を接続ノードで受け取り、
そのノードで仮想接続識別子として用いて、セルを更に
ルーティングする。
【0032】更に、入口構造インタフェースは、各セル
に追加の2バイトを加えて、このバイトをノード内で内
部にルーティング可能とする。すなわち、共用メモリ構
造227に命令を与えて、共用メモリ構造がセルを適切
な出口構造インタフェースにルーティングすることがで
きるように、また、その出口構造インタフェースがセル
を適切な接続ライン・カードにルーティングすることが
できるようにする。54番目のバイトが含む情報は、セ
ルを識別し、発生したセルを内部または外部で識別し、
入来するECR−1ストリーム内のサブポートを識別す
る。また、出口構造インタフェースは、次のダウンスト
リームATMスイッチが、その入来仮想接続識別子とし
て用いるために、出発仮想接続識別子を代用する。
に追加の2バイトを加えて、このバイトをノード内で内
部にルーティング可能とする。すなわち、共用メモリ構
造227に命令を与えて、共用メモリ構造がセルを適切
な出口構造インタフェースにルーティングすることがで
きるように、また、その出口構造インタフェースがセル
を適切な接続ライン・カードにルーティングすることが
できるようにする。54番目のバイトが含む情報は、セ
ルを識別し、発生したセルを内部または外部で識別し、
入来するECR−1ストリーム内のサブポートを識別す
る。また、出口構造インタフェースは、次のダウンスト
リームATMスイッチが、その入来仮想接続識別子とし
て用いるために、出発仮想接続識別子を代用する。
【0033】出願人らの好ましい実施例では、ノード制
御集合体は単に制御セルを送出し、これが直接、適切な
制御メモリの変更を生じる。かかる制御セルの受信の確
認は必要でない。なぜなら、かかる処置によって多くの
ハードウエア故障が把握できるかは疑わしいからであ
る。後の経験によって、かかる制御メッセージの確認が
望ましいことが示される場合には、この決定はむろん覆
すことができる。
御集合体は単に制御セルを送出し、これが直接、適切な
制御メモリの変更を生じる。かかる制御セルの受信の確
認は必要でない。なぜなら、かかる処置によって多くの
ハードウエア故障が把握できるかは疑わしいからであ
る。後の経験によって、かかる制御メッセージの確認が
望ましいことが示される場合には、この決定はむろん覆
すことができる。
【0034】制御セルは、双方の複製入口機器インタフ
ェース、出口機器インタフェースおよび共用メモリ構造
に並列に送出されるので、双方の複製ユニットは同時に
更新され、双方の複製ユニットは対応する経路を用い
る。
ェース、出口機器インタフェースおよび共用メモリ構造
に並列に送出されるので、双方の複製ユニットは同時に
更新され、双方の複製ユニットは対応する経路を用い
る。
【0035】仮想接続を切断する場合、最初のコマンド
は入口構造インタフェースに送られ、切断は、出口構造
インタフェース(egress Fabric Interface:FI)お
よび共用メモリ構造で行われる前に入口構造インタフェ
ースで行われ、SMFまたは出口FIにセルが先走って
送られることがないよう保証する。これが行われるため
に、SMFおよび出口FIバッファを空にすることがで
き、新しい接続のために再び使用することができる。切
断時、仮想回路を分解するための帯域内接続制御セル
は、構造インタフェース上の専用マイクロプロセッサに
命令し、現セル数と共に応答セルをノード制御集合体に
返送させる。2つの構造のセル数が同一である場合、直
ちに制御セルを出口構造インタフェースに送出し、仮想
接続の準備を解除する。出口構造インタフェースに対す
る最初の制御セルは、強制アイドル信号(forced idle s
ignal)である。数が等しくない場合は、この準備解除ス
テップは、最大で所定秒の間だけ延期される。(通常の
遅延は10秒である。)強制アイドルは、この接続のた
め新しく到着したセル全てをアイドル・セルに置換する
と共に、接続セル数の増分を停止する。強制アイドルの
間の追加のセルは、いかなるハードウエア・ミスルート
誤り指示もトリガしない。強制アイドルが完了した後の
準備解除によって、セル識別子と共に受け取った全セル
が、ミスルーティング誤り指示をトリガする。このミス
ルート指示は、ハードウエアが正しく機能しないこと
の、このシステムにおける最適な指示の1つである。
は入口構造インタフェースに送られ、切断は、出口構造
インタフェース(egress Fabric Interface:FI)お
よび共用メモリ構造で行われる前に入口構造インタフェ
ースで行われ、SMFまたは出口FIにセルが先走って
送られることがないよう保証する。これが行われるため
に、SMFおよび出口FIバッファを空にすることがで
き、新しい接続のために再び使用することができる。切
断時、仮想回路を分解するための帯域内接続制御セル
は、構造インタフェース上の専用マイクロプロセッサに
命令し、現セル数と共に応答セルをノード制御集合体に
返送させる。2つの構造のセル数が同一である場合、直
ちに制御セルを出口構造インタフェースに送出し、仮想
接続の準備を解除する。出口構造インタフェースに対す
る最初の制御セルは、強制アイドル信号(forced idle s
ignal)である。数が等しくない場合は、この準備解除ス
テップは、最大で所定秒の間だけ延期される。(通常の
遅延は10秒である。)強制アイドルは、この接続のた
め新しく到着したセル全てをアイドル・セルに置換する
と共に、接続セル数の増分を停止する。強制アイドルの
間の追加のセルは、いかなるハードウエア・ミスルート
誤り指示もトリガしない。強制アイドルが完了した後の
準備解除によって、セル識別子と共に受け取った全セル
が、ミスルーティング誤り指示をトリガする。このミス
ルート指示は、ハードウエアが正しく機能しないこと
の、このシステムにおける最適な指示の1つである。
【0036】双方向仮想接続は、2つの単方向接続とし
てセットアップされる。各々の単方向接続セットアップ
は正しいシーケンスで行われなければならないが、2つ
の単方向接続セットアップおよび切断のシーケンスを調
整する必要はない。ただし、終点の1つが誤ったトラブ
ル指示を発生しないように、2方向のセットアップ間の
時間は長くしてはならない。
てセットアップされる。各々の単方向接続セットアップ
は正しいシーケンスで行われなければならないが、2つ
の単方向接続セットアップおよび切断のシーケンスを調
整する必要はない。ただし、終点の1つが誤ったトラブ
ル指示を発生しないように、2方向のセットアップ間の
時間は長くしてはならない。
【0037】出願人らの好ましい実施例では、2つの複
製ATM構造は完全に同期している。2つの複製構造
は、ライン・カードから並列に入力を受け取る。それら
の制御メモリの内容は同期している。なぜなら、これら
の制御メモリは、ノード制御集合体が制御セルを送信す
る場合に、ノード制御集合体から並列にコマンドを受け
取るからである。同一セルが同時に受信されているの
で、いずれの構造内にもランダムな動作は存在せず、2
つの構造のキューの内容は同一である。いずれかの構造
内のエラーまたは故障を検出するために、それらの出力
は整合されている。診断および/または修理を行うため
に処理から構造を取り除く場合、その構造をオンライン
に戻す時に再同期プロセスを実行しなければならない。
製ATM構造は完全に同期している。2つの複製構造
は、ライン・カードから並列に入力を受け取る。それら
の制御メモリの内容は同期している。なぜなら、これら
の制御メモリは、ノード制御集合体が制御セルを送信す
る場合に、ノード制御集合体から並列にコマンドを受け
取るからである。同一セルが同時に受信されているの
で、いずれの構造内にもランダムな動作は存在せず、2
つの構造のキューの内容は同一である。いずれかの構造
内のエラーまたは故障を検出するために、それらの出力
は整合されている。診断および/または修理を行うため
に処理から構造を取り除く場合、その構造をオンライン
に戻す時に再同期プロセスを実行しなければならない。
【0038】再同期プロセスを図3に示す。全ての接続
を再同期する前に、以下を行わなければならない。
を再同期する前に、以下を行わなければならない。
【0039】1.処理外のデバイスをリセットし、全て
の静的準備パラメータを同一に初期化する。 2.全てのアクティブな構造インタフェースの専用マイ
クロプロセッサ・タスク・キューを空にしなければなら
ない。これは、全タスクが処理されるまで全ての新しい
帯域内制御セルの送出を停止することによって行う。
の静的準備パラメータを同一に初期化する。 2.全てのアクティブな構造インタフェースの専用マイ
クロプロセッサ・タスク・キューを空にしなければなら
ない。これは、全タスクが処理されるまで全ての新しい
帯域内制御セルの送出を停止することによって行う。
【0040】全同期プロセスは、以下のように理解する
ことができる。構造の構成要素は、入口方向から出口方
向に同期されている。構造内部のキューは、その内部キ
ューに到着するセルを同期するまで、同期することはで
きない。アクティブ側および復元側双方は、同一セル・
トラヒックを処理していなければならない。まず、入口
エッジ上の漏洩バケットを同期させる。次いで、漏洩バ
ケットから得られるデータを使用した整形装置を同期す
る。整形装置が同期されると、SMFおよびその関連内
部キュー、すなわちSMFポート・キューを同期するこ
とができる。一般的には、動作ブロック301で、セル
・トラヒックは、同じように双方の側に入り始める。動
作ブロック303は、漏洩バケットおよびカウントが処
理されている間は状況が変化しないことを保証する。動
作ブロック305の後、トラヒック整形装置は、同一の
入来データを見ている。動作ブロック307の後、入口
FIは、同一の外部発生セルを、それらの関連SMFに
送出する。動作ブロック309の後、入口FIは、同一
の内部および外部発生データを、それらの関連SMFに
送出する。動作ブロック311で、SMFポート・キュ
ーを同期する。
ことができる。構造の構成要素は、入口方向から出口方
向に同期されている。構造内部のキューは、その内部キ
ューに到着するセルを同期するまで、同期することはで
きない。アクティブ側および復元側双方は、同一セル・
トラヒックを処理していなければならない。まず、入口
エッジ上の漏洩バケットを同期させる。次いで、漏洩バ
ケットから得られるデータを使用した整形装置を同期す
る。整形装置が同期されると、SMFおよびその関連内
部キュー、すなわちSMFポート・キューを同期するこ
とができる。一般的には、動作ブロック301で、セル
・トラヒックは、同じように双方の側に入り始める。動
作ブロック303は、漏洩バケットおよびカウントが処
理されている間は状況が変化しないことを保証する。動
作ブロック305の後、トラヒック整形装置は、同一の
入来データを見ている。動作ブロック307の後、入口
FIは、同一の外部発生セルを、それらの関連SMFに
送出する。動作ブロック309の後、入口FIは、同一
の内部および外部発生データを、それらの関連SMFに
送出する。動作ブロック311で、SMFポート・キュ
ーを同期する。
【0041】更に詳細には、スタンバイ構造メモリは、
全ての現接続で最初に初期化される(動作ブロック30
1)。スタンバイ接続は、帯域内接続制御セットアップ
・セルを送出することによって準備する。これらのセル
は、アクティブ側および復元側双方に向かう。これによ
って、アクティブ側の監視値のいくつかが初期値に設定
される。この初期化期間の間、新しい接続および切断情
報によってスタンバイ構造のメモリも更新されるのであ
れば、追加のトラヒックを受け入れることができる。ス
タンバイ構造メモリを完全に初期化した後、双方の構造
で、新しい接続要求は全て停止される(動作ブロック3
03)。出願人らの好ましい実施例では、切断要求は接
続要求と同様に処理する。これは、エンド・ユーザが切
断要求の時にいまだセルを送出している場合に重要であ
る。専用マイクロプロセッサと汎用マイクロプロセッサ
との間のシリアル・リンクを介して、次いで、アクティ
ブ構造および復元構造の汎用マイクロプロセッサ間のイ
ーサネット(登録商標)を介して、アクティブ構造から
復元構造に接続カウントをコピーする。全ての接続が準
備された後に、復元コードがカウンタ・バンク・スイッ
チをトリガする。アクティブ構造はそのカウンタ・デバ
イスを読み取り、その内容を、プロセッサ・メモリの順
位および測定カウントに加える。次いで、この情報を復
元構造に送出し、復元構造はこれを用いて、そのローカ
ル蓄積メモリを構成する。全ての接続はバンク・スイッ
チの時に準備されたので、2つのモジュールの入口デバ
イスのカウントは同一である。構造が同期されると、出
口カウントについて同様の処理を行う。次いで、2つの
構造間で、漏洩バケット・タイミングを同期する(動作
ブロック305)。この同期は、2つの構造に整形装置
内の同一ビンを指示させること、および、復元構造に同
一のタイミング・パラメータを提供することを含む。
全ての現接続で最初に初期化される(動作ブロック30
1)。スタンバイ接続は、帯域内接続制御セットアップ
・セルを送出することによって準備する。これらのセル
は、アクティブ側および復元側双方に向かう。これによ
って、アクティブ側の監視値のいくつかが初期値に設定
される。この初期化期間の間、新しい接続および切断情
報によってスタンバイ構造のメモリも更新されるのであ
れば、追加のトラヒックを受け入れることができる。ス
タンバイ構造メモリを完全に初期化した後、双方の構造
で、新しい接続要求は全て停止される(動作ブロック3
03)。出願人らの好ましい実施例では、切断要求は接
続要求と同様に処理する。これは、エンド・ユーザが切
断要求の時にいまだセルを送出している場合に重要であ
る。専用マイクロプロセッサと汎用マイクロプロセッサ
との間のシリアル・リンクを介して、次いで、アクティ
ブ構造および復元構造の汎用マイクロプロセッサ間のイ
ーサネット(登録商標)を介して、アクティブ構造から
復元構造に接続カウントをコピーする。全ての接続が準
備された後に、復元コードがカウンタ・バンク・スイッ
チをトリガする。アクティブ構造はそのカウンタ・デバ
イスを読み取り、その内容を、プロセッサ・メモリの順
位および測定カウントに加える。次いで、この情報を復
元構造に送出し、復元構造はこれを用いて、そのローカ
ル蓄積メモリを構成する。全ての接続はバンク・スイッ
チの時に準備されたので、2つのモジュールの入口デバ
イスのカウントは同一である。構造が同期されると、出
口カウントについて同様の処理を行う。次いで、2つの
構造間で、漏洩バケット・タイミングを同期する(動作
ブロック305)。この同期は、2つの構造に整形装置
内の同一ビンを指示させること、および、復元構造に同
一のタイミング・パラメータを提供することを含む。
【0042】次いで、仮想経路/チャネル接続の動作、
管理および保守(Operation, Administration and M
aintenance:OAM)F4およびF5レベルが同期され
ること、すなわち、警報指示信号(Alarm Indication
Signals)/遠隔欠陥指示(Remote Defect Indi-c
ations:RDI)および継続チェック(check:c
c)セルを同時に発生し、更に、同一の接続状態情報を
報告することを待つ必要がある(動作ブロック30
7)。典型的なシステムでは、これには3ないし4秒か
かる。
管理および保守(Operation, Administration and M
aintenance:OAM)F4およびF5レベルが同期され
ること、すなわち、警報指示信号(Alarm Indication
Signals)/遠隔欠陥指示(Remote Defect Indi-c
ations:RDI)および継続チェック(check:c
c)セルを同時に発生し、更に、同一の接続状態情報を
報告することを待つ必要がある(動作ブロック30
7)。典型的なシステムでは、これには3ないし4秒か
かる。
【0043】次に、整形装置4がそのサイクルを2度行
うために十分な時間を与える(動作ブロック309)。
接続漏洩バケットが同期された後、セルは、同一の整形
装置の時間ビンに割り当てられる。時間ビンによる2度
のサイクルを待つことは、異なる時間遅延のセル全てが
整形装置によって処理され、もはや後のキュー・セルに
影響を与えないことを保証する。最大整形遅延は、0.75
ないし約3秒の間とすることができる。数秒間の待機
は、最悪の場合の整形装置サイクル時間を超えることに
なる。
うために十分な時間を与える(動作ブロック309)。
接続漏洩バケットが同期された後、セルは、同一の整形
装置の時間ビンに割り当てられる。時間ビンによる2度
のサイクルを待つことは、異なる時間遅延のセル全てが
整形装置によって処理され、もはや後のキュー・セルに
影響を与えないことを保証する。最大整形遅延は、0.75
ないし約3秒の間とすることができる。数秒間の待機
は、最悪の場合の整形装置サイクル時間を超えることに
なる。
【0044】次に、共用メモリ構造の共用メモリ・キュ
ーを同期する(動作ブロック311)。それらが同期す
ることを保証するためには、後の漏洩バケット同期を可
能とするためにそれら全てがゼロになることを保証すれ
ば十分である。スタンバイ構造は、動作ブロック301
の後に呼の受信を開始する。
ーを同期する(動作ブロック311)。それらが同期す
ることを保証するためには、後の漏洩バケット同期を可
能とするためにそれら全てがゼロになることを保証すれ
ば十分である。スタンバイ構造は、動作ブロック301
の後に呼の受信を開始する。
【0045】共用メモリ・キューの同期の後、2つの構
造は同期した状態であり、双方の構造によって新しいト
ラヒックを受けることができる(動作ブロック31
3)。
造は同期した状態であり、双方の構造によって新しいト
ラヒックを受けることができる(動作ブロック31
3)。
【0046】上述の説明は、出願人らの発明の1つの例
示的な実施例である。当業者には、多くの他の実施例が
明らかであろう。したがって、本発明は、添付の特許請
求の範囲によってのみ限定される。
示的な実施例である。当業者には、多くの他の実施例が
明らかであろう。したがって、本発明は、添付の特許請
求の範囲によってのみ限定される。
【図1】ATMスイッチの入口構造インタフェース、共
用メモリ構造および出口構造インタフェースを介したセ
ルの進行を示すブロック図である。
用メモリ構造および出口構造インタフェースを介したセ
ルの進行を示すブロック図である。
【図2】ノード制御集合体から、入口機器インタフェー
ス、共用メモリ構造、および出口機器インタフェースへ
の、制御セルの経路を示すブロック図である。
ス、共用メモリ構造、および出口機器インタフェースへ
の、制御セルの経路を示すブロック図である。
【図3】スタンバイ・モジュールの初期化の間、動作中
のモジュールおよびスタンバイ・モジュールを同期させ
るプロセスを示すフロー・チャートを示す図である。
のモジュールおよびスタンバイ・モジュールを同期させ
るプロセスを示すフロー・チャートを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク アルド ボードグナ アメリカ合衆国 01845 マサチューセッ ツ,ノース アンドーヴァー,フィリップ ス コモン 78 (72)発明者 マーク ヘンリー ディヴィス アメリカ合衆国 60555 イリノイズ,ウ ォーレンヴィル,イロクォイス コート ノース 29ダブリュ320 (72)発明者 ドミニック ドミニジャンニ アメリカ合衆国 03841 ニューハンプシ ャー,ハンプステッド,ロングヴュー ド ライヴ 17 (72)発明者 カート アーノルド ヘッドランド アメリカ合衆国 60302 イリノイズ,オ ーク パーク,ノース グローヴ アヴェ ニュー 1221 (72)発明者 ガリー リン マックエルヴァニー アメリカ合衆国 07716 ニュージャーシ ィ,アトランティック ハイランズ,イー スト マウント アヴェニュー 157
Claims (5)
- 【請求項1】 データ・スイッチを制御する装置であっ
て、該装置は、 制御集合体と、 少なくとも1つの制御プロセッサからなるデータ・スイ
ッチング構造と、 該制御集合体から該データ・スイッチング構造に至る少
なくとも1つのデータ・リンクと、 該少なくとも1つのデータ・リンクと該少なくとも1つ
の制御プロセッサとの間の永続仮想回路とからなり、 該永続仮想回路が、該制御集合体から該少なくとも1つ
の制御プロセッサに制御データ・パケットを送信し、該
ネットワーク構造を介したユーザの仮想接続の確立を制
御することを特徴とする装置。 - 【請求項2】 請求項1の装置において、該データ・ス
イッチング構造は、入口構造インタフェース、共用メモ
リ構造、および出口構造インタフェースからなるATM
(非同期転送モード)スイッチング構造であり、該制御
集合体は、該入口構造インタフェースおよび該出口構造
インタフェースに対するユーザ仮想接続を確立するため
に別個の第1および第2の制御データ・パケットをそれ
ぞれ送信し、該第2の制御データ・パケット接続は、該
第1の制御データ・パケット接続の前に送出されること
を特徴とする装置。 - 【請求項3】 請求項2の装置において、該入口構造イ
ンタフェースは専用マイクロプロセッサと汎用マイクロ
プロセッサとを有し、該専用マイクロプロセッサは、ユ
ーザ仮想接続の確立を制御する制御データ・パケットを
受け取ることを特徴とする装置。 - 【請求項4】 請求項3の装置において、該専用マイク
ロプロセッサと該汎用マイクロプロセッサは専用シリア
ル・データ・リンクで相互接続されていることを特徴と
する装置。 - 【請求項5】 請求項2の装置において、該制御集合体
は分散マルチ・プロセッサ・システムからなることを特
徴とする装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/050878 | 1998-03-30 | ||
US09/050,878 US6091730A (en) | 1998-03-30 | 1998-03-30 | Control of asynchronous transfer mode (ATM) switching networks |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11346219A true JPH11346219A (ja) | 1999-12-14 |
JP3510984B2 JP3510984B2 (ja) | 2004-03-29 |
Family
ID=21968049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08794799A Expired - Fee Related JP3510984B2 (ja) | 1998-03-30 | 1999-03-30 | 非同期転送モード(atm)スイッチング・ネットワークの制御 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6091730A (ja) |
JP (1) | JP3510984B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115499311A (zh) * | 2022-09-15 | 2022-12-20 | 远效科技成果转化服务有限公司 | 一种基于虚拟cpe的资源分配方法及*** |
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---|---|---|---|---|
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DE19856835C2 (de) * | 1998-12-09 | 2002-01-31 | Siemens Ag | Verfahren zum Betreiben von Peripheriebaugruppen innerhalb einer ATM-Kommunikationseinrichtung |
JP3508669B2 (ja) * | 2000-01-18 | 2004-03-22 | 日本電気株式会社 | Atmコネクション帯域制御方法 |
US6650643B1 (en) * | 2000-09-08 | 2003-11-18 | Fujitsu Network Communications, Inc. | Method and system for handling asynchronous transfer mode (ATM) call set-ups |
EP1795263B2 (en) * | 2001-03-09 | 2017-08-23 | Gen-Probe Incorporated | Method for removing a fluid from a a vessel comprising a penetrable cap |
US7184431B2 (en) * | 2001-09-18 | 2007-02-27 | Nortel Networks Limited | Rotator communication switch having redundant elements |
US20060187914A1 (en) * | 2005-02-18 | 2006-08-24 | Fujitsu Limited | Method and device for managing heterogeneous communication networks |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2518515B2 (ja) * | 1993-05-27 | 1996-07-24 | 日本電気株式会社 | 高速コネクション設定パケット交換機 |
JP3044983B2 (ja) * | 1993-08-25 | 2000-05-22 | 株式会社日立製作所 | Atmスイッチングシステムのセル制御方法 |
JP3474259B2 (ja) * | 1994-05-26 | 2003-12-08 | 株式会社東芝 | 通信制御装置 |
JP3511763B2 (ja) * | 1995-11-17 | 2004-03-29 | 株式会社日立製作所 | Atm網システムおよびコネクション受付制御方法 |
US5905726A (en) * | 1996-05-21 | 1999-05-18 | Cisco Technology, Inc. | Broadband communication system having a virtual circuit space switch |
JPH10107808A (ja) * | 1996-10-03 | 1998-04-24 | Fujitsu Ltd | セル交換システムにおける仮想コネクションの設定制御方式 |
-
1998
- 1998-03-30 US US09/050,878 patent/US6091730A/en not_active Expired - Fee Related
-
1999
- 1999-03-30 JP JP08794799A patent/JP3510984B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115499311A (zh) * | 2022-09-15 | 2022-12-20 | 远效科技成果转化服务有限公司 | 一种基于虚拟cpe的资源分配方法及*** |
CN115499311B (zh) * | 2022-09-15 | 2023-09-01 | 远效科技成果转化服务有限公司 | 一种基于虚拟cpe的资源分配方法及*** |
Also Published As
Publication number | Publication date |
---|---|
JP3510984B2 (ja) | 2004-03-29 |
US6091730A (en) | 2000-07-18 |
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