JPH11341303A - Pseudo vertical synchronizing signal generation circuit - Google Patents
Pseudo vertical synchronizing signal generation circuitInfo
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- JPH11341303A JPH11341303A JP14088698A JP14088698A JPH11341303A JP H11341303 A JPH11341303 A JP H11341303A JP 14088698 A JP14088698 A JP 14088698A JP 14088698 A JP14088698 A JP 14088698A JP H11341303 A JPH11341303 A JP H11341303A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マルチスキャン機
能を有するCRTディスプレイ装置(以下、マルチスキャン
CRTディスプレイ装置と称す）に用いられる垂直偏向回
路の垂直同期信号停止時の保護を目的とする疑似垂直同
期信号生成回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CRT display device having a multi-scan function (hereinafter referred to as "multi-scan").
The present invention relates to a pseudo vertical synchronization signal generation circuit for protecting a vertical deflection circuit used in a CRT display device when a vertical synchronization signal is stopped.
【０００２】[0002]
【従来の技術】従来のマルチスキャンCRTディスプレイ
装置の垂直偏向システムをブロック図として図７に示
す。 以下、その構成と動作について説明する。なお、
マルチスキャンCRTディスプレイ装置とは、ワークステ
ーションやパーソナルコンピュータなど、多種のコンピ
ュータシステムより送出される例えば垂直同期信号では
40Hzから160Hzまで等、広範囲の同期周波数を含む映像
信号に対応したディスプレイ装置のことである。2. Description of the Related Art FIG. 7 is a block diagram showing a conventional vertical deflection system of a multi-scan CRT display device. Hereinafter, the configuration and operation will be described. In addition,
A multi-scan CRT display device is, for example, a vertical synchronization signal transmitted from various computer systems such as a workstation and a personal computer.
A display device that supports video signals that include a wide range of synchronization frequencies, such as 40 Hz to 160 Hz.
【０００３】１はマルチスキャンCRTディスプレイ装置
である。２はワークステーションやパーソナルコンピュ
ータなどの映像信号を出力する信号源である。マルチス
キャンCRTディスプレイ装置1内で101はマイクロプロセ
ッサであり、入力される同期信号の周波数などに基づ
き、マルチスキャンCRTディスプレイ装置１内の各回路
の制御を行う。102は同期信号処理回路であり、信号源
２より入力される水平・垂直同期信号の入力状態や周波
数などを検出し、マイクロプロセッサ101に通知した
り、マイクロプロセッサ101からの指示に従って、水平
・垂直同期信号の極性を統一したりする。[0003] Reference numeral 1 denotes a multi-scan CRT display device. Reference numeral 2 denotes a signal source for outputting a video signal from a workstation, a personal computer, or the like. A microprocessor 101 in the multi-scan CRT display device 1 controls each circuit in the multi-scan CRT display device 1 based on the frequency of an input synchronization signal and the like. Reference numeral 102 denotes a synchronization signal processing circuit which detects the input state and frequency of the horizontal / vertical synchronization signal input from the signal source 2 and notifies the microprocessor 101 of the signal, and outputs horizontal / vertical signals in accordance with instructions from the microprocessor 101. Unify the polarity of the sync signal.
【０００４】103は鋸歯状波発生回路であり、同期信号
処理回路102より送出される垂直同期信号をトリガに
し、マイクロプロセッサ101より入力される傾き制御信
号に従った傾きを有する鋸歯状波を発生させる。104は
垂直偏向回路であり、鋸歯状波発生回路103より入力さ
れる鋸歯状波に対応した垂直偏向電流を出力する。A saw-tooth wave generating circuit 103 generates a saw-tooth wave having a slope in accordance with a slope control signal input from the microprocessor 101 by using a vertical synchronizing signal sent from the synchronizing signal processing circuit 102 as a trigger. Let it. A vertical deflection circuit 104 outputs a vertical deflection current corresponding to the sawtooth wave input from the sawtooth wave generation circuit 103.
【０００５】105は垂直偏向コイルであり、106のCRT(Ca
thode Ray Tube)内の電子ビームを垂直偏向する。な
お、図７では、本発明の説明に関係しないビデオ信号処
理系や水平偏向処理系等の回路説明は省略する。Reference numeral 105 denotes a vertical deflection coil, and 106 CRT (Ca
The electron beam in the Thode Ray Tube is vertically deflected. Note that, in FIG. 7, circuit descriptions of a video signal processing system, a horizontal deflection processing system, and the like, which are not related to the description of the present invention, are omitted.
【０００６】以上のような構成で、通常の垂直偏向動作
について説明する。マルチスキャンCRTディスプレイ装
置１が電源ON状態で、信号源２より水平・垂直同期信号
が入力されると、同期信号処理回路102がマイクロプロ
セッサ101に入力信号の極性や周波数などについて通知
する。A normal vertical deflection operation with the above configuration will be described. When the horizontal / vertical synchronization signals are input from the signal source 2 while the multi-scan CRT display device 1 is powered on, the synchronization signal processing circuit 102 notifies the microprocessor 101 of the polarity and frequency of the input signal.
【０００７】マイクロプロセッサ101は通知された周波
数が表示可能な範囲内か判定した後、同期信号処理回路
102に対し、極性設定のための制御信号を送出し、ま
た、鋸歯状波発生回路103に対しては、通知された周波
数に対応した傾き制御信号を送出する。鋸歯状波発生回
路103は、同期信号処理回路102からの垂直同期信号と位
相・周期が同一で、マイクロプロセッサ101からの傾き
制御信号に従った傾きの鋸歯状波を発生し、垂直偏向回
路104に出力する。After determining whether the notified frequency is within a displayable range, the microprocessor 101 determines whether the notified frequency is within the displayable range or not.
A control signal for polarity setting is sent to 102, and a tilt control signal corresponding to the notified frequency is sent to sawtooth wave generating circuit 103. The sawtooth wave generation circuit 103 generates a sawtooth wave having the same phase and cycle as the vertical synchronization signal from the synchronization signal processing circuit 102 and having a slope in accordance with the slope control signal from the microprocessor 101, and a vertical deflection circuit 104. Output to
【０００８】垂直偏向回路104では鋸歯状波発生回路103
より入力される鋸歯状波に対応した垂直偏向電流で垂直
偏向コイル105をドライブし、CRT(Cathode Ray Tube)10
6内の電子ビームを偏向してCRT管面上の垂直方向に画像
を形成する。In the vertical deflection circuit 104, a sawtooth wave generation circuit 103
The vertical deflection coil 105 is driven with a vertical deflection current corresponding to the sawtooth wave input from the CRT (Cathode Ray Tube) 10
The electron beam in 6 is deflected to form an image in the vertical direction on the CRT tube surface.
【０００９】さらに、本発明に関係する鋸歯状波発生回
路103の構成について図８をもとに説明する。Further, the configuration of the sawtooth wave generating circuit 103 related to the present invention will be described with reference to FIG.
【００１０】図８で、1031は、抵抗で一端がマイクロプ
ロセッサ101のDAC出力に接続され、他端が演算増幅器10
32の反転入力端子側に接続される。1033は基準電源で、
演算増幅器1032の非反転入力端子側とグランド間に接続
される。1034はコンデンサで演算増幅器1032の出力端子
と反転入力端子間に接続される。1035はアナログスイッ
チで、コンデンサ1034の両端に並列接続され、制御端子
は同期信号処理回路102からの垂直同期信号に接続され
る。In FIG. 8, reference numeral 1031 denotes a resistor having one end connected to the DAC output of the microprocessor 101 and the other end connected to the operational amplifier 10.
Connected to 32 inverting input terminals. 1033 is a reference power supply,
It is connected between the non-inverting input terminal side of the operational amplifier 1032 and the ground. 1034 is a capacitor connected between the output terminal of the operational amplifier 1032 and the inverting input terminal. An analog switch 1035 is connected in parallel to both ends of the capacitor 1034, and a control terminal is connected to a vertical synchronization signal from the synchronization signal processing circuit 102.
【００１１】以上の構成で、通常時の鋸歯状波の発生動
作について説明すると、同期信号処理回路102からの垂
直同期パルスにより、アナログスイッチ1035がONにな
り、コンデンサ1034が放電されて演算増幅器1032の出力
は基準電源1033とほぼ一致した電圧になる。The operation of generating a sawtooth wave in the normal state with the above configuration will be described. The analog switch 1035 is turned on by the vertical synchronization pulse from the synchronization signal processing circuit 102, the capacitor 1034 is discharged, and the operational amplifier 1032 Is a voltage almost equal to that of the reference power supply 1033.
【００１２】垂直同期パルス期間が終了すると、アナロ
グスイッチ1035がOFFになるので、コンデンサ1034は、
マイクロプロセッサ101のDAC出力電圧と抵抗1031で規定
される電流で充電され、演算増幅器1032の出力は一定の
傾きで上昇する。When the vertical synchronizing pulse period ends, the analog switch 1035 is turned off.
Charged with the DAC output voltage of the microprocessor 101 and the current specified by the resistor 1031, the output of the operational amplifier 1032 rises at a constant slope.
【００１３】演算増幅器1032の出力は同期信号処理回路
102からの次の垂直同期パルスにより、再び基準電源103
3とほぼ一致した電圧に戻り、この繰返しにより、垂直
同期信号と同一の位相・周期をもった鋸歯状波が演算増
幅器1032より出力される。このような回路方式はミラー
積分回路と呼ばれ、例えば特開平1-215183公報でもその
応用回路が開示されている。The output of the operational amplifier 1032 is a synchronous signal processing circuit.
The next vertical sync pulse from 102 causes the reference
The voltage returns to a voltage substantially equal to 3, and by this repetition, a sawtooth wave having the same phase and cycle as the vertical synchronization signal is output from the operational amplifier 1032. Such a circuit system is called a Miller integrating circuit, and its application circuit is disclosed in, for example, Japanese Patent Application Laid-Open No. 1-215183.
【００１４】[0014]
【発明が解決しようとする課題】以上のような従来例の
鋸歯状波発生回路において、例えばマルチスキャンCRT
ディスプレイ装置が画面表示動作を行っている時に、信
号源側の電源がOFFになったり、ケーブルがはずされた
りした場合、突然垂直同期信号が無信号状態になってし
まう(図９(a))。In the above-described conventional sawtooth wave generating circuit, for example, a multi-scan CRT
When the power of the signal source is turned off or the cable is disconnected while the display device is performing the screen display operation, the vertical synchronization signal suddenly goes into a non-signal state (FIG. 9A). .
【００１５】例えば演算増幅器の出力電圧が非反転入力
側の基準電源とほぼ一致した電圧から、マイクロプロセ
ッサのDAC出力電圧と抵抗で規定される電流による一定
の傾きで上昇中に、垂直同期信号が入らなくなるとコン
デンサが放電されるタイミングが無くなり、そのまま上
昇して演算増幅器の電源電圧まで達し、その電圧を維持
した状態が続いてしまうことになる(図９(b))。For example, while the output voltage of the operational amplifier rises from a voltage almost coincident with the reference power supply on the non-inverting input side at a constant gradient by the DAC output voltage of the microprocessor and the current defined by the resistance, the vertical synchronizing signal is If the voltage does not enter, there is no timing for discharging the capacitor, and the capacitor rises and reaches the power supply voltage of the operational amplifier, and the state where the voltage is maintained continues (FIG. 9B).
【００１６】その場合、垂直偏向回路が垂直偏向コイル
をドライブするために出力する電流値が過大になった状
態が続き、垂直偏向回路の破壊や寿命の短縮化などを起
こし、マルチスキャンCRTディスプレイ装置の品質を劣
化させる可能性がある。In this case, the state in which the current value output by the vertical deflection circuit to drive the vertical deflection coil continues to be excessive, causing the vertical deflection circuit to be destroyed or shortened in its life, causes a multi-scan CRT display device. Quality may be degraded.
【００１７】この問題に対し、例えばマイクロプロセッ
サが、垂直同期信号が無信号になったのを検知し、DAC
出力電圧を下げて鋸歯状波の傾きを変え、垂直偏向回路
の出力電流が過大になるのを防ぐ方法などがあるが、マ
イクロプロセッサが、垂直同期信号が無信号になったの
を検知するまでに時間がかかるため、完全な対策とはな
らない。In response to this problem, for example, a microprocessor detects that the vertical synchronizing signal has become non-signal,
There are methods such as lowering the output voltage and changing the slope of the sawtooth wave to prevent the output current of the vertical deflection circuit from becoming excessive.However, until the microprocessor detects that the vertical synchronization signal has gone blank, It takes time, so it is not a complete measure.
【００１８】[0018]
【課題を解決するための手段】前記課題を解決するため
に、本発明の疑似垂直同期信号生成回路は、垂直同期信
号が周期的に入力されている場合にはその都度リセット
され、前記垂直同期信号が無信号になった時にのみ、自
動的に前記垂直同期信号より微小時間長くほぼ同一の周
期を有する疑似垂直同期信号を出力することを特徴とし
たものである。In order to solve the above-mentioned problems, a pseudo vertical synchronizing signal generation circuit according to the present invention is reset each time a vertical synchronizing signal is periodically inputted, and Only when a signal becomes non-signal, a pseudo vertical synchronizing signal which is longer than the vertical synchronizing signal by a short time and has substantially the same period is automatically output.
【００１９】本発明によれば、マルチスキャンCRTディ
スプレイ装置が画面表示動作を行っている時に、信号源
側の電源がOFFになったり、ケーブルがはずされたりし
て突然垂直同期信号が無信号状態になってしまっても、
遅滞なく前記疑似垂直同期信号が自動的に生成され、鋸
歯状波発生回路に供給されるため、前記鋸歯状波発生回
路より出力される鋸歯状波電圧が過度に増大せず、その
結果、垂直偏向回路の出力電流も過大になることなく、
垂直偏向回路の破壊等を防ぐことのできる疑似垂直同期
信号生成回路を提供できる。According to the present invention, when the multi-scan CRT display device is performing a screen display operation, the power of the signal source is turned off or the cable is disconnected, so that the vertical synchronizing signal is suddenly in a no-signal state. Even if it becomes
Since the pseudo vertical synchronizing signal is automatically generated without delay and supplied to the saw-tooth wave generating circuit, the saw-tooth wave voltage output from the saw-tooth wave generating circuit does not excessively increase. The output current of the deflection circuit does not become excessive,
A pseudo vertical synchronizing signal generation circuit capable of preventing the vertical deflection circuit from being broken can be provided.
【００２０】[0020]
【発明の実施の形態】本発明の請求項１に記載の疑似垂
直同期信号生成回路は、垂直同期信号が周期的に入力さ
れている場合にはその都度リセットされ、前記垂直同期
信号が無信号になった時にのみ、自動的に前記垂直同期
信号より微小時間長くほぼ同一の周期を有する疑似垂直
同期信号を出力することを特徴としたものであり、突然
垂直同期信号が無信号状態になってしまっても、遅滞な
く前記疑似垂直同期信号が自動的に生成され、鋸歯状波
発生回路に供給されるため、前記鋸歯状波発生回路より
出力される鋸歯状波電圧が過度に増大せず、その結果、
垂直偏向回路の出力電流も過大にならず、信頼性のある
垂直偏向回路を実現することが出来る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The pseudo vertical synchronizing signal generating circuit according to the first aspect of the present invention is reset each time a vertical synchronizing signal is input periodically, and the vertical synchronizing signal is reset when there is no signal. Only when the vertical synchronizing signal is output, a pseudo vertical synchronizing signal having a substantially same period as that of the vertical synchronizing signal is output automatically for a minute time longer than the vertical synchronizing signal. Even if it does, the pseudo vertical synchronization signal is automatically generated without delay and supplied to the sawtooth wave generation circuit, so that the sawtooth wave voltage output from the sawtooth wave generation circuit does not excessively increase, as a result,
The output current of the vertical deflection circuit does not become excessive, and a reliable vertical deflection circuit can be realized.
【００２１】つぎに、本発明の請求項２に記載された疑
似垂直同期信号生成回路は、疑似垂直同期信号周期設定
データを記憶しているレジスタと、垂直同期信号をリセ
ット入力とするカウンタと、前記カウンタの出力を一方
の入力とし、前記レジスタの出力を他方の入力とし、比
較結果の一致出力を前記カウンタの同期クリア入力とす
るコンパレータと、前記垂直同期信号を一方の入力と
し、前記コンパレータの一致出力を他方の入力とするＯ
Ｒゲートとで構成されることを特徴としたものであり、
突然垂直同期信号が無信号状態になってしまっても、遅
滞なく前記疑似垂直同期信号が自動的に生成され、鋸歯
状波発生回路に供給されるため、前記鋸歯状波発生回路
より出力される鋸歯状波電圧が過度に増大せず、その結
果、垂直偏向回路の出力電流も過大にならず、信頼性の
ある垂直偏向回路を実現することが出来る。Next, a pseudo vertical synchronizing signal generating circuit according to a second aspect of the present invention includes a register storing pseudo vertical synchronizing signal cycle setting data, a counter using the vertical synchronizing signal as a reset input, A comparator having the output of the counter as one input, the output of the register as the other input, a coincidence output of the comparison result as a synchronization clear input of the counter, and the vertical synchronization signal as one input, O whose coincidence output is the other input
And an R gate.
Even if the vertical synchronizing signal suddenly goes into a no-signal state, the pseudo vertical synchronizing signal is automatically generated without delay and supplied to the saw-tooth wave generating circuit, so that the signal is output from the saw-tooth wave generating circuit. The sawtooth voltage does not increase excessively, and as a result, the output current of the vertical deflection circuit does not become excessive, and a reliable vertical deflection circuit can be realized.
【００２２】つぎに、本発明の請求項３に記載された疑
似垂直同期信号生成回路は、請求項２に記載された疑似
垂直同期信号生成回路において、前記カウンタのリセッ
ト入力を前記垂直同期信号のパルス立上りもしくは立下
りエッジパルスを出力するエッジ検出回路からのエッジ
パルスとしたことと、前記コンパレータの一致出力を一
方の入力とし、前記垂直同期信号の停止時の極性と同一
の極性である極性設定信号を他方の入力とする第一のＥ
ＸＯＲゲートと、前記ＯＲゲートの代りに前記垂直同期
信号を一方の入力とし、前記第一のＥＸＯＲゲートの出
力を他方の入力とする第二のＥＸＯＲゲートを用いたこ
とを特徴としたものであり、前記垂直同期信号が停止の
時にその極性がHighもしくはLowのどちらに固定されて
も前記カウンタがリセット動作状態を継続して正常に疑
似垂直同期信号が生成できなくなってしまうのを防ぐこ
とが出来る。Next, a pseudo vertical synchronizing signal generating circuit according to a third aspect of the present invention is the pseudo vertical synchronizing signal generating circuit according to the second aspect, wherein a reset input of the counter is set to the vertical synchronizing signal. An edge pulse from an edge detection circuit that outputs a pulse rising or falling edge pulse, and a polarity setting that has the same output as the polarity when the vertical synchronization signal is stopped, with the coincidence output of the comparator as one input. A first E with the signal as the other input
An XOR gate and, instead of the OR gate, a second EXOR gate having the vertical synchronization signal as one input and the output of the first EXOR gate as the other input are used. Even if the polarity is fixed to either High or Low when the vertical synchronization signal is stopped, it is possible to prevent the counter from continuing the reset operation state and preventing the pseudo vertical synchronization signal from being generated normally. .
【００２３】つぎに、本発明の請求項４に記載された疑
似垂直同期信号生成回路は、疑似垂直同期信号周期設定
データを記憶しているレジスタと、垂直同期信号を一方
の入力とする第一のＯＲゲートと、前記第一のＯＲゲー
トの出力をLOAD入力とし、前記レジスタからの前記疑似
垂直同期信号生成タイミングデータをLOADデータとし、
アンダーフロー時にBORROW信号を前記第一のＯＲゲート
の他方の入力に出力するダウンカウンタと、前記垂直同
期信号を一方の入力とし、前記ダウンカウンタのBORROW
信号を他方の入力とする第二のＯＲゲートで構成される
ことを特徴としたものであり、突然垂直同期信号が無信
号状態になってしまっても、遅滞なく前記疑似垂直同期
信号が自動的に生成され、鋸歯状波発生回路に供給され
るため、前記鋸歯状波発生回路より出力される鋸歯状波
電圧が過度に増大せず、その結果、垂直偏向回路の出力
電流も過大にならず、信頼性のある垂直偏向回路を実現
することが出来る。Next, a pseudo vertical synchronizing signal generating circuit according to a fourth aspect of the present invention includes a register storing pseudo vertical synchronizing signal cycle setting data, and a first synchronizing signal having a vertical synchronizing signal as one input. And the output of the first OR gate as a LOAD input, the pseudo vertical synchronization signal generation timing data from the register as LOAD data,
A down counter that outputs a BORROW signal to the other input of the first OR gate at the time of an underflow;
A second OR gate having a signal as the other input, wherein the pseudo vertical synchronizing signal is automatically transmitted without delay even if the vertical synchronizing signal suddenly becomes a no-signal state. Is generated and supplied to the sawtooth wave generating circuit, so that the sawtooth wave voltage output from the sawtooth wave generating circuit does not excessively increase, and as a result, the output current of the vertical deflection circuit does not become excessive. A reliable vertical deflection circuit can be realized.
【００２４】つぎに、本発明の請求項５に記載された疑
似垂直同期信号生成回路は、請求項４に記載された疑似
垂直同期信号生成回路において、前記第一のＯＲゲート
への前記垂直同期信号入力の代りに前記垂直同期信号の
パルス立上りもしくは立下りエッジパルスを出力するエ
ッジ検出回路からのエッジパルスとしたことと、前記コ
ンパレータの一致出力を一方の入力とし、前記垂直同期
信号の停止時の極性と同一の極性である極性設定信号を
他方の入力とする第一のＥＸＯＲゲートと、前記第二の
ＯＲゲートの代りに前記垂直同期信号を一方の入力と
し、前記第一のＥＸＯＲゲートの出力を他方の入力とす
る第二のＥＸＯＲゲートを用いたことを特徴としたもの
であり、前記垂直同期信号が停止の時にその極性がHigh
もしくはLowのどちらに固定されても前記カウンタがリ
セット動作状態を継続して正常に疑似垂直同期信号が生
成できなくなってしまうのを防ぐことが出来る。Next, a pseudo vertical synchronizing signal generating circuit according to a fifth aspect of the present invention is the pseudo vertical synchronizing signal generating circuit according to the fourth aspect, wherein the vertical synchronizing signal to the first OR gate is provided. Instead of a signal input, a pulse rising or falling edge pulse of the vertical synchronizing signal is used as an edge pulse from an edge detection circuit that outputs a pulse, and a coincidence output of the comparator is used as one input to stop the vertical synchronizing signal. And a first EXOR gate having a polarity setting signal having the same polarity as that of the first EXOR gate, and a vertical synchronizing signal having one input instead of the second OR gate. A second EXOR gate having an output as the other input is used, and when the vertical synchronization signal is stopped, its polarity is set to High.
Alternatively, it is possible to prevent the counter from continuing the reset operation state and preventing the pseudo vertical synchronizing signal from being generated normally regardless of which one is fixed to Low.
【００２５】（実施の形態１）以下に本発明の請求項１
および請求項２に記載された発明の実施の形態につい
て、図１、図２および図６を用いて説明する。なお、前
述した図７に基づく従来の技術の説明と同じ構成につい
ては同じ符号を用い、説明を省略する。(Embodiment 1) Claim 1 of the present invention will be described below.
An embodiment of the invention described in claim 2 will be described with reference to FIGS. 1, 2, and 6. FIG. Note that the same components as those described in the related art based on FIG. 7 are denoted by the same reference numerals, and description thereof will be omitted.
【００２６】図１において、110は同期信号処理回路102
から送出される垂直同期信号を入力とし、疑似垂直同期
信号の生成周期を規定する疑似垂直同期信号周期設定デ
ータがマイクロプロセッサ101から供給され、出力が鋸
歯状波発生回路103に送出される疑似垂直同期信号生成
回路である。In FIG. 1, reference numeral 110 denotes a synchronization signal processing circuit 102.
A pseudo vertical synchronization signal period setting data for defining a generation period of the pseudo vertical synchronization signal is supplied from the microprocessor 101, and an output thereof is transmitted to the sawtooth wave generation circuit 103. This is a synchronization signal generation circuit.
【００２７】さらに疑似垂直同期信号生成回路110のよ
り詳細な構成を図２に示す。図２において、1101は前記
垂直同期信号をリセット入力とし、マルチスキャンCRT
ディスプレイ装置の入力許容範囲の垂直同期信号周波数
よりも高く、疑似垂直同期信号の効果を十分に発揮し得
るだけの周波数を有するクロックをクロック入力とし、
前記クロックに基づくカウント結果を出力するカウンタ
である。FIG. 2 shows a more detailed configuration of the pseudo vertical synchronizing signal generation circuit 110. In FIG. 2, reference numeral 1101 designates the vertical synchronization signal as a reset input, and
A clock having a frequency higher than the vertical synchronization signal frequency of the input allowable range of the display device and having a frequency that can sufficiently exert the effect of the pseudo vertical synchronization signal is used as a clock input,
The counter outputs a count result based on the clock.
【００２８】1102はマイクロプロセッサ101からの疑似
垂直同期信号周期設定データを保持するレジスタであ
る。1103はカウンタ1101からのカウント結果を一方の入
力とし、レジスタ1102からの疑似垂直同期信号周期設定
データ出力を他方の入力として両者の一致結果を出力と
するコンパレータである。Reference numeral 1102 denotes a register for holding the pseudo vertical synchronizing signal cycle setting data from the microprocessor 101. Reference numeral 1103 denotes a comparator which receives the count result from the counter 1101 as one input, receives the pseudo vertical synchronizing signal cycle setting data output from the register 1102 as the other input, and outputs the coincidence result of the two.
【００２９】1104はコンパレータ1103からの一致結果出
力を一方の入力とし、前記垂直同期信号を他方の入力と
するＯＲゲートである。また、コンパレータ1103からの
一致結果出力は、カウンタ1101の同期クリア入力にも出
力される。An OR gate 1104 receives the output of the match result from the comparator 1103 as one input, and receives the vertical synchronization signal as the other input. Further, the match result output from the comparator 1103 is also output to the synchronous clear input of the counter 1101.
【００３０】かかる構成においてその動作について図６
に基づいて説明する。図６(a)は入力される垂直同期信
号を示す。図６(b)はコンパレータ1103の一致結果出力
を現す。図６(c)はＯＲゲート1104の出力を現す。図６
(d)は鋸歯状波発生回路103の出力を示したものである。FIG. 6 shows the operation in such a configuration.
It will be described based on. FIG. 6A shows an input vertical synchronization signal. FIG. 6B shows a match result output of the comparator 1103. FIG. 6C shows the output of the OR gate 1104. FIG.
(d) shows the output of the sawtooth wave generating circuit 103.
【００３１】垂直同期信号が同期信号処理回路102によ
り検知されマイクロプロセッサ101に伝えられると、マ
イクロプロセッサ101は同期信号処理回路102から垂直同
期信号周波数を知り、その周波数に基づいて疑似垂直同
期信号周期設定データをレジスタ1102に設定しておく。When the vertical synchronizing signal is detected by the synchronizing signal processing circuit 102 and transmitted to the microprocessor 101, the microprocessor 101 knows the vertical synchronizing signal frequency from the synchronizing signal processing circuit 102, and based on the frequency, generates a pseudo vertical synchronizing signal cycle. The setting data is set in the register 1102.
【００３２】疑似垂直同期信号周期設定データは、前記
垂直同期信号の周期より微小時間長い周期をカウンタ11
01のクロックで除したものである。図６(a)前半のよう
に垂直同期信号が一定周期で入力されている期間は、カ
ウンタ1101が垂直同期信号パルスが入力されるごとにリ
セットされている。The pseudo vertical synchronizing signal cycle setting data is obtained by counting a cycle that is longer than the cycle of the vertical synchronizing signal by a minute time.
It is divided by 01 clock. During the period in which the vertical synchronization signal is input at a constant period as in the first half of FIG. 6A, the counter 1101 is reset every time a vertical synchronization signal pulse is input.
【００３３】この期間は、図６(b)に示すようにコンパ
レータ1103の出力は、カウンタ1101のカウント結果出力
がレジスタ1102に保持されている疑似垂直同期信号周期
設定データまで達しないため、出力されずにLowレベル
のままである。この間は、図６(c)に示すようにＯＲゲ
ート1104は入力される垂直同期信号をそのまま鋸歯状波
発生回路103に送出しており、図６(d)のように鋸歯状波
発生回路103は正規の鋸歯状波を出力する。During this period, as shown in FIG. 6B, the output of the comparator 1103 is output because the count result output of the counter 1101 does not reach the pseudo vertical synchronization signal cycle setting data held in the register 1102. And remains at the Low level. During this time, as shown in FIG. 6C, the OR gate 1104 sends the input vertical synchronizing signal to the saw-tooth wave generating circuit 103 as it is, and as shown in FIG. Outputs a regular sawtooth wave.
【００３４】図６(a)後半のように垂直同期信号が停止
すると、カウンタ1101のリセットが無くなるため、カウ
ンタ1101のカウント出力は、レジスタ1102に保持されて
いる疑似垂直同期信号周期設定データまで達する。その
結果コンパレータ1103は、図6(b)の後半に示すように一
致結果出力パルスを送出するようになる。そのため、Ｏ
Ｒゲート1104は垂直同期信号の代りに疑似垂直同期信号
としてコンパレータ1103の一致結果出力パルスを送出こ
とになり、鋸歯状波発生回路103は引き続き前記垂直同
期信号とほぼ同一周期の鋸歯状波を出力することが可能
となる(図６(c)、図６(d))。When the vertical synchronizing signal stops as in the latter half of FIG. 6A, the counter 1101 does not reset, and the count output of the counter 1101 reaches the pseudo vertical synchronizing signal cycle setting data held in the register 1102. . As a result, the comparator 1103 sends a match result output pulse as shown in the latter half of FIG. 6B. Therefore, O
The R gate 1104 sends the coincidence result output pulse of the comparator 1103 as a pseudo vertical synchronization signal instead of the vertical synchronization signal, and the sawtooth wave generation circuit 103 continuously outputs a sawtooth wave having substantially the same cycle as the vertical synchronization signal. (FIGS. 6C and 6D).
【００３５】また、コンパレータ1103の一致結果出力パ
ルスはカウンタ1101の同期クリアにも入力されるため、
連続的に疑似垂直同期信号周期設定データで設定される
周期で疑似垂直同期信号が出力されることになる。Further, since the coincidence result output pulse of the comparator 1103 is also input to the synchronous clear of the counter 1101,
The pseudo vertical synchronizing signal is continuously output at the cycle set by the pseudo vertical synchronizing signal cycle setting data.
【００３６】以上のように垂直同期信号が突然無信号状
態になってしまっても、カウンタ1101、レジスタ1102、
コンパレータ1103により疑似垂直同期信号が自動的に生
成され、ＯＲゲート1104を介して鋸歯状波発生回路103
に供給されるため、鋸歯状波発生回路103より出力され
る鋸歯状波電圧が過度に増大することは無くなる。As described above, even if the vertical synchronizing signal suddenly becomes a no-signal state, the counter 1101, the register 1102,
A pseudo vertical synchronizing signal is automatically generated by the comparator 1103, and the sawtooth wave generating circuit 103 is output through the OR gate 1104.
, The sawtooth wave voltage output from the sawtooth wave generation circuit 103 does not increase excessively.
【００３７】（実施の形態２）つぎに、本発明の請求項
３に記載された発明の実施の形態について、図３を用い
て説明する。なお、前述した実施の形態と同じ構成につ
いては同じ符号を用い、説明を省略する。(Embodiment 2) Next, an embodiment of the invention described in claim 3 of the present invention will be described with reference to FIG. Note that the same components as those in the above-described embodiment are denoted by the same reference numerals, and description thereof is omitted.
【００３８】図３において、1105は垂直同期信号を入力
とし、前記垂直同期信号のパルス立上りもしくは立下り
エッジを検出し、エッジパルスとして出力するエッジ検
出回路である。1106はコンパレータ1103の一致結果出力
を一方の入力とし、他方の入力をマイクロプロセッサ10
1より出力される前記垂直同期信号停止時の極性と同一
の極性である極性設定信号とするＥＸＯＲ(排他的論理
和）ゲートである。1107は一方の入力を前記垂直同期信
号とし、他方の入力をＥＸＯＲゲート1106の出力とする
ＥＸＯＲゲートである。In FIG. 3, reference numeral 1105 denotes an edge detection circuit which receives a vertical synchronizing signal, detects a rising edge or a falling edge of the vertical synchronizing signal, and outputs it as an edge pulse. 1106 receives the match result output of the comparator 1103 as one input, and uses the other input as the microprocessor 10
An EXOR (exclusive OR) gate that outputs a polarity setting signal having the same polarity as the polarity when the vertical synchronization signal is stopped, which is output from 1. An EXOR gate 1107 has one input as the vertical synchronizing signal and the other input as an output of the EXOR gate 1106.
【００３９】かかる構成によれば、前記垂直同期信号が
停止の時にその極性がHighもしくはLowのどちらに固定
されてもエッジ検出回路1105が前記垂直同期信号パルス
が入力される時以外は、カウンタ1101が動作する極性を
保持しているため、カウンタ1101のリセット入力がHigh
もしくはLowレベルに固定されてリセット状態から抜け
出せず、疑似垂直同期信号が出力できなくなってしまう
のを防ぐことができる。With this configuration, regardless of whether the polarity of the vertical synchronization signal is fixed to High or Low when the vertical synchronization signal is stopped, the edge detection circuit 1105 operates the counter 1101 except when the vertical synchronization signal pulse is input. , The reset input of counter 1101 is high
Alternatively, it is possible to prevent the pseudo vertical synchronizing signal from being unable to be output due to being fixed to the low level and not getting out of the reset state and being unable to output.
【００４０】また、例えば前記垂直同期信号が停止の時
にその極性がHighに固定される回路構成になっている場
合、あらかじめマイクロプロセッサ101が極性設定信号
の極性をHighレベルにしておき、ＥＸＯＲゲート1106に
より、コンパレータ1103の出力を逆極性にする。さらに
ＥＸＯＲゲート1107により、垂直同期信号入力側がHigh
レベルになるので、コンパレータ1103の出力は反転する
ことになり、結局正規の極性を有する疑似垂直同期信号
を出力することができる。For example, if the vertical synchronizing signal has a circuit configuration in which the polarity is fixed to High when the signal is stopped, the microprocessor 101 sets the polarity of the polarity setting signal to High level in advance, and the EXOR gate 1106 As a result, the output of the comparator 1103 is reversed. Further, the EXOR gate 1107 sets the vertical synchronization signal input side to High.
Since the level becomes the level, the output of the comparator 1103 is inverted, so that a pseudo vertical synchronization signal having a normal polarity can be output after all.
【００４１】（実施の形態３）つぎに、本発明の請求項
４に記載された発明の実施の形態について、図４を用い
て説明する。なお、前述した実施の形態と同じ構成につ
いては同じ符号を用い、説明を省略する。(Embodiment 3) Next, an embodiment of the invention described in claim 4 of the present invention will be described with reference to FIG. Note that the same components as those in the above-described embodiment are denoted by the same reference numerals, and description thereof is omitted.
【００４２】1108はＯＲゲートであり、垂直同期信号を
一方の入力とする。1109はダウンカウンタであり、ＯＲ
ゲート1108の出力をLOAD入力とし、マルチスキャンCRT
ディスプレイ装置の入力許容範囲の垂直同期信号周波数
よりも高く、疑似垂直同期信号の効果を十分に発揮し得
るだけの周波数を有するクロックをクロック入力とし、
レジスタ1102の疑似垂直同期信号周期設定データ出力を
LOADデータ入力とし、カウンタアンダーフロー時に出力
されるBORROW出力をＯＲゲート1108の他方の入力とＯＲ
ゲート1104の垂直同期信号入力側と異なる入力側に出力
する。An OR gate 1108 receives a vertical synchronizing signal as one input. 1109 is a down counter, OR
The output of gate 1108 is used as LOAD input, and multi-scan CRT
A clock having a frequency higher than the vertical synchronization signal frequency of the input allowable range of the display device and having a frequency that can sufficiently exert the effect of the pseudo vertical synchronization signal is used as a clock input,
The pseudo vertical sync signal cycle setting data output of register 1102 is
The BORROW output, which is output when the counter underflows, is ORed with the other input of the OR gate 1108.
The signal is output to an input side different from the vertical synchronization signal input side of the gate 1104.
【００４３】かかる構成においてその動作は、垂直同期
信号が一定周期で入力されている場合には、ダウンカウ
ンタ1109は前記垂直同期信号パルスが入力されるごとに
ＯＲゲート1108を介して、レジスタ1102で保持されてい
る疑似垂直同期信号周期設定データがLOADされるためア
ンダーフローは発生せず、BORROW出力はOFFのままであ
り、その結果ＯＲゲート1104を通じてそのまま垂直同期
信号が出力される。In such a configuration, the operation is as follows. When the vertical synchronizing signal is input at a constant period, the down counter 1109 outputs the signal to the register 1102 through the OR gate 1108 every time the vertical synchronizing signal pulse is input. Since the held pseudo vertical synchronizing signal cycle setting data is loaded, no underflow occurs and the BORROW output remains OFF. As a result, the vertical synchronizing signal is output as it is through the OR gate 1104.
【００４４】垂直同期信号が停止した場合、垂直同期信
号による疑似垂直同期信号周期設定データの再LOADが無
くなるため、ダウンカウンタ1108はアンダーフローによ
るBORROW信号を出力するようになり、ＯＲゲート1108を
介してBORROW信号がダウンカウンタ1108のLOAD入力とな
り、以降は疑似垂直同期信号周期設定データで規定され
る周期でBORROW信号が出力され、ＯＲゲート1104を介し
て疑似垂直同期信号として出力され続けることになる。When the vertical synchronizing signal is stopped, reloading of the pseudo vertical synchronizing signal cycle setting data by the vertical synchronizing signal is eliminated, so that the down counter 1108 outputs a BORROW signal due to underflow, and is output via the OR gate 1108. Therefore, the BORROW signal becomes the LOAD input of the down counter 1108, and thereafter, the BORROW signal is output at the period specified by the pseudo vertical synchronization signal period setting data, and is continuously output as the pseudo vertical synchronization signal via the OR gate 1104. .
【００４５】このように請求項４においては、（発明の
実施の形態１）で示した機能と同一の機能をより簡素な
回路構成で実現することが出来る。As described above, according to the fourth aspect, the same functions as those described in (Embodiment 1) can be realized with a simpler circuit configuration.
【００４６】（実施の形態４）つぎに、本発明の請求項
５に記載された発明の実施の形態について、図５を用い
て説明する。(Embodiment 4) Next, an embodiment of the invention described in claim 5 of the present invention will be described with reference to FIG.
【００４７】図５に示すように請求項５の発明の実施の
形態は、（発明の実施の形態３）に（発明の実施の形態
２）の構成を付加したものであり、（発明の実施の形態
２）で説明した機能と同一の機能をより簡素な回路構成
で実現することが出来るものである。As shown in FIG. 5, the fifth embodiment of the present invention is obtained by adding the configuration of the second embodiment to the third embodiment of the present invention. The same function as the function described in the embodiment 2) can be realized with a simpler circuit configuration.
【００４８】[0048]
【発明の効果】以上のように本発明の疑似垂直同期信号
生成回路によれば、マルチスキャンCRTディスプレイ装
置が画面表示動作を行っている時に、信号源側の電源が
OFFになったり、ケーブルがはずされたりして突然垂直
同期信号が無信号状態になってしまっても、遅滞なく疑
似垂直同期信号が自動的に生成され、鋸歯状波発生回路
に供給されるため、前記鋸歯状波発生回路より出力され
る鋸歯状波電圧が過度に増大せず、その結果、垂直偏向
回路の出力電流も過大になることなく、垂直偏向回路の
破壊等を防ぐことのできる疑似垂直同期信号生成回路を
提供できる。As described above, according to the pseudo vertical synchronizing signal generation circuit of the present invention, when the multi-scan CRT display device is performing the screen display operation, the power source on the signal source side is not used.
Even if the vertical sync signal suddenly goes into a no-signal state due to being turned off or the cable being disconnected, a pseudo vertical sync signal is automatically generated without delay and supplied to the sawtooth wave generation circuit. In addition, the saw-tooth wave voltage output from the saw-tooth wave generation circuit does not excessively increase, and as a result, the output current of the vertical deflection circuit does not become excessively large, and the destruction of the vertical deflection circuit can be prevented. A vertical synchronization signal generation circuit can be provided.
【図１】本発明の実施の形態１における疑似垂直同期信
号生成回路を含むマルチスキャンCRTディスプレイ装置
の垂直偏向システムブロック図FIG. 1 is a block diagram of a vertical deflection system of a multi-scan CRT display device including a pseudo vertical synchronization signal generation circuit according to a first embodiment of the present invention.
【図２】本発明の実施の形態１における疑似垂直同期信
号生成回路の回路図FIG. 2 is a circuit diagram of a pseudo vertical synchronization signal generation circuit according to the first embodiment of the present invention.
【図３】本発明の実施の形態２における疑似垂直同期信
号生成回路の回路図FIG. 3 is a circuit diagram of a pseudo vertical synchronization signal generation circuit according to a second embodiment of the present invention.
【図４】本発明の実施の形態３における疑似垂直同期信
号生成回路の回路図FIG. 4 is a circuit diagram of a pseudo vertical synchronization signal generation circuit according to a third embodiment of the present invention.
【図５】本発明の実施の形態４における疑似垂直同期信
号生成回路の回路図FIG. 5 is a circuit diagram of a pseudo vertical synchronization signal generation circuit according to a fourth embodiment of the present invention.
【図６】本発明の実施の形態１、３における疑似垂直同
期信号生成回路の動作を説明するタイミングチャートFIG. 6 is a timing chart illustrating an operation of the pseudo vertical synchronization signal generation circuit according to the first and third embodiments of the present invention.
【図７】従来の技術におけるマルチスキャンCRTディス
プレイ装置の垂直偏向システムブロック図FIG. 7 is a block diagram of a vertical deflection system of a conventional multi-scan CRT display device.
【図８】従来の技術における鋸歯状波発生回路の回路図FIG. 8 is a circuit diagram of a sawtooth wave generating circuit according to a conventional technique.
【図９】従来の技術における鋸歯状波発生回路の動作説
明図FIG. 9 is a diagram illustrating the operation of a sawtooth wave generating circuit according to a conventional technique.
110 疑似垂直同期信号生成回路 1101 カウンタ 1102 レジスタ 1103 コンパレータ 1104 ＯＲゲート 1105 エッジ検出回路 1106 第一のＥＸＯＲゲート 1107 第二のＥＸＯＲゲート 1108 ＯＲゲート 1109 ダウンカウンタ 110 Pseudo vertical synchronization signal generation circuit 1101 Counter 1102 Register 1103 Comparator 1104 OR gate 1105 Edge detection circuit 1106 First EXOR gate 1107 Second EXOR gate 1108 OR gate 1109 Down counter
Claims (5)
場合にはその都度リセットされ、前記垂直同期信号が無
信号になった時にのみ、自動的に前記垂直同期信号より
微小時間長くほぼ同一の周期を有する疑似垂直同期信号
を出力することを特徴とする疑似垂直同期信号生成回
路。1. When a vertical synchronizing signal is inputted periodically, it is reset each time, and only when the vertical synchronizing signal becomes non-signal, it is automatically kept substantially the same as the vertical synchronizing signal for a short time longer than the vertical synchronizing signal. A pseudo vertical synchronizing signal generating circuit which outputs a pseudo vertical synchronizing signal having a period of:
しているレジスタと、垂直同期信号をリセット入力とす
るカウンタと、前記カウンタの出力を一方の入力とし、
前記レジスタの出力を他方の入力とし、比較結果の一致
出力を前記カウンタの同期クリア入力とするコンパレー
タと、前記垂直同期信号を一方の入力とし、前記コンパ
レータの一致出力を他方の入力とするＯＲゲートとで構
成されることを特徴とする疑似垂直同期信号生成回路。2. A register storing pseudo vertical synchronizing signal cycle setting data, a counter having a vertical synchronizing signal as a reset input, and an output of the counter as one input,
A comparator having the output of the register as the other input and a coincidence output of the comparison result as a synchronization clear input of the counter; and an OR gate having the vertical synchronization signal as one input and the coincidence output of the comparator as the other input And a pseudo-vertical synchronization signal generation circuit.
同期信号のパルス立上りもしくは立下りエッジパルスを
出力するエッジ検出回路からのエッジパルスとしたこと
と、前記コンパレータの一致出力を一方の入力とし、前
記垂直同期信号の停止時の極性と同一の極性である極性
設定信号を他方の入力とする第一のＥＸＯＲゲートと、
前記ＯＲゲートの代りに前記垂直同期信号を一方の入力
とし、前記第一のＥＸＯＲゲートの出力を他方の入力と
する第二のＥＸＯＲゲートを用いたことを特徴とする請
求項２記載の疑似垂直同期信号生成回路。3. A reset input of the counter is an edge pulse from an edge detection circuit that outputs a pulse rising or falling edge pulse of the vertical synchronization signal, and a coincidence output of the comparator is one input. A first EXOR gate having a polarity setting signal having the same polarity as the polarity when the vertical synchronization signal is stopped as the other input;
3. The pseudo vertical gate according to claim 2, wherein a second EXOR gate having the vertical synchronization signal as one input and the output of the first EXOR gate as the other input is used instead of the OR gate. Synchronous signal generation circuit.
しているレジスタと、垂直同期信号を一方の入力とする
第一のＯＲゲートと、前記第一のＯＲゲートの出力をLO
AD入力とし、前記レジスタからの前記疑似垂直同期信号
生成タイミングデータをLOADデータとし、アンダーフロ
ー時にBORROW信号を前記第一のＯＲゲートの他方の入力
に出力するダウンカウンタと、前記垂直同期信号を一方
の入力とし、前記ダウンカウンタのBORROW信号を他方の
入力とする第二のＯＲゲートで構成されることを特徴と
する疑似垂直同期信号生成回路。4. A register storing pseudo vertical synchronizing signal cycle setting data, a first OR gate having one input of a vertical synchronizing signal, and an output of the first OR gate being LO.
An AD input, the pseudo vertical synchronizing signal generation timing data from the register as LOAD data, and a down counter that outputs a BORROW signal to the other input of the first OR gate when an underflow occurs; And a second OR gate which receives the BORROW signal of the down counter as the other input.
信号入力の代りに前記垂直同期信号のパルス立上りもし
くは立下りエッジパルスを出力するエッジ検出回路から
のエッジパルスとしたことと、前記コンパレータの一致
出力を一方の入力とし、前記垂直同期信号の停止時の極
性と同一の極性である極性設定信号を他方の入力とする
第一のＥＸＯＲゲートと、前記第二のＯＲゲートの代り
に前記垂直同期信号を一方の入力とし、前記第一のＥＸ
ＯＲゲートの出力を他方の入力とする第二のＥＸＯＲゲ
ートを用いたことを特徴とする請求項４記載の疑似垂直
同期信号生成回路。5. An edge pulse from an edge detection circuit that outputs a rising or falling edge pulse of the vertical synchronizing signal in place of the input of the vertical synchronizing signal to the first OR gate; And a first EXOR gate having a polarity setting signal having the same polarity as the polarity when the vertical synchronizing signal is stopped as the other input, and the second OR gate instead of the second OR gate. A vertical synchronization signal is used as one input, and the first EX
5. The pseudo vertical synchronizing signal generation circuit according to claim 4, wherein a second EXOR gate having an output of the OR gate as the other input is used.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14088698A JPH11341303A (en) | 1998-05-22 | 1998-05-22 | Pseudo vertical synchronizing signal generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14088698A JPH11341303A (en) | 1998-05-22 | 1998-05-22 | Pseudo vertical synchronizing signal generation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11341303A true JPH11341303A (en) | 1999-12-10 |
Family
ID=15279075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14088698A Pending JPH11341303A (en) | 1998-05-22 | 1998-05-22 | Pseudo vertical synchronizing signal generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11341303A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203302A (en) * | 2005-01-18 | 2006-08-03 | Sony Corp | Signal delay circuit and data processor |
| KR100759185B1 (en) | 2005-07-26 | 2007-09-14 | 모토로라 인코포레이티드 | System and method for periodic reset of a display |
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-
1998
- 1998-05-22 JP JP14088698A patent/JPH11341303A/en active Pending
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