JPH11340437A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11340437A JPH11340437A JP10146345A JP14634598A JPH11340437A JP H11340437 A JPH11340437 A JP H11340437A JP 10146345 A JP10146345 A JP 10146345A JP 14634598 A JP14634598 A JP 14634598A JP H11340437 A JPH11340437 A JP H11340437A
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Abstract
(57)【要約】
【課題】 製造工程を増加させず、かつ、ホットキャリ
ア耐性を劣化させない半導体装置およびその製造方法を
提供する。 【解決手段】 Ｐ型シリコン基板１の表面の該領域にシ
リコン酸化膜からなる素子分離絶縁膜２によって素子領
域Ｓが画定され、素子領域ＳのＰ型シリコン基板１表面
には、膜厚８ｎｍのシリコン酸化膜からなるゲート酸化
膜３が形成されている。メモリセル領域のゲート酸化膜
３表面の該領域には、メモリセルトランジスタのゲート
電極４が形成され、周辺回路領域のゲート酸化膜３表面
の該領域には、周辺ゲート電極１０が形成されている。
セルゲート電極４および周辺ゲート電極１０の表面に
は、第１のシリコン窒化膜３１が形成され、セルゲート
電極４の側面には、セルゲート側面シリコン酸化膜６が
形成されている。周辺ゲート電極１０の側面には、周辺
ゲート側面シリコン窒化膜１２が形成されている。
ア耐性を劣化させない半導体装置およびその製造方法を
提供する。 【解決手段】 Ｐ型シリコン基板１の表面の該領域にシ
リコン酸化膜からなる素子分離絶縁膜２によって素子領
域Ｓが画定され、素子領域ＳのＰ型シリコン基板１表面
には、膜厚８ｎｍのシリコン酸化膜からなるゲート酸化
膜３が形成されている。メモリセル領域のゲート酸化膜
３表面の該領域には、メモリセルトランジスタのゲート
電極４が形成され、周辺回路領域のゲート酸化膜３表面
の該領域には、周辺ゲート電極１０が形成されている。
セルゲート電極４および周辺ゲート電極１０の表面に
は、第１のシリコン窒化膜３１が形成され、セルゲート
電極４の側面には、セルゲート側面シリコン酸化膜６が
形成されている。周辺ゲート電極１０の側面には、周辺
ゲート側面シリコン窒化膜１２が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ等に
用いられる半導体装置およびその製造方法に関するもの
である。
用いられる半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】近年、ＵＬＳＩ（超大規模集積回路）の
高性能化・高機能化を目的として、ロジック集積回路と
ＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）と
を一つのチップに同時に形成するＤＲＡＭ混載ロジック
ＬＳＩが多用されている。このＤＲＡＭ混載ロジックＬ
ＳＩは、性能を低下させることなく大容量のＤＲＡＭを
搭載し、低コストで製造できることが期待されている。
高性能化・高機能化を目的として、ロジック集積回路と
ＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）と
を一つのチップに同時に形成するＤＲＡＭ混載ロジック
ＬＳＩが多用されている。このＤＲＡＭ混載ロジックＬ
ＳＩは、性能を低下させることなく大容量のＤＲＡＭを
搭載し、低コストで製造できることが期待されている。
【０００３】このため、前述したＤＲＡＭ混載ロジック
ＬＳＩにおいては、高性能化を達成するために、ＭＯＳ
ＦＥＴのソース・ドレインとなる高不純物濃度拡散層表
面にシリサイド層を形成した構造が用いられている。こ
のシリサイド層を自己整合的に形成するためには、ゲー
ト電極の側面を被覆するスペーサとしてシリコン窒化膜
がしばしば用いられている。
ＬＳＩにおいては、高性能化を達成するために、ＭＯＳ
ＦＥＴのソース・ドレインとなる高不純物濃度拡散層表
面にシリサイド層を形成した構造が用いられている。こ
のシリサイド層を自己整合的に形成するためには、ゲー
ト電極の側面を被覆するスペーサとしてシリコン窒化膜
がしばしば用いられている。
【０００４】一方、汎用のＤＲＡＭにおいては、コスト
の面から拡散層表面にシリサイド層が形成されていな
い。しかし、ロジックＬＳＩにＤＲＡＭを混載する場
合、コストを上昇させずにＤＲＡＭを構成するＭＯＳＦ
ＥＴ（金属酸化物半導体／電解効果トランジスタ）の拡
散層表面にシリサイド層を形成することができる。
の面から拡散層表面にシリサイド層が形成されていな
い。しかし、ロジックＬＳＩにＤＲＡＭを混載する場
合、コストを上昇させずにＤＲＡＭを構成するＭＯＳＦ
ＥＴ（金属酸化物半導体／電解効果トランジスタ）の拡
散層表面にシリサイド層を形成することができる。
【０００５】しかし、ＤＲＡＭメモリセルのＭＯＳＦＥ
Ｔのソース・ドレインとして用いられる拡散層は、短チ
ャネル効果の抑制、接合リーク電流の抑制、およびホッ
トキャリア耐性の向上を目的とした接合深さの浅い低不
純物濃度拡散層である。また、ＭＯＳＦＥＴのゲート電
極の側面絶縁膜スペーサとしては、シリコン酸化膜が用
いられている。
Ｔのソース・ドレインとして用いられる拡散層は、短チ
ャネル効果の抑制、接合リーク電流の抑制、およびホッ
トキャリア耐性の向上を目的とした接合深さの浅い低不
純物濃度拡散層である。また、ＭＯＳＦＥＴのゲート電
極の側面絶縁膜スペーサとしては、シリコン酸化膜が用
いられている。
【０００６】しかしながら、上述した浅い低不純物濃度
拡散層表面にシリサイド層を形成した場合、以下に示す
問題点が生じる。低不純物濃度拡散層とシリサイド層と
の間の接触抵抗が高くなり、シリサイド層を形成したこ
とにより、逆にソース・ドレインの領域における外部抵
抗が高くなる場合がある。
拡散層表面にシリサイド層を形成した場合、以下に示す
問題点が生じる。低不純物濃度拡散層とシリサイド層と
の間の接触抵抗が高くなり、シリサイド層を形成したこ
とにより、逆にソース・ドレインの領域における外部抵
抗が高くなる場合がある。
【０００７】また、ソース・ドレインの拡散層の深さが
浅いために、接合リーク電流が増加する。ゲート電極の
側面絶縁膜スペーサとしてシリコン窒化膜を用いると、
ＭＯＳＦＥＴのホットキャリア耐性が劣化する。このよ
うな問題の一部を回避する方法としては、拡散層表面に
シリサイド層を形成するＭＯＳＦＥＴと、しないＭＯＳ
ＦＥＴとを形成する方法が特開平３−２０５８６５に示
されている。
浅いために、接合リーク電流が増加する。ゲート電極の
側面絶縁膜スペーサとしてシリコン窒化膜を用いると、
ＭＯＳＦＥＴのホットキャリア耐性が劣化する。このよ
うな問題の一部を回避する方法としては、拡散層表面に
シリサイド層を形成するＭＯＳＦＥＴと、しないＭＯＳ
ＦＥＴとを形成する方法が特開平３−２０５８６５に示
されている。
【０００８】この従来例を図１９から図２３に製造工程
の順に示されるＰチャネルＭＯＳＦＥＴの断面模式図を
参照して説明する。まず、図１９において、半導体基板
１０１表面にＮウェル１０２、フィールド酸化膜１０
３、ゲート酸化膜１０４、多結晶シリコン等からなるゲ
ート電極１０５、Ｐ型低不純物濃度領域１０７、サイド
ウォール１０６を形成する。
の順に示されるＰチャネルＭＯＳＦＥＴの断面模式図を
参照して説明する。まず、図１９において、半導体基板
１０１表面にＮウェル１０２、フィールド酸化膜１０
３、ゲート酸化膜１０４、多結晶シリコン等からなるゲ
ート電極１０５、Ｐ型低不純物濃度領域１０７、サイド
ウォール１０６を形成する。
【０００９】次に、図２０において、ソースおよびドレ
インをシリサイド化する領域としない領域とに分割する
ためのマスクとして、第１の絶縁膜であるところのシリ
コン窒化膜１１２を例えば約３０ｎｍの厚さで全面に成
長させる。そして、第２の絶縁膜であるところのシリコ
ン酸化膜１１３を約１００ｎｍの厚さにおいて全面に堆
積させる。
インをシリサイド化する領域としない領域とに分割する
ためのマスクとして、第１の絶縁膜であるところのシリ
コン窒化膜１１２を例えば約３０ｎｍの厚さで全面に成
長させる。そして、第２の絶縁膜であるところのシリコ
ン酸化膜１１３を約１００ｎｍの厚さにおいて全面に堆
積させる。
【００１０】次に、図２１において、フォトリソグラフ
ィー技術を用いて、シリサイド化を図る領域表面のシリ
コン酸化膜１１３をエッチングした後、同領域表面のシ
リコン窒化膜１１２をエッチングする。
ィー技術を用いて、シリサイド化を図る領域表面のシリ
コン酸化膜１１３をエッチングした後、同領域表面のシ
リコン窒化膜１１２をエッチングする。
【００１１】次に、図２２において、高融点金属、例え
ばＴｉを８０ｎｍ程度全面にスパッタし、アニールによ
り、シリコン酸化膜１１２を除去した領域においてＴｉ
とＳｉとを反応させ、Ｔｉシリサイド１０９を例えば約
１００ｎｍの厚さで形成する。
ばＴｉを８０ｎｍ程度全面にスパッタし、アニールによ
り、シリコン酸化膜１１２を除去した領域においてＴｉ
とＳｉとを反応させ、Ｔｉシリサイド１０９を例えば約
１００ｎｍの厚さで形成する。
【００１２】次に、図２３において、シリコン酸化膜１
１２が除去されていない領域表面にあり、シリサイド化
されていないＴｉをエッチングにより除去する。そし
て、２５ｎｍ程度の厚さのシリコン酸化膜１１４を全面
に形成し、例えばボロンをイオン注入により、Ｐ型高濃
度不純物領域１１、１１Ａを形成する。
１２が除去されていない領域表面にあり、シリサイド化
されていないＴｉをエッチングにより除去する。そし
て、２５ｎｍ程度の厚さのシリコン酸化膜１１４を全面
に形成し、例えばボロンをイオン注入により、Ｐ型高濃
度不純物領域１１、１１Ａを形成する。
【００１３】
【発明が解決しようとする課題】しかしながら、前述し
た従来例を用いることによって、Ｔｉシリサイド１０９
を形成する領域としない領域を形成するリソグラフィー
工程を１回増加させる必要があり、このため製造工程が
増加する欠点がある。
た従来例を用いることによって、Ｔｉシリサイド１０９
を形成する領域としない領域を形成するリソグラフィー
工程を１回増加させる必要があり、このため製造工程が
増加する欠点がある。
【００１４】また、ＭＯＳＦＥＴのゲート電極のサイド
ウォールは、シリサイドを形成する領域としない領域に
おいて、同一の材料が用いられており、この方法を単純
にＤＲＡＭ混載ロジックデバイスに応用する場合は、Ｍ
ＯＳＦＥＴのホットキャリア耐性が劣化する問題点が生
じる。
ウォールは、シリサイドを形成する領域としない領域に
おいて、同一の材料が用いられており、この方法を単純
にＤＲＡＭ混載ロジックデバイスに応用する場合は、Ｍ
ＯＳＦＥＴのホットキャリア耐性が劣化する問題点が生
じる。
【００１５】さらに、Ｔｉシリサイド１０９を形成する
領域のサイドウォールの材料を変更するために、一旦形
成したサイドウォール１０６に対してリソグラフィー工
程を用いて除去した後、再度形成することも可能である
が、この処理を行うためにリソグラフィー工程が１回以
上増加させる必要があり、このため製造工程が増加する
欠点がある。
領域のサイドウォールの材料を変更するために、一旦形
成したサイドウォール１０６に対してリソグラフィー工
程を用いて除去した後、再度形成することも可能である
が、この処理を行うためにリソグラフィー工程が１回以
上増加させる必要があり、このため製造工程が増加する
欠点がある。
【００１６】本発明はこのような背景の下になされたも
ので、製造工程を増加させず、かつ、ホットキャリア耐
性を劣化させない半導体装置およびその製造方法を提供
することにある。
ので、製造工程を増加させず、かつ、ホットキャリア耐
性を劣化させない半導体装置およびその製造方法を提供
することにある。
【００１７】
【課題を解決するための手段】請求項１記載の発明は、
半導体装置において、半導体基板と、前記半導体基板表
面の第１の半導体素子領域に形成された第１のＭＯＳト
ランジスタのゲート電極の側面に形成される第１の絶縁
膜スペーサと、前記半導体基板表面の前記第１の半導体
素子領域と絶縁膜パターンによって分離された第２の半
導体素子領域に形成された第２のＭＯＳトランジスタの
ゲート電極の側面に形成される第２の絶縁膜スペーサと
を具備し、前記第１の絶縁膜スペーサと第２の絶縁膜ス
ペーサとの材質が異なることを特徴とする。
半導体装置において、半導体基板と、前記半導体基板表
面の第１の半導体素子領域に形成された第１のＭＯＳト
ランジスタのゲート電極の側面に形成される第１の絶縁
膜スペーサと、前記半導体基板表面の前記第１の半導体
素子領域と絶縁膜パターンによって分離された第２の半
導体素子領域に形成された第２のＭＯＳトランジスタの
ゲート電極の側面に形成される第２の絶縁膜スペーサと
を具備し、前記第１の絶縁膜スペーサと第２の絶縁膜ス
ペーサとの材質が異なることを特徴とする。
【００１８】請求項２記載の発明は、半導体装置の製造
方法において、半導体基板表面に形成された絶縁膜パタ
ーンによって分離された第１の半導体素子領域と第２の
半導体素子領域とを形成する第１の工程と、前記第１の
半導体素子領域に第１のＭＯＳトランジスタを形成する
第２の工程と、前記第１のＭＯＳトランジスタのゲート
電極の側面に第１の絶縁膜スペーサを形成する第３の工
程と、前記第２の半導体素子領域に第２のＭＯＳトラン
ジスタを形成する第４の工程と、前記第２のＭＯＳトラ
ンジスタのゲート電極の側面に前記第１の絶縁膜スペー
サと材質の異なる第２の絶縁膜スペーサを形成する第５
の工程とを有することを特徴とする半導体装置の製造方
法。
方法において、半導体基板表面に形成された絶縁膜パタ
ーンによって分離された第１の半導体素子領域と第２の
半導体素子領域とを形成する第１の工程と、前記第１の
半導体素子領域に第１のＭＯＳトランジスタを形成する
第２の工程と、前記第１のＭＯＳトランジスタのゲート
電極の側面に第１の絶縁膜スペーサを形成する第３の工
程と、前記第２の半導体素子領域に第２のＭＯＳトラン
ジスタを形成する第４の工程と、前記第２のＭＯＳトラ
ンジスタのゲート電極の側面に前記第１の絶縁膜スペー
サと材質の異なる第２の絶縁膜スペーサを形成する第５
の工程とを有することを特徴とする半導体装置の製造方
法。
【００１９】請求項３記載の発明は、請求項１記載の半
導体装置において、前記第１の領域と前記第２の領域と
の間に、この第１の領域側の電極の側面に前記第１の絶
縁膜スペーサが形成され、この第２の領域側の電極の側
面に前記第２の絶縁膜スペーサが形成された、ＭＯＳト
ランジスタの電極構造を有するダミーゲート電極を具備
することを特徴とする。
導体装置において、前記第１の領域と前記第２の領域と
の間に、この第１の領域側の電極の側面に前記第１の絶
縁膜スペーサが形成され、この第２の領域側の電極の側
面に前記第２の絶縁膜スペーサが形成された、ＭＯＳト
ランジスタの電極構造を有するダミーゲート電極を具備
することを特徴とする。
【００２０】請求項４記載の発明は、請求項３記載の半
導体装置において、前記ダミーゲート電極が前記第１ト
ランジスタのゲート電極形成するための第１のマスク
と、前記第２のトランジスタのゲート電極を形成する第
２のマスクとの重ね合わせによって形成されることを特
徴とする。
導体装置において、前記ダミーゲート電極が前記第１ト
ランジスタのゲート電極形成するための第１のマスク
と、前記第２のトランジスタのゲート電極を形成する第
２のマスクとの重ね合わせによって形成されることを特
徴とする。
【００２１】本発明は、ＤＲＡＭとロジック回路とを１
チップに混載した半導体集積回路を形成する場合、ＤＲ
ＡＭメモリセルのトランジスタの側面に形成される絶縁
膜スペーサの材質（例えばシリコン酸化膜）と、メモリ
セル以外のトランジスタの側面に形成される絶縁膜スペ
ーサの材質を異なる材質（例えばシリコン窒化膜）を形
成した半導体装置とその製造方法を提供するものであ
る。図２から図８に示した断面図に示した製造方法にお
いて、メモリセルのＭＯＳＦＥＴのゲート電極と周辺回
路領域のＭＯＳＦＥＴのゲート電極形成を別々のマスク
を用いて順次形成することによって、総マスク枚数を増
加させることなく、ゲート電極の側面絶縁膜スペーサの
材質を異なるものとする。
チップに混載した半導体集積回路を形成する場合、ＤＲ
ＡＭメモリセルのトランジスタの側面に形成される絶縁
膜スペーサの材質（例えばシリコン酸化膜）と、メモリ
セル以外のトランジスタの側面に形成される絶縁膜スペ
ーサの材質を異なる材質（例えばシリコン窒化膜）を形
成した半導体装置とその製造方法を提供するものであ
る。図２から図８に示した断面図に示した製造方法にお
いて、メモリセルのＭＯＳＦＥＴのゲート電極と周辺回
路領域のＭＯＳＦＥＴのゲート電極形成を別々のマスク
を用いて順次形成することによって、総マスク枚数を増
加させることなく、ゲート電極の側面絶縁膜スペーサの
材質を異なるものとする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体装置の構造を示す断面図である。この図にお
いて、例えばＰ型シリコン基板１の表面の該領域にシリ
コン酸化膜からなる素子分離絶縁膜２によって素子領域
Ｓが画定されている。
施形態について説明する。図１は本発明の一実施形態に
よる半導体装置の構造を示す断面図である。この図にお
いて、例えばＰ型シリコン基板１の表面の該領域にシリ
コン酸化膜からなる素子分離絶縁膜２によって素子領域
Ｓが画定されている。
【００２３】素子領域ＳのＰ型シリコン基板１表面に
は、膜厚８ｎｍのシリコン酸化膜からなるゲート酸化膜
３が形成されている。メモリセル領域のゲート酸化膜３
表面の該領域には、膜厚１００ｎｍのＮ型多結晶シリコ
ン膜と膜厚１５０ｎｍのタングステンシリサイド膜との
積層膜からなるメモリセルトランジスタのゲート電極４
が形成されている。
は、膜厚８ｎｍのシリコン酸化膜からなるゲート酸化膜
３が形成されている。メモリセル領域のゲート酸化膜３
表面の該領域には、膜厚１００ｎｍのＮ型多結晶シリコ
ン膜と膜厚１５０ｎｍのタングステンシリサイド膜との
積層膜からなるメモリセルトランジスタのゲート電極４
が形成されている。
【００２４】周辺回路領域のゲート酸化膜３表面の該領
域には、膜厚１００ｎｍのＮ型多結晶シリコン膜と膜厚
１５０ｎｍのタングステンシリサイド膜との積層膜から
なる周辺ゲート電極１０が形成されている。セルゲート
電極４および周辺ゲート電極１０の表面には、第１のシ
リコン窒化膜３２が形成されている。セルゲート電極４
の側面には、セルゲート側面シリコン酸化膜６が形成さ
れている。
域には、膜厚１００ｎｍのＮ型多結晶シリコン膜と膜厚
１５０ｎｍのタングステンシリサイド膜との積層膜から
なる周辺ゲート電極１０が形成されている。セルゲート
電極４および周辺ゲート電極１０の表面には、第１のシ
リコン窒化膜３２が形成されている。セルゲート電極４
の側面には、セルゲート側面シリコン酸化膜６が形成さ
れている。
【００２５】周辺ゲート電極１０の側面には、周辺ゲー
ト側面シリコン窒化膜１２が形成されている。メモリセ
ル領域において、セルゲート電極４の形成されていない
Ｐ型半導体基板１表面には、セルＭＯＳＦＥＴのソース
・ドレインとなる低不純物濃度セルＮ型拡散層５が形成
されている。周辺回路領域において、周辺ゲート電極１
０の形成されていないＰ型半導体基板１表面には、周辺
ＭＯＳＦＥＴのソース・ドレインとなる低不純物濃度周
辺Ｎ型拡散層１１および高不純物濃度周辺Ｎ型拡散層１
４が形成されている。
ト側面シリコン窒化膜１２が形成されている。メモリセ
ル領域において、セルゲート電極４の形成されていない
Ｐ型半導体基板１表面には、セルＭＯＳＦＥＴのソース
・ドレインとなる低不純物濃度セルＮ型拡散層５が形成
されている。周辺回路領域において、周辺ゲート電極１
０の形成されていないＰ型半導体基板１表面には、周辺
ＭＯＳＦＥＴのソース・ドレインとなる低不純物濃度周
辺Ｎ型拡散層１１および高不純物濃度周辺Ｎ型拡散層１
４が形成されている。
【００２６】高不純物濃度周辺Ｎ型拡散層１４の表面に
は、膜厚５０ｎｍのチタンシリサイド層１５が形成され
ている。Ｐ型半導体基板１表面に堆積された膜厚３００
ｎｍのシリコン酸化膜からなる第１層間絶縁膜１６の該
領域には、低不純物濃度セルＮ型拡散層５あるいはチタ
ンシリサイド層１５と、第１層間絶縁膜１６の表面に形
成された膜厚１５０ｎｍのタングステンシリサイド膜か
らなるビット線１８とを接続するＮ型多結晶シリコン膜
からなる第１コンタクトプラグ１７が形成されている。
は、膜厚５０ｎｍのチタンシリサイド層１５が形成され
ている。Ｐ型半導体基板１表面に堆積された膜厚３００
ｎｍのシリコン酸化膜からなる第１層間絶縁膜１６の該
領域には、低不純物濃度セルＮ型拡散層５あるいはチタ
ンシリサイド層１５と、第１層間絶縁膜１６の表面に形
成された膜厚１５０ｎｍのタングステンシリサイド膜か
らなるビット線１８とを接続するＮ型多結晶シリコン膜
からなる第１コンタクトプラグ１７が形成されている。
【００２７】第１層間絶縁膜１６表面に堆積された膜厚
２００ｎｍのシリコン酸化膜からなる第２層間絶縁膜１
９、および第１層間絶縁膜１６の該領域には、低不純物
濃度周辺Ｎ型拡散層１１と第２層間絶縁膜１９の表面に
形成された膜厚５００ｎｍのＮ型多結晶シリコン膜から
なる容量下部電極２１とを接続するＮ型多結晶シリコン
膜からなる第２コンタクトプラグ２０が形成されてい
る。
２００ｎｍのシリコン酸化膜からなる第２層間絶縁膜１
９、および第１層間絶縁膜１６の該領域には、低不純物
濃度周辺Ｎ型拡散層１１と第２層間絶縁膜１９の表面に
形成された膜厚５００ｎｍのＮ型多結晶シリコン膜から
なる容量下部電極２１とを接続するＮ型多結晶シリコン
膜からなる第２コンタクトプラグ２０が形成されてい
る。
【００２８】容量下部電極２１表面には、容量下部電極
２１を被覆するように容量絶縁膜２２を介して容量上部
電極２４が形成されている。第２層間絶縁膜１９表面に
堆積された膜厚２００ｎｍのシリコン酸化膜からなる第
３層間絶縁膜２３、第２層間絶縁膜１９および第１層間
絶縁膜１６の該領域には、チタンシリサイド層１５と第
３層間絶縁膜２３の表面に形成された膜厚３００ｎｍの
アルミニウム合金からなる金属配線２６とを接続するタ
ングステンからなる第３コンタクトプラグ２５が形成さ
れている。
２１を被覆するように容量絶縁膜２２を介して容量上部
電極２４が形成されている。第２層間絶縁膜１９表面に
堆積された膜厚２００ｎｍのシリコン酸化膜からなる第
３層間絶縁膜２３、第２層間絶縁膜１９および第１層間
絶縁膜１６の該領域には、チタンシリサイド層１５と第
３層間絶縁膜２３の表面に形成された膜厚３００ｎｍの
アルミニウム合金からなる金属配線２６とを接続するタ
ングステンからなる第３コンタクトプラグ２５が形成さ
れている。
【００２９】次に、図２から図９までを用いて、図１に
示す半導体装置の製造工程の説明を行う。図２から図９
は、本発明の第１の実施例である半導体装置の断面図を
製造方法順に示す図である。例えば図２において、Ｐ型
シリコン基板１の表面の該領域に形成された溝にシリコ
ン酸化膜を埋め込むトレンチ分離構造からなる素子分離
絶縁膜２によって素子領域Ｓが画定される。
示す半導体装置の製造工程の説明を行う。図２から図９
は、本発明の第１の実施例である半導体装置の断面図を
製造方法順に示す図である。例えば図２において、Ｐ型
シリコン基板１の表面の該領域に形成された溝にシリコ
ン酸化膜を埋め込むトレンチ分離構造からなる素子分離
絶縁膜２によって素子領域Ｓが画定される。
【００３０】そして、素子領域のＰ型シリコン基板１表
面には、熱酸化によって形成された膜厚８ｎｍのシリコ
ン酸化膜からなるゲート酸化膜３が形成される。次に、
全表面にＣＶＤ（化学的気相成長）法により堆積された
膜厚１００ｎｍのＮ型多結晶シリコン膜とスパッタ法に
より堆積された膜厚１５０ｎｍのタングステンシリサイ
ド膜とからなるタングステンポリサイド膜およびＣＶＤ
法によって堆積された膜厚２００ｎｍの第１のシリコン
窒化膜３２からなる積層膜が形成される。
面には、熱酸化によって形成された膜厚８ｎｍのシリコ
ン酸化膜からなるゲート酸化膜３が形成される。次に、
全表面にＣＶＤ（化学的気相成長）法により堆積された
膜厚１００ｎｍのＮ型多結晶シリコン膜とスパッタ法に
より堆積された膜厚１５０ｎｍのタングステンシリサイ
ド膜とからなるタングステンポリサイド膜およびＣＶＤ
法によって堆積された膜厚２００ｎｍの第１のシリコン
窒化膜３２からなる積層膜が形成される。
【００３１】そして、リソグラフィー技術により形成さ
れたレジスト３３をマスクとして、第１のシリコン窒化
膜３２、およびタングステンシリサイド膜とＮ型多結晶
シリコン膜とから形成されるタングステンポリサイド膜
３１をエッチングすることで、セルゲート電極４が形成
される。このとき、周辺回路領域は、全てレジスト３３
によって被覆されているために、周辺回路領域の各積層
膜は残る。
れたレジスト３３をマスクとして、第１のシリコン窒化
膜３２、およびタングステンシリサイド膜とＮ型多結晶
シリコン膜とから形成されるタングステンポリサイド膜
３１をエッチングすることで、セルゲート電極４が形成
される。このとき、周辺回路領域は、全てレジスト３３
によって被覆されているために、周辺回路領域の各積層
膜は残る。
【００３２】次に、図３において、レジスト３３を除去
した後、周辺回路領域およびメモリセル領域における第
１のシリコン窒化膜３２およびタングステンポリサイド
膜３１からなる積層膜をマスクとしてイオン注入法を用
い、注入エネルギー１５ｋｅＶによりリンイオンを２Ｅ
１３ｃｍ−２の注入量で注入することで低不純物濃度セ
ルＮ型拡散層５が形成される。
した後、周辺回路領域およびメモリセル領域における第
１のシリコン窒化膜３２およびタングステンポリサイド
膜３１からなる積層膜をマスクとしてイオン注入法を用
い、注入エネルギー１５ｋｅＶによりリンイオンを２Ｅ
１３ｃｍ−２の注入量で注入することで低不純物濃度セ
ルＮ型拡散層５が形成される。
【００３３】そして、ＣＶＤ法により膜厚５０ｎｍのシ
リコン酸化膜を堆積し、エッチバックすることによって
メモリセルトランジスタのゲート電極４の側面にのみセ
ルゲート側面シリコン酸化膜６が形成される。
リコン酸化膜を堆積し、エッチバックすることによって
メモリセルトランジスタのゲート電極４の側面にのみセ
ルゲート側面シリコン酸化膜６が形成される。
【００３４】次に、図４において、リソグラフィー技術
により形成されたレジスト３４をマスクとして、第１の
シリコン窒化膜３２とタングステンシリサイド膜とＮ型
多結晶シリコン膜とからなるタングステンポリサイド膜
３１をエッチングすることにより、周辺回路領域のトラ
ンジスタのゲート電極１０が形成される。
により形成されたレジスト３４をマスクとして、第１の
シリコン窒化膜３２とタングステンシリサイド膜とＮ型
多結晶シリコン膜とからなるタングステンポリサイド膜
３１をエッチングすることにより、周辺回路領域のトラ
ンジスタのゲート電極１０が形成される。
【００３５】このとき、メモリセル領域と周辺回路領域
の境界にシリコン酸化膜残り２７が発生する場合があ
る。レジスト３４をマスクにしたイオン注入法により、
注入エネルギー３０ｋｅＶでヒ素イオンを１Ｅ１３ｃｍ
−２の注入量で注入することで低不純物濃度周辺Ｎ型拡
散層１１が形成される。
の境界にシリコン酸化膜残り２７が発生する場合があ
る。レジスト３４をマスクにしたイオン注入法により、
注入エネルギー３０ｋｅＶでヒ素イオンを１Ｅ１３ｃｍ
−２の注入量で注入することで低不純物濃度周辺Ｎ型拡
散層１１が形成される。
【００３６】次に、図５において、レジスト３４を除去
した後、ＣＶＤ法により膜厚１５０ｎｍの第２のシリコ
ン窒化膜１２ａが堆積される。そして、リソグラフィー
技術により形成されたレジスト３５をマスクとして、第
２シリコン窒化膜１２ａをエッチバックすることによっ
て周辺ゲート電極４の側面に周辺ゲート側面シリコン窒
化膜１２が形成される。
した後、ＣＶＤ法により膜厚１５０ｎｍの第２のシリコ
ン窒化膜１２ａが堆積される。そして、リソグラフィー
技術により形成されたレジスト３５をマスクとして、第
２シリコン窒化膜１２ａをエッチバックすることによっ
て周辺ゲート電極４の側面に周辺ゲート側面シリコン窒
化膜１２が形成される。
【００３７】イオン注入法によりエネルギー３０ｋｅＶ
で砒素を３Ｅ１５ｃｍ−２注入おこなうことで高不純物
濃度周辺Ｎ型拡散層１４が形成される。
で砒素を３Ｅ１５ｃｍ−２注入おこなうことで高不純物
濃度周辺Ｎ型拡散層１４が形成される。
【００３８】次に、図６において、レジスト３５を除去
した後、スパッタ法により膜厚３０ｎｍのチタンを堆積
させ、６５０℃の雰囲気で１分間のアニールをおこな
う。これにより、露出した高不純物濃度周辺Ｎ型拡散層
１４のシリコンとチタンとを反応させ、アンモニアと過
酸化水素水との混合液により未反応のチタンを除去す
る。そして、８００℃の雰囲気において１分間のアニー
ルをおこなうことで安定な膜厚５０ｎｍのチタンシリサ
イド１５を形成する。
した後、スパッタ法により膜厚３０ｎｍのチタンを堆積
させ、６５０℃の雰囲気で１分間のアニールをおこな
う。これにより、露出した高不純物濃度周辺Ｎ型拡散層
１４のシリコンとチタンとを反応させ、アンモニアと過
酸化水素水との混合液により未反応のチタンを除去す
る。そして、８００℃の雰囲気において１分間のアニー
ルをおこなうことで安定な膜厚５０ｎｍのチタンシリサ
イド１５を形成する。
【００３９】次に、図７において、表面にＣＶＤ法によ
って膜厚３００ｎｍのシリコン酸化膜からなる第１層間
絶縁膜１６が堆積される。そして、第１層間絶縁膜１６
に低不純物濃度セルＮ型拡散層５あるいはチタンシリサ
イド層１５に対するコンタクト孔Ｃ１が開口される。こ
の開口されたコンタクト孔Ｃ１にＣＶＤ法により膜厚３
００ｎｍのＮ型多結晶シリコン膜が堆積される。
って膜厚３００ｎｍのシリコン酸化膜からなる第１層間
絶縁膜１６が堆積される。そして、第１層間絶縁膜１６
に低不純物濃度セルＮ型拡散層５あるいはチタンシリサ
イド層１５に対するコンタクト孔Ｃ１が開口される。こ
の開口されたコンタクト孔Ｃ１にＣＶＤ法により膜厚３
００ｎｍのＮ型多結晶シリコン膜が堆積される。
【００４０】そして、この堆積された膜厚３００ｎｍの
Ｎ型多結晶シリコン膜をエッチバックすることにより、
コンタクト孔Ｃ１にのみＮ型多結晶シリコン膜が埋め込
まれた第１コンタクトプラグ１７が形成される。次に、
第１層間絶縁膜１６の表面には、第１コンタクトプラグ
１７表面を被覆した膜厚１００ｎｍのタングステンシリ
サイド膜からなるビット線１８が形成される。
Ｎ型多結晶シリコン膜をエッチバックすることにより、
コンタクト孔Ｃ１にのみＮ型多結晶シリコン膜が埋め込
まれた第１コンタクトプラグ１７が形成される。次に、
第１層間絶縁膜１６の表面には、第１コンタクトプラグ
１７表面を被覆した膜厚１００ｎｍのタングステンシリ
サイド膜からなるビット線１８が形成される。
【００４１】次に、図８において、第１層間絶縁膜１６
表面にＣＶＤ法により膜厚２００ｎｍのシリコン酸化膜
からなる第２層間絶縁膜１９が堆積される。そして、第
２層間絶縁膜１９に低不純物濃度セルＮ型拡散層５に達
するコンタクト孔Ｃ２がエッチングにより開口される。
この開口されたコンタクト孔Ｃ２にＣＶＤ法により、膜
厚３００ｎｍのＮ型多結晶シリコン膜が堆積される。
表面にＣＶＤ法により膜厚２００ｎｍのシリコン酸化膜
からなる第２層間絶縁膜１９が堆積される。そして、第
２層間絶縁膜１９に低不純物濃度セルＮ型拡散層５に達
するコンタクト孔Ｃ２がエッチングにより開口される。
この開口されたコンタクト孔Ｃ２にＣＶＤ法により、膜
厚３００ｎｍのＮ型多結晶シリコン膜が堆積される。
【００４２】そして、このＮ型多結晶シリコン膜をエッ
チバックすることにより、コンタクト孔にのみＮ型多結
晶シリコン膜が埋め込まれた第２コンタクトプラグ２０
が形成される。次に、第２層間絶縁膜１９表面に第２コ
ンタクトプラグ２０が被覆されるように、膜厚５００ｎ
ｍのＮ型多結晶シリコン膜からなる容量下部電極２１が
形成される。
チバックすることにより、コンタクト孔にのみＮ型多結
晶シリコン膜が埋め込まれた第２コンタクトプラグ２０
が形成される。次に、第２層間絶縁膜１９表面に第２コ
ンタクトプラグ２０が被覆されるように、膜厚５００ｎ
ｍのＮ型多結晶シリコン膜からなる容量下部電極２１が
形成される。
【００４３】そして、この容量下部電極２１の表面に
は、シリコン酸化膜に換算した場合の換算膜厚５ｎｍの
窒化酸化シリコン膜からなる容量絶縁膜２２が形成され
る。さらに、容量絶縁膜２２を介して容量下部電極２１
を被覆するようにＣＶＤ法により堆積された膜厚１５０
ｎｍのＮ型多結晶シリコン膜からなる容量上部電極２３
が形成される。
は、シリコン酸化膜に換算した場合の換算膜厚５ｎｍの
窒化酸化シリコン膜からなる容量絶縁膜２２が形成され
る。さらに、容量絶縁膜２２を介して容量下部電極２１
を被覆するようにＣＶＤ法により堆積された膜厚１５０
ｎｍのＮ型多結晶シリコン膜からなる容量上部電極２３
が形成される。
【００４４】次に、図９において、第２層間絶縁膜１９
および容量下部電極２３の表面には、ＣＶＤ法により膜
厚２００ｎｍのシリコン酸化膜からなる第３層間絶縁膜
２４が形成される。そして、第３層間絶縁膜２３、第２
層間絶縁膜１９および第１層間絶縁膜１６には、チタン
シリサイド層１５に達する第３コンタクト孔Ｃ３が開口
される。
および容量下部電極２３の表面には、ＣＶＤ法により膜
厚２００ｎｍのシリコン酸化膜からなる第３層間絶縁膜
２４が形成される。そして、第３層間絶縁膜２３、第２
層間絶縁膜１９および第１層間絶縁膜１６には、チタン
シリサイド層１５に達する第３コンタクト孔Ｃ３が開口
される。
【００４５】次に、第３層間絶縁膜２４表面には、スパ
ッタ法により膜厚５０ｎｍのチタン膜と膜厚１００ｎｍ
の窒化チタン膜とを堆積させる。続いてこの窒化チタン
膜表面には、ＣＶＤ法により、膜厚４００ｎｍのタング
ステン膜が堆積される。そして、このタングステン膜を
エッチバックすることにより、第３コンタクトＣ３内に
のみタングステン等が埋め込まれた第３コンタクトプラ
グ２５が形される。
ッタ法により膜厚５０ｎｍのチタン膜と膜厚１００ｎｍ
の窒化チタン膜とを堆積させる。続いてこの窒化チタン
膜表面には、ＣＶＤ法により、膜厚４００ｎｍのタング
ステン膜が堆積される。そして、このタングステン膜を
エッチバックすることにより、第３コンタクトＣ３内に
のみタングステン等が埋め込まれた第３コンタクトプラ
グ２５が形される。
【００４６】次に、第３コンタクトプラグ２５の表面が
被覆されるように、第３層間絶縁膜２４表面には、膜厚
３００ｎｍのアルミニウム合金が堆積される。そして、
必要な配線部分である金属配線３１を残し、他の領域の
アルミニウム合金は、エッチングにより除去される。
被覆されるように、第３層間絶縁膜２４表面には、膜厚
３００ｎｍのアルミニウム合金が堆積される。そして、
必要な配線部分である金属配線３１を残し、他の領域の
アルミニウム合金は、エッチングにより除去される。
【００４７】また、本実施例において、セルトランジス
タのゲート電極の側面と周辺ゲート電極との側面に形成
された絶縁膜スペーサの材質は、それぞれシリコン酸化
膜とシリコン窒化膜との例を示した。しかしながら、こ
の２種類のシリコン酸化膜とシリコン窒化膜との材料の
組み合わせに限定するものではなく、組み合わせを変え
たり、材質を変えることも可能である。
タのゲート電極の側面と周辺ゲート電極との側面に形成
された絶縁膜スペーサの材質は、それぞれシリコン酸化
膜とシリコン窒化膜との例を示した。しかしながら、こ
の２種類のシリコン酸化膜とシリコン窒化膜との材料の
組み合わせに限定するものではなく、組み合わせを変え
たり、材質を変えることも可能である。
【００４８】さらに、本発明では、セルトランジスタの
ゲート電極が形成された後に、周辺ゲート電極が形成さ
れたが、この製造工程の順序を逆にしてもかまわない。
ゲート電極が形成された後に、周辺ゲート電極が形成さ
れたが、この製造工程の順序を逆にしてもかまわない。
【００４９】上述したように、本発明においては、メモ
リセル領域のゲート電極の形成と、周辺回路領域のゲー
ト電極の形成とを別々のリソグラフィー工程によりエッ
チング工程を用いて形成した。その結果、自己整合的に
ゲート電極の側面に材料を変え、順序よく絶縁膜スペー
サの形成をおこなうことができ、一旦堆積したスペーサ
となる絶縁膜を除去する必要がない。
リセル領域のゲート電極の形成と、周辺回路領域のゲー
ト電極の形成とを別々のリソグラフィー工程によりエッ
チング工程を用いて形成した。その結果、自己整合的に
ゲート電極の側面に材料を変え、順序よく絶縁膜スペー
サの形成をおこなうことができ、一旦堆積したスペーサ
となる絶縁膜を除去する必要がない。
【００５０】また、ゲート電極の形成するリソグラフィ
ーにより形成したレジスト３３またはレジスト３４をソ
ース・ドレインとなる拡散層を形成するイオン注入工程
におけるマスクとして用いることも可能である。
ーにより形成したレジスト３３またはレジスト３４をソ
ース・ドレインとなる拡散層を形成するイオン注入工程
におけるマスクとして用いることも可能である。
【００５１】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図１０
は、本発明の第二の実施形態の半導体装置の構造を示す
断面図である。第一の実施形態と異なる点のみ説明す
る。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図１０
は、本発明の第二の実施形態の半導体装置の構造を示す
断面図である。第一の実施形態と異なる点のみ説明す
る。
【００５２】メモリセル領域と周辺回路領域との境界の
素子分離絶縁膜２表面には、ダミーゲート電極９が形成
される。また、ダミーゲート電極９のメモリセル領域側
の側面には、ダミーゲート側面シリコン酸化膜８が形成
される。さらに、ダミーゲート電極９のメモリ周辺回路
領域側の側面には、ダミーゲート側面シリコン窒化膜１
３が形成されている。
素子分離絶縁膜２表面には、ダミーゲート電極９が形成
される。また、ダミーゲート電極９のメモリセル領域側
の側面には、ダミーゲート側面シリコン酸化膜８が形成
される。さらに、ダミーゲート電極９のメモリ周辺回路
領域側の側面には、ダミーゲート側面シリコン窒化膜１
３が形成されている。
【００５３】図１１から図１８には、本発明の第２の実
施形態である図１０に示す半導体装置の製造方法を順を
追って示す断面図である。例えば図１１において、Ｐ型
シリコン基板１の表面の該領域に形成された溝にシリコ
ン酸化膜を埋め込むトレンチ分離構造からなる素子分離
絶縁膜２によって素子領域Ｓが画定される。
施形態である図１０に示す半導体装置の製造方法を順を
追って示す断面図である。例えば図１１において、Ｐ型
シリコン基板１の表面の該領域に形成された溝にシリコ
ン酸化膜を埋め込むトレンチ分離構造からなる素子分離
絶縁膜２によって素子領域Ｓが画定される。
【００５４】そして、素子領域のＰ型シリコン基板１表
面には、熱酸化によって形成された膜厚８ｎｍのシリコ
ン酸化膜からなるゲート酸化膜３が形成される。次に、
全表面にＣＶＤ（化学的気相成長）法により堆積された
膜厚１００ｎｍのＮ型多結晶シリコン膜とスパッタ法に
より堆積された膜厚１５０ｎｍのタングステンシリサイ
ド膜とからなるタングステンポリサイド膜およびＣＶＤ
法によって堆積された膜厚２００ｎｍの第１のシリコン
窒化膜３２からなる積層膜が形成される。
面には、熱酸化によって形成された膜厚８ｎｍのシリコ
ン酸化膜からなるゲート酸化膜３が形成される。次に、
全表面にＣＶＤ（化学的気相成長）法により堆積された
膜厚１００ｎｍのＮ型多結晶シリコン膜とスパッタ法に
より堆積された膜厚１５０ｎｍのタングステンシリサイ
ド膜とからなるタングステンポリサイド膜およびＣＶＤ
法によって堆積された膜厚２００ｎｍの第１のシリコン
窒化膜３２からなる積層膜が形成される。
【００５５】そして、リソグラフィー技術により形成さ
れたレジスト３３をマスクとして、第１のシリコン窒化
膜３２、およびタングステンシリサイド膜とＮ型多結晶
シリコン膜とから形成されるタングステンポリサイド膜
３１をエッチングすることで、セルゲート電極４と、後
述されるダミーゲート電極１０のメモリセル領域側の側
面とが形成される。このとき、周辺回路領域は、全てレ
ジスト３３によって被覆されているために、周辺回路領
域の各積層膜は残る。
れたレジスト３３をマスクとして、第１のシリコン窒化
膜３２、およびタングステンシリサイド膜とＮ型多結晶
シリコン膜とから形成されるタングステンポリサイド膜
３１をエッチングすることで、セルゲート電極４と、後
述されるダミーゲート電極１０のメモリセル領域側の側
面とが形成される。このとき、周辺回路領域は、全てレ
ジスト３３によって被覆されているために、周辺回路領
域の各積層膜は残る。
【００５６】次に、図１２において、レジスト３３を除
去した後、周辺回路領域およびメモリセル領域における
第１のシリコン窒化膜３２およびタングステンポリサイ
ド膜３１からなる積層膜をマスクとしてイオン注入法を
用い、注入エネルギー１５ｋｅＶによりリンイオンを２
Ｅ１３ｃｍ−２の注入量で注入することで低不純物濃度
セルＮ型拡散層５が形成される。
去した後、周辺回路領域およびメモリセル領域における
第１のシリコン窒化膜３２およびタングステンポリサイ
ド膜３１からなる積層膜をマスクとしてイオン注入法を
用い、注入エネルギー１５ｋｅＶによりリンイオンを２
Ｅ１３ｃｍ−２の注入量で注入することで低不純物濃度
セルＮ型拡散層５が形成される。
【００５７】そして、ＣＶＤ法により膜厚５０ｎｍのシ
リコン酸化膜を堆積し、エッチバックすることにより、
メモリセルトランジスタのゲート電極４の側面にセルゲ
ート側面シリコン酸化膜６が、また後述されるダミーゲ
ート電極９のメモリセル領域側の側面にダミーゲート側
面シリコン酸化膜８が形成される。
リコン酸化膜を堆積し、エッチバックすることにより、
メモリセルトランジスタのゲート電極４の側面にセルゲ
ート側面シリコン酸化膜６が、また後述されるダミーゲ
ート電極９のメモリセル領域側の側面にダミーゲート側
面シリコン酸化膜８が形成される。
【００５８】次に、図１３において、リソグラフィー技
術により形成されたレジスト３４をマスクとして、第１
のシリコン窒化膜３２とタングステンシリサイド膜とＮ
型多結晶シリコン膜とからなるタングステンポリサイド
膜３１をエッチングすることにより、周辺回路領域のト
ランジスタのゲート電極１０よびダミーゲート電極９の
周辺回路領域側の側面が形成される。
術により形成されたレジスト３４をマスクとして、第１
のシリコン窒化膜３２とタングステンシリサイド膜とＮ
型多結晶シリコン膜とからなるタングステンポリサイド
膜３１をエッチングすることにより、周辺回路領域のト
ランジスタのゲート電極１０よびダミーゲート電極９の
周辺回路領域側の側面が形成される。
【００５９】そして、レジスト３４をマスクにしたイオ
ン注入法により、注入エネルギー３０ｋｅＶでヒ素イオ
ンを１Ｅ１３ｃｍ−２の注入量で注入することで低不純
物濃度周辺Ｎ型拡散層１１が形成される。
ン注入法により、注入エネルギー３０ｋｅＶでヒ素イオ
ンを１Ｅ１３ｃｍ−２の注入量で注入することで低不純
物濃度周辺Ｎ型拡散層１１が形成される。
【００６０】次に、図１４において、レジスト３４が除
去された後、ＣＶＤ法により膜厚１５０ｎｍの第２のシ
リコン窒化膜１２ａが堆積される。そして、リソグラフ
ィー技術により形成されたレジスト３５をマスクとし
て、第２シリコン窒化膜１２ａをエッチバックすること
によって周辺ゲート電極４の側面に周辺ゲート側面シリ
コン窒化膜１２が、またダミーゲート電極１０の周辺回
路領域側の側面にダミーゲート側面シリコン窒化膜１３
が形成される。
去された後、ＣＶＤ法により膜厚１５０ｎｍの第２のシ
リコン窒化膜１２ａが堆積される。そして、リソグラフ
ィー技術により形成されたレジスト３５をマスクとし
て、第２シリコン窒化膜１２ａをエッチバックすること
によって周辺ゲート電極４の側面に周辺ゲート側面シリ
コン窒化膜１２が、またダミーゲート電極１０の周辺回
路領域側の側面にダミーゲート側面シリコン窒化膜１３
が形成される。
【００６１】このとき、周辺ゲート側面シリコン窒化膜
１２を形成するさいに、リソグラフィー工程を用いずに
全面エッチバックをおこなう。これにより、メモリセル
領域のゲート電極の間隔は狭いために、シリコン窒化膜
によって埋め込まれるように残る。イオン注入法により
エネルギー３０ｋｅＶで砒素を３Ｅ１５ｃｍ−２注入お
こなうことで高不純物濃度周辺Ｎ型拡散層１４が形成さ
れる。メモリセル領域の一番外側は、ダミーゲート電極
９が存在するために、同様に低不純物濃度セルＮ型拡散
層が露出することがない。
１２を形成するさいに、リソグラフィー工程を用いずに
全面エッチバックをおこなう。これにより、メモリセル
領域のゲート電極の間隔は狭いために、シリコン窒化膜
によって埋め込まれるように残る。イオン注入法により
エネルギー３０ｋｅＶで砒素を３Ｅ１５ｃｍ−２注入お
こなうことで高不純物濃度周辺Ｎ型拡散層１４が形成さ
れる。メモリセル領域の一番外側は、ダミーゲート電極
９が存在するために、同様に低不純物濃度セルＮ型拡散
層が露出することがない。
【００６２】次に、図１５において、レジスト３５を除
去した後、スパッタ法により膜厚３０ｎｍのチタンを堆
積させ、６５０℃の雰囲気で１分間のアニールをおこな
う。これにより、露出した高不純物濃度周辺Ｎ型拡散層
１４のシリコンとチタンとを反応させ、アンモニアと過
酸化水素水との混合液により未反応のチタンを除去す
る。そして、８００℃の雰囲気において１分間のアニー
ルをおこなうことで安定な膜厚５０ｎｍのチタンシリサ
イド１５を形成する。
去した後、スパッタ法により膜厚３０ｎｍのチタンを堆
積させ、６５０℃の雰囲気で１分間のアニールをおこな
う。これにより、露出した高不純物濃度周辺Ｎ型拡散層
１４のシリコンとチタンとを反応させ、アンモニアと過
酸化水素水との混合液により未反応のチタンを除去す
る。そして、８００℃の雰囲気において１分間のアニー
ルをおこなうことで安定な膜厚５０ｎｍのチタンシリサ
イド１５を形成する。
【００６３】次に、図１６において、表面にＣＶＤ法に
よって膜厚３００ｎｍのシリコン酸化膜からなる第１層
間絶縁膜１６が堆積される。そして、第１層間絶縁膜１
６に低不純物濃度セルＮ型拡散層５あるいはチタンシリ
サイド層１５に対するコンタクト孔Ｃ１が開口される。
この開口されたコンタクト孔Ｃ１にＣＶＤ法により膜厚
３００ｎｍのＮ型多結晶シリコン膜が堆積される。
よって膜厚３００ｎｍのシリコン酸化膜からなる第１層
間絶縁膜１６が堆積される。そして、第１層間絶縁膜１
６に低不純物濃度セルＮ型拡散層５あるいはチタンシリ
サイド層１５に対するコンタクト孔Ｃ１が開口される。
この開口されたコンタクト孔Ｃ１にＣＶＤ法により膜厚
３００ｎｍのＮ型多結晶シリコン膜が堆積される。
【００６４】そして、この堆積された膜厚３００ｎｍの
Ｎ型多結晶シリコン膜をエッチバックすることにより、
コンタクト孔Ｃ１にのみＮ型多結晶シリコン膜が埋め込
まれた第１コンタクトプラグ１７が形成される。次に、
第１層間絶縁膜１６の表面には、第１コンタクトプラグ
１７表面を被覆した膜厚１００ｎｍのタングステンシリ
サイド膜からなるビット線１８が形成される。
Ｎ型多結晶シリコン膜をエッチバックすることにより、
コンタクト孔Ｃ１にのみＮ型多結晶シリコン膜が埋め込
まれた第１コンタクトプラグ１７が形成される。次に、
第１層間絶縁膜１６の表面には、第１コンタクトプラグ
１７表面を被覆した膜厚１００ｎｍのタングステンシリ
サイド膜からなるビット線１８が形成される。
【００６５】次に、図１７において、第１層間絶縁膜１
６表面にＣＶＤ法により膜厚２００ｎｍのシリコン酸化
膜からなる第２層間絶縁膜１９が堆積される。そして、
第２層間絶縁膜１９に低不純物濃度セルＮ型拡散層５に
達するコンタクト孔Ｃ２がエッチングにより開口され
る。この開口されたコンタクト孔Ｃ２にＣＶＤ法によ
り、膜厚３００ｎｍのＮ型多結晶シリコン膜が堆積され
る。
６表面にＣＶＤ法により膜厚２００ｎｍのシリコン酸化
膜からなる第２層間絶縁膜１９が堆積される。そして、
第２層間絶縁膜１９に低不純物濃度セルＮ型拡散層５に
達するコンタクト孔Ｃ２がエッチングにより開口され
る。この開口されたコンタクト孔Ｃ２にＣＶＤ法によ
り、膜厚３００ｎｍのＮ型多結晶シリコン膜が堆積され
る。
【００６６】そして、このＮ型多結晶シリコン膜をエッ
チバックすることにより、コンタクト孔にのみＮ型多結
晶シリコン膜が埋め込まれた第２コンタクトプラグ２０
が形成される。次に、第２層間絶縁膜１９表面に第２コ
ンタクトプラグ２０が被覆されるように、膜厚５００ｎ
ｍのＮ型多結晶シリコン膜からなる容量下部電極２１が
形成される。
チバックすることにより、コンタクト孔にのみＮ型多結
晶シリコン膜が埋め込まれた第２コンタクトプラグ２０
が形成される。次に、第２層間絶縁膜１９表面に第２コ
ンタクトプラグ２０が被覆されるように、膜厚５００ｎ
ｍのＮ型多結晶シリコン膜からなる容量下部電極２１が
形成される。
【００６７】そして、この容量下部電極２１の表面に
は、シリコン酸化膜に換算した場合の換算膜厚５ｎｍの
窒化酸化シリコン膜からなる容量絶縁膜２２が形成され
る。さらに、容量絶縁膜２２を介して容量下部電極２１
を被覆するようにＣＶＤ法により堆積された膜厚１５０
ｎｍのＮ型多結晶シリコン膜からなる容量上部電極２３
が形成される。
は、シリコン酸化膜に換算した場合の換算膜厚５ｎｍの
窒化酸化シリコン膜からなる容量絶縁膜２２が形成され
る。さらに、容量絶縁膜２２を介して容量下部電極２１
を被覆するようにＣＶＤ法により堆積された膜厚１５０
ｎｍのＮ型多結晶シリコン膜からなる容量上部電極２３
が形成される。
【００６８】次に、図１８において、第２層間絶縁膜１
９および容量下部電極２３の表面には、ＣＶＤ法により
膜厚２００ｎｍのシリコン酸化膜からなる第３層間絶縁
膜２４が形成される。そして、第３層間絶縁膜２３、第
２層間絶縁膜１９および第１層間絶縁膜１６には、チタ
ンシリサイド層１５に達する第３コンタクト孔Ｃ３が開
口される。
９および容量下部電極２３の表面には、ＣＶＤ法により
膜厚２００ｎｍのシリコン酸化膜からなる第３層間絶縁
膜２４が形成される。そして、第３層間絶縁膜２３、第
２層間絶縁膜１９および第１層間絶縁膜１６には、チタ
ンシリサイド層１５に達する第３コンタクト孔Ｃ３が開
口される。
【００６９】次に、第３層間絶縁膜２４表面には、スパ
ッタ法により膜厚５０ｎｍのチタン膜と膜厚１００ｎｍ
の窒化チタン膜とを堆積させる。続いてこの窒化チタン
膜表面には、ＣＶＤ法により、膜厚４００ｎｍのタング
ステン膜が堆積される。そして、このタングステン膜を
エッチバックすることにより、第３コンタクトＣ３内に
のみタングステン等が埋め込まれた第３コンタクトプラ
グ２５が形される。
ッタ法により膜厚５０ｎｍのチタン膜と膜厚１００ｎｍ
の窒化チタン膜とを堆積させる。続いてこの窒化チタン
膜表面には、ＣＶＤ法により、膜厚４００ｎｍのタング
ステン膜が堆積される。そして、このタングステン膜を
エッチバックすることにより、第３コンタクトＣ３内に
のみタングステン等が埋め込まれた第３コンタクトプラ
グ２５が形される。
【００７０】次に、第３コンタクトプラグ２５の表面が
被覆されるように、第３層間絶縁膜２４表面には、膜厚
３００ｎｍのアルミニウム合金が堆積される。そして、
必要な配線部分である金属配線３１を残し、他の領域の
アルミニウム合金は、エッチングにより除去される。
被覆されるように、第３層間絶縁膜２４表面には、膜厚
３００ｎｍのアルミニウム合金が堆積される。そして、
必要な配線部分である金属配線３１を残し、他の領域の
アルミニウム合金は、エッチングにより除去される。
【００７１】また、本実施例において、セルトランジス
タのゲート電極の側面と周辺ゲート電極との側面に形成
された絶縁膜スペーサの材質は、それぞれシリコン酸化
膜とシリコン窒化膜との例を示した。しかしながら、こ
の２種類のシリコン酸化膜とシリコン窒化膜との材料の
組み合わせに限定するものではなく、組み合わせを変え
たり、材質を変えることも可能である。
タのゲート電極の側面と周辺ゲート電極との側面に形成
された絶縁膜スペーサの材質は、それぞれシリコン酸化
膜とシリコン窒化膜との例を示した。しかしながら、こ
の２種類のシリコン酸化膜とシリコン窒化膜との材料の
組み合わせに限定するものではなく、組み合わせを変え
たり、材質を変えることも可能である。
【００７２】さらに、上述したように、第二の実施形態
は、第一の実施形態におけるレジスト３５を形成する必
要がなくなる。この結果、半導体装置の製造工程が簡略
化できる。
は、第一の実施形態におけるレジスト３５を形成する必
要がなくなる。この結果、半導体装置の製造工程が簡略
化できる。
【００７３】
【発明の効果】請求項１記載の発明によれば、半導体基
板と、前記半導体基板表面の第１の半導体素子領域に形
成された第１のＭＯＳトランジスタのゲート電極の側面
に形成される第１の絶縁膜スペーサと、前記半導体基板
表面の前記第１の半導体素子領域と絶縁膜パターンによ
って分離された第２の半導体素子領域に形成された第２
のＭＯＳトランジスタのゲート電極の側面に形成される
第２の絶縁膜スペーサとを具備し、前記第１の絶縁膜ス
ペーサと第２の絶縁膜スペーサとの材質が異なるため、
例えば第１のＭＯＳトランジスタであるメモリセルのＭ
ＯＳＦＥＴのゲート電極側面をシリコン酸化膜からなる
第１の絶縁膜スペーサで被覆できるので、ＭＯＳＦＥＴ
のホットキャリア耐性を向上させ、かつ周辺回路に用い
られる第２のＭＯＳトランジスタのソース・ドレインと
なる拡散層表面に自己整合的にシリサイドを形成する際
に、ゲート電極を保護する第２の絶縁膜スペーサとして
シリコン窒化膜を用いることが可能となり、拡散層表面
の自己整合シリサイド形成が高い信頼性をもって再現性
よくおこなうことができる効果がある。
板と、前記半導体基板表面の第１の半導体素子領域に形
成された第１のＭＯＳトランジスタのゲート電極の側面
に形成される第１の絶縁膜スペーサと、前記半導体基板
表面の前記第１の半導体素子領域と絶縁膜パターンによ
って分離された第２の半導体素子領域に形成された第２
のＭＯＳトランジスタのゲート電極の側面に形成される
第２の絶縁膜スペーサとを具備し、前記第１の絶縁膜ス
ペーサと第２の絶縁膜スペーサとの材質が異なるため、
例えば第１のＭＯＳトランジスタであるメモリセルのＭ
ＯＳＦＥＴのゲート電極側面をシリコン酸化膜からなる
第１の絶縁膜スペーサで被覆できるので、ＭＯＳＦＥＴ
のホットキャリア耐性を向上させ、かつ周辺回路に用い
られる第２のＭＯＳトランジスタのソース・ドレインと
なる拡散層表面に自己整合的にシリサイドを形成する際
に、ゲート電極を保護する第２の絶縁膜スペーサとして
シリコン窒化膜を用いることが可能となり、拡散層表面
の自己整合シリサイド形成が高い信頼性をもって再現性
よくおこなうことができる効果がある。
【００７４】請求項２記載の発明によれば、半導体基板
表面に形成された絶縁膜パターンによって分離された第
１の半導体素子領域と第２の半導体素子領域とを形成す
る第１の工程と、前記第１の半導体素子領域に第１のＭ
ＯＳトランジスタを形成する第２の工程と、前記第１の
ＭＯＳトランジスタのゲート電極の側面に第１の絶縁膜
スペーサを形成する第３の工程と、前記第２の半導体素
子領域に第２のＭＯＳトランジスタを形成する第４の工
程と、前記第２のＭＯＳトランジスタのゲート電極の側
面に前記第１の絶縁膜スペーサと材質の異なる第２の絶
縁膜スペーサを形成する第５の工程とを有するため、例
えば第１のＭＯＳトランジスタであるメモリセルのＭＯ
ＳＦＥＴのゲート電極側面をシリコン酸化膜からなる第
１の絶縁膜スペーサで被覆できるので、ＭＯＳＦＥＴの
ホットキャリア耐性を向上させ、かつ周辺回路に用いら
れる第２のＭＯＳトランジスタのソース・ドレインとな
る拡散層表面に自己整合的にシリサイドを形成する際
に、ゲート電極を保護する第２の絶縁膜スペーサとして
シリコン窒化膜を用いることが可能となり、拡散層表面
の自己整合シリサイド形成が高い信頼性をもって再現性
よくおこなうことができる効果がある。
表面に形成された絶縁膜パターンによって分離された第
１の半導体素子領域と第２の半導体素子領域とを形成す
る第１の工程と、前記第１の半導体素子領域に第１のＭ
ＯＳトランジスタを形成する第２の工程と、前記第１の
ＭＯＳトランジスタのゲート電極の側面に第１の絶縁膜
スペーサを形成する第３の工程と、前記第２の半導体素
子領域に第２のＭＯＳトランジスタを形成する第４の工
程と、前記第２のＭＯＳトランジスタのゲート電極の側
面に前記第１の絶縁膜スペーサと材質の異なる第２の絶
縁膜スペーサを形成する第５の工程とを有するため、例
えば第１のＭＯＳトランジスタであるメモリセルのＭＯ
ＳＦＥＴのゲート電極側面をシリコン酸化膜からなる第
１の絶縁膜スペーサで被覆できるので、ＭＯＳＦＥＴの
ホットキャリア耐性を向上させ、かつ周辺回路に用いら
れる第２のＭＯＳトランジスタのソース・ドレインとな
る拡散層表面に自己整合的にシリサイドを形成する際
に、ゲート電極を保護する第２の絶縁膜スペーサとして
シリコン窒化膜を用いることが可能となり、拡散層表面
の自己整合シリサイド形成が高い信頼性をもって再現性
よくおこなうことができる効果がある。
【００７５】請求項３記載の発明によれば、前記第１の
領域と前記第２の領域との間に、この第１の領域側の電
極の側面に前記第１の絶縁膜スペーサが形成され、この
第２の領域側の電極の側面に前記第２の絶縁膜スペーサ
が形成された、ＭＯＳトランジスタの電極構造を有する
ダミーゲート電極を具備するため、例えば第１のＭＯＳ
トランジスタであるメモリセルのＭＯＳＦＥＴの低不純
物濃度で形成されたソースもしくはドレインが露出され
ることが無いため、周辺トランジスタのソース・ドレイ
ン領域にシリサイド層をマスクなしで形成することがで
きる。
領域と前記第２の領域との間に、この第１の領域側の電
極の側面に前記第１の絶縁膜スペーサが形成され、この
第２の領域側の電極の側面に前記第２の絶縁膜スペーサ
が形成された、ＭＯＳトランジスタの電極構造を有する
ダミーゲート電極を具備するため、例えば第１のＭＯＳ
トランジスタであるメモリセルのＭＯＳＦＥＴの低不純
物濃度で形成されたソースもしくはドレインが露出され
ることが無いため、周辺トランジスタのソース・ドレイ
ン領域にシリサイド層をマスクなしで形成することがで
きる。
【００７６】請求項４記載の発明によれば、前記ダミー
ゲート電極が前記第１トランジスタのゲート電極形成す
るための第１のマスクと、前記第２のトランジスタのゲ
ート電極を形成する第２のマスクとの重ね合わせによっ
て形成されるため、製造工程におけるリソグラフィー工
程を増加させることなく、ゲート電極側面の絶縁膜材質
を２種類用いることができ、コスト上昇を抑制できる効
果がある。
ゲート電極が前記第１トランジスタのゲート電極形成す
るための第１のマスクと、前記第２のトランジスタのゲ
ート電極を形成する第２のマスクとの重ね合わせによっ
て形成されるため、製造工程におけるリソグラフィー工
程を増加させることなく、ゲート電極側面の絶縁膜材質
を２種類用いることができ、コスト上昇を抑制できる効
果がある。
【図１】 本発明の第１の実施形態による半導体装置の
断面構造を示す断面図である。
断面構造を示す断面図である。
【図２】 図１に示す半導体装置の製造工程を説明する
半導体装置の断面構造を示す断面図である。
半導体装置の断面構造を示す断面図である。
【図３】 図１に示す半導体装置の製造工程を説明する
半導体装置の断面構造を示す断面図である。
半導体装置の断面構造を示す断面図である。
【図４】 図１に示す半導体装置の製造工程を説明する
半導体装置の断面構造を示す断面図である。
半導体装置の断面構造を示す断面図である。
【図５】 図１に示す半導体装置の製造工程を説明する
半導体装置の断面構造を示す断面図である。
半導体装置の断面構造を示す断面図である。
【図６】 図１に示す半導体装置の製造工程を説明する
半導体装置の断面構造を示す断面図である。
半導体装置の断面構造を示す断面図である。
【図７】 図１に示す半導体装置の製造工程を説明する
半導体装置の断面構造を示す断面図である。
半導体装置の断面構造を示す断面図である。
【図８】 図１に示す半導体装置の製造工程を説明する
半導体装置の断面構造を示す断面図である。
半導体装置の断面構造を示す断面図である。
【図９】 図１に示す半導体装置の製造工程を説明する
半導体装置の断面構造を示す断面図である。
半導体装置の断面構造を示す断面図である。
【図１０】 本発明の第２の実施形態による半導体装置
の断面構造を示す断面図である。
の断面構造を示す断面図である。
【図１１】 図２に示す半導体装置の製造工程を説明す
る半導体装置の断面構造を示す断面図である。
る半導体装置の断面構造を示す断面図である。
【図１２】 図２に示す半導体装置の製造工程を説明す
る半導体装置の断面構造を示す断面図である。
る半導体装置の断面構造を示す断面図である。
【図１３】 図２に示す半導体装置の製造工程を説明す
る半導体装置の断面構造を示す断面図である。
る半導体装置の断面構造を示す断面図である。
【図１４】 図２に示す半導体装置の製造工程を説明す
る半導体装置の断面構造を示す断面図である。
る半導体装置の断面構造を示す断面図である。
【図１５】 図２に示す半導体装置の製造工程を説明す
る半導体装置の断面構造を示す断面図である。
る半導体装置の断面構造を示す断面図である。
【図１６】 図２に示す半導体装置の製造工程を説明す
る半導体装置の断面構造を示す断面図である。
る半導体装置の断面構造を示す断面図である。
【図１７】 図２に示す半導体装置の製造工程を説明す
る半導体装置の断面構造を示す断面図である。
る半導体装置の断面構造を示す断面図である。
【図１８】 図２に示す半導体装置の製造工程を説明す
る半導体装置の断面構造を示す断面図である。
る半導体装置の断面構造を示す断面図である。
【図１９】 従来例による半導体装置の製造工程を説明
する半導体装置の断面構造を示す断面図である。
する半導体装置の断面構造を示す断面図である。
【図２０】 従来例による半導体装置の製造工程を説明
する半導体装置の断面構造を示す断面図である。
する半導体装置の断面構造を示す断面図である。
【図２１】 従来例による半導体装置の製造工程を説明
する半導体装置の断面構造を示す断面図である。
する半導体装置の断面構造を示す断面図である。
【図２２】 従来例による半導体装置の製造工程を説明
する半導体装置の断面構造を示す断面図である。
する半導体装置の断面構造を示す断面図である。
【図２３】 従来例による半導体装置の製造工程を説明
する半導体装置の断面構造を示す断面図である。
する半導体装置の断面構造を示す断面図である。
１ Ｐ型シリコン基板 ２ 素子分離膜 ３ ゲート酸化膜 ４ セルゲート電極 ５ 低不純物濃度セルＮ型拡散層 ６ セルゲート側面シリコン酸化膜 １０ 周辺ゲート電極 １１ 低不純物濃度周辺Ｎ型拡散層 １２ 周辺ゲート側面シリコン窒化膜 １４ 高不純物濃度周辺Ｎ型拡散層 １５ チタンシリサイド層 １６ 第１層間絶縁膜 １７ 第１コンタクトプラグ １８ ビット線 １９ 第２層間絶縁膜 ２０ 第２コンタクトプラグ ２１ 容量下部電極 ２２ 容量絶縁膜 ２３ 容量上部電極 ２４ 第３層間絶縁膜 ２５ 第３コンタクトプラグ ２６ 金属配線
Claims (4)
- 【請求項１】 半導体基板と、 前記半導体基板表面の第１の半導体素子領域に形成され
た第１のＭＯＳトランジスタのゲート電極の側面に形成
される第１の絶縁膜スペーサと、 前記半導体基板表面の前記第１の半導体素子領域と絶縁
膜パターンによって分離された第２の半導体素子領域に
形成された第２のＭＯＳトランジスタのゲート電極の側
面に形成される第２の絶縁膜スペーサとを具備し、 前記第１の絶縁膜スペーサと第２の絶縁膜スペーサとの
材質が異なることを特徴とする半導体装置。 - 【請求項２】 半導体基板表面に形成された絶縁膜パタ
ーンによって分離された第１の半導体素子領域と第２の
半導体素子領域とを形成する第１の工程と、 前記第１の半導体素子領域に第１のＭＯＳトランジスタ
を形成する第２の工程と、 前記第１のＭＯＳトランジスタのゲート電極の側面に第
１の絶縁膜スペーサを形成する第３の工程と、 前記第２の半導体素子領域に第２のＭＯＳトランジスタ
を形成する第４の工程と、 前記第２のＭＯＳトランジスタのゲート電極の側面に前
記第１の絶縁膜スペーサと材質の異なる第２の絶縁膜ス
ペーサを形成する第５の工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項３】 前記第１の領域と前記第２の領域との間
に、この第１の領域側の電極の側面に前記第１の絶縁膜
スペーサが形成され、この第２の領域側の電極の側面に
前記第２の絶縁膜スペーサが形成された、ＭＯＳトラン
ジスタの電極構造を有するダミーゲート電極を具備する
ことを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記ダミーゲート電極が前記第１トラン
ジスタのゲート電極形成するための第１のマスクと、前
記第２のトランジスタのゲート電極を形成する第２のマ
スクとの重ね合わせによって形成されることを特徴とす
る請求項３記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634598A JP3246442B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置の製造方法 |
| CN99107553A CN1236989A (zh) | 1998-05-27 | 1999-05-25 | 半导体器件及其制作方法 |
| KR1019990019058A KR100334979B1 (ko) | 1998-05-27 | 1999-05-26 | 핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성 |
| US09/466,722 US6352891B1 (en) | 1998-05-27 | 1999-12-17 | Method of manufacturing semiconductor device in which hot carrier resistance can be improved and silicide layer can be formed with high reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14634598A JP3246442B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340437A true JPH11340437A (ja) | 1999-12-10 |
| JP3246442B2 JP3246442B2 (ja) | 2002-01-15 |
Family
ID=15405615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14634598A Expired - Fee Related JP3246442B2 (ja) | 1998-05-27 | 1998-05-27 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6352891B1 (ja) |
| JP (1) | JP3246442B2 (ja) |
| KR (1) | KR100334979B1 (ja) |
| CN (1) | CN1236989A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418928B1 (ko) * | 2001-10-24 | 2004-02-14 | 주식회사 하이닉스반도체 | 엠디엘 반도체 소자의 제조 방법 |
| JP2008541482A (ja) * | 2005-05-19 | 2008-11-20 | マイクロン テクノロジー， インク． | メモリ素子の側壁スペーサの製造方法及び側壁スペーサを有する素子 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470165B1 (ko) | 1999-06-28 | 2005-02-07 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| JP3305301B2 (ja) * | 2000-08-02 | 2002-07-22 | 松下電器産業株式会社 | 電極構造体の形成方法及び半導体装置の製造方法 |
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| US6825684B1 (en) | 2002-06-10 | 2004-11-30 | Advanced Micro Devices, Inc. | Hot carrier oxide qualification method |
| US6856160B1 (en) | 2002-06-10 | 2005-02-15 | Advanced Micro Devices, Inc. | Maximum VCC calculation method for hot carrier qualification |
| US6927129B1 (en) * | 2004-04-08 | 2005-08-09 | Advanced Micro Devices | Narrow wide spacer |
| JP2008078298A (ja) * | 2006-09-20 | 2008-04-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR101037476B1 (ko) * | 2008-12-11 | 2011-05-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| CN103633026A (zh) * | 2012-08-23 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件结构及其制作方法 |
| CN103681271B (zh) * | 2012-09-04 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件结构及其制作方法 |
| CN103715133B (zh) | 2012-09-29 | 2016-01-06 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
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