JPH11340336A - 反射防止膜を用いたゲート電極及びその製造方法並びにこれを用いたセルフアラインコンタクト形成方法 - Google Patents
反射防止膜を用いたゲート電極及びその製造方法並びにこれを用いたセルフアラインコンタクト形成方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 79
- 230000015572 biosynthetic process Effects 0.000 title abstract description 11
- 239000011248 coating agent Substances 0.000 title abstract description 9
- 238000000576 coating method Methods 0.000 title abstract description 9
- 238000004519 manufacturing process Methods 0.000 title description 5
- 239000010410 layer Substances 0.000 claims abstract description 79
- 238000005530 etching Methods 0.000 claims abstract description 37
- 230000001681 protective effect Effects 0.000 claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims description 25
- 229910021332 silicide Inorganic materials 0.000 claims description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 238000000206 photolithography Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 230000003667 anti-reflective effect Effects 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 230000001788 irregular Effects 0.000 abstract description 9
- 239000000126 substance Substances 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 238000009413 insulation Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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Abstract
(57)【要約】
【課題】 反射防止膜を用いて充分の絶縁マージンを確
保するゲート電極及びセルフアラインコンタクト形成方
法を提供する。 【解決手段】 ゲート電極の形成のための導電層上に、
キャッピング層、反射防止膜を順次形成する。保護膜を
前記反射防止膜上に形成することによって、ゲート電極
を形成するための食刻工程時の反射防止膜がそのまま残
るようにし、この残っている反射防止膜と層間絶縁膜と
の食刻選択比を利用してセルフアラインコンタクトを形
成するための食刻工程を行なって、ゲート電極とセルフ
アラインコンタクトとの絶縁マージンを確保する。ま
た、これにより、各々のゲート電極間にＳＡＣを形成す
るためのフォトリソグラフィー工程を進行する時だけで
なく、ＳＡＣ上にダイレクトコンタクトを形成するため
のフォトリソグラフィー工程を進行する時にも、前記ゲ
ート電極上に残っている反射防止膜によって前記ゲート
電極の形成物質からの乱反射の影響を軽減できる。
保するゲート電極及びセルフアラインコンタクト形成方
法を提供する。 【解決手段】 ゲート電極の形成のための導電層上に、
キャッピング層、反射防止膜を順次形成する。保護膜を
前記反射防止膜上に形成することによって、ゲート電極
を形成するための食刻工程時の反射防止膜がそのまま残
るようにし、この残っている反射防止膜と層間絶縁膜と
の食刻選択比を利用してセルフアラインコンタクトを形
成するための食刻工程を行なって、ゲート電極とセルフ
アラインコンタクトとの絶縁マージンを確保する。ま
た、これにより、各々のゲート電極間にＳＡＣを形成す
るためのフォトリソグラフィー工程を進行する時だけで
なく、ＳＡＣ上にダイレクトコンタクトを形成するため
のフォトリソグラフィー工程を進行する時にも、前記ゲ
ート電極上に残っている反射防止膜によって前記ゲート
電極の形成物質からの乱反射の影響を軽減できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に反射防止膜を利用して電極とコン
タクトとの間に充分な絶縁マージンを確保するゲート電
極及びその製造方法並びにこれを用いたセルフアライン
コンタクト形成方法に関する。
製造方法に係り、特に反射防止膜を利用して電極とコン
タクトとの間に充分な絶縁マージンを確保するゲート電
極及びその製造方法並びにこれを用いたセルフアライン
コンタクト形成方法に関する。
【０００２】
【従来の技術】半導体素子の集積度が増加するにつれて
配線の幅及び間隔はしだいに小さくなって、０．２μｍ
以下のデザインルールを有する素子が登場している。こ
のような微細パターンを有する素子を製造することにお
いて最も難しい問題の一つは、フォトリソグラフィー工
程時のアラインマージンを確保し難いことである。特
に、半導体メモリ素子のコンタクトの微細化が際立って
おり、現在のフォトリソグラフィー工程におけるマスク
アラインメント技術としては微細化したコンタクトを形
成するには限界がある。そこで、このような限界を食刻
技術で克服するための技術が開発されており、このよう
に開発された代表的なコンタクト形成方法がセルフアラ
インコンタクト(self-aligned contact;ＳＡＣ)形成方
法である。
配線の幅及び間隔はしだいに小さくなって、０．２μｍ
以下のデザインルールを有する素子が登場している。こ
のような微細パターンを有する素子を製造することにお
いて最も難しい問題の一つは、フォトリソグラフィー工
程時のアラインマージンを確保し難いことである。特
に、半導体メモリ素子のコンタクトの微細化が際立って
おり、現在のフォトリソグラフィー工程におけるマスク
アラインメント技術としては微細化したコンタクトを形
成するには限界がある。そこで、このような限界を食刻
技術で克服するための技術が開発されており、このよう
に開発された代表的なコンタクト形成方法がセルフアラ
インコンタクト(self-aligned contact;ＳＡＣ)形成方
法である。
【０００３】ＳＡＣ形成工程では各ゲート電極の上面を
窒化膜で覆い、ゲート電極の両側に窒化膜スペーサを形
成してコンタクトが形成される部分をあらかじめ限定し
た後、酸化膜よりなる層間絶縁膜を形成し、酸化膜と窒
化膜間の高い食刻選択比を用いた層間絶縁膜食刻によっ
て、各ゲート電極間にコンタクトホールを形成する。
窒化膜で覆い、ゲート電極の両側に窒化膜スペーサを形
成してコンタクトが形成される部分をあらかじめ限定し
た後、酸化膜よりなる層間絶縁膜を形成し、酸化膜と窒
化膜間の高い食刻選択比を用いた層間絶縁膜食刻によっ
て、各ゲート電極間にコンタクトホールを形成する。
【０００４】しかし、従来のＳＡＣ形成工程では前記コ
ンタクトホールを形成するために酸化膜を選択的に食刻
する時、窒化膜スペーサが食刻されることを完全に防ぐ
ことはできない。従って、酸化膜食刻のためのフォトリ
ソグラフィー工程におけるマスクアラインメント時にミ
スアラインが発生すると、ゲート電極の角部分で窒化膜
が部分的に食刻される。さらに、ミスアライン程度がひ
どくなると、ゲート電極とコンタクトとの間に維持され
るべきである最小限の絶縁マージンを維持することも難
しくなるほど窒化膜の食刻量が多くなって、結局ゲート
電極とコンタクトとの間を短絡させてしまう。
ンタクトホールを形成するために酸化膜を選択的に食刻
する時、窒化膜スペーサが食刻されることを完全に防ぐ
ことはできない。従って、酸化膜食刻のためのフォトリ
ソグラフィー工程におけるマスクアラインメント時にミ
スアラインが発生すると、ゲート電極の角部分で窒化膜
が部分的に食刻される。さらに、ミスアライン程度がひ
どくなると、ゲート電極とコンタクトとの間に維持され
るべきである最小限の絶縁マージンを維持することも難
しくなるほど窒化膜の食刻量が多くなって、結局ゲート
電極とコンタクトとの間を短絡させてしまう。
【０００５】従って、小さなデザインルールを有する素
子を製造する時、ＳＡＣ形成工程でゲート電極とコンタ
クトとの間に生じる短絡を効果的に防止するための方法
を検討する必要がある。
子を製造する時、ＳＡＣ形成工程でゲート電極とコンタ
クトとの間に生じる短絡を効果的に防止するための方法
を検討する必要がある。
【０００６】一方、一般的に素子の動作速度を考えて、
電気伝導度が高い物質よってゲート電極を形成する必要
がある。これに従って、ゲート電極構造として、ドーピ
ングされたポリシリコン膜上に金属シリサイド膜を積層
させたポリサイド構造を主に使用している。このような
構造を採用してゲート電極を形成する場合には、フォト
リソグラフィー工程の際における反射率の高い金属シリ
サイド膜による乱反射の影響を減らすために反射防止膜
を使用する必要がある。
電気伝導度が高い物質よってゲート電極を形成する必要
がある。これに従って、ゲート電極構造として、ドーピ
ングされたポリシリコン膜上に金属シリサイド膜を積層
させたポリサイド構造を主に使用している。このような
構造を採用してゲート電極を形成する場合には、フォト
リソグラフィー工程の際における反射率の高い金属シリ
サイド膜による乱反射の影響を減らすために反射防止膜
を使用する必要がある。
【０００７】反射防止膜を使用してゲート電極を形成す
る従来の技術で使用された反射防止膜は、ゲート電極の
形成のための食刻工程の際に電極の形成物質の食刻と同
時に除去されていた。従って、以降のフォトリソグラフ
ィー工程では前記ゲート電極による乱反射の影響を再び
受け、これを避けるためには反射防止膜を再び形成せざ
るを得なかった。
る従来の技術で使用された反射防止膜は、ゲート電極の
形成のための食刻工程の際に電極の形成物質の食刻と同
時に除去されていた。従って、以降のフォトリソグラフ
ィー工程では前記ゲート電極による乱反射の影響を再び
受け、これを避けるためには反射防止膜を再び形成せざ
るを得なかった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、ゲー
ト電極の形成のためのフォトリソグラフィー工程の際に
使われた反射防止膜をゲート電極の形成後にもゲート電
極上にそのまま残すことによって、後続のフォトリソグ
ラフィー工程においてもゲート電極からの乱反射の影響
を受けることを防止できるゲート電極の形成方法を提供
することである。
ト電極の形成のためのフォトリソグラフィー工程の際に
使われた反射防止膜をゲート電極の形成後にもゲート電
極上にそのまま残すことによって、後続のフォトリソグ
ラフィー工程においてもゲート電極からの乱反射の影響
を受けることを防止できるゲート電極の形成方法を提供
することである。
【０００９】本発明の他の目的はＳＡＣ形成のためのフ
ォトリソグラフィー工程の際にミスアラインがひどく発
生する場合にも、ゲート電極とコンタクト間の絶縁マー
ジンを十分に確保できるＳＡＣ形成方法を提供すること
である。
ォトリソグラフィー工程の際にミスアラインがひどく発
生する場合にも、ゲート電極とコンタクト間の絶縁マー
ジンを十分に確保できるＳＡＣ形成方法を提供すること
である。
【００１０】本発明のさらなる他の目的は、前記のゲー
ト電極の形成方法によって得られる新たな構造のゲート
電極を提供することである。
ト電極の形成方法によって得られる新たな構造のゲート
電極を提供することである。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明によるゲート電極の形成方法では、ゲート
酸化膜が形成された半導体基板上にドーピングされたポ
リシリコン膜と金属シリサイド膜を順次に形成する。次
に、前記金属シリサイド膜上にキャッピング層を形成す
る。また、前記キャッピング層上に反射防止膜を形成す
る。さらに、前記反射防止膜上に保護膜を形成する。そ
の後、フォトリソグラフィー工程によって前記保護膜、
反射防止膜、及びキャッピング層を順次に食刻してキャ
ッピング層パターン、反射防止膜パターン、及び保護膜
パターンよりなるマスクパターンを形成する。前記マス
クパターンを食刻マスクとして前記金属シリサイド膜及
びドーピングされたポリシリコン膜を順次に異方性食刻
して、上部にキャッピング層パターン及び反射防止膜パ
ターンが積層されているポリサイド構造のゲート電極を
形成する。
めに、本発明によるゲート電極の形成方法では、ゲート
酸化膜が形成された半導体基板上にドーピングされたポ
リシリコン膜と金属シリサイド膜を順次に形成する。次
に、前記金属シリサイド膜上にキャッピング層を形成す
る。また、前記キャッピング層上に反射防止膜を形成す
る。さらに、前記反射防止膜上に保護膜を形成する。そ
の後、フォトリソグラフィー工程によって前記保護膜、
反射防止膜、及びキャッピング層を順次に食刻してキャ
ッピング層パターン、反射防止膜パターン、及び保護膜
パターンよりなるマスクパターンを形成する。前記マス
クパターンを食刻マスクとして前記金属シリサイド膜及
びドーピングされたポリシリコン膜を順次に異方性食刻
して、上部にキャッピング層パターン及び反射防止膜パ
ターンが積層されているポリサイド構造のゲート電極を
形成する。
【００１２】前記キャッピング層はＬＰＣＶＤ(Low Pre
ssure Chemical Vapor Deposition、減圧化学蒸着法)方
法によりシリコン酸化窒化膜で形成される。
ssure Chemical Vapor Deposition、減圧化学蒸着法)方
法によりシリコン酸化窒化膜で形成される。
【００１３】前記反射防止膜はシリコン酸化窒化膜より
なる。
なる。
【００１４】前記保護膜はＨＴＯ(High Temperature Ox
idation、熱酸化)膜よりなる。
idation、熱酸化)膜よりなる。
【００１５】前記の他の目的を達成するために、本発明
によるセルフアラインコンタクト形成方法では、まず、
半導体基板上に導電層を形成する。次に、前記導電層上
に窒化膜よりなるキャッピング層を形成する。また、前
記キャッピング層上に反射防止膜を形成する。さらに、
前記反射防止膜上に前記反射防止膜を保護するための保
護膜を形成する。前記保護膜、反射防止膜及びキャッピ
ング層を順次にパターニングしてキャッピング層パター
ン、反射防止膜パターン、及び保護膜パターンよりなる
マスクパターンを形成する。前記マスクパターンを食刻
マスクとして前記導電層を食刻して、上部にキャッピン
グ層パターン及び反射防止膜パターンが積層されている
複数のゲート電極を形成する。前記各ゲート電極、キャ
ッピング層パターン、及び反射防止膜パターンの側壁に
窒化膜スペーサを形成する。前記スペーサが形成された
結果物を覆うように酸化膜よりなる層間絶縁膜を形成す
る。フォトリソグラフィー工程によって前記層間絶縁膜
を部分的に食刻して、前記各ゲート電極間で前記スペー
サ及び半導体基板を露出させるコンタクトホールを形成
する。その後、前記コンタクトホール内に導電物質を満
たしてコンタクトを形成する。
によるセルフアラインコンタクト形成方法では、まず、
半導体基板上に導電層を形成する。次に、前記導電層上
に窒化膜よりなるキャッピング層を形成する。また、前
記キャッピング層上に反射防止膜を形成する。さらに、
前記反射防止膜上に前記反射防止膜を保護するための保
護膜を形成する。前記保護膜、反射防止膜及びキャッピ
ング層を順次にパターニングしてキャッピング層パター
ン、反射防止膜パターン、及び保護膜パターンよりなる
マスクパターンを形成する。前記マスクパターンを食刻
マスクとして前記導電層を食刻して、上部にキャッピン
グ層パターン及び反射防止膜パターンが積層されている
複数のゲート電極を形成する。前記各ゲート電極、キャ
ッピング層パターン、及び反射防止膜パターンの側壁に
窒化膜スペーサを形成する。前記スペーサが形成された
結果物を覆うように酸化膜よりなる層間絶縁膜を形成す
る。フォトリソグラフィー工程によって前記層間絶縁膜
を部分的に食刻して、前記各ゲート電極間で前記スペー
サ及び半導体基板を露出させるコンタクトホールを形成
する。その後、前記コンタクトホール内に導電物質を満
たしてコンタクトを形成する。
【００１６】前記導電層は、ドーピングされたポリシリ
コン膜と金属シリサイド膜の積層構造より形成される。
コン膜と金属シリサイド膜の積層構造より形成される。
【００１７】前記反射防止膜はシリコン酸化窒化膜より
なる。
なる。
【００１８】前記保護膜はＨＴＯ膜よりなる。
【００１９】前記層間絶縁膜を形成する前に前記スペー
サが形成された結果物上に前記半導体基板のフィールド
領域を保護するための食刻阻止層を形成することができ
る。この時、前記層間絶縁膜は前記食刻阻止層上に形成
される。前記食刻阻止層はシリコン窒化膜よりなる。
サが形成された結果物上に前記半導体基板のフィールド
領域を保護するための食刻阻止層を形成することができ
る。この時、前記層間絶縁膜は前記食刻阻止層上に形成
される。前記食刻阻止層はシリコン窒化膜よりなる。
【００２０】前記のさらなる他の目的を達成するため
に、本発明は前記のゲート電極の形成方法により得られ
る新しい構造のゲート電極を提供する。即ち、本発明に
よるゲート電極は、半導体基板上にゲート酸化膜を介在
して形成された導電層と、前記導電層の上面を覆うキャ
ッピング層と、前記キャッピング層の上面を覆う反射防
止膜とを含むものである。
に、本発明は前記のゲート電極の形成方法により得られ
る新しい構造のゲート電極を提供する。即ち、本発明に
よるゲート電極は、半導体基板上にゲート酸化膜を介在
して形成された導電層と、前記導電層の上面を覆うキャ
ッピング層と、前記キャッピング層の上面を覆う反射防
止膜とを含むものである。
【００２１】本発明によると、ゲート電極を保護するキ
ャッピング層が反射防止膜で覆われる。従って、ゲート
電極の形成時だけでなく後続のＳＡＣ形成工程及びダイ
レクトコンタクト形成工程でも、前記ゲート電極上に残
っている反射防止膜によって前記ゲート電極の形成物質
からの乱反射の影響を軽減できる。また、ＳＡＣ形成の
ためのフォトリソグラフィー工程におけるマスクアライ
ンメント時にミスアラインが発生したとしても、反射防
止膜によって、キャッピング層が食刻されて薄くなるこ
とが抑制されて、ゲート電極とＳＡＣとの絶縁マージン
を十分に確保できる。
ャッピング層が反射防止膜で覆われる。従って、ゲート
電極の形成時だけでなく後続のＳＡＣ形成工程及びダイ
レクトコンタクト形成工程でも、前記ゲート電極上に残
っている反射防止膜によって前記ゲート電極の形成物質
からの乱反射の影響を軽減できる。また、ＳＡＣ形成の
ためのフォトリソグラフィー工程におけるマスクアライ
ンメント時にミスアラインが発生したとしても、反射防
止膜によって、キャッピング層が食刻されて薄くなるこ
とが抑制されて、ゲート電極とＳＡＣとの絶縁マージン
を十分に確保できる。
【００２２】
【発明の実施の形態】以下、本発明の望ましい実施形態
に対して添付した図面を参照して詳細に説明する。
に対して添付した図面を参照して詳細に説明する。
【００２３】図１乃至図６は本発明の望ましい実施形態
によるゲート電極及びＳＡＣ形成方法を説明するために
工程順序にしたがって示された断面図である。
によるゲート電極及びＳＡＣ形成方法を説明するために
工程順序にしたがって示された断面図である。
【００２４】図１を参照すると、フィールド領域１２に
よって活性領域が限定された半導体基板１０上にゲート
酸化膜２０を約６０Åの厚さで形成し、その上に導電層
としてドーピングされたポリシリコン膜２２と金属シリ
サイド膜２４を各々約１,０００Åの厚さで順次に形成
する。前記金属シリサイド膜２４としては、例えばタン
グステンシリサイド膜、チタンシリサイド膜、コバルト
シリサイド膜などを使用することができる。
よって活性領域が限定された半導体基板１０上にゲート
酸化膜２０を約６０Åの厚さで形成し、その上に導電層
としてドーピングされたポリシリコン膜２２と金属シリ
サイド膜２４を各々約１,０００Åの厚さで順次に形成
する。前記金属シリサイド膜２４としては、例えばタン
グステンシリサイド膜、チタンシリサイド膜、コバルト
シリサイド膜などを使用することができる。
【００２５】次いで、前記金属シリサイド膜２４上にキ
ャッピング層３２、例えばシリコン窒化膜をＬＰＣＶＤ
方法によって約１,５５０Åの厚さで形成し、前記キャ
ッピング層３２上に反射防止膜３４、例えばシリコン酸
化窒化膜を約６００Åの厚さで形成する。
ャッピング層３２、例えばシリコン窒化膜をＬＰＣＶＤ
方法によって約１,５５０Åの厚さで形成し、前記キャ
ッピング層３２上に反射防止膜３４、例えばシリコン酸
化窒化膜を約６００Åの厚さで形成する。
【００２６】その後、前記反射防止膜３４上に保護膜３
６、例えばＨＴＯ膜を約５００Åの厚さで形成する。前
記保護膜３６は後続のゲート電極の形成のための食刻工
程の際に前記反射防止膜３４が除去されないように前記
反射防止膜３４を保護する役目をする。ＨＴＯよりなる
前記保護膜３６は光をよく透過させるので、前記保護膜
３６が前記反射防止膜３４を覆っていても反射防止膜３
４の役割には全く影響を及ばない。このように、前記反
射防止膜３４上に反射防止膜３４を保護するための保護
膜３６を形成するので、前記反射防止膜３４をさほど厚
く形成する必要がない。
６、例えばＨＴＯ膜を約５００Åの厚さで形成する。前
記保護膜３６は後続のゲート電極の形成のための食刻工
程の際に前記反射防止膜３４が除去されないように前記
反射防止膜３４を保護する役目をする。ＨＴＯよりなる
前記保護膜３６は光をよく透過させるので、前記保護膜
３６が前記反射防止膜３４を覆っていても反射防止膜３
４の役割には全く影響を及ばない。このように、前記反
射防止膜３４上に反射防止膜３４を保護するための保護
膜３６を形成するので、前記反射防止膜３４をさほど厚
く形成する必要がない。
【００２７】次いで、前記半導体基板１０上でゲート電
極が形成される領域を覆う第１フォトレジストパターン
４０を前記保護膜３６上に形成する。
極が形成される領域を覆う第１フォトレジストパターン
４０を前記保護膜３６上に形成する。
【００２８】図２を参照すると、前記第１フォトレジス
トパターン４０を食刻マスクとして前記保護膜３６、反
射防止膜３４、及びキャッピング層３２を順次に異方性
食刻して、キャッピング層パターン３２ａ、反射防止膜
パターン３４ａ、及び保護膜パターン３６ａよりなるマ
スクパターン３８を形成する。その後、前記第１フォト
レジストパターン４０を除去する。
トパターン４０を食刻マスクとして前記保護膜３６、反
射防止膜３４、及びキャッピング層３２を順次に異方性
食刻して、キャッピング層パターン３２ａ、反射防止膜
パターン３４ａ、及び保護膜パターン３６ａよりなるマ
スクパターン３８を形成する。その後、前記第１フォト
レジストパターン４０を除去する。
【００２９】図３を参照すると、前記マスクパターン３
８を食刻マスクとして、前記金属シリサイド膜２４及び
ドーピングされたポリシリコン膜２２を異方性食刻し
て、ドーピングされたポリシリコン膜パターン２２ａ及
び金属シリサイド膜パターン２４ａよりなるポリサイド
構造のゲート電極２６を形成する。この際、食刻工程に
よって前記ゲート電極２６が形成されると同時に、前記
マスクパターン３８の最上層の保護膜パターン３６ａは
一部消耗してその厚さが薄くなる。
８を食刻マスクとして、前記金属シリサイド膜２４及び
ドーピングされたポリシリコン膜２２を異方性食刻し
て、ドーピングされたポリシリコン膜パターン２２ａ及
び金属シリサイド膜パターン２４ａよりなるポリサイド
構造のゲート電極２６を形成する。この際、食刻工程に
よって前記ゲート電極２６が形成されると同時に、前記
マスクパターン３８の最上層の保護膜パターン３６ａは
一部消耗してその厚さが薄くなる。
【００３０】図４を参照すると、前記ゲート電極２６及
びマスクパターン３８の側壁に窒化膜よりなるスペーサ
５０を形成する。このために、前記ゲート電極２６及び
マスクパターン３８が形成された半導体基板１０上にシ
リコン窒化膜を約７００Åの厚さで全面蒸着し、これを
再びエッチバックして前記スペーサ５０を残す。この
際、前記保護膜パターン３６ａはもう少し消耗され薄く
残る。
びマスクパターン３８の側壁に窒化膜よりなるスペーサ
５０を形成する。このために、前記ゲート電極２６及び
マスクパターン３８が形成された半導体基板１０上にシ
リコン窒化膜を約７００Åの厚さで全面蒸着し、これを
再びエッチバックして前記スペーサ５０を残す。この
際、前記保護膜パターン３６ａはもう少し消耗され薄く
残る。
【００３１】図５を参照すると、図４の結果物全面に食
刻阻止層５２を約１００Åの厚さで薄く形成する。前記
食刻阻止層５２はシリコン窒化膜で形成する。前記食刻
阻止層５２を形成するのは、後続のＳＡＣ形成のための
層間絶縁膜食刻工程の際にフィールド領域１２内の酸化
膜が食刻によって消耗されることを防止し、食刻工程の
余裕度を増加させるためであり、この工程は、必要によ
って省略可能である。
刻阻止層５２を約１００Åの厚さで薄く形成する。前記
食刻阻止層５２はシリコン窒化膜で形成する。前記食刻
阻止層５２を形成するのは、後続のＳＡＣ形成のための
層間絶縁膜食刻工程の際にフィールド領域１２内の酸化
膜が食刻によって消耗されることを防止し、食刻工程の
余裕度を増加させるためであり、この工程は、必要によ
って省略可能である。
【００３２】次いで、前記結果物上に酸化膜、例えばＢ
ＰＳＧ(boro-phospho-silicate glass、リン−ボロンガ
ラス)膜を形成し、これをＣＭＰ(Chemical Mechanical
Polishing、化学的機械研磨)工程によって平坦化して層
間絶縁膜６０を形成する。
ＰＳＧ(boro-phospho-silicate glass、リン−ボロンガ
ラス)膜を形成し、これをＣＭＰ(Chemical Mechanical
Polishing、化学的機械研磨)工程によって平坦化して層
間絶縁膜６０を形成する。
【００３３】その後、前記層間絶縁膜６０上にＳＡＣ形
成領域を限定する第２フォトレジストパターン７０を形
成する。前記第２フォトレジストパターン７０は互いに
隣接する各々のゲート電極２６間の領域で層間絶縁膜６
０を露出させるように形成される。
成領域を限定する第２フォトレジストパターン７０を形
成する。前記第２フォトレジストパターン７０は互いに
隣接する各々のゲート電極２６間の領域で層間絶縁膜６
０を露出させるように形成される。
【００３４】前記ゲート電極２６の上部にはキャッピン
グ層パターン３２ａ上に相変らず反射防止膜パターン３
４ａが残っているので、前記第２フォトレジストパター
ン７０を形成する際に、前記ゲート電極２６を構成する
金属シリサイド膜パターン２４ａによる乱反射の影響を
軽減する効果がある。
グ層パターン３２ａ上に相変らず反射防止膜パターン３
４ａが残っているので、前記第２フォトレジストパター
ン７０を形成する際に、前記ゲート電極２６を構成する
金属シリサイド膜パターン２４ａによる乱反射の影響を
軽減する効果がある。
【００３５】図６を参照すると、前記第２フォトレジス
トパターン７０を食刻マスクとして前記露出された層間
絶縁膜６０及びその下部の食刻阻止層５２を異方性食刻
する。その結果、前記ゲート電極２６の側壁に形成され
たスペーサ５０及び半導体基板１０の表面を露出させる
コンタクトホールＨを備えた絶縁膜パターン６０ａが得
られる。その後、前記結果物上に導電物質を満たしてエ
ッチバックすることによって前記コンタクトホールＨ内
にＳＡＣが形成される。この際、前記食刻過程でスペー
サ５０の一部が食刻されても、前記ゲート電極２６と、
後続工程で前記コンタクトホールＨ内に導電物質を満た
して形成されるＳＡＣとの間に絶縁距離が確保されて充
分の絶縁マージンを得ることができる。
トパターン７０を食刻マスクとして前記露出された層間
絶縁膜６０及びその下部の食刻阻止層５２を異方性食刻
する。その結果、前記ゲート電極２６の側壁に形成され
たスペーサ５０及び半導体基板１０の表面を露出させる
コンタクトホールＨを備えた絶縁膜パターン６０ａが得
られる。その後、前記結果物上に導電物質を満たしてエ
ッチバックすることによって前記コンタクトホールＨ内
にＳＡＣが形成される。この際、前記食刻過程でスペー
サ５０の一部が食刻されても、前記ゲート電極２６と、
後続工程で前記コンタクトホールＨ内に導電物質を満た
して形成されるＳＡＣとの間に絶縁距離が確保されて充
分の絶縁マージンを得ることができる。
【００３６】また、前記コンタクトホールＨ内にＳＡＣ
を形成した後にも、前記ゲート電極２６の上部にはキャ
ッピング層パターン３２ａ上に相変らず反射防止膜パタ
ーン３４ａが残る。従って、後続の工程において、前記
ＳＡＣ上にこのＳＡＣを通じて前記半導体基板１０の活
性領域と連結されるダイレクトコンタクトを形成するた
めのフォトリソグラフィー工程を進行する際にも、前記
ゲート電極２６を構成する金属シリサイド膜パターン２
４ａからの乱反射の影響を、前記反射防止膜パターン３
４ａによって軽減できる効果がある。
を形成した後にも、前記ゲート電極２６の上部にはキャ
ッピング層パターン３２ａ上に相変らず反射防止膜パタ
ーン３４ａが残る。従って、後続の工程において、前記
ＳＡＣ上にこのＳＡＣを通じて前記半導体基板１０の活
性領域と連結されるダイレクトコンタクトを形成するた
めのフォトリソグラフィー工程を進行する際にも、前記
ゲート電極２６を構成する金属シリサイド膜パターン２
４ａからの乱反射の影響を、前記反射防止膜パターン３
４ａによって軽減できる効果がある。
【００３７】図７及び図８は、図５を参照して説明した
第２フォトレジストパターン７０の形成段階でミスアラ
インが発生した場合を例示した断面図である。
第２フォトレジストパターン７０の形成段階でミスアラ
インが発生した場合を例示した断面図である。
【００３８】実際の工程では正確にアラインされた第２
フォトレジストパターン７０と異なり、図７に示したよ
うに側方向に所定距離Ｗほどシフトされた状態でミスア
ラインされてフォトレジストパターン７２が形成される
場合が大部分である。図７にはフォトレジストパターン
が右側にシフトされた場合を例示した。
フォトレジストパターン７０と異なり、図７に示したよ
うに側方向に所定距離Ｗほどシフトされた状態でミスア
ラインされてフォトレジストパターン７２が形成される
場合が大部分である。図７にはフォトレジストパターン
が右側にシフトされた場合を例示した。
【００３９】本発明の方法によると、ＳＡＣ形成のため
の層間絶縁膜食刻段階でゲート電極２６を覆うキャッピ
ング層パターン３２ａ上に反射防止膜パターン３４ａが
残っており、前記反射防止膜パターン３４ａを構成する
シリコン酸化窒化膜は、前記層間絶縁膜６０を構成する
酸化膜に対して高い食刻選択比を有する。。従って、図
７の場合のようにミスアラインされたフォトレジストパ
ターン７２が形成された場合にも、ＳＡＣ形成のための
層間絶縁膜食刻工程時に前記反射防止膜パターン３４ａ
によって前記キャッピング層パターン３２ａが食刻され
ることが抑制され、前記反射防止膜パターン３４ａの露
出された部分が食刻されても、その食刻速度が酸化膜食
刻速度に比べて非常に遅い。従って、前記ゲート電極２
６を覆うキャッピング層パターン３２ａの食刻による消
耗量が非常に少なくなる。
の層間絶縁膜食刻段階でゲート電極２６を覆うキャッピ
ング層パターン３２ａ上に反射防止膜パターン３４ａが
残っており、前記反射防止膜パターン３４ａを構成する
シリコン酸化窒化膜は、前記層間絶縁膜６０を構成する
酸化膜に対して高い食刻選択比を有する。。従って、図
７の場合のようにミスアラインされたフォトレジストパ
ターン７２が形成された場合にも、ＳＡＣ形成のための
層間絶縁膜食刻工程時に前記反射防止膜パターン３４ａ
によって前記キャッピング層パターン３２ａが食刻され
ることが抑制され、前記反射防止膜パターン３４ａの露
出された部分が食刻されても、その食刻速度が酸化膜食
刻速度に比べて非常に遅い。従って、前記ゲート電極２
６を覆うキャッピング層パターン３２ａの食刻による消
耗量が非常に少なくなる。
【００４０】その結果、前記ミスアラインされたフォト
レジストパターン７２を使用してＳＡＣ形成のための異
方性食刻を行なって、図８と同じようにコンタクトホー
ルＨ’を備えた層間絶縁膜パターン６０ｂを形成した
時、前記ゲート電極２６を保護する前記キャッピング層
パターン３２ａ及びスペーサ５０が少量しか消耗されな
い。従って、前記ゲート電極５０と前記コンタクトホー
ルＨ’内に形成されるＳＡＣとの絶縁マージンを十分に
確保できる。
レジストパターン７２を使用してＳＡＣ形成のための異
方性食刻を行なって、図８と同じようにコンタクトホー
ルＨ’を備えた層間絶縁膜パターン６０ｂを形成した
時、前記ゲート電極２６を保護する前記キャッピング層
パターン３２ａ及びスペーサ５０が少量しか消耗されな
い。従って、前記ゲート電極５０と前記コンタクトホー
ルＨ’内に形成されるＳＡＣとの絶縁マージンを十分に
確保できる。
【００４１】
【発明の効果】前記のように、本発明によると、ゲート
電極を形成する際に乱反射の影響を減らすために使われ
た反射防止膜が、前記ゲート電極が形成された後にも除
去されずに残る。従って、前記反射防止膜が残っている
状態で後続工程を進行するので、各々のゲート電極間に
ＳＡＣを形成するためのフォトリソグラフィー工程を進
行する時だけでなく、ＳＡＣ上にダイレクトコンタクト
を形成するためのフォトリソグラフィー工程を進行する
時にも、前記ゲート電極上に残っている反射防止膜によ
って前記ゲート電極の形成物質からの乱反射の影響を軽
減できる。
電極を形成する際に乱反射の影響を減らすために使われ
た反射防止膜が、前記ゲート電極が形成された後にも除
去されずに残る。従って、前記反射防止膜が残っている
状態で後続工程を進行するので、各々のゲート電極間に
ＳＡＣを形成するためのフォトリソグラフィー工程を進
行する時だけでなく、ＳＡＣ上にダイレクトコンタクト
を形成するためのフォトリソグラフィー工程を進行する
時にも、前記ゲート電極上に残っている反射防止膜によ
って前記ゲート電極の形成物質からの乱反射の影響を軽
減できる。
【００４２】また、ゲート電極を保護するキャッピング
層が酸化膜に対して高い食刻選択比を提供する物質より
なる反射防止膜で覆われているので、０．２μｍ以下の
デザインルールを有する高集積半導体素子に必要なＳＡ
Ｃを各ゲート電極間に形成するために、層間絶縁膜とし
て用いられる酸化膜を食刻する時、食刻マスク形成のた
めのフォトリソグラフィー工程におけるマスクアライン
メント時にミスアラインが発生したとしても、酸化膜に
対して高い食刻選択比を有する物質よりなる反射防止膜
によってキャッピング層が消耗されることが抑制され、
ゲート電極とＳＡＣとの絶縁マージンを十分に確保でき
る。
層が酸化膜に対して高い食刻選択比を提供する物質より
なる反射防止膜で覆われているので、０．２μｍ以下の
デザインルールを有する高集積半導体素子に必要なＳＡ
Ｃを各ゲート電極間に形成するために、層間絶縁膜とし
て用いられる酸化膜を食刻する時、食刻マスク形成のた
めのフォトリソグラフィー工程におけるマスクアライン
メント時にミスアラインが発生したとしても、酸化膜に
対して高い食刻選択比を有する物質よりなる反射防止膜
によってキャッピング層が消耗されることが抑制され、
ゲート電極とＳＡＣとの絶縁マージンを十分に確保でき
る。
【００４３】以上、本発明を望ましい実施形態を挙げて
詳細に説明したが、本発明は前記の実施形態に限らず、
本発明の技術的思想の範囲内で当分野で通常の知識を有
する者によって数々の変形が可能である。
詳細に説明したが、本発明は前記の実施形態に限らず、
本発明の技術的思想の範囲内で当分野で通常の知識を有
する者によって数々の変形が可能である。
【図１】 本発明の望ましい実施形態によるゲート電極
及びＳＡＣ形成方法を説明するために工程順序にしたが
って示された断面図である。
及びＳＡＣ形成方法を説明するために工程順序にしたが
って示された断面図である。
【図２】 図１に続く、ゲート電極及びＳＡＣ形成方法
を説明するために工程順序にしたがって示された断面図
である。
を説明するために工程順序にしたがって示された断面図
である。
【図３】 図２に続く、ゲート電極及びＳＡＣ形成方法
を説明するために工程順序にしたがって示された断面図
である。
を説明するために工程順序にしたがって示された断面図
である。
【図４】 図３に続く、ゲート電極及びＳＡＣ形成方法
を説明するために工程順序にしたがって示された断面図
である。
を説明するために工程順序にしたがって示された断面図
である。
【図５】 図４に続く、ゲート電極及びＳＡＣ形成方法
を説明するために工程順序にしたがって示された断面図
である。
を説明するために工程順序にしたがって示された断面図
である。
【図６】 図５に続く、ゲート電極及びＳＡＣ形成方法
を説明するために工程順序にしたがって示された断面図
である。
を説明するために工程順序にしたがって示された断面図
である。
【図７】 本発明によるセルフアラインコンタクト形成
方法で第２フォトレジストパターンがミスアラインされ
た場合を例示した断面図である。
方法で第２フォトレジストパターンがミスアラインされ
た場合を例示した断面図である。
【図８】 図７に続く、本発明によるセルフアラインコ
ンタクト形成方法で第２フォトレジストパターンがミス
アラインされた場合を例示した断面図である。
ンタクト形成方法で第２フォトレジストパターンがミス
アラインされた場合を例示した断面図である。
１０…半導体基板、 １２…フィールド領域、 ２０…ゲート酸化膜、 ２２…ポリシリコン膜、 ２４…金属シリサイド膜、 ２６…ゲート電極、 ３２…キャッピング層、 ３２ａ…キャッピング層パターン、 ３４…反射防止膜、 ３４ａ…反射防止膜パターン、 ３６…保護膜、 ３６ａ…保護膜パターン、 ３８…マスクパターン、 ４０…第１フォトレジストパターン、 ５０…スペーサ、 ５２…食刻阻止層、 ６０…層間絶縁膜、 Ｈ…コンタクトホール。
Claims (15)
- 【請求項１】 （ａ）ゲート酸化膜が形成された半導体
基板上にドーピングされたポリシリコン膜と金属シリサ
イド膜を順次に形成する段階と、 （ｂ）前記金属シリサイド膜上にキャッピング層を形成
する段階と、 （ｃ）前記キャッピング層上に反射防止膜を形成する段
階と、 （ｄ）前記反射防止膜上に保護膜を形成する段階と、 （ｅ）フォトリソグラフィー工程によって前記保護膜、
反射防止膜、及びキャッピング層を順次に食刻してキャ
ッピング層パターン、反射防止膜パターン及び保護膜パ
ターンよりなるマスクパターンを形成する段階と、 （ｆ）前記マスクパターンを食刻マスクとして前記金属
シリサイド膜及びドーピングされたポリシリコン膜を順
次に異方性食刻して、上部にキャッピング層パターン及
び反射防止膜パターンが積層されているポリサイド構造
のゲート電極を形成する段階とを含むことを特徴とする
半導体装置のゲート電極の形成方法。 - 【請求項２】 前記段階（ｂ）で前記キャッピング層
は、シリコン窒化膜よりなることを特徴とする請求項１
に記載の半導体装置のゲート電極の形成方法。 - 【請求項３】 前記シリコン窒化膜はＬＰＣＶＤ方法に
より形成されることを特徴とする請求項２に記載の半導
体装置のゲート電極の形成方法。 - 【請求項４】 前記段階（ｃ）で前記反射防止膜はシリ
コン酸化窒化膜よりなることを特徴とする請求項１に記
載の半導体装置のゲート電極の形成方法。 - 【請求項５】 前記段階（ｄ）で前記保護膜はＨＴＯ膜
よりなることを特徴とする請求項１に記載の半導体装置
のゲート電極の形成方法。 - 【請求項６】 （ａ）半導体基板上に導電層を形成する
段階と、 （ｂ）前記導電層上に窒化膜よりなるキャッピング層を
形成する段階と、 （ｃ）前記キャッピング層上に反射防止膜を形成する段
階と、 （ｄ）前記反射防止膜上に前記反射防止膜を保護するた
めの保護膜を形成する段階と、 （ｅ）前記保護膜、反射防止膜及びキャッピング層を順
次にパターニングしてキャッピング層パターン、反射防
止膜パターン、及び保護膜パターンよりなるマスクパタ
ーンを形成する段階と、 （ｆ）前記マスクパターンを食刻マスクとして前記導電
層を食刻して、上部にキャッピング層パターン及び反射
防止膜パターンが積層されている複数のゲート電極を形
成する段階と、 （ｇ）前記各ゲート電極、キャッピング層パターン、及
び反射防止膜パターンの側壁に窒化膜スペーサを形成す
る段階と、 （ｈ）前記スペーサが形成された結果物を覆うように酸
化膜よりなる層間絶縁膜を形成する段階と、 （ｉ）フォトリソグラフィー工程によって前記層間絶縁
膜を部分的に食刻して、前記各ゲート電極間で前記スペ
ーサ及び半導体基板を露出させるコンタクトホールを形
成する段階と、 （ｊ）前記コンタクトホール内に導電物質を満たしてコ
ンタクトを形成する段階とを含むことを特徴とする半導
体装置のセルフアラインコンタクト形成方法。 - 【請求項７】 前記段階（ａ）で前記導電層は、ドーピ
ングされたポリシリコン膜と金属シリサイド膜の積層構
造よりなることを特徴とする請求項６に記載の半導体装
置のセルフアラインコンタクト形成方法。 - 【請求項８】 前記段階（ｃ）で前記反射防止膜はシリ
コン酸化窒化膜よりなることを特徴とする請求項６に記
載の半導体装置のセルフアラインコンタクト形成方法。 - 【請求項９】 前記段階（ｄ）で前記保護膜はＨＴＯ膜
よりなることを特徴とする請求項６に記載の半導体装置
のセルフアラインコンタクト形成方法。 - 【請求項１０】 前記段階（ｈ）は前記層間絶縁膜を形
成する前に前記スペーサが形成された結果物上に前記半
導体基板のフィールド領域を保護するための食刻阻止層
を形成する段階を含み、 前記層間絶縁膜は前記食刻阻止層上に形成することを特
徴とする請求項６に記載の半導体装置のセルフアライン
コンタクト形成方法。 - 【請求項１１】 前記食刻阻止層はシリコン窒化膜より
なることを特徴とする請求項１０に記載の半導体装置の
セルフアラインコンタクト形成方法。 - 【請求項１２】 半導体基板上にゲート酸化膜を介在し
て形成された導電層と、 前記導電層の上面を覆うキャッピング層と、 前記キャッピング層の上面を覆う反射防止膜とを含むこ
とを特徴とする半導体装置のゲート電極。 - 【請求項１３】 前記導電層はドーピングされたポリシ
リコン膜と金属シリサイド膜の積層構造であることを特
徴とする請求項１２に記載の半導体装置のゲート電極。 - 【請求項１４】 前記キャッピング層はシリコン窒化膜
よりなることを特徴とする請求項１２に記載の半導体装
置のゲート電極。 - 【請求項１５】 前記反射防止膜はシリコン酸化窒化膜
よりなることを特徴とする請求項１２に記載の半導体装
置のゲート電極。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980018828A KR100275731B1 (ko) | 1998-05-25 | 1998-05-25 | 반사방지막을이용한게이트전극의제조방법과,이를이용한셀프얼라인콘택형성방법 |
| KR98P18828 | 1998-05-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340336A true JPH11340336A (ja) | 1999-12-10 |
Family
ID=19537709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10349789A Withdrawn JPH11340336A (ja) | 1998-05-25 | 1998-12-09 | 反射防止膜を用いたゲート電極及びその製造方法並びにこれを用いたセルフアラインコンタクト形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11340336A (ja) |
| KR (1) | KR100275731B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100935252B1 (ko) * | 2003-07-11 | 2010-01-06 | 매그나칩 반도체 유한회사 | 반도체 소자의 나노 패턴 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380277B1 (ko) * | 2000-08-22 | 2003-04-16 | 주식회사 하이닉스반도체 | 미세패턴 형성방법 |
| KR100835506B1 (ko) * | 2002-07-19 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100575078B1 (ko) * | 2003-12-30 | 2006-04-28 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211698A (ja) * | 1994-01-19 | 1995-08-11 | Sony Corp | 微細パターンの加工方法 |
-
1998
- 1998-05-25 KR KR1019980018828A patent/KR100275731B1/ko not_active IP Right Cessation
- 1998-12-09 JP JP10349789A patent/JPH11340336A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100935252B1 (ko) * | 2003-07-11 | 2010-01-06 | 매그나칩 반도체 유한회사 | 반도체 소자의 나노 패턴 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990086045A (ko) | 1999-12-15 |
| KR100275731B1 (ko) | 2001-01-15 |
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