JPH11338735A - システムｌｓｉ - Google Patents
システムｌｓｉInfo
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- JPH11338735A JPH11338735A JP10146178A JP14617898A JPH11338735A JP H11338735 A JPH11338735 A JP H11338735A JP 10146178 A JP10146178 A JP 10146178A JP 14617898 A JP14617898 A JP 14617898A JP H11338735 A JPH11338735 A JP H11338735A
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- JP
- Japan
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- data
- peripheral block
- register
- unit
- processing
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Abstract
(57)【要約】
【課題】 低速で実行する周辺ブロック部のアクセス完
了まで、プロセッサコアの動作が待機させらて処理サイ
クルの浪費を招くという課題があった。 【解決手段】 プロセッサコア４は、周辺ブロック部９
内の各部の周辺制御レジスタに格納された動作情報を読
出し格納するための状態ビットからなる状態監視制御レ
ジスタ４５を備え、制御レジスタ転送命令の実行により
状態監視制御レジスタ４５の内容を参照して周辺ブロッ
ク部９内の各部の処理状態の変化を獲得し制御するシス
テムＬＳＩ。
了まで、プロセッサコアの動作が待機させらて処理サイ
クルの浪費を招くという課題があった。 【解決手段】 プロセッサコア４は、周辺ブロック部９
内の各部の周辺制御レジスタに格納された動作情報を読
出し格納するための状態ビットからなる状態監視制御レ
ジスタ４５を備え、制御レジスタ転送命令の実行により
状態監視制御レジスタ４５の内容を参照して周辺ブロッ
ク部９内の各部の処理状態の変化を獲得し制御するシス
テムＬＳＩ。
Description
【０００１】
【発明の属する技術分野】この発明は、システム全体の
制御を行うプロセッサコアと各種の専用制御を司る周辺
ブロック部より構成され、そのプロセッサコアと周辺ブ
ロック部との間で高速に通信を行うシステムＬＳＩに関
するものである。
制御を行うプロセッサコアと各種の専用制御を司る周辺
ブロック部より構成され、そのプロセッサコアと周辺ブ
ロック部との間で高速に通信を行うシステムＬＳＩに関
するものである。
【０００２】
【従来の技術】コンピュータシステムにおいて、中央演
算処理装置（ＣＰＵ）と入出力装置との間でデータ通信
を行う場合、ＣＰＵが次の入出力動作を実行してよいか
どうかを、入出力装置側の状態ビットを周期的にチェッ
クすることで判断するポーリング方式と、入出力装置側
がＣＰＵに入出力処理を開始すべきタイミングを知らせ
る割り込み方式とが従来において用いられている。当然
のことながら、入出力装置に比べてＣＰＵの動作速度は
格段に高速であるので、ポーリング方式の場合では、Ｃ
ＰＵ時間を多大に浪費することになる。また、割り込み
の方式の場合では、割り込み処理が発生する度に割り込
み前のＣＰＵの状態を保持する必要がある為に各種レジ
スタ値の退避および回復といったオーバーヘッドが生じ
ることになる。
算処理装置（ＣＰＵ）と入出力装置との間でデータ通信
を行う場合、ＣＰＵが次の入出力動作を実行してよいか
どうかを、入出力装置側の状態ビットを周期的にチェッ
クすることで判断するポーリング方式と、入出力装置側
がＣＰＵに入出力処理を開始すべきタイミングを知らせ
る割り込み方式とが従来において用いられている。当然
のことながら、入出力装置に比べてＣＰＵの動作速度は
格段に高速であるので、ポーリング方式の場合では、Ｃ
ＰＵ時間を多大に浪費することになる。また、割り込み
の方式の場合では、割り込み処理が発生する度に割り込
み前のＣＰＵの状態を保持する必要がある為に各種レジ
スタ値の退避および回復といったオーバーヘッドが生じ
ることになる。
【０００３】近年、半導体プロセスの技術革新は目覚ま
しく、従来では複数のＬＳＩで構成されていたコンピュ
ータシステムが、単体のＬＳＩ内に集積されるようにな
ってきた。この集積技術の向上により、システム全体の
制御を行うプロセッサコアと、各種専用的な処理を行う
専用ハードウェア、そして命令およびデータを記憶する
大容量のメモリ等を単体のＬＳＩ内に集積でき、この集
積されたシステムＬＳＩが製品化され、広く市場に供給
されてきている。
しく、従来では複数のＬＳＩで構成されていたコンピュ
ータシステムが、単体のＬＳＩ内に集積されるようにな
ってきた。この集積技術の向上により、システム全体の
制御を行うプロセッサコアと、各種専用的な処理を行う
専用ハードウェア、そして命令およびデータを記憶する
大容量のメモリ等を単体のＬＳＩ内に集積でき、この集
積されたシステムＬＳＩが製品化され、広く市場に供給
されてきている。
【０００４】これらのシステムＬＳＩにおいては、ホス
トインタフェース（Ｉ／Ｆ）を備えることにより、シス
テムＬＳＩを含んだシステム全体をホストプロセッサが
管理したり、システムＬＳＩ内に組み込まれた専用ハー
ドウェアが独立して、自ブロックの処理が完了すれば次
ブロックに対して起動をかけることで全体の制御を行う
といった制御が行われている。また、システムＬＳＩ内
のＣＰＵが全体の制御行う場合でも、周辺専用ハードウ
ェアの処理完了を伝えるための情報の伝達は、従来の割
り込み処理やポーリング処理に基づいて実行されてい
る。
トインタフェース（Ｉ／Ｆ）を備えることにより、シス
テムＬＳＩを含んだシステム全体をホストプロセッサが
管理したり、システムＬＳＩ内に組み込まれた専用ハー
ドウェアが独立して、自ブロックの処理が完了すれば次
ブロックに対して起動をかけることで全体の制御を行う
といった制御が行われている。また、システムＬＳＩ内
のＣＰＵが全体の制御行う場合でも、周辺専用ハードウ
ェアの処理完了を伝えるための情報の伝達は、従来の割
り込み処理やポーリング処理に基づいて実行されてい
る。
【０００５】図２４は、従来のシステムＬＳＩの基本構
成を示すブロック図であり、図において、１０００はシ
ステムＬＳＩであり、プロセッサコア１００１、内部命
令ＲＡＭ２と、内部データＲＡＭ３と、システムバスＩ
／Ｆ１００２と、周辺ブロック部１００３から構成され
ている。
成を示すブロック図であり、図において、１０００はシ
ステムＬＳＩであり、プロセッサコア１００１、内部命
令ＲＡＭ２と、内部データＲＡＭ３と、システムバスＩ
／Ｆ１００２と、周辺ブロック部１００３から構成され
ている。
【０００６】次に動作について説明する。プロセッサコ
ア１００１から出力される命令アドレスを送信する命令
アドレスバス２０は、内部命令ＲＡＭ２およびシステム
バスＩ／Ｆ１００２へ接続されている。また、プロセッ
サコア１００１から出力されるデータアドレスを送信す
るデータアドレスバス２１は、内部データＲＡＭ３へ接
続される。
ア１００１から出力される命令アドレスを送信する命令
アドレスバス２０は、内部命令ＲＡＭ２およびシステム
バスＩ／Ｆ１００２へ接続されている。また、プロセッ
サコア１００１から出力されるデータアドレスを送信す
るデータアドレスバス２１は、内部データＲＡＭ３へ接
続される。
【０００７】また、アクセス対称のデータ領域が、シス
テムバスＩ／Ｆ１００２や周辺ブロック部１００３に対
するものである場合には、そのデータアドレスはアドレ
スバス２６を通してシステムバスＩ／Ｆ１００２と周辺
ブロック部１００３へ出力され、そのアドレスにより指
定されるデータは、データバス２７を介して転送され
る。
テムバスＩ／Ｆ１００２や周辺ブロック部１００３に対
するものである場合には、そのデータアドレスはアドレ
スバス２６を通してシステムバスＩ／Ｆ１００２と周辺
ブロック部１００３へ出力され、そのアドレスにより指
定されるデータは、データバス２７を介して転送され
る。
【０００８】周辺ブロック部１００３は、処理状態を示
す状態レジスタ１００４を内蔵しており、この状態レジ
スタ１００４の内容は、前述のアドレスバス２６とデー
タバス２７を介してプロセッサコア１００１から読み出
し可能である。また、周辺ブロック部１００３から割り
込み信号１００５がプロセッサコア１００１に対して出
力されており、プロセッサコア１００１では、この割り
込み信号１００５がアクティブになると、割り込み制御
部１００６が割り込み処理を起動し、それに従ってプロ
セッサコア１００１は動作する。
す状態レジスタ１００４を内蔵しており、この状態レジ
スタ１００４の内容は、前述のアドレスバス２６とデー
タバス２７を介してプロセッサコア１００１から読み出
し可能である。また、周辺ブロック部１００３から割り
込み信号１００５がプロセッサコア１００１に対して出
力されており、プロセッサコア１００１では、この割り
込み信号１００５がアクティブになると、割り込み制御
部１００６が割り込み処理を起動し、それに従ってプロ
セッサコア１００１は動作する。
【０００９】プロセッサコア１００１は、内部命令ＲＡ
Ｍ２およびシステムバスＩ／Ｆ１００２に対し、命令ア
ドレスバス２０を介して命令アドレスを出力する。その
命令アドレスが、システムバスＩ／Ｆ１００２に対して
送信されたものである場合、システムバスＩ／Ｆ部１０
０２は、バス５０を通して外部メモリ（図示せず）より
命令コードをフェッチし、バス２４を通してプロセッサ
コア１００１へ命令コードを転送する。
Ｍ２およびシステムバスＩ／Ｆ１００２に対し、命令ア
ドレスバス２０を介して命令アドレスを出力する。その
命令アドレスが、システムバスＩ／Ｆ１００２に対して
送信されたものである場合、システムバスＩ／Ｆ部１０
０２は、バス５０を通して外部メモリ（図示せず）より
命令コードをフェッチし、バス２４を通してプロセッサ
コア１００１へ命令コードを転送する。
【００１０】また、命令アドレスバス２０が、内部命令
ＲＡＭ２に対するものである場合、内部命令ＲＡＭ２
は、バス２３を通してプロセッサコア１００１に命令コ
ードを転送する。プロセッサコア１００１は、バス２３
およびバス２４のいずれかを選択し、バス２５を通し
て、次に処理すべき命令コードを獲得する。
ＲＡＭ２に対するものである場合、内部命令ＲＡＭ２
は、バス２３を通してプロセッサコア１００１に命令コ
ードを転送する。プロセッサコア１００１は、バス２３
およびバス２４のいずれかを選択し、バス２５を通し
て、次に処理すべき命令コードを獲得する。
【００１１】プロセッサコア１００１内へ転送されてき
た命令コードは、デコード処理され、そのデコード結果
から演算実行部を制御し、汎用レジスタ（図示せず）か
ら演算対象のデータを読み出す。そして演算実行結果を
汎用レジスタ内に格納する。その演算のためのデータが
汎用レジスタに存在しない場合は、データアドレスバス
２１を通して、内部データＲＡＭ３へアクセスし、必要
なデータをバス２２を通して獲得する。あるいは、アド
レスバス２６を通して、システムバスＩ／Ｆ１００２を
アクセスする。システムバスＩ／Ｆ１００２は、必要な
データをバス５０を通して外部メモリから得た後に、デ
ータバス２７を通してプロセッサコア１００１へ必要な
データを転送する。
た命令コードは、デコード処理され、そのデコード結果
から演算実行部を制御し、汎用レジスタ（図示せず）か
ら演算対象のデータを読み出す。そして演算実行結果を
汎用レジスタ内に格納する。その演算のためのデータが
汎用レジスタに存在しない場合は、データアドレスバス
２１を通して、内部データＲＡＭ３へアクセスし、必要
なデータをバス２２を通して獲得する。あるいは、アド
レスバス２６を通して、システムバスＩ／Ｆ１００２を
アクセスする。システムバスＩ／Ｆ１００２は、必要な
データをバス５０を通して外部メモリから得た後に、デ
ータバス２７を通してプロセッサコア１００１へ必要な
データを転送する。
【００１２】また、演算結果を外部メモリ（図示せず）
内へ格納したい場合にも、プロセッサコア１００１は、
各バス２６，２７を通して、アドレスとデータとをシス
テムバスＩ／Ｆ１００２へ送信する。これらのアドレス
およびデータを受け取ったシステムバスＩ／Ｆ１００２
は、バス５０を通して、外部メモリ内の目的のアドレス
領域に演算結果であるデータを格納する。
内へ格納したい場合にも、プロセッサコア１００１は、
各バス２６，２７を通して、アドレスとデータとをシス
テムバスＩ／Ｆ１００２へ送信する。これらのアドレス
およびデータを受け取ったシステムバスＩ／Ｆ１００２
は、バス５０を通して、外部メモリ内の目的のアドレス
領域に演算結果であるデータを格納する。
【００１３】このようにプロセッサコア１００１は、目
的のアプリケーションを実行しながら、各種専用的な処
理を周辺ブロック部に実行させる。その際、プロセッサ
コア１００１は、周辺ブロック部１００３内の制御レジ
スタ（図示せず）内へコマンドを書き込み、周辺ブロッ
ク部１００３の処理に起動をかける。周辺ブロック部１
００３は、プロセッサコア１００１より起動がかけられ
た処理の進行状態を、内蔵の状態レジスタ１００４内に
書き込んでいく。すなわち処理に必要なデータをプロセ
ッサコア１００１を介して内部データＲＡＭ３から取り
込み、その取り込んだデータに加工を施した後に、内部
データＲＡＭ３へ格納するような処理を行う。
的のアプリケーションを実行しながら、各種専用的な処
理を周辺ブロック部に実行させる。その際、プロセッサ
コア１００１は、周辺ブロック部１００３内の制御レジ
スタ（図示せず）内へコマンドを書き込み、周辺ブロッ
ク部１００３の処理に起動をかける。周辺ブロック部１
００３は、プロセッサコア１００１より起動がかけられ
た処理の進行状態を、内蔵の状態レジスタ１００４内に
書き込んでいく。すなわち処理に必要なデータをプロセ
ッサコア１００１を介して内部データＲＡＭ３から取り
込み、その取り込んだデータに加工を施した後に、内部
データＲＡＭ３へ格納するような処理を行う。
【００１４】通常は、この周辺ブロック部１００３と内
部データＲＡＭ３との間で実行されるデータ転送は、プ
ロセッサコア１００１の動作とは独立して行われる。こ
のデータ転送は、Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃ
ｅｓｓ（ＤＭＡ）転送と呼ばれる。
部データＲＡＭ３との間で実行されるデータ転送は、プ
ロセッサコア１００１の動作とは独立して行われる。こ
のデータ転送は、Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃ
ｅｓｓ（ＤＭＡ）転送と呼ばれる。
【００１５】そして、プロセッサコア１００１は、この
状態レジスタ１００４内に格納されたデータを読み出し
ながら、即ち、ポーリング処理を行いながら、随時必要
な処理を行っていく。このように、周辺ブロック部１０
０３が状態レジスタ１００４を内蔵するのは、周辺ブロ
ック部１００３が時間的、状態的な正確な情報を持つこ
とが可能であるためである。また、周辺ブロック部１０
０３では、プロセッサコア１００１より起動がかけられ
た処理が完了した時点で、割り込み信号１００５をアク
ティブにする。この割り込み信号を受け取ると、プロセ
ッサコア１００１内の割り込み制御部１００６は、割り
込み処理を起動し、プロセッサコア１００１は割り込み
処理を実行する。
状態レジスタ１００４内に格納されたデータを読み出し
ながら、即ち、ポーリング処理を行いながら、随時必要
な処理を行っていく。このように、周辺ブロック部１０
０３が状態レジスタ１００４を内蔵するのは、周辺ブロ
ック部１００３が時間的、状態的な正確な情報を持つこ
とが可能であるためである。また、周辺ブロック部１０
０３では、プロセッサコア１００１より起動がかけられ
た処理が完了した時点で、割り込み信号１００５をアク
ティブにする。この割り込み信号を受け取ると、プロセ
ッサコア１００１内の割り込み制御部１００６は、割り
込み処理を起動し、プロセッサコア１００１は割り込み
処理を実行する。
【００１６】図２５は、プロセッサコア１００１と、内
部命令ＲＡＭ２および内部データＲＡＭ３、そして周辺
ブロック部１００３およびシステムバスＩ／Ｆ１００２
間のアドレスおよびデータを転送する転送回路を示すブ
ロック図である。図２４に示した従来のシステムＬＳＩ
１０００で説明した様に、プロセッサコア１００１と内
部命令ＲＡＭ２との間は、命令アドレスバス２０とデー
タバス２２とを介して接続されており、内部命令ＲＡＭ
２から読み出された命令コードは、バス２３を経由して
プロセッサコア１００１へ出力される。
部命令ＲＡＭ２および内部データＲＡＭ３、そして周辺
ブロック部１００３およびシステムバスＩ／Ｆ１００２
間のアドレスおよびデータを転送する転送回路を示すブ
ロック図である。図２４に示した従来のシステムＬＳＩ
１０００で説明した様に、プロセッサコア１００１と内
部命令ＲＡＭ２との間は、命令アドレスバス２０とデー
タバス２２とを介して接続されており、内部命令ＲＡＭ
２から読み出された命令コードは、バス２３を経由して
プロセッサコア１００１へ出力される。
【００１７】また、プロセッサコア１００１と内部デー
タＲＡＭ３との間は、データアドレスバス２１とデータ
バス２２とを介して接続されている。また、プロセッサ
コア１００１と周辺ブロック部１００３との間は、アド
レスバス２６とデータバス２７を介して接続されてい
る。
タＲＡＭ３との間は、データアドレスバス２１とデータ
バス２２とを介して接続されている。また、プロセッサ
コア１００１と周辺ブロック部１００３との間は、アド
レスバス２６とデータバス２７を介して接続されてい
る。
【００１８】命令フェッチを実行するために、命令アド
レスバス２０には、プロセッサコア１００１内のセレク
タ８８を介して、命令レジスタ３０内に保持されている
命令アドレスが出力される。内部命令ＲＡＭ２は、命令
レジスタ３０内に保持されていた命令アドレスを、命令
アドレスバス２０を介して受け取ると、命令アドレスが
指定するアドレス内に格納されている命令コードをバス
２３上に出力する。
レスバス２０には、プロセッサコア１００１内のセレク
タ８８を介して、命令レジスタ３０内に保持されている
命令アドレスが出力される。内部命令ＲＡＭ２は、命令
レジスタ３０内に保持されていた命令アドレスを、命令
アドレスバス２０を介して受け取ると、命令アドレスが
指定するアドレス内に格納されている命令コードをバス
２３上に出力する。
【００１９】この従来のシステムＬＳＩ１０００におい
て、命令フェッチは６４ビット単位で処理されるため、
一度、命令フェッチが実行されるとインクリメンタ３１
によって命令アドレスの値に８が加算され、加算された
命令アドレスは、次の命令フェッチのために使用され
る。また、データアクセスを行うためのデータアドレス
バス２１上へ、アドレス計算用の加算器３３で加算され
たデータアドレスが、ラッチ３４，３５と３ステートバ
ッファ６６を介して出力される。データアクセスがデー
タリード処理であった場合、内部データＲＡＭ３は、３
ステートバッファ６２を介して所望のデータをバス２２
上へ出力する。
て、命令フェッチは６４ビット単位で処理されるため、
一度、命令フェッチが実行されるとインクリメンタ３１
によって命令アドレスの値に８が加算され、加算された
命令アドレスは、次の命令フェッチのために使用され
る。また、データアクセスを行うためのデータアドレス
バス２１上へ、アドレス計算用の加算器３３で加算され
たデータアドレスが、ラッチ３４，３５と３ステートバ
ッファ６６を介して出力される。データアクセスがデー
タリード処理であった場合、内部データＲＡＭ３は、３
ステートバッファ６２を介して所望のデータをバス２２
上へ出力する。
【００２０】プロセッサコア１００１は、バス２せいち
データを符号拡張部（ＯＰ４）３７を介して取り込む。
また、データアクセスがデータライト処理であった場
合、プロセッサコア１００１は、データ整値部（ＯＰ
５）３６と３ステートバッファ３９を介してデータをバ
ス２２上へ出力する。そして、内部データＲＡＭ３は、
バス２２上のデータを、３ステートバッファ６３を介し
て所定のアドレスで示される格納領域内へ格納する。
データを符号拡張部（ＯＰ４）３７を介して取り込む。
また、データアクセスがデータライト処理であった場
合、プロセッサコア１００１は、データ整値部（ＯＰ
５）３６と３ステートバッファ３９を介してデータをバ
ス２２上へ出力する。そして、内部データＲＡＭ３は、
バス２２上のデータを、３ステートバッファ６３を介し
て所定のアドレスで示される格納領域内へ格納する。
【００２１】データアドレスバス２１上のアドレスデー
タは、内部データＲＡＭ３へ出力されるばかりでなく、
周辺ブロック部１００３へのアクセスを行うために、双
方向バッファ部１０２０へも出力される。その出力され
たデータアドレスは、３ステートバッファ１０２２を介
して、周辺ブロック部１００３と接続されているアドレ
スバス２６上へ出力される。周辺ブロック部１００３へ
のデータアクセスが制御レジスタ等に対するデータリー
ド処理である場合、バス２７を介して読み出された状態
レジスタ１００４内に格納されているデータは、３ステ
ートバッファ１０２４を介してバス２２へ出力される。
タは、内部データＲＡＭ３へ出力されるばかりでなく、
周辺ブロック部１００３へのアクセスを行うために、双
方向バッファ部１０２０へも出力される。その出力され
たデータアドレスは、３ステートバッファ１０２２を介
して、周辺ブロック部１００３と接続されているアドレ
スバス２６上へ出力される。周辺ブロック部１００３へ
のデータアクセスが制御レジスタ等に対するデータリー
ド処理である場合、バス２７を介して読み出された状態
レジスタ１００４内に格納されているデータは、３ステ
ートバッファ１０２４を介してバス２２へ出力される。
【００２２】プロセッサコア１００１は、プロセッサコ
ア１００１内部にある符号拡張部３７を経由してそのデ
ータを取り込む。また周辺ブロック部１００３へのデー
タアクセスが、制御レジスタ等へデータライト処理であ
った場合、プロセッサコア１００１が、データ整値部３
６と３ステートバッファ３９を介してバス２２上へ出力
したデータは、３ステートバッファ１０２３を介してバ
ス２７上へ出力され、所定の制御レジスタ内に格納され
る。
ア１００１内部にある符号拡張部３７を経由してそのデ
ータを取り込む。また周辺ブロック部１００３へのデー
タアクセスが、制御レジスタ等へデータライト処理であ
った場合、プロセッサコア１００１が、データ整値部３
６と３ステートバッファ３９を介してバス２２上へ出力
したデータは、３ステートバッファ１０２３を介してバ
ス２７上へ出力され、所定の制御レジスタ内に格納され
る。
【００２３】また、プロセッサコア１００１が、内部命
令ＲＡＭ２から命令コードをデータとして読み出した
り、命令コードを内部命令ＲＡＭ２内へ格納したりする
場合には、先ず、データアドレスを経路８７とセレクタ
８８を介して、内部命令ＲＡＭ２へ出力する。そして、
アクセスがデータリード処理である場合には、バス２２
上へ出力された命令コードを、３ステートバッファ６
０，６５を介して符号拡張部３７内へ取り込む。また、
アクセスがデータライト処理である場合には、データ整
値部３６と３ステートバッファ３９を介してバス２２上
へ出力された命令コードを、３ステートバッファ６４，
６１を介して、内部命令ＲＡＭ２内の所定位置に格納す
る。
令ＲＡＭ２から命令コードをデータとして読み出した
り、命令コードを内部命令ＲＡＭ２内へ格納したりする
場合には、先ず、データアドレスを経路８７とセレクタ
８８を介して、内部命令ＲＡＭ２へ出力する。そして、
アクセスがデータリード処理である場合には、バス２２
上へ出力された命令コードを、３ステートバッファ６
０，６５を介して符号拡張部３７内へ取り込む。また、
アクセスがデータライト処理である場合には、データ整
値部３６と３ステートバッファ３９を介してバス２２上
へ出力された命令コードを、３ステートバッファ６４，
６１を介して、内部命令ＲＡＭ２内の所定位置に格納す
る。
【００２４】さらに、周辺ブロック部１００３が、直接
に内部データＲＡＭ２内の領域をアクセスする場合、即
ち、ＤＭＡ転送の場合には、周辺ブロック部１００３
が、プロセッサコア１００１から、データアドレスバス
２１とデータバス２２のバス権（バスを自由に優先的に
使用する権利）を獲得した後に、ＤＭＡ転送の処理が開
始される。
に内部データＲＡＭ２内の領域をアクセスする場合、即
ち、ＤＭＡ転送の場合には、周辺ブロック部１００３
が、プロセッサコア１００１から、データアドレスバス
２１とデータバス２２のバス権（バスを自由に優先的に
使用する権利）を獲得した後に、ＤＭＡ転送の処理が開
始される。
【００２５】周辺ブロック部１００３が、アドレスバス
２６上へ出力したデータアドレスは、３ステートバッフ
ァ１０２１を介してデータアドレスバス２１上へ出力さ
れ、内部データＲＡＭ３へ転送される。ＤＭＡ転送がデ
ータリード処理であった場合には、内部データＲＡＭ３
から３ステートバッファ６２を介してバス２２上へ出力
されたデータは、プロセッサコア１００１内の３ステー
トバッファ１０２３を介して、データバス２７上へ出力
される。この出力されたデータは、データバス２７を介
して周辺ブロック部１００３へ転送される。
２６上へ出力したデータアドレスは、３ステートバッフ
ァ１０２１を介してデータアドレスバス２１上へ出力さ
れ、内部データＲＡＭ３へ転送される。ＤＭＡ転送がデ
ータリード処理であった場合には、内部データＲＡＭ３
から３ステートバッファ６２を介してバス２２上へ出力
されたデータは、プロセッサコア１００１内の３ステー
トバッファ１０２３を介して、データバス２７上へ出力
される。この出力されたデータは、データバス２７を介
して周辺ブロック部１００３へ転送される。
【００２６】ＤＭＡ転送がデータライト処理である場合
には、周辺ブロック部１００３がデータバス２７に出力
したデータは、３ステートバッファ１０２４を介してバ
ス２２上へ出力される。内部データＲＡＭ３では、３ス
テートバッファ６３を介して所定の位置にバス２２上の
データを格納する。このＤＭＡ転送は、高速に大量のデ
ータを転送するために使用される場合が多く、通常は内
部データＲＡＭ３内の連続領域に対するアクセスが行わ
れる。その場合には、その連続領域のアドレスを周辺ブ
ロック部１００３が出力する必要がある。
には、周辺ブロック部１００３がデータバス２７に出力
したデータは、３ステートバッファ１０２４を介してバ
ス２２上へ出力される。内部データＲＡＭ３では、３ス
テートバッファ６３を介して所定の位置にバス２２上の
データを格納する。このＤＭＡ転送は、高速に大量のデ
ータを転送するために使用される場合が多く、通常は内
部データＲＡＭ３内の連続領域に対するアクセスが行わ
れる。その場合には、その連続領域のアドレスを周辺ブ
ロック部１００３が出力する必要がある。
【００２７】図２６は、プロセッサコア１００１が、周
辺ブロック部１００３内の制御レジスタ（図示せず）に
対してリード／ライト処理を行う場合と、周辺ブロック
部１００３が内部データＲＡＭ３に対してＤＭＡデータ
リード／データライト処理を行う場合を示すタイミング
チャートである。図において、（ａ）は、プロセッサコ
ア１００１から周辺ブロック部１００３へ出力される信
号を示しており、（ｂ）は、周辺ブロック部１００３か
らプロセッサコア１００１へ出力される信号を示してお
り、（ｃ）は、プロセッサコア１００１から内部データ
ＲＡＭ３へ出力される信号を示している。
辺ブロック部１００３内の制御レジスタ（図示せず）に
対してリード／ライト処理を行う場合と、周辺ブロック
部１００３が内部データＲＡＭ３に対してＤＭＡデータ
リード／データライト処理を行う場合を示すタイミング
チャートである。図において、（ａ）は、プロセッサコ
ア１００１から周辺ブロック部１００３へ出力される信
号を示しており、（ｂ）は、周辺ブロック部１００３か
らプロセッサコア１００１へ出力される信号を示してお
り、（ｃ）は、プロセッサコア１００１から内部データ
ＲＡＭ３へ出力される信号を示している。
【００２８】プロセッサコア１００１が、周辺ブロック
部１００３内の制御レジスタにアクセスを行う場合は、
まず制御信号である制御レジスタリクエスト信号と制御
レジスタライト信号を出力する。制御レジスタライト信
号がロウレベル（Ｌレベル）の時は、そのアクセスがデ
ータリード処理であることを示し、制御レジスタライト
信号がハイレベル（Ｈレベル）である時は、そのアクセ
スがデータライト処理であることを示す。
部１００３内の制御レジスタにアクセスを行う場合は、
まず制御信号である制御レジスタリクエスト信号と制御
レジスタライト信号を出力する。制御レジスタライト信
号がロウレベル（Ｌレベル）の時は、そのアクセスがデ
ータリード処理であることを示し、制御レジスタライト
信号がハイレベル（Ｈレベル）である時は、そのアクセ
スがデータライト処理であることを示す。
【００２９】図２６に示すように、プロセッサコア１０
０１がクロック（１）で制御レジスタリードのリクエス
トを発行すると、データアドレスバス２１上にそのアク
セスアドレスＡ１が出力され、直ちに、周辺アドレスバ
ス２６へもそのアクセスアドレスＡ１が出力される。
０１がクロック（１）で制御レジスタリードのリクエス
トを発行すると、データアドレスバス２１上にそのアク
セスアドレスＡ１が出力され、直ちに、周辺アドレスバ
ス２６へもそのアクセスアドレスＡ１が出力される。
【００３０】周辺ブロック部１００３は、このアクセス
アドレスＡ１を受け取り、このアクセスアドレスＡ１が
指定する制御レジスタ（図示せず）からデータＤ１を読
み出し、クロック（３）で周辺データバス２７上へ、そ
の読み出したデータＤ１を出力する。このデータＤ１
は、１クロック後のクロック（４）で、データバス２２
上へ転送される。このクロック（１）〜（４）までが制
御レジスタのリード期間であり、プロセッサコア１００
１は、３クロックサイクルの間その動作を停止すること
になる（ウェイト処理）。
アドレスＡ１を受け取り、このアクセスアドレスＡ１が
指定する制御レジスタ（図示せず）からデータＤ１を読
み出し、クロック（３）で周辺データバス２７上へ、そ
の読み出したデータＤ１を出力する。このデータＤ１
は、１クロック後のクロック（４）で、データバス２２
上へ転送される。このクロック（１）〜（４）までが制
御レジスタのリード期間であり、プロセッサコア１００
１は、３クロックサイクルの間その動作を停止すること
になる（ウェイト処理）。
【００３１】プロセッサコア１００１が、クロック
（５）で制御レジスタライトのリクエストを発行する
と、データアドレスバス２１上にそのアクセスアドレス
Ａ２が出力され、直ちに、アクセスアドレスＡ２は周辺
アドレスバス２６上へも出力される。また、同じクロッ
ク（５）期間中に、ライトデータＤ２もデータバス２２
上へ出力される。
（５）で制御レジスタライトのリクエストを発行する
と、データアドレスバス２１上にそのアクセスアドレス
Ａ２が出力され、直ちに、アクセスアドレスＡ２は周辺
アドレスバス２６上へも出力される。また、同じクロッ
ク（５）期間中に、ライトデータＤ２もデータバス２２
上へ出力される。
【００３２】ライトデータＤ２は、１クロック後のクロ
ック（６）で、周辺データバス２７上へ転送される。周
辺ブロック部１００３は、アドレスＡ２とデータＤ２と
を受け取り、所定の制御レジスタ内にデータを格納す
る。このクロック（５）〜（８）までが制御レジスタに
対するデータライト期間であり、プロセッサコア１００
１は、３サイクル期間の間その動作を停止することにな
る（ウェイト処理）。
ック（６）で、周辺データバス２７上へ転送される。周
辺ブロック部１００３は、アドレスＡ２とデータＤ２と
を受け取り、所定の制御レジスタ内にデータを格納す
る。このクロック（５）〜（８）までが制御レジスタに
対するデータライト期間であり、プロセッサコア１００
１は、３サイクル期間の間その動作を停止することにな
る（ウェイト処理）。
【００３３】このように、プロセッサコア１００１が、
周辺ブロック部１００３内の制御レジスタ（図示せず）
をアクセスする場合、通常のプロセッサコア１００１で
はウェイト処理が必要である。プロセッサコア１００１
内部の制御レジスタや内部データＲＡＭ３は高速にアク
セス可能であるのに対して、周辺ブロック部１００３へ
のアクセスは、低速でアクセスしなければならない。換
言すると、周辺ブロック部１００３へのアクセスが完了
するまで、プロセッサコア１００１の動作を停止する必
要があるので、プロセッサコア１００１の処理サイクル
の浪費を招いてしまうという課題があった。
周辺ブロック部１００３内の制御レジスタ（図示せず）
をアクセスする場合、通常のプロセッサコア１００１で
はウェイト処理が必要である。プロセッサコア１００１
内部の制御レジスタや内部データＲＡＭ３は高速にアク
セス可能であるのに対して、周辺ブロック部１００３へ
のアクセスは、低速でアクセスしなければならない。換
言すると、周辺ブロック部１００３へのアクセスが完了
するまで、プロセッサコア１００１の動作を停止する必
要があるので、プロセッサコア１００１の処理サイクル
の浪費を招いてしまうという課題があった。
【００３４】周辺ブロック部１００３が、内部データＲ
ＡＭ３に対してＤＭＡ転送を行う場合では、周辺ブロッ
ク部１００３は、プロセッサコア１００１に対してＤＭ
Ａリクエスト信号をアサートする。
ＡＭ３に対してＤＭＡ転送を行う場合では、周辺ブロッ
ク部１００３は、プロセッサコア１００１に対してＤＭ
Ａリクエスト信号をアサートする。
【００３５】プロセッサコア１００１は、プロセッサコ
ア内部および周辺のアドレスバス，データバスが使用さ
れていない状態である場合は、このリクエスト信号に対
するアクノリッジ信号を生成して返送する。このリクエ
スト信号とアクノリッジ信号とが両方アサートされてい
る期間が、周辺ブロック部１００３がＤＭＡ転送可能な
期間であることを示す。
ア内部および周辺のアドレスバス，データバスが使用さ
れていない状態である場合は、このリクエスト信号に対
するアクノリッジ信号を生成して返送する。このリクエ
スト信号とアクノリッジ信号とが両方アサートされてい
る期間が、周辺ブロック部１００３がＤＭＡ転送可能な
期間であることを示す。
【００３６】周辺ブロック部１００３は、プロセッサコ
ア１００１から送信されてきたＤＭＡアクノリッジ信号
を受信した１クロック後から、ＤＭＡアドレス有効信号
とＤＭＡライト信号を出力する。ＤＭＡアドレス有効信
号がアサートされている期間に、周辺ブロック部１００
３は、周辺アドレスバス２６上に、毎クロックインクリ
メントされたアドレスを出力する。
ア１００１から送信されてきたＤＭＡアクノリッジ信号
を受信した１クロック後から、ＤＭＡアドレス有効信号
とＤＭＡライト信号を出力する。ＤＭＡアドレス有効信
号がアサートされている期間に、周辺ブロック部１００
３は、周辺アドレスバス２６上に、毎クロックインクリ
メントされたアドレスを出力する。
【００３７】また、周辺ブロック部１００３はＤＭＡラ
イト信号もアサートし、このＤＭＡライト信号がＬレベ
ルの場合、内部データＲＡＭ３からデータリード処理を
実行し、逆に、ＤＭＡライト信号がＨレベルの場合に
は、内部データＲＡＭ３へのライト処理を行う。
イト信号もアサートし、このＤＭＡライト信号がＬレベ
ルの場合、内部データＲＡＭ３からデータリード処理を
実行し、逆に、ＤＭＡライト信号がＨレベルの場合に
は、内部データＲＡＭ３へのライト処理を行う。
【００３８】図２６に示すように、周辺ブロック部Ａが
クロック（９）で、プロセッサコア１００１へＤＭＡリ
クエスト信号をアサートし、クロック（１０）で、ＤＭ
Ａアクノリッジ信号がプロセッサコア１００１から返送
された場合、周辺ブロック部Ａはクロック（１１）〜
（１６）までＤＭＡアドレス有効信号とライト信号、そ
してアドレスＡ３１〜３６を出力する。
クロック（９）で、プロセッサコア１００１へＤＭＡリ
クエスト信号をアサートし、クロック（１０）で、ＤＭ
Ａアクノリッジ信号がプロセッサコア１００１から返送
された場合、周辺ブロック部Ａはクロック（１１）〜
（１６）までＤＭＡアドレス有効信号とライト信号、そ
してアドレスＡ３１〜３６を出力する。
【００３９】ＤＭＡライト信号が、Ｌレベルである場
合、内部データＲＡＭ３に対するデータリード処理が実
行される。即ち、周辺アドレスバス２６上のアドレスＡ
３１〜３６は、１クロック後にデータアドレスバス２１
上へ転送される。そのアドレスに対するデータＤ３１〜
３６が、データＲＡＭ出力信号により、データバス２２
上へ出力され、さらに１クロック後に、周辺データバス
２７上へ転送される。
合、内部データＲＡＭ３に対するデータリード処理が実
行される。即ち、周辺アドレスバス２６上のアドレスＡ
３１〜３６は、１クロック後にデータアドレスバス２１
上へ転送される。そのアドレスに対するデータＤ３１〜
３６が、データＲＡＭ出力信号により、データバス２２
上へ出力され、さらに１クロック後に、周辺データバス
２７上へ転送される。
【００４０】このクロック（１２）〜（１７）が、内部
命令ＲＡＭ２，内部データＲＡＭ３に対するＤＭＡリー
ド期間である。また、周辺ブロック部Ｂが、クロック
（１２）でプロセッサコア１００１にＤＭＡリクエスト
信号をアサートしても、周辺ブロック部ＡがＤＭＡ転送
を実行しているため、クロック（１９）になってからＤ
ＭＡアクノリッジ信号が返される。
命令ＲＡＭ２，内部データＲＡＭ３に対するＤＭＡリー
ド期間である。また、周辺ブロック部Ｂが、クロック
（１２）でプロセッサコア１００１にＤＭＡリクエスト
信号をアサートしても、周辺ブロック部ＡがＤＭＡ転送
を実行しているため、クロック（１９）になってからＤ
ＭＡアクノリッジ信号が返される。
【００４１】周辺ブロック部Ｂは、この１クロック後の
クロック（２０）から、ＤＭＡアドレス有効信号とライ
ト信号、そしてアドレスＡ４１〜４５を出力する。ＤＭ
Ａライト信号がＨレベルであるので、内部データＲＡＭ
へのライト処理が行われる。即ち、周辺アドレスバス２
６上のアドレスＡ４１〜４５は、１クロック後にデータ
アドレスバス２１上へ転送される。アドレスと同時にラ
イトデータＤ４１〜４５が周辺データバス２７上へ出力
され、アドレスと同様に、１クロック後にデータバス２
２上へ転送される。
クロック（２０）から、ＤＭＡアドレス有効信号とライ
ト信号、そしてアドレスＡ４１〜４５を出力する。ＤＭ
Ａライト信号がＨレベルであるので、内部データＲＡＭ
へのライト処理が行われる。即ち、周辺アドレスバス２
６上のアドレスＡ４１〜４５は、１クロック後にデータ
アドレスバス２１上へ転送される。アドレスと同時にラ
イトデータＤ４１〜４５が周辺データバス２７上へ出力
され、アドレスと同様に、１クロック後にデータバス２
２上へ転送される。
【００４２】プロセッサコア１００１はデータＲＡＭラ
イト信号を出力し、ライトデータＤ４１〜４５を内部デ
ータＲＡＭ３内へ格納する。このように、ＤＭＡ転送処
理では、プロセッサコア１００１と周辺ブロックＡ，Ｂ
との間でアドレス，データの転送にウェイト期間が発生
するが、連続するメモリ領域に大量のデータをアクセス
が可能であり、プロセッサコア１００１の処理と並行し
て、高速大量データ転送が可能である。
イト信号を出力し、ライトデータＤ４１〜４５を内部デ
ータＲＡＭ３内へ格納する。このように、ＤＭＡ転送処
理では、プロセッサコア１００１と周辺ブロックＡ，Ｂ
との間でアドレス，データの転送にウェイト期間が発生
するが、連続するメモリ領域に大量のデータをアクセス
が可能であり、プロセッサコア１００１の処理と並行し
て、高速大量データ転送が可能である。
【００４３】図２７は、プロセッサコア１００１が周辺
ブロック部１００３内の状態レジスタ１００４内に格納
されたデータを読み出し、処理進行の状態を監視する、
即ちポーリング処理の場合を示すタイミングチャートで
あり、図において、（ａ）は、プロセッサコア１００１
から周辺ブロック部１００３へ出力される信号を示して
おり、（ｂ）は、周辺ブロック部１００３からプロセッ
サコア１００１へ出力される信号を示している。
ブロック部１００３内の状態レジスタ１００４内に格納
されたデータを読み出し、処理進行の状態を監視する、
即ちポーリング処理の場合を示すタイミングチャートで
あり、図において、（ａ）は、プロセッサコア１００１
から周辺ブロック部１００３へ出力される信号を示して
おり、（ｂ）は、周辺ブロック部１００３からプロセッ
サコア１００１へ出力される信号を示している。
【００４４】プロセッサコア１００１は、通常、周辺ブ
ロック部１００３に対して処理の起動をかけて、この処
理が完了したことを周辺ブロック部内の状態レジスタ１
００４内のポーリング処理ビット領域でチェックする。
図２７に示すように、まずプロセッサコア１００１は、
クロック（１）で制御レジスタライトのリクエストを周
辺ブロック部Ａにアサートし、周辺ブロック部Ａ内の制
御レジスタに処理コマンドを書き込む。
ロック部１００３に対して処理の起動をかけて、この処
理が完了したことを周辺ブロック部内の状態レジスタ１
００４内のポーリング処理ビット領域でチェックする。
図２７に示すように、まずプロセッサコア１００１は、
クロック（１）で制御レジスタライトのリクエストを周
辺ブロック部Ａにアサートし、周辺ブロック部Ａ内の制
御レジスタに処理コマンドを書き込む。
【００４５】この制御レジスタライト処理の手順は、図
２６で説明したものと同様である。この処理コマンド書
き込み処理で、周辺ブロック部内の処理が起動され、周
辺ブロック部Ａはクロック（５）〜（１５）の期間に渡
り要求された処理を行う。周辺ブロック部Ａと独立した
周辺ブロック部Ｂが、クロック（１３）からＤＭＡリク
エストを出力し、クロック（１４）〜（１９）の期間ま
でＤＭＡ転送処理を行った場合、プロセッサコア１００
１が周辺ブロック部Ａの完了状態を知りたい場合でも、
周辺ブロック部ＢのＤＭＡ転送期間では、状態レジスタ
リード処理を行うことは不可能である。
２６で説明したものと同様である。この処理コマンド書
き込み処理で、周辺ブロック部内の処理が起動され、周
辺ブロック部Ａはクロック（５）〜（１５）の期間に渡
り要求された処理を行う。周辺ブロック部Ａと独立した
周辺ブロック部Ｂが、クロック（１３）からＤＭＡリク
エストを出力し、クロック（１４）〜（１９）の期間ま
でＤＭＡ転送処理を行った場合、プロセッサコア１００
１が周辺ブロック部Ａの完了状態を知りたい場合でも、
周辺ブロック部ＢのＤＭＡ転送期間では、状態レジスタ
リード処理を行うことは不可能である。
【００４６】
【発明が解決しようとする課題】従来のシステムＬＳＩ
１０００は以上のように構成されているので、プロセッ
サコア１００１は、周辺ブロック部ＢのＤＭＡ転送期間
が終了したクロック（２１）になって初めて、状態レジ
スタ１００４に対する状態レジスタリード処理を開始す
ることができる。このように、周辺ブロック部１００３
内の状態レジスタ１００４のポーリング処理は、そのア
クセスが低速であるばかりでなく、他のバス利用者が実
行するＤＭＡ転送等の処理により、高速で実行可能なプ
ロセッサコア１００１の動作が、さらにウェイトさせら
れる場合が少なくないという課題があった。
１０００は以上のように構成されているので、プロセッ
サコア１００１は、周辺ブロック部ＢのＤＭＡ転送期間
が終了したクロック（２１）になって初めて、状態レジ
スタ１００４に対する状態レジスタリード処理を開始す
ることができる。このように、周辺ブロック部１００３
内の状態レジスタ１００４のポーリング処理は、そのア
クセスが低速であるばかりでなく、他のバス利用者が実
行するＤＭＡ転送等の処理により、高速で実行可能なプ
ロセッサコア１００１の動作が、さらにウェイトさせら
れる場合が少なくないという課題があった。
【００４７】また、周辺ブロック部Ａが、クロック（１
５）で処理完了した後に、割り込み信号をプロセッサコ
ア１００１へアサートした場合でも、その割り込み処理
による割り込みルーチンが外部メモリ（図示せず）にあ
ったり、割り込みルーチンでの先頭でレジスタ待避処理
等が必要となり、プロセッサコア１００１の処理サイク
ルが待機させられるといった、プロセッサコア１００１
の処理サイクルの消費が避けられないという課題があっ
た。
５）で処理完了した後に、割り込み信号をプロセッサコ
ア１００１へアサートした場合でも、その割り込み処理
による割り込みルーチンが外部メモリ（図示せず）にあ
ったり、割り込みルーチンでの先頭でレジスタ待避処理
等が必要となり、プロセッサコア１００１の処理サイク
ルが待機させられるといった、プロセッサコア１００１
の処理サイクルの消費が避けられないという課題があっ
た。
【００４８】この発明は上記のような課題を解決するた
めになされたもので、周辺ブロック部内に組み込まれて
いる各ブロック部の動作状態を示すデータを格納するレ
ジスタを備え、このレジスタと専用線を介してプロセッ
サコアが接続され、これによりプロセッサコアが各ブロ
ック部の動作状態を獲得することで各ブロック部に対し
て高速にアクセス可能な機能を備えたシステムＬＳＩを
得ることを目的とする。
めになされたもので、周辺ブロック部内に組み込まれて
いる各ブロック部の動作状態を示すデータを格納するレ
ジスタを備え、このレジスタと専用線を介してプロセッ
サコアが接続され、これによりプロセッサコアが各ブロ
ック部の動作状態を獲得することで各ブロック部に対し
て高速にアクセス可能な機能を備えたシステムＬＳＩを
得ることを目的とする。
【００４９】
【課題を解決するための手段】この発明に係るシステム
ＬＳＩは、処理手段と、内部メモリ手段と、周辺ブロッ
ク手段とを備える。処理手段は、命令をデコードする命
令デコーダと、命令の実行を制御する情報を格納する制
御レジスタと、データを記憶する複数のレジスタと、算
術演算を行う演算回路と、前記命令デコーダに接続され
前記命令デコーダの出力に従って命令を実行する命令実
行部とを有し、前記演算回路等がプログラムに記述され
た複数の命令を前記命令デコーダでデコードして実行す
ることで、前記プログラムに従うデータ処理を実行し、
また、前記制御レジスタ内に格納された制御情報を読み
出し、前記制御情報の更新を行う制御レジスタ転送命令
を備える。内部メモリ手段は、前記命令を格納する内部
命令ＲＡＭと、前記命令の処理結果を格納する内部デー
タＲＡＭとからなる。周辺ブロック手段は、前記処理手
段と前記内部メモリ手段内の前記内部データＲＡＭに接
続され、前記処理手段によりデータの読出しとデータの
更新が可能な周辺制御レジスタを備え、前記処理手段の
動作と独立して、前記内部メモリ手段との間でデータの
転送を実行して前記データに対する専用処理を行う複数
の周辺ブロック部を備える。また、前記処理手段は、前
記周辺ブロック手段内の前記周辺制御レジスタに格納さ
れた前記周辺ブロック部の動作情報を読出し格納するた
めの状態ビットで構成される状態監視制御レジスタを備
え、前記処理手段は、前記制御レジスタ転送命令を実行
し、前記状態監視制御レジスタの内容を参照し、前記複
数の周辺ブロック部の各々の周辺ブロック部の処理状態
の変化を検知するものである。
ＬＳＩは、処理手段と、内部メモリ手段と、周辺ブロッ
ク手段とを備える。処理手段は、命令をデコードする命
令デコーダと、命令の実行を制御する情報を格納する制
御レジスタと、データを記憶する複数のレジスタと、算
術演算を行う演算回路と、前記命令デコーダに接続され
前記命令デコーダの出力に従って命令を実行する命令実
行部とを有し、前記演算回路等がプログラムに記述され
た複数の命令を前記命令デコーダでデコードして実行す
ることで、前記プログラムに従うデータ処理を実行し、
また、前記制御レジスタ内に格納された制御情報を読み
出し、前記制御情報の更新を行う制御レジスタ転送命令
を備える。内部メモリ手段は、前記命令を格納する内部
命令ＲＡＭと、前記命令の処理結果を格納する内部デー
タＲＡＭとからなる。周辺ブロック手段は、前記処理手
段と前記内部メモリ手段内の前記内部データＲＡＭに接
続され、前記処理手段によりデータの読出しとデータの
更新が可能な周辺制御レジスタを備え、前記処理手段の
動作と独立して、前記内部メモリ手段との間でデータの
転送を実行して前記データに対する専用処理を行う複数
の周辺ブロック部を備える。また、前記処理手段は、前
記周辺ブロック手段内の前記周辺制御レジスタに格納さ
れた前記周辺ブロック部の動作情報を読出し格納するた
めの状態ビットで構成される状態監視制御レジスタを備
え、前記処理手段は、前記制御レジスタ転送命令を実行
し、前記状態監視制御レジスタの内容を参照し、前記複
数の周辺ブロック部の各々の周辺ブロック部の処理状態
の変化を検知するものである。
【００５０】この発明に係るシステムＬＳＩでは、処理
手段が、周辺ブロック手段内の各周辺ブロック部の処理
状態を示す状態ビットより構成される状態監視制御レジ
スタと、前記状態ビットに対応した割り込み有効ビット
より構成される割り込み有効制御レジスタとを有し、前
記割り込み有効ビットがセットされている時に、前記状
態ビットに対応した前記周辺ブロック部に対する割り込
み処理を実行するものである。
手段が、周辺ブロック手段内の各周辺ブロック部の処理
状態を示す状態ビットより構成される状態監視制御レジ
スタと、前記状態ビットに対応した割り込み有効ビット
より構成される割り込み有効制御レジスタとを有し、前
記割り込み有効ビットがセットされている時に、前記状
態ビットに対応した前記周辺ブロック部に対する割り込
み処理を実行するものである。
【００５１】この発明に係るシステムＬＳＩでは、処理
手段が、内部データＲＡＭにアクセスするためのアドレ
スバス及びデータバスに接続された双方向バッファ部を
さらに備える。周辺ブロック手段は、前記双方向バッフ
ァ部を介して前記処理手段と接続され、前記周辺ブロッ
ク手段内の各周辺ブロック部の周辺制御レジスタ内に格
納されたデータは、前記処理手段により読出しおよび更
新され、前記周辺ブロック手段内の各周辺ブロック部
は、前記双方向バッファ部を介して、前記処理手段から
独立して前記内部データＲＡＭとの間で直接にメモリ転
送を実行し、前記メモリ転送により読込んだデータに対
して専用処理を実行し、さらに前記内部データＲＡＭへ
のデータ書込みを実行する前記メモリ転送において、最
終データに続いて前記周辺ブロック部の処理状態を示す
情報を付加する。前記双方向バッファ部は、前記処理状
態情報を保持するための状態レジスタを、前記双方向バ
ッファ部内のデータ転送経路上に備え、前記処理手段
は、前記双方向バッファ部内の前記状態レジスタに格納
された前記周辺ブロック部の処理状態情報を読出すもの
である。
手段が、内部データＲＡＭにアクセスするためのアドレ
スバス及びデータバスに接続された双方向バッファ部を
さらに備える。周辺ブロック手段は、前記双方向バッフ
ァ部を介して前記処理手段と接続され、前記周辺ブロッ
ク手段内の各周辺ブロック部の周辺制御レジスタ内に格
納されたデータは、前記処理手段により読出しおよび更
新され、前記周辺ブロック手段内の各周辺ブロック部
は、前記双方向バッファ部を介して、前記処理手段から
独立して前記内部データＲＡＭとの間で直接にメモリ転
送を実行し、前記メモリ転送により読込んだデータに対
して専用処理を実行し、さらに前記内部データＲＡＭへ
のデータ書込みを実行する前記メモリ転送において、最
終データに続いて前記周辺ブロック部の処理状態を示す
情報を付加する。前記双方向バッファ部は、前記処理状
態情報を保持するための状態レジスタを、前記双方向バ
ッファ部内のデータ転送経路上に備え、前記処理手段
は、前記双方向バッファ部内の前記状態レジスタに格納
された前記周辺ブロック部の処理状態情報を読出すもの
である。
【００５２】この発明に係るシステムＬＳＩでは、双方
向バッファ部が、周辺ブロック手段内の複数の周辺ブロ
ック部の各々が内部データＲＡＭとの間で直接にメモリ
転送を行う時に、前記内部データＲＡＭに対して出力す
るアドレスを、処理手段が指定可能なアドレスレジスタ
と、前記アドレスレジスタの値を加算できるアドレス加
算機構とをさらに備える。そして、前記処理手段は、前
記複数の周辺ブロック部が前記内部データＲＡＭとの間
で直接に実行する前記メモリ転送において、前記内部デ
ータＲＡＭからデータの読出しを起動するためのデータ
を格納する起動ビットで構成される周辺起動制御レジス
タを備える。また、前記処理手段は、前記双方バッファ
部内の前記アドレスレジスタに前記メモリ転送のための
アドレスを書込むと共に、制御レジスタ転送命令を用い
て前記起動ビットを更新することで、前記起動ビットに
対応した前記周辺ブロック部は、前記メモリ転送の動作
を前記内部データＲＡＭとの間で実行するものである。
向バッファ部が、周辺ブロック手段内の複数の周辺ブロ
ック部の各々が内部データＲＡＭとの間で直接にメモリ
転送を行う時に、前記内部データＲＡＭに対して出力す
るアドレスを、処理手段が指定可能なアドレスレジスタ
と、前記アドレスレジスタの値を加算できるアドレス加
算機構とをさらに備える。そして、前記処理手段は、前
記複数の周辺ブロック部が前記内部データＲＡＭとの間
で直接に実行する前記メモリ転送において、前記内部デ
ータＲＡＭからデータの読出しを起動するためのデータ
を格納する起動ビットで構成される周辺起動制御レジス
タを備える。また、前記処理手段は、前記双方バッファ
部内の前記アドレスレジスタに前記メモリ転送のための
アドレスを書込むと共に、制御レジスタ転送命令を用い
て前記起動ビットを更新することで、前記起動ビットに
対応した前記周辺ブロック部は、前記メモリ転送の動作
を前記内部データＲＡＭとの間で実行するものである。
【００５３】この発明に係るシステムＬＳＩでは、処理
手段が、内部データＲＡＭにアクセスするためのアドレ
スバス及びデータバスに接続された双方向バッファ部を
さらに備える。そして、周辺ブロック手段が、前記双方
向バッファ部を介して前記処理手段と接続され、前記周
辺ブロック手段内の複数の周辺ブロック部の各々が備え
ている周辺制御レジスタ内に格納されたデータは、前記
処理手段により読出しおよび更新される。前記周辺ブロ
ック手段内の各周辺ブロック部は、前記双方向バッファ
部を介して前記処理手段から独立して前記内部データＲ
ＡＭとの間で直接にメモリ転送を実行し、前記メモリ転
送により読込んだデータに対して専用処理を実行し、前
記メモリ転送により読込んだ前記データの先頭データを
取込み、前記先頭データに応じた専用処理を、前記先頭
データに続いて読込まれたデータに対して実行すること
を特徴とするものである。
手段が、内部データＲＡＭにアクセスするためのアドレ
スバス及びデータバスに接続された双方向バッファ部を
さらに備える。そして、周辺ブロック手段が、前記双方
向バッファ部を介して前記処理手段と接続され、前記周
辺ブロック手段内の複数の周辺ブロック部の各々が備え
ている周辺制御レジスタ内に格納されたデータは、前記
処理手段により読出しおよび更新される。前記周辺ブロ
ック手段内の各周辺ブロック部は、前記双方向バッファ
部を介して前記処理手段から独立して前記内部データＲ
ＡＭとの間で直接にメモリ転送を実行し、前記メモリ転
送により読込んだデータに対して専用処理を実行し、前
記メモリ転送により読込んだ前記データの先頭データを
取込み、前記先頭データに応じた専用処理を、前記先頭
データに続いて読込まれたデータに対して実行すること
を特徴とするものである。
【００５４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．先ず、この発明の高速通信手段を備える
システムＬＳＩの基本構成について説明する。このシス
テムＬＳＩは、プロセッサコア（処理手段）４、内部命
令ＲＡＭ（内部メモリ手段）２、内部データＲＡＭ（内
部メモリ手段）３、各種専用制御を行う複数のブロック
部からなる周辺ブロック部（周辺ブロック手段）９を備
えている。プロセッサコア４は、コアデータパス部５、
コア制御部６，双方向バッファ部８、命令をデコードす
る命令デコーダ、命令の実行を制御する情報を格納する
制御レジスタ、データを格納するデータレジスタ、算術
演算を実行する演算回路等を有しシステム全体の制御を
行う。
説明する。 実施の形態１．先ず、この発明の高速通信手段を備える
システムＬＳＩの基本構成について説明する。このシス
テムＬＳＩは、プロセッサコア（処理手段）４、内部命
令ＲＡＭ（内部メモリ手段）２、内部データＲＡＭ（内
部メモリ手段）３、各種専用制御を行う複数のブロック
部からなる周辺ブロック部（周辺ブロック手段）９を備
えている。プロセッサコア４は、コアデータパス部５、
コア制御部６，双方向バッファ部８、命令をデコードす
る命令デコーダ、命令の実行を制御する情報を格納する
制御レジスタ、データを格納するデータレジスタ、算術
演算を実行する演算回路等を有しシステム全体の制御を
行う。
【００５５】ハードウエア構成 図１は、この発明のシステムＬＳＩを示す全体構成のブ
ロック図であり、図において、１はシステムＬＳＩであ
る。このシステムＬＳＩ１は、近年の半導体技術の進歩
により実現可能となったＭＰＥＧ２（Ｍｏｖｉｎｇ Ｐ
ｉｃｔｕｒｅＥｘｐｅｒｔ Ｇｒｏｕｐ ２）規格の高
圧縮動画像データの復号処理をリアルタイムで実現する
機能を持つものである。図において、システムＬＳＩ１
は、内部命令ＲＡＭ２、内部データＲＡＭ３、プロセッ
サコア４、そしてシステムバスＩ／Ｆ部１０、ＶＬＣＤ
（ハフマンコード符号復号処理）部１１、ＤＲＡＭＩ／
Ｆ部１２、ビデオ出力部１３、オーディオ出力部１４、
ブロックローダ部１５、入力部１６、ＣＲＣ部１７から
なる周辺ブロック部９より構成されている。
ロック図であり、図において、１はシステムＬＳＩであ
る。このシステムＬＳＩ１は、近年の半導体技術の進歩
により実現可能となったＭＰＥＧ２（Ｍｏｖｉｎｇ Ｐ
ｉｃｔｕｒｅＥｘｐｅｒｔ Ｇｒｏｕｐ ２）規格の高
圧縮動画像データの復号処理をリアルタイムで実現する
機能を持つものである。図において、システムＬＳＩ１
は、内部命令ＲＡＭ２、内部データＲＡＭ３、プロセッ
サコア４、そしてシステムバスＩ／Ｆ部１０、ＶＬＣＤ
（ハフマンコード符号復号処理）部１１、ＤＲＡＭＩ／
Ｆ部１２、ビデオ出力部１３、オーディオ出力部１４、
ブロックローダ部１５、入力部１６、ＣＲＣ部１７から
なる周辺ブロック部９より構成されている。
【００５６】プロセッサコア４は、命令デコーダ、制御
レジスタ、データレジスタ、演算回路、周辺制御部７を
内蔵しているコア制御部６、コアデータパス部５、そし
て双方向バッファ部８等で構成されている。コア制御部
６内の周辺制御部７は、情報をやり取りするために専用
信号線４０ａ〜４０ｈを介して複数の処理部１０〜１７
からなる周辺ブロック部９と接続されている。
レジスタ、データレジスタ、演算回路、周辺制御部７を
内蔵しているコア制御部６、コアデータパス部５、そし
て双方向バッファ部８等で構成されている。コア制御部
６内の周辺制御部７は、情報をやり取りするために専用
信号線４０ａ〜４０ｈを介して複数の処理部１０〜１７
からなる周辺ブロック部９と接続されている。
【００５７】プロセッサコア４は、内部命令ＲＡＭ２お
よびシステムバスＩ／Ｆ部１０に命令アドレスバス２０
を出力する。そのアドレスがシステムバスＩ／Ｆ部１０
に対するものである場合、システムバスＩ／Ｆ部１０
は、バス５０を通して外部メモリ（図示せず）から命令
コードをフェッチし、バス２４を介してプロセッサコア
４へ命令コードを転送する。また命令アドレスバス２０
が内部命令ＲＡＭ２に対するものである場合、内部命令
ＲＡＭ２はバス２３を介してプロセッサコア４へ命令コ
ードを転送する。
よびシステムバスＩ／Ｆ部１０に命令アドレスバス２０
を出力する。そのアドレスがシステムバスＩ／Ｆ部１０
に対するものである場合、システムバスＩ／Ｆ部１０
は、バス５０を通して外部メモリ（図示せず）から命令
コードをフェッチし、バス２４を介してプロセッサコア
４へ命令コードを転送する。また命令アドレスバス２０
が内部命令ＲＡＭ２に対するものである場合、内部命令
ＲＡＭ２はバス２３を介してプロセッサコア４へ命令コ
ードを転送する。
【００５８】プロセッサコア４は、バス２３およびバス
２４のいずれかを選択し、バス２５を通して処理すべき
命令コードを獲得する。プロセッサコア４は、転送され
てきた命令コードに対してデコード処理を行い、デコー
ド結果から演算実行部を制御し、汎用レジスタ３００
（図１には図示せず、システムＬＳＩの詳細図である図
１０〜１４に記載する）から演算対象のデータを読み出
す。そして演算実行結果を汎用レジスタ３００内へ格納
する。例えば、上記の演算で用いるデータが汎用レジス
タ３００内に存在しない場合は、データアドレスバス２
１を通して、内部データＲＡＭ３にアクセスを行い、必
要なデータを内部データＲＡＭ３からバス２２を介して
獲得する。
２４のいずれかを選択し、バス２５を通して処理すべき
命令コードを獲得する。プロセッサコア４は、転送され
てきた命令コードに対してデコード処理を行い、デコー
ド結果から演算実行部を制御し、汎用レジスタ３００
（図１には図示せず、システムＬＳＩの詳細図である図
１０〜１４に記載する）から演算対象のデータを読み出
す。そして演算実行結果を汎用レジスタ３００内へ格納
する。例えば、上記の演算で用いるデータが汎用レジス
タ３００内に存在しない場合は、データアドレスバス２
１を通して、内部データＲＡＭ３にアクセスを行い、必
要なデータを内部データＲＡＭ３からバス２２を介して
獲得する。
【００５９】あるいは、プロセッサコア４は、周辺ブロ
ック部９と接続されたアドレスバス２６を介して、シス
テムバスＩ／Ｆ部１０をアクセスする。システムバスＩ
／Ｆ部１０は、必要なデータをバス５０を介して外部メ
モリ（図示せず）から得た後に、データバス２７を介し
て獲得したデータをプロセッサコア４へ転送する。
ック部９と接続されたアドレスバス２６を介して、シス
テムバスＩ／Ｆ部１０をアクセスする。システムバスＩ
／Ｆ部１０は、必要なデータをバス５０を介して外部メ
モリ（図示せず）から得た後に、データバス２７を介し
て獲得したデータをプロセッサコア４へ転送する。
【００６０】また、プロセッサコア４が、演算結果を外
部メモリ内へ格納したい場合にも、アドレスとデータと
をそれぞれバス２６，２７を介してシステムバスＩ／Ｆ
部１０部へ渡す。これらのデータを受け取ったシステム
バスＩ／Ｆ部１０は、バス５０を介して、目的のアドレ
スで示される外部メモリ内の領域へ演算結果であるデー
タを格納する。
部メモリ内へ格納したい場合にも、アドレスとデータと
をそれぞれバス２６，２７を介してシステムバスＩ／Ｆ
部１０部へ渡す。これらのデータを受け取ったシステム
バスＩ／Ｆ部１０は、バス５０を介して、目的のアドレ
スで示される外部メモリ内の領域へ演算結果であるデー
タを格納する。
【００６１】また、周辺ブロック部９内のＶＬＣＤ部１
１、ＤＲＡＭＩ／Ｆ部１２、ビデオ出力部１３、オーデ
ィオ出力部１４、ブロックローダ部１５、入力部１６、
ＣＲＣ部１７の各々も、プロセッサコア４がバス２６を
介して出力するデータアドレスが、自ブロックに対する
ものであるならば、そのアドレスに対する自ブロック内
の周辺制御レジスタからデータを読み出し、また自ブロ
ックの周辺制御レジスタ内へデータを格納する。
１、ＤＲＡＭＩ／Ｆ部１２、ビデオ出力部１３、オーデ
ィオ出力部１４、ブロックローダ部１５、入力部１６、
ＣＲＣ部１７の各々も、プロセッサコア４がバス２６を
介して出力するデータアドレスが、自ブロックに対する
ものであるならば、そのアドレスに対する自ブロック内
の周辺制御レジスタからデータを読み出し、また自ブロ
ックの周辺制御レジスタ内へデータを格納する。
【００６２】プロセッサコア４が、周辺ブロック部９内
のこの周辺制御レジスタ内にコマンドを書き込むこと
で、周辺ブロック部９内では各種の処理が起動される。
また各周辺ブロック部９内の各部は、プロセッサコア４
のプログラミング処理を介することなく直接に内部デー
タＲＡＭ３との間でデータ転送を実行する。すなわちＤ
ＭＡ転送が可能である。このＤＭＡ転送により、プロセ
ッサコア４と周辺ブロック部９との間で、内部データＲ
ＡＭ３を介して効率良くデータ交換が可能となり、高性
能なシステム処理が可能となる。
のこの周辺制御レジスタ内にコマンドを書き込むこと
で、周辺ブロック部９内では各種の処理が起動される。
また各周辺ブロック部９内の各部は、プロセッサコア４
のプログラミング処理を介することなく直接に内部デー
タＲＡＭ３との間でデータ転送を実行する。すなわちＤ
ＭＡ転送が可能である。このＤＭＡ転送により、プロセ
ッサコア４と周辺ブロック部９との間で、内部データＲ
ＡＭ３を介して効率良くデータ交換が可能となり、高性
能なシステム処理が可能となる。
【００６３】次に、動画像規格であるＭＰＥＧ２をリア
ルタイムでデコード処理するために各周辺ブロック部９
内に内蔵されている各部の処理概要について説明する。
ＣＲＣ部１７は、Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ
ｃｈｅｃｋｓを行うブロックである。すなわち、デー
タ転送中に発生するデータ誤りを検出するためのブロッ
クである。特に、高圧縮符号化されているオーディオデ
ータは、１ビットでもデータ誤りが発生すると品質の悪
い音声が復号されてしまう。そのためＣＲＣ部１７によ
りオーディオデータのデータ誤りを検出し、修復が可能
な誤りであれば修復し、修復不可能であれば再転送を要
求する。
ルタイムでデコード処理するために各周辺ブロック部９
内に内蔵されている各部の処理概要について説明する。
ＣＲＣ部１７は、Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ
ｃｈｅｃｋｓを行うブロックである。すなわち、デー
タ転送中に発生するデータ誤りを検出するためのブロッ
クである。特に、高圧縮符号化されているオーディオデ
ータは、１ビットでもデータ誤りが発生すると品質の悪
い音声が復号されてしまう。そのためＣＲＣ部１７によ
りオーディオデータのデータ誤りを検出し、修復が可能
な誤りであれば修復し、修復不可能であれば再転送を要
求する。
【００６４】入力部１６は、ＭＰＥＧ２規格で高圧縮さ
れているビットストリームを受け取るための外部インタ
フェースを備えるブロックである。
れているビットストリームを受け取るための外部インタ
フェースを備えるブロックである。
【００６５】ブロックローダ部１５は、ＤＲＡＭＩ／Ｆ
部１２が、外部バス５１を介してアクセスするフレーム
メモリ（図示せず）と、内部データＲＡＭ３との間で効
率よくビデオブロックデータの転送を制御するブロック
である。
部１２が、外部バス５１を介してアクセスするフレーム
メモリ（図示せず）と、内部データＲＡＭ３との間で効
率よくビデオブロックデータの転送を制御するブロック
である。
【００６６】オーディオ出力部１４は、外付けのフレー
ムメモリ内に格納されている復号後の音声データを、Ｄ
ＲＡＭＩ／Ｆ部１２を介して読み出し、読み出した音声
データを外部へ出力するための外部インタフェースを備
えるブロックである。
ムメモリ内に格納されている復号後の音声データを、Ｄ
ＲＡＭＩ／Ｆ部１２を介して読み出し、読み出した音声
データを外部へ出力するための外部インタフェースを備
えるブロックである。
【００６７】ビデオ出力部１３は、外付けのフレームメ
モリ内に格納されている復号後のビデオデータをＤＲＡ
ＭＩ／Ｆ部１２を介して読み出し、読み出したビデオデ
ータを外部に出力するための外部インタフェースを備え
るブロックである。
モリ内に格納されている復号後のビデオデータをＤＲＡ
ＭＩ／Ｆ部１２を介して読み出し、読み出したビデオデ
ータを外部に出力するための外部インタフェースを備え
るブロックである。
【００６８】ＤＲＡＭＩ／Ｆ部１２は、ブロックローダ
部１５とオーディオ出力部１４、そしてビデオ出力部１
３から出力されたリクエストを受け付け、そのリクエス
トに応じて、外付けフレームメモリのアクセスを制御す
るブロックである。
部１５とオーディオ出力部１４、そしてビデオ出力部１
３から出力されたリクエストを受け付け、そのリクエス
トに応じて、外付けフレームメモリのアクセスを制御す
るブロックである。
【００６９】ＶＬＣＤ部１１は、Ｖａｒｉａｂｌｅ Ｌ
ｅｎｇｔｈ Ｃｏｄｅ Ｄｅｃｏｄｅ部で、高圧縮のた
めに必要な可変長コードであるハフマン符号の復号処理
を行い、またハフマン符号へ符号処理を行うブロックで
ある。
ｅｎｇｔｈ Ｃｏｄｅ Ｄｅｃｏｄｅ部で、高圧縮のた
めに必要な可変長コードであるハフマン符号の復号処理
を行い、またハフマン符号へ符号処理を行うブロックで
ある。
【００７０】システムバスＩ／Ｆ部１０は、外部メモリ
等が接続されているシステムバスのインタフェースを司
るブロックである。
等が接続されているシステムバスのインタフェースを司
るブロックである。
【００７１】図２は、図１に示したシステムＬＳＩ１に
よる画像復号処理を示すフローチャートである。可変長
符号に符号化された入力データは、バス５４からシリア
ルに入力され、入力部１６が入力データを３２ビット単
位のパラレルデータに変換し、変換されたデータをＤＭ
Ａライト転送により内部データＲＡＭ３内へ書き込む
（ステップＳＴ２０）。
よる画像復号処理を示すフローチャートである。可変長
符号に符号化された入力データは、バス５４からシリア
ルに入力され、入力部１６が入力データを３２ビット単
位のパラレルデータに変換し、変換されたデータをＤＭ
Ａライト転送により内部データＲＡＭ３内へ書き込む
（ステップＳＴ２０）。
【００７２】次に、内部データＲＡＭ３内に書き込まれ
たデータを、プロセッサコア４が読み出し、可変長符号
のビデオデータとオーディオデータに分離し、分離され
た可変長ビデオデータを内部データＲＡＭ３内に書き戻
す（ステップＳＴ２１）。
たデータを、プロセッサコア４が読み出し、可変長符号
のビデオデータとオーディオデータに分離し、分離され
た可変長ビデオデータを内部データＲＡＭ３内に書き戻
す（ステップＳＴ２１）。
【００７３】ＶＬＣＤ部１１が、分離された可変長ビデ
オデータをＤＭＡリード転送により読み出し、１画素が
８ビットの固定長データにデコードして、ブロックのビ
デオデータとしてＤＭＡライト転送で、内部データＲＡ
Ｍ３内へ書き戻す（ステップＳＴ２２）。
オデータをＤＭＡリード転送により読み出し、１画素が
８ビットの固定長データにデコードして、ブロックのビ
デオデータとしてＤＭＡライト転送で、内部データＲＡ
Ｍ３内へ書き戻す（ステップＳＴ２２）。
【００７４】固定長にデコードされたブロック単位の画
素データは、プロセッサコア４が読み出し、読み出した
画素データに対して逆量子化処理を行う（ステップＳＴ
２３）。逆量子化処理において、ステップＳＴ２３では
各画素データに２つの画素が乗算され、インデックス値
がジグザグ順のマトリクスのブロックがｎ行ｍ列の画素
がインデックス値（８ｎ＋ｍ）となる標準的なインデッ
クス順のマトリクスのブロックに変換される。
素データは、プロセッサコア４が読み出し、読み出した
画素データに対して逆量子化処理を行う（ステップＳＴ
２３）。逆量子化処理において、ステップＳＴ２３では
各画素データに２つの画素が乗算され、インデックス値
がジグザグ順のマトリクスのブロックがｎ行ｍ列の画素
がインデックス値（８ｎ＋ｍ）となる標準的なインデッ
クス順のマトリクスのブロックに変換される。
【００７５】逆量子化されたブロック単位の画素データ
は、プロセッサコア４内の汎用レジスタ３００内にそれ
ぞれ保持され、次の逆ＤＣＴ処理に使用される（ステッ
プＳＴ２４）。
は、プロセッサコア４内の汎用レジスタ３００内にそれ
ぞれ保持され、次の逆ＤＣＴ処理に使用される（ステッ
プＳＴ２４）。
【００７６】逆ＤＣＴ処理ＳＴ２４では、８×８画素か
らなる２次元のブロックを、８点の１次元逆ＤＣＴ高速
アルゴリズムを使用して高速に変換する。次にブロック
の修飾情報により、逆ＤＣＴ処理された画素データに対
して予測データとの加算を行うか、行わないかが決定さ
れる（ステップＳＴ２５）。予測データとの加算を行う
場合、ブロックローダ部１５が、ＤＲＡＭＩ／Ｆ部１２
を介して外部フレームメモリから、隣接フレームの予測
対象ブロックのデータを読み出し、ＤＭＡライト転送を
用いて内部データＲＡＭ３へ予測対象ブロックのデータ
を書き込む。
らなる２次元のブロックを、８点の１次元逆ＤＣＴ高速
アルゴリズムを使用して高速に変換する。次にブロック
の修飾情報により、逆ＤＣＴ処理された画素データに対
して予測データとの加算を行うか、行わないかが決定さ
れる（ステップＳＴ２５）。予測データとの加算を行う
場合、ブロックローダ部１５が、ＤＲＡＭＩ／Ｆ部１２
を介して外部フレームメモリから、隣接フレームの予測
対象ブロックのデータを読み出し、ＤＭＡライト転送を
用いて内部データＲＡＭ３へ予測対象ブロックのデータ
を書き込む。
【００７７】なお、ＭＰＥＧ標準の動画データでは、予
測データとの加算の必要性がブロックデータ６個毎に付
く修飾情報により示される。このため、ブロックローダ
１５による予測対象ブロックデータの読み込みは、ブロ
ックデータのデコード処理開始と同時に開始することが
可能であり、実施の形態１のシステムＬＳＩ１では、ブ
ロックローダ部１５による予測データの読み込み処理
は、プロセッサコア４の行う逆量子化処理（ステップＳ
Ｔ２３）や逆ＤＣＴ処理（ステップＳＴ２４）と並列に
行う。
測データとの加算の必要性がブロックデータ６個毎に付
く修飾情報により示される。このため、ブロックローダ
１５による予測対象ブロックデータの読み込みは、ブロ
ックデータのデコード処理開始と同時に開始することが
可能であり、実施の形態１のシステムＬＳＩ１では、ブ
ロックローダ部１５による予測データの読み込み処理
は、プロセッサコア４の行う逆量子化処理（ステップＳ
Ｔ２３）や逆ＤＣＴ処理（ステップＳＴ２４）と並列に
行う。
【００７８】次に、プロセッサコア４が内部データＲＡ
Ｍ３から予測データを読み出し、逆ＤＣＴ処理（ステッ
プＳＴ２４）が終了した後のデータと加算して、内部デ
ータＲＡＭ３内に書き戻す（ステップＳＴ２７）。デコ
ード済みデータである加算結果は、ブロックローダ部１
５がＤＲＡＭ Ｉ／Ｆ部１２を介して外部フレームメモ
リ内へ書き戻す（ステップＳＴ２８）。
Ｍ３から予測データを読み出し、逆ＤＣＴ処理（ステッ
プＳＴ２４）が終了した後のデータと加算して、内部デ
ータＲＡＭ３内に書き戻す（ステップＳＴ２７）。デコ
ード済みデータである加算結果は、ブロックローダ部１
５がＤＲＡＭ Ｉ／Ｆ部１２を介して外部フレームメモ
リ内へ書き戻す（ステップＳＴ２８）。
【００７９】予測データとの加算を行わない場合（ステ
ップＳＴ２５）は、ブロックローダ部１５が、逆ＤＣＴ
処理（ステップＳＴ２４）が行われた画素データを、そ
のままデコード処理済みのデータとして、外部フレーム
メモリ内へ書き込む（ステップＳＴ２８）。
ップＳＴ２５）は、ブロックローダ部１５が、逆ＤＣＴ
処理（ステップＳＴ２４）が行われた画素データを、そ
のままデコード処理済みのデータとして、外部フレーム
メモリ内へ書き込む（ステップＳＴ２８）。
【００８０】外部フレームメモリ内へ書き込まれたデコ
ード済みのビデオデータは、フレーム単位にビデオ出力
部１３が、ＤＲＡＭＩ／Ｆ部１２を介して読み出し、バ
ス５２を介して外部の画像表示装置へ出力する（ステッ
プＳＴ２９）。
ード済みのビデオデータは、フレーム単位にビデオ出力
部１３が、ＤＲＡＭＩ／Ｆ部１２を介して読み出し、バ
ス５２を介して外部の画像表示装置へ出力する（ステッ
プＳＴ２９）。
【００８１】プロセッサコア４が行う処理ステップＳＴ
２１において分離され、内部データＲＡＭ３内へ格納さ
れている圧縮されたオーディオデータは、プロセッサコ
ア４により読み出され、アンパック処理がなされる（ス
テップＳＴ３０）。このアンパック処理後のデータは、
プロセッサコア４の汎用レジスタ３００内へ保持され、
引き続き高速フーリエ変換処理がなされてデコード済み
のオーディオデータとして内部データＲＡＭ３内へ書き
戻される（ステップＳＴ３１）。
２１において分離され、内部データＲＡＭ３内へ格納さ
れている圧縮されたオーディオデータは、プロセッサコ
ア４により読み出され、アンパック処理がなされる（ス
テップＳＴ３０）。このアンパック処理後のデータは、
プロセッサコア４の汎用レジスタ３００内へ保持され、
引き続き高速フーリエ変換処理がなされてデコード済み
のオーディオデータとして内部データＲＡＭ３内へ書き
戻される（ステップＳＴ３１）。
【００８２】このデコード済みのオーディオデータは、
ブロックローダ部１５が実行するＤＭＡリード転送によ
り読み出され、ＤＲＡＭＩ／Ｆ部１２を介して外部フレ
ームメモリ内へ格納される。外部フレームメモリ内に書
き込まれたデコード済みのオーディオデータは、オーデ
ィオ出力部１４がＤＲＡＭＩ／Ｆ部１２を介して読み出
し、バス５３を介して外部の音声発生装置（図示せず）
へ出力する。
ブロックローダ部１５が実行するＤＭＡリード転送によ
り読み出され、ＤＲＡＭＩ／Ｆ部１２を介して外部フレ
ームメモリ内へ格納される。外部フレームメモリ内に書
き込まれたデコード済みのオーディオデータは、オーデ
ィオ出力部１４がＤＲＡＭＩ／Ｆ部１２を介して読み出
し、バス５３を介して外部の音声発生装置（図示せず）
へ出力する。
【００８３】図２のフローチャートで示された処理の中
において、プロセッサコア４は、太枠で囲まれている処
理（ステップＳＴ２１，２３，２４，２７，３０，３
１）を実行し、周辺ブロック部９は、他の処理（ステッ
プＳＴ２０，２２，２５，２６，２８，２９，３２）を
実行する。周辺ブロック部９により実行される全ての処
理は、プロセッサコア４が起動をかけることで開始さ
れ、これにより画像処理全体のシーケンス制御が行なわ
れる。
において、プロセッサコア４は、太枠で囲まれている処
理（ステップＳＴ２１，２３，２４，２７，３０，３
１）を実行し、周辺ブロック部９は、他の処理（ステッ
プＳＴ２０，２２，２５，２６，２８，２９，３２）を
実行する。周辺ブロック部９により実行される全ての処
理は、プロセッサコア４が起動をかけることで開始さ
れ、これにより画像処理全体のシーケンス制御が行なわ
れる。
【００８４】周辺ブロック部９は、プロセッサコア４に
よる起動処理に応じて、各種専用処理を開始する。この
ような画像処理を実時間で行うシステムＬＳＩ１は、全
体のシーケンスの管理と高速データ処理を行うプロセッ
サコア４と各種専用処理を行う周辺ブロック部９が協調
して動く必要があり、従って、これらのプロセッサコア
４、周辺ブロック部９、その他の外部装置との間でデー
タを送受信し、制御するために用いられる高速通信手段
は必要不可欠のものとなる。
よる起動処理に応じて、各種専用処理を開始する。この
ような画像処理を実時間で行うシステムＬＳＩ１は、全
体のシーケンスの管理と高速データ処理を行うプロセッ
サコア４と各種専用処理を行う周辺ブロック部９が協調
して動く必要があり、従って、これらのプロセッサコア
４、周辺ブロック部９、その他の外部装置との間でデー
タを送受信し、制御するために用いられる高速通信手段
は必要不可欠のものとなる。
【００８５】命令セットとレジスタ 図３は、この発明のシステムＬＳＩ１内のプロセッサコ
ア４で実行される命令のフォーマットを示す説明図であ
り、図において、１０１は１つの命令で２つの演算を指
示する２演算命令のフォーマット、１０２は１つの命令
で１つの演算を指示する１演算命令のフォーマットであ
る。
ア４で実行される命令のフォーマットを示す説明図であ
り、図において、１０１は１つの命令で２つの演算を指
示する２演算命令のフォーマット、１０２は１つの命令
で１つの演算を指示する１演算命令のフォーマットであ
る。
【００８６】２演算命令のフォーマット１０１には、フ
ォーマットフィールド１０３とフォーマットフィールド
１０４からなるフォーマットフィールド、２つの演算フ
ィールド１０６、１０７及び各演算フィールドに１つず
つ付属する実行条件フィールド１０５がある。１演算命
令のフォーマットには、フィールド１０３とフィールド
１０４からなるフォーマットフィールド、フィールド１
０８とフィールド１０９とフィールド１１０とからなる
演算フィールド及びこの演算フィールドに付属する実行
条件フィールド１０５がある。
ォーマットフィールド１０３とフォーマットフィールド
１０４からなるフォーマットフィールド、２つの演算フ
ィールド１０６、１０７及び各演算フィールドに１つず
つ付属する実行条件フィールド１０５がある。１演算命
令のフォーマットには、フィールド１０３とフィールド
１０４からなるフォーマットフィールド、フィールド１
０８とフィールド１０９とフィールド１１０とからなる
演算フィールド及びこの演算フィールドに付属する実行
条件フィールド１０５がある。
【００８７】図４は、フォーマットフィールド（ＦＭ）
１０３，１０４の詳細な内容を示す説明図であり、図に
おいて、フォーマットフィールド１０３，１０４の値が
ＦＭ＝００の場合、この命令は２演算命令であり、演算
フィールド１０６で指示されたｏｐｅｒａｔｉｏｎ＿０
の演算と演算フィールド１０７で指示されたｏｐｅｒａ
ｔｉｏｎ＿１の演算がデコード直後のクロックサイクル
で並列に実行される。
１０３，１０４の詳細な内容を示す説明図であり、図に
おいて、フォーマットフィールド１０３，１０４の値が
ＦＭ＝００の場合、この命令は２演算命令であり、演算
フィールド１０６で指示されたｏｐｅｒａｔｉｏｎ＿０
の演算と演算フィールド１０７で指示されたｏｐｅｒａ
ｔｉｏｎ＿１の演算がデコード直後のクロックサイクル
で並列に実行される。
【００８８】ＦＭ＝０１の場合、この命令は２演算命令
であり、演算フィールド１０６で指示されたｏｐｅｒａ
ｔｉｏｎ＿０の演算がデコード直後のクロックサイクル
に実行され、演算フィールド１０７で指示されたｏｐｅ
ｒａｔｉｏｎ＿１の演算がｏｐｅｒａｔｉｏｎ＿０の演
算に対して１クロックサイクル遅れて実行される。
であり、演算フィールド１０６で指示されたｏｐｅｒａ
ｔｉｏｎ＿０の演算がデコード直後のクロックサイクル
に実行され、演算フィールド１０７で指示されたｏｐｅ
ｒａｔｉｏｎ＿１の演算がｏｐｅｒａｔｉｏｎ＿０の演
算に対して１クロックサイクル遅れて実行される。
【００８９】ＦＭ＝１０の場合、この命令は２演算命令
であり、演算フィールド１０７で指示されたｏｐｅｒａ
ｔｉｏｎ＿１の演算がデコード直後のクロックサイクル
に実行され、演算フィールド１０６で指示されたｏｐｅ
ｒａｔｉｏｎ＿０の演算がｏｐｅｒａｔｉｏｎ＿１の演
算に対して１クロックサイクル遅れて実行される。
であり、演算フィールド１０７で指示されたｏｐｅｒａ
ｔｉｏｎ＿１の演算がデコード直後のクロックサイクル
に実行され、演算フィールド１０６で指示されたｏｐｅ
ｒａｔｉｏｎ＿０の演算がｏｐｅｒａｔｉｏｎ＿１の演
算に対して１クロックサイクル遅れて実行される。
【００９０】ＦＭ＝１１の場合、この命令は１演算命令
であり、演算フィールド１０８、１０９、１１０で指示
された１つの演算がデコード直後のクロックサイクルに
実行される。
であり、演算フィールド１０８、１０９、１１０で指示
された１つの演算がデコード直後のクロックサイクルに
実行される。
【００９１】図５は、実行条件フィールド（ＣＣ）１０
５の詳細を示す。実行条件フィールド（ＣＣ）１０５
は、後述するプロセッサコア４の状態フラグＦ０及びＦ
１の値に依存して演算フィールド１０６，１０７でそれ
ぞれ示されたｏｐｅｒａｔｉｏｎ＿０の演算やｏｐｅｒ
ａｔｉｏｎ＿１の演算及び演算フィールド１０８と１０
９と１１０で示された演算が有効であるか無効であるか
を定める。
５の詳細を示す。実行条件フィールド（ＣＣ）１０５
は、後述するプロセッサコア４の状態フラグＦ０及びＦ
１の値に依存して演算フィールド１０６，１０７でそれ
ぞれ示されたｏｐｅｒａｔｉｏｎ＿０の演算やｏｐｅｒ
ａｔｉｏｎ＿１の演算及び演算フィールド１０８と１０
９と１１０で示された演算が有効であるか無効であるか
を定める。
【００９２】演算が有効であるとは、演算結果がレジス
タ、メモリ、フラグに反映され、その演算により定義さ
れた動作結果が残ることを意味し、演算が無効であると
は演算結果がレジスタ、メモリ、フラグに反映されず、
定められた演算の種類には関わらずその演算により無効
演算（ＮＯＰ：ｎｏ ｏｐｅｒａｔｉｏｎ）と同じ結果
がレジスタやフラグに残ることを意味する。
タ、メモリ、フラグに反映され、その演算により定義さ
れた動作結果が残ることを意味し、演算が無効であると
は演算結果がレジスタ、メモリ、フラグに反映されず、
定められた演算の種類には関わらずその演算により無効
演算（ＮＯＰ：ｎｏ ｏｐｅｒａｔｉｏｎ）と同じ結果
がレジスタやフラグに残ることを意味する。
【００９３】実行条件フィールド１０５の値がＣＣ＝０
００のとき、演算はフラグＦ０、Ｆ１の値に関わらず常
に有効である。ＣＣ＝００１のとき、演算はＦ１の値に
は関わらずＦ０＝真のときのみ有効である。ＣＣ＝０１
０のとき、演算はＦ１の値には関わらずＦ０＝偽のとき
のみ有効である。ＣＣ＝０１１のとき、演算はＦ０の値
には関わらずＦ１＝真のときのみ有効である。
００のとき、演算はフラグＦ０、Ｆ１の値に関わらず常
に有効である。ＣＣ＝００１のとき、演算はＦ１の値に
は関わらずＦ０＝真のときのみ有効である。ＣＣ＝０１
０のとき、演算はＦ１の値には関わらずＦ０＝偽のとき
のみ有効である。ＣＣ＝０１１のとき、演算はＦ０の値
には関わらずＦ１＝真のときのみ有効である。
【００９４】ＣＣ＝１００のとき、演算はＦ０の値には
関わらずＦ１＝偽のときのみ有効である。ＣＣ＝１０１
のとき、演算はＦ０＝真かつＦ１＝真のときのみ有効で
ある。ＣＣ＝１１０のとき、演算はＦ０＝真かつＦ１＝
偽のときのみ有効である。ＣＣ＝１１１のときの動作は
未定義であり、この値が命令で用いられることはない。
関わらずＦ１＝偽のときのみ有効である。ＣＣ＝１０１
のとき、演算はＦ０＝真かつＦ１＝真のときのみ有効で
ある。ＣＣ＝１１０のとき、演算はＦ０＝真かつＦ１＝
偽のときのみ有効である。ＣＣ＝１１１のときの動作は
未定義であり、この値が命令で用いられることはない。
【００９５】図６は、２８ビット長で表現される短型の
演算フィールド１０６、１０７と５４ビット長で表現さ
れる長型の演算フィールド（１０８、１０９、１１０で
構成）の詳細を示す説明図である。図において、短型の
演算フィールドには７つのフォーマット１１１、１１
２、１１３、１１４、１１５、１１６、１１７があり、
長型の演算フィールドには１つのフォーマット１１８が
ある。
演算フィールド１０６、１０７と５４ビット長で表現さ
れる長型の演算フィールド（１０８、１０９、１１０で
構成）の詳細を示す説明図である。図において、短型の
演算フィールドには７つのフォーマット１１１、１１
２、１１３、１１４、１１５、１１６、１１７があり、
長型の演算フィールドには１つのフォーマット１１８が
ある。
【００９６】フォーマット１１１は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、レジスタ番号または６ビッ
ト長の即値を指定するフィールド１２３、フィールド１
２３がレジスタ番号を示すか即値を示すかを指定するフ
ィールド１２４から構成される。このフォーマット１１
１はレジスタ間接アドレッシングのメモリアクセス演算
に使用される。
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、レジスタ番号または６ビッ
ト長の即値を指定するフィールド１２３、フィールド１
２３がレジスタ番号を示すか即値を示すかを指定するフ
ィールド１２４から構成される。このフォーマット１１
１はレジスタ間接アドレッシングのメモリアクセス演算
に使用される。
【００９７】フォーマット１１２は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、レジスタ番号または６ビッ
ト長の即値を指定するフィールド１２３、フィールド１
２３がレジスタ番号を示すか即値を示すかを指定するフ
ィールド１２５から構成される。このフォーマット１１
２は算術演算、論理演算、シフト演算、ビット演算に使
用される。
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、レジスタ番号または６ビッ
ト長の即値を指定するフィールド１２３、フィールド１
２３がレジスタ番号を示すか即値を示すかを指定するフ
ィールド１２５から構成される。このフォーマット１１
２は算術演算、論理演算、シフト演算、ビット演算に使
用される。
【００９８】フォーマット１１３は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定するフィー
ルド１２６から構成される。このフォーマット１１３は
レジスタ指定によるジャンプ、分岐命令に使用される。
るフィールド１２０、レジスタの番号を指定するフィー
ルド１２６から構成される。このフォーマット１１３は
レジスタ指定によるジャンプ、分岐命令に使用される。
【００９９】フォーマット１１４は、演算内容を指定す
るフィールド１２０、１８ビット長のディスプレイスメ
ントのフィールド１２７から構成される。このフォーマ
ット１１４はジャンプ、分岐命令に使用される。
るフィールド１２０、１８ビット長のディスプレイスメ
ントのフィールド１２７から構成される。このフォーマ
ット１１４はジャンプ、分岐命令に使用される。
【０１００】フォーマット１１５は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定するフィー
ルド１２１、レジスタ番号または１２ビット長の即値を
指定するフィールド１２８、フィールド１２８がレジス
タ番号を示すか即値を示すかを指定するフィールド１２
９、フィールド１２１がゼロ判定による条件ジャンプお
よび条件分岐を行うか否かを指定するフィールド１３０
から構成される。このフォーマット１１５は条件ジャン
プ、条件分岐命令に使用される。
るフィールド１２０、レジスタの番号を指定するフィー
ルド１２１、レジスタ番号または１２ビット長の即値を
指定するフィールド１２８、フィールド１２８がレジス
タ番号を示すか即値を示すかを指定するフィールド１２
９、フィールド１２１がゼロ判定による条件ジャンプお
よび条件分岐を行うか否かを指定するフィールド１３０
から構成される。このフォーマット１１５は条件ジャン
プ、条件分岐命令に使用される。
【０１０１】フォーマット１１６は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定するフィー
ルド１２１、レジスタ番号または１２ビット長の即値を
指定するフィールド１２８、フィールド１２８がレジス
タ番号を示すか即値を示すかを指定するフィールド１２
９から構成される。このフォーマット１１６は条件ジャ
ンプ、条件分岐命令、リピート命令に使用される。
るフィールド１２０、レジスタの番号を指定するフィー
ルド１２１、レジスタ番号または１２ビット長の即値を
指定するフィールド１２８、フィールド１２８がレジス
タ番号を示すか即値を示すかを指定するフィールド１２
９から構成される。このフォーマット１１６は条件ジャ
ンプ、条件分岐命令、リピート命令に使用される。
【０１０２】フォーマット１１７は、演算内容を指定す
るフィールド１２０、レジスタ番号または１２ビット長
の即値を指定するフィールド１２８、フィールド１２８
がレジスタ番号を示すか即値を示すかを指定するフィー
ルド１２９、ディレイド命令のディレイ値を指定するフ
ィールド１３１から構成される。このフォーマット１１
７はディレイドジャンプ、ディレイド分岐命令に使用さ
れる。
るフィールド１２０、レジスタ番号または１２ビット長
の即値を指定するフィールド１２８、フィールド１２８
がレジスタ番号を示すか即値を示すかを指定するフィー
ルド１２９、ディレイド命令のディレイ値を指定するフ
ィールド１３１から構成される。このフォーマット１１
７はディレイドジャンプ、ディレイド分岐命令に使用さ
れる。
【０１０３】フォーマット１１８は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、３２ビット長の即値を指定
するフィールド１３２から構成される。このフォーマッ
ト１１８の演算には複雑な算術演算、大きな即値を用い
る算術演算、大きなディスプレースメント付きレジスタ
間接アドレッシングのメモリアクセス演算や大きな分岐
変位の分岐演算、絶対番地へのジャンプ演算などがあ
る。
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、３２ビット長の即値を指定
するフィールド１３２から構成される。このフォーマッ
ト１１８の演算には複雑な算術演算、大きな即値を用い
る算術演算、大きなディスプレースメント付きレジスタ
間接アドレッシングのメモリアクセス演算や大きな分岐
変位の分岐演算、絶対番地へのジャンプ演算などがあ
る。
【０１０４】フォーマット１１９は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、３２ビット長の即値を指定
するフィールド１３２、フィールド１３２がゼロ判定に
よる条件ジャンプおよび条件分岐を行うか否かを指定す
るフィールド１３３から構成される。このフォーマット
１１９は大きな分岐変位をもつ条件ジャンプ、条件分岐
命令に使用される。
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、３２ビット長の即値を指定
するフィールド１３２、フィールド１３２がゼロ判定に
よる条件ジャンプおよび条件分岐を行うか否かを指定す
るフィールド１３３から構成される。このフォーマット
１１９は大きな分岐変位をもつ条件ジャンプ、条件分岐
命令に使用される。
【０１０５】図７は、プロセッサコア４に内蔵される各
種レジスタ構成を示す図である。図において、プロセッ
サコア４には６４本の３２ビット長の汎用レジスタ３０
０、１８本の制御レジスタ１５０、および２本のアキュ
ムレータ１８がある。汎用レジスタ３００内のレジスタ
（Ｒ０）１４０は読み出した場合常に０で、書き込みは
無視される。
種レジスタ構成を示す図である。図において、プロセッ
サコア４には６４本の３２ビット長の汎用レジスタ３０
０、１８本の制御レジスタ１５０、および２本のアキュ
ムレータ１８がある。汎用レジスタ３００内のレジスタ
（Ｒ０）１４０は読み出した場合常に０で、書き込みは
無視される。
【０１０６】汎用レジスタ３００内のレジスタ（Ｒ６
３）はスタックポインタであり、プロセッサ状態フラグ
１０のＳＭフィールドの値に依存してユーザスタックポ
インタ（ＳＰＵ）１４１または割り込みスタックポイン
タ（ＳＰＩ）１４２が動作する。制御レジスタ１５０に
は、プログラムカウンタ１５１、プロセッサ状態フラグ
１０や各種の専用レジスタが含まれる。
３）はスタックポインタであり、プロセッサ状態フラグ
１０のＳＭフィールドの値に依存してユーザスタックポ
インタ（ＳＰＵ）１４１または割り込みスタックポイン
タ（ＳＰＩ）１４２が動作する。制御レジスタ１５０に
は、プログラムカウンタ１５１、プロセッサ状態フラグ
１０や各種の専用レジスタが含まれる。
【０１０７】フォーマット１１２の演算では、６４本の
汎用レジスタ３００のそれぞれを上位１６ビットと下位
１６ビットに分けて別々にアクセスできる。また、２本
のアキュムレータ１８はそれぞれ上位３２ビットと下位
３２ビットを別々にアクセスできる。
汎用レジスタ３００のそれぞれを上位１６ビットと下位
１６ビットに分けて別々にアクセスできる。また、２本
のアキュムレータ１８はそれぞれ上位３２ビットと下位
３２ビットを別々にアクセスできる。
【０１０８】図８は、プロセッサ状態フラグ１０の詳細
内容を示す説明図である。図において、プロセッサ状態
フラグ１０の上位１６ビット１７０にはスタックポイン
タを切り替えるＳＭフィールド１７１、ソフトウェアデ
バッガトラップ（ＳＤＢＴ）の検出を示すＥＡフィール
ド１７２、ＳＤＢＴの許可を指定するＤＢフィールド１
７３、デバック割り込み許可を指定するＤＳフィールド
１７４、割り込み許可を指定するＩＥフィールド１７
５、リピート動作の許可を指定するＲＰフィールド１７
６、モジュロアドレシングの許可を指定するＭＤフィー
ルド１７７がある。
内容を示す説明図である。図において、プロセッサ状態
フラグ１０の上位１６ビット１７０にはスタックポイン
タを切り替えるＳＭフィールド１７１、ソフトウェアデ
バッガトラップ（ＳＤＢＴ）の検出を示すＥＡフィール
ド１７２、ＳＤＢＴの許可を指定するＤＢフィールド１
７３、デバック割り込み許可を指定するＤＳフィールド
１７４、割り込み許可を指定するＩＥフィールド１７
５、リピート動作の許可を指定するＲＰフィールド１７
６、モジュロアドレシングの許可を指定するＭＤフィー
ルド１７７がある。
【０１０９】下位１６ビットはフラグフィールド１８０
である。フラグフィールド１８０には８個のフラグがあ
り、その中のＦ０フラグ１８１とＦ１フラグ１８２は演
算の有効無効を制御する。各フラグの値は比較演算や算
術演算の結果に依存して変化するほか、フラグ初期化演
算で初期化したり、フラグ値書き込み演算で任意の値を
フラグフィールド１８０に書き込むことで変化する。ま
た、フラグ値読み出し演算でフラグフィールド１８０の
値を読み出すこともできる。
である。フラグフィールド１８０には８個のフラグがあ
り、その中のＦ０フラグ１８１とＦ１フラグ１８２は演
算の有効無効を制御する。各フラグの値は比較演算や算
術演算の結果に依存して変化するほか、フラグ初期化演
算で初期化したり、フラグ値書き込み演算で任意の値を
フラグフィールド１８０に書き込むことで変化する。ま
た、フラグ値読み出し演算でフラグフィールド１８０の
値を読み出すこともできる。
【０１１０】この発明のシステムＬＳＩ１、即ち、マイ
クロプロセッサの命令一覧を以下に示す。 A. MCU function instructions A-1. Load/Store instructions LDB Load one byte to a register with sign extension LDBU Load one byte to a register with zero extension LDH Load one half-word to a register with sign extension LDHH Load one half-word to a register high with sign extension LDHU Load one half-word to a register with zero extension LDW Load one word to a register LD2W Load two words to registers LD4BH Load four bytes to four half-word in two registers with sign extension LD4BHU Load four bytes to four half-word in two registers with zero extension LD2H Load two half-word to two word in two registers with sign extension STB Store one byte from a register STH Store one half-word from a register STHH Store one half-word from a register high STW Store one word from a register ST2W Store two words from registers ST4HB Store four bytes from four half-word from two registers ST2H Store two half-word from two registers MODDEC Decrement a register value by a 5-bit immediate value MODINC Increment a register value by a 5-bit immediate value
クロプロセッサの命令一覧を以下に示す。 A. MCU function instructions A-1. Load/Store instructions LDB Load one byte to a register with sign extension LDBU Load one byte to a register with zero extension LDH Load one half-word to a register with sign extension LDHH Load one half-word to a register high with sign extension LDHU Load one half-word to a register with zero extension LDW Load one word to a register LD2W Load two words to registers LD4BH Load four bytes to four half-word in two registers with sign extension LD4BHU Load four bytes to four half-word in two registers with zero extension LD2H Load two half-word to two word in two registers with sign extension STB Store one byte from a register STH Store one half-word from a register STHH Store one half-word from a register high STW Store one word from a register ST2W Store two words from registers ST4HB Store four bytes from four half-word from two registers ST2H Store two half-word from two registers MODDEC Decrement a register value by a 5-bit immediate value MODINC Increment a register value by a 5-bit immediate value
【０１１１】 A-2. Transfer instructions MVFSYS Move a control register to a general purpose register MVTSYS Move a general purpose register to a control register MVFACC Move a word from an accumulator MVTACC Move two general purpose registers to an accumulator
【０１１２】 A-3. Compare instructions CMPcc Compare cc = EQ, NE, GT, GE, LT, LE, PS(both positive), NG(both negative ) CMPUcc Compare unsigned cc = GT, GE, LT, LE
【０１１３】
【０１１４】 A-5. Arithmetic operation instructions ABS Absolute ADD Add ADDC Add with carry ADDHppp Add half-word ppp = LLL, LLH, LHL, LHH, HLL, HLH, HHL, HHH ADDS Add register Rb with the sign of the third operand ADDS2H Add sign to two half-word ADD2H Add two pairs of half-words AVG Average with rounding towards positive infinity AVG2H Average two pairs of half-words rounding towards positive infinity JOINpp Join two half-words pp = LL, LH, HL, HH SUB Subtract SUBB Subtract with borrow SUBHppp Subtract half-word ppp = LLL, LLH, LHL, LHH, HLL, HLH, HHL, HHH SUB2H Subtract two pairs of half-words
【０１１５】 A-6. Logical operation instructions AND logical AND OR logical OR NOT logical NOT XOR logical exclusive OR ANDFG logical AND flags ORFG logical OR flags NOTFG logical NOT a flag XORFG logical exclusive OR flags
【０１１６】 A-7. Shift operation instructions SRA Shift right arithmetic SRAHp Shift right arithmetic a half-word p = L(0), H(1) SRA2H Shift right arithmetic two half-words SRC shift right concatenated registers SRL Shift right logical SRLHp Shift right logical a half-word p = L(0), H(1) SRL2H Shift right logical two half-words ROT Rotate right ROT2H Rotate right two half-words
【０１１７】
【０１１８】 A-9. Branch instructions BRA Branch BRATZR Branch if zero BRATNZ Branch if not zero BSR Branch to subroutine BSRTZR Branch to subroutine if zero BSRTNZ Branch to subroutine if not zero DBRA Delayed Branch DBRAI Delayed Branch immediate DBSR Delayed Branch to subroutine DBSRI Delayed Branch immediate to subroutine DJMP Delayed Jump DJMPI Delayed Jump immediate DJSR Delayed Jump to subroutine DJSRI Delayed Jump immediate to subroutine JMP Jump JMPTZR Jump if zero JMPTNZ Jump if not zero JSR Jump to subroutinee JSRTZR Jump to subroutine if zero JSRTNZ Jump to subroutine if not zero NOP No operation
【０１１９】 A-10. OS-related instructions TRAP Trap REIT Return from exception, interrupts, and traps
【０１２０】 B. DSP function instructions B-1. Arithmetic operation instructions MUL Multiply MULX Multiply with extended precision MULXS Multiply and shift to the right by one with extended precision MULX2H Multiply two pairs of half-words with extended precision MULHXpp Multiply two half-words with extended precision pp = LL, LH, HL, HH MUL2H Multiply two pairs of half-words MACa Multiply and add a = 0, 1 MACSa Multiply, shift to the right by one, and add a = 0, 1 MSUBa Multiply and subtract a = 0, 1 MSUBSa Multiply, shift to the right by one, and subtract a = 0, 1 SAT Saturate SATHH Saturate word operand into high half-word SATHL Saturate word operand into low half-word SATZ Saturate into positive number SATZ2H Saturate two half-words into positive number SAT2H Saturate two half-word operands
【０１２１】 B-2. Repeat instructions REPEAT Repeat a block of instructions REPEAT Repeat a block of instructions with immediate
【０１２２】パイプライン動作 図９は、一つの命令実行でなされる各処理を４段のパイ
プラインステージに割当てたパイプライン処理を示す説
明図である。図において、システムＬＳＩ１のプロセッ
サコア４では命令を実行するのに通常ＩＦ，Ｄ／Ａ，Ｅ
／Ｍ，Ｗの４段のパイプラインステージで実行する。
プラインステージに割当てたパイプライン処理を示す説
明図である。図において、システムＬＳＩ１のプロセッ
サコア４では命令を実行するのに通常ＩＦ，Ｄ／Ａ，Ｅ
／Ｍ，Ｗの４段のパイプラインステージで実行する。
【０１２３】順次発行される命令の各パイプラインステ
ージは、オーバーラップして並行して実行可能であるた
め、近年の高性能マイクロプロセッサでは、このパイプ
ライン手法を必ず使用している。各パイプラインステー
ジは、クロックのハイレベル（Ｈレベル）の期間（前
半）とロウレベル（Ｌレベル）の期間（後半）に同期し
たレジスタで構成されており、各種処理はこれらレジス
タ間で実行される。そのため、各パイプラインステージ
の処理は前半、後半に分けて考えることができる。
ージは、オーバーラップして並行して実行可能であるた
め、近年の高性能マイクロプロセッサでは、このパイプ
ライン手法を必ず使用している。各パイプラインステー
ジは、クロックのハイレベル（Ｈレベル）の期間（前
半）とロウレベル（Ｌレベル）の期間（後半）に同期し
たレジスタで構成されており、各種処理はこれらレジス
タ間で実行される。そのため、各パイプラインステージ
の処理は前半、後半に分けて考えることができる。
【０１２４】まず、ＩＦステージで命令フェッチが実行
され、Ｄ／Ａステージでその命令のデコードが実行され
る。そして、同じくＤ／Ａステージの前半から汎用レジ
スタ３００からデータの読み出処理が開始され、後半で
データアクセスのためのオペランドアドレス計算がなさ
れる。
され、Ｄ／Ａステージでその命令のデコードが実行され
る。そして、同じくＤ／Ａステージの前半から汎用レジ
スタ３００からデータの読み出処理が開始され、後半で
データアクセスのためのオペランドアドレス計算がなさ
れる。
【０１２５】Ｅ／Ｍステージでは、演算及びデータメモ
リアクセスが実行される。そして、Ｗステージの後半で
演算結果の汎用レジスタ３００への書き込みが実行され
る。これが１命令を実行する際のパイプライン的な処理
の概要である。
リアクセスが実行される。そして、Ｗステージの後半で
演算結果の汎用レジスタ３００への書き込みが実行され
る。これが１命令を実行する際のパイプライン的な処理
の概要である。
【０１２６】図７で示した制御レジスタＣＲ０〜ＣＲ１
７へのリード／ライト処理は、Ｅ／Ｍステージの後半で
行われる。
７へのリード／ライト処理は、Ｅ／Ｍステージの後半で
行われる。
【０１２７】プロセッサコア４の詳細なブロック図 図１０〜１４は、図１に示したこの発明のシステムＬＳ
Ｉ１内のプロセッサコア４を中心とした詳細なブロック
構成を示すブロック図である。図１０〜１４では、主と
して、図１で示したプロセッサコア４内のコアデータパ
ス部５とコア制御部６内の詳細なブロック構成が示され
ている。コア制御部６にはこの発明の特徴の１つである
周辺制御部７が内蔵されている。
Ｉ１内のプロセッサコア４を中心とした詳細なブロック
構成を示すブロック図である。図１０〜１４では、主と
して、図１で示したプロセッサコア４内のコアデータパ
ス部５とコア制御部６内の詳細なブロック構成が示され
ている。コア制御部６にはこの発明の特徴の１つである
周辺制御部７が内蔵されている。
【０１２８】データパス部５は、図９で示した４段のパ
イプラインステージ（ＩＦ、Ｄ／Ａ、Ｅ／Ｍ、Ｗ）に基
づいて命令の実行を行うブロックである。図１０〜１４
に示すシステムＬＳＩ１の詳細図において、汎用レジス
タ３００を境にして左側の部分（図１２、図１３）がメ
モリアクセス制御やプログラム制御を行うメモリアクセ
スユニットであり、汎用レジスタ３００を境にして右側
の部分（図１４）が全ての乗算命令も含む全ての整数演
算を行う整数演算ユニットである。これらメモリアクセ
スユニットと整数演算ユニットでは、図３で示した命令
コードに含まれる２個の副命令が並行して実行される。
イプラインステージ（ＩＦ、Ｄ／Ａ、Ｅ／Ｍ、Ｗ）に基
づいて命令の実行を行うブロックである。図１０〜１４
に示すシステムＬＳＩ１の詳細図において、汎用レジス
タ３００を境にして左側の部分（図１２、図１３）がメ
モリアクセス制御やプログラム制御を行うメモリアクセ
スユニットであり、汎用レジスタ３００を境にして右側
の部分（図１４）が全ての乗算命令も含む全ての整数演
算を行う整数演算ユニットである。これらメモリアクセ
スユニットと整数演算ユニットでは、図３で示した命令
コードに含まれる２個の副命令が並行して実行される。
【０１２９】図１２、図１３に示すメモリアクセスユニ
ットには、ＡＬＵ３０１、シフタ３０２がある。またそ
の他メモリアクセス制御、プログラム制御等を行なうた
めの各種演算器やレジスタ等が含まれている。３０は、
命令フェッチ処理の際に、命令ＲＡＭへ命令アドレスバ
ス２０を介して命令アドレスを出力する命令レジスタで
ある。
ットには、ＡＬＵ３０１、シフタ３０２がある。またそ
の他メモリアクセス制御、プログラム制御等を行なうた
めの各種演算器やレジスタ等が含まれている。３０は、
命令フェッチ処理の際に、命令ＲＡＭへ命令アドレスバ
ス２０を介して命令アドレスを出力する命令レジスタで
ある。
【０１３０】ＩＦステージで命令フェッチが完了する
と、インクリメンタ３１で８バイトアドレス分インクリ
メントし、レジスタ３２を介して命令レジスタ３０を更
新する。
と、インクリメンタ３１で８バイトアドレス分インクリ
メントし、レジスタ３２を介して命令レジスタ３０を更
新する。
【０１３１】３６はメモリへのストア処理を行なう際
に、ストアデータの整値を行なうためのデータ整値部で
ある。３７，３８はメモリからのロードデータの符合拡
張を行なうための符号拡張部である。
に、ストアデータの整値を行なうためのデータ整値部で
ある。３７，３８はメモリからのロードデータの符合拡
張を行なうための符号拡張部である。
【０１３２】３０３は、メモリ領域を循環バッファとし
て利用するモジュロアドレッシングで使用するロードと
ストア命令実行時のポストインクリメント／デクリメン
ト処理を行なうためのインクリメンタである。３３は、
ロード／ストア処理のデータアドレスの計算や分岐命令
の飛び先アドレスの計算を行なうための加算器である。
またＣＲ０〜ＣＲ１７は、図７で示した制御レジスタで
あり、制御レジスタＣＲ０〜ＣＲ１７の一部はコア制御
部６に内蔵されている。
て利用するモジュロアドレッシングで使用するロードと
ストア命令実行時のポストインクリメント／デクリメン
ト処理を行なうためのインクリメンタである。３３は、
ロード／ストア処理のデータアドレスの計算や分岐命令
の飛び先アドレスの計算を行なうための加算器である。
またＣＲ０〜ＣＲ１７は、図７で示した制御レジスタで
あり、制御レジスタＣＲ０〜ＣＲ１７の一部はコア制御
部６に内蔵されている。
【０１３３】３０４はプログラムカウンタＣＲ０をイン
クリメントするためのインクリメンタである。３０５は
リピート命令やディレイド分岐命令を実行する際に、リ
ピートカウントレジスタＣＲ６の値やリピートエンドア
ドレスレジスタＣＲ８の値を計算するための加算器であ
る。３０６は、リピートカウントレジスタの値をデクリ
メントするためのデクリメンタである。３１０は、命令
ブレークアドレスレジスタＣＲ１１の値とプログラムカ
ウンタＣＲ０の値を比較し、同じ値であれば一致信号を
出力する３２ビット比較器である。
クリメントするためのインクリメンタである。３０５は
リピート命令やディレイド分岐命令を実行する際に、リ
ピートカウントレジスタＣＲ６の値やリピートエンドア
ドレスレジスタＣＲ８の値を計算するための加算器であ
る。３０６は、リピートカウントレジスタの値をデクリ
メントするためのデクリメンタである。３１０は、命令
ブレークアドレスレジスタＣＲ１１の値とプログラムカ
ウンタＣＲ０の値を比較し、同じ値であれば一致信号を
出力する３２ビット比較器である。
【０１３４】３１１は、リピートカウントレジスタＣＲ
６の値が０以上であれば有効となる信号を出力する３２
ビット比較器である。３１２は、リピートエンドアドレ
スレジスタＣＲ８の値と命令レジスタ３０の値を比較
し、同じ値であれば一致信号を出力する３２ビットの比
較である。３１３は、モジュロエンドアドレスレジスタ
ＣＲ１０の値とインクリメンタ３０３の値が同じであれ
ば一致信号を出力する３２ビット比較器である。
６の値が０以上であれば有効となる信号を出力する３２
ビット比較器である。３１２は、リピートエンドアドレ
スレジスタＣＲ８の値と命令レジスタ３０の値を比較
し、同じ値であれば一致信号を出力する３２ビットの比
較である。３１３は、モジュロエンドアドレスレジスタ
ＣＲ１０の値とインクリメンタ３０３の値が同じであれ
ば一致信号を出力する３２ビット比較器である。
【０１３５】３１４は、モジュロアドレッシング次にイ
ンクリメント／デクリメントされたアドレスを保持して
いるレジスタｅ１ｒｍｉｎｃの値が０であれば有効とな
る信号を出力する３２ビット比較器である。３１５は、
Ｄ１Ｓ６ＢＵＳバスの値が０であれば有効となる信号を
出力するための３２ビット比較器である。
ンクリメント／デクリメントされたアドレスを保持して
いるレジスタｅ１ｒｍｉｎｃの値が０であれば有効とな
る信号を出力する３２ビット比較器である。３１５は、
Ｄ１Ｓ６ＢＵＳバスの値が０であれば有効となる信号を
出力するための３２ビット比較器である。
【０１３６】また、図１４に示した整数演算ユニットに
は、乗算命令の実行を行う乗算部３２０、ＡＬＵ３２
１、シフタ３２２、そして飽和演算を行うための演算部
３２３がある。またＡ０，Ａ１は、図６で示した積和演
算等を行なう際の累積加算等を行なうための２本のアキ
ュムレータである。
は、乗算命令の実行を行う乗算部３２０、ＡＬＵ３２
１、シフタ３２２、そして飽和演算を行うための演算部
３２３がある。またＡ０，Ａ１は、図６で示した積和演
算等を行なう際の累積加算等を行なうための２本のアキ
ュムレータである。
【０１３７】また、Ｄ１Ｓ１ＢＵＳ，Ｄ１Ｓ２ＢＵＳ，
Ｄ１Ｓ３ＢＵＳ，Ｄ１Ｓ４ＢＵＳ，Ｄ１Ｓ５ＢＵＳ，Ｄ
１Ｓ６ＢＵＳは、汎用レジスタ３００からのリードバス
であり、Ｄ１Ｓ１ＢＵＳのＤ１とはＤステージの前半に
バスがドライブされることを示している。これら先頭に
Ｄ１の付いているバスをＤ１同期バス群と呼ぶ。
Ｄ１Ｓ３ＢＵＳ，Ｄ１Ｓ４ＢＵＳ，Ｄ１Ｓ５ＢＵＳ，Ｄ
１Ｓ６ＢＵＳは、汎用レジスタ３００からのリードバス
であり、Ｄ１Ｓ１ＢＵＳのＤ１とはＤステージの前半に
バスがドライブされることを示している。これら先頭に
Ｄ１の付いているバスをＤ１同期バス群と呼ぶ。
【０１３８】また、Ｗ１Ｗ１ＢＵＳ，Ｗ１Ｗ２ＢＵＳ，
Ｗ１Ｗ３ＥＢＵＳ，Ｗ１Ｗ３ＯＢＵＳは、汎用レジスタ
３００へのライトバスであり、Ｗ１Ｗ１ＢＵＳのＷ１と
はＷステージの前半にバスがドライブされることを示し
ている。これら先頭にＷ１の付いているバスは同様にＷ
１同期バス群である。
Ｗ１Ｗ３ＥＢＵＳ，Ｗ１Ｗ３ＯＢＵＳは、汎用レジスタ
３００へのライトバスであり、Ｗ１Ｗ１ＢＵＳのＷ１と
はＷステージの前半にバスがドライブされることを示し
ている。これら先頭にＷ１の付いているバスは同様にＷ
１同期バス群である。
【０１３９】また、Ｄ２Ｓ１ＢＵＳ，Ｄ２Ｓ２ＢＵＳ，
Ｄ２Ｓ３ＢＵＳ，Ｄ２Ｓ４ＢＵＳ，Ｄ２Ｓ５ＭＢＵＳ，
Ｄ２Ｓ５ＩＢＵＳ，Ｄ２Ｓ６ＢＵＳは、Ｄ１同期バス群
のデータを、クロックのＬレベルの期間に同期したレジ
スタに取り込んだ値を出力しているバスであり、Ｄステ
ージの後半にバスがドライブされる。
Ｄ２Ｓ３ＢＵＳ，Ｄ２Ｓ４ＢＵＳ，Ｄ２Ｓ５ＭＢＵＳ，
Ｄ２Ｓ５ＩＢＵＳ，Ｄ２Ｓ６ＢＵＳは、Ｄ１同期バス群
のデータを、クロックのＬレベルの期間に同期したレジ
スタに取り込んだ値を出力しているバスであり、Ｄステ
ージの後半にバスがドライブされる。
【０１４０】また、Ｅ２Ｄ１ＢＵＳ，Ｅ２Ｄ３ＢＵＳ，
Ｅ２Ｄ４ＢＵＳは、制御レジスタの値や演算器の値を保
持するレジスタの値をＥステージの後半に出力するバス
である。これらステージとその前半、後半の異なるバス
間におけるデータのやり取りは、タイミングを調整する
ためのレジスタを介して行われる。
Ｅ２Ｄ４ＢＵＳは、制御レジスタの値や演算器の値を保
持するレジスタの値をＥステージの後半に出力するバス
である。これらステージとその前半、後半の異なるバス
間におけるデータのやり取りは、タイミングを調整する
ためのレジスタを介して行われる。
【０１４１】また、３３０はコア制御部６で命令コード
より切り出された即値データである。４３はコア制御部
内ののＰＳＷレジスタＣＲ１の値をＥ２Ｄ１ＢＵＳに読
み出すための経路である。４７はＥ１ＣＲＢＵＳの値を
コア制御部内の制御レジスタに書き込むための経路であ
る。これらコア制御部６内の制御レジスタもコアデータ
パス部内にある制御レジスタと同様に、制御レジスタア
クセス専用命令ＭＶＦＳＹＳ，ＭＶＴＳＹＳ命令を用い
てウェイトなしでリード／ライト処理可能である。
より切り出された即値データである。４３はコア制御部
内ののＰＳＷレジスタＣＲ１の値をＥ２Ｄ１ＢＵＳに読
み出すための経路である。４７はＥ１ＣＲＢＵＳの値を
コア制御部内の制御レジスタに書き込むための経路であ
る。これらコア制御部６内の制御レジスタもコアデータ
パス部内にある制御レジスタと同様に、制御レジスタア
クセス専用命令ＭＶＦＳＹＳ，ＭＶＴＳＹＳ命令を用い
てウェイトなしでリード／ライト処理可能である。
【０１４２】３４０〜３４９は、連続処理命令間で発生
するデータ干渉によるパイプライン処理のウェイトを回
避するためのバイパス処理を行うための経路である。先
行命令の各種演算結果は、汎用レジスタ３００へ書き戻
されると同時に、後続命令で使用するためにＤ２バス同
期群に出力される。
するデータ干渉によるパイプライン処理のウェイトを回
避するためのバイパス処理を行うための経路である。先
行命令の各種演算結果は、汎用レジスタ３００へ書き戻
されると同時に、後続命令で使用するためにＤ２バス同
期群に出力される。
【０１４３】コア制御部６は、命令バス２５から出力さ
れる命令コードをデコード処理し、コアデータパス部５
の制御を行うための各種制御信号を生成する。命令バス
２５から入力された命令コードは、セレクタ３５０で選
択され、即値生成や汎用レジスタ３００のリード／ライ
トの制御信号を生成するプリデコード部３５２に転送さ
れる。これと同時に命令レジスタ３５１に取り込まれ、
図１２、図１３に示したメモリアクセスユニットと図１
４に示した整数演算ユニット用のそれぞれのＤステージ
のデコーダ部３５３，３５４に出力される。
れる命令コードをデコード処理し、コアデータパス部５
の制御を行うための各種制御信号を生成する。命令バス
２５から入力された命令コードは、セレクタ３５０で選
択され、即値生成や汎用レジスタ３００のリード／ライ
トの制御信号を生成するプリデコード部３５２に転送さ
れる。これと同時に命令レジスタ３５１に取り込まれ、
図１２、図１３に示したメモリアクセスユニットと図１
４に示した整数演算ユニット用のそれぞれのＤステージ
のデコーダ部３５３，３５４に出力される。
【０１４４】図３で示したように、命令コードのＦＭビ
ットがＦＭ＝０１かＦＭ＝１０であった場合、命令コー
ドに含まれる２個の副命令がそれぞれシリアルに実行さ
れる。この制御を行うためにシリアル実行用の命令レジ
スタ３５５を備えており、シリアル実行時には、２番目
に実行される副命令を一度レジスタ３５５に保持し、経
路３５６でセレクタ３５０にフィードバック制御を行
う。また連続処理命令間で発生するデータ干渉をパイプ
ラインのウェイト処理で回避するパイプライン・インタ
ーロック処理のための命令レジスタ３５７も備えてお
り、この処理実行時にも命令コードをフィードバック制
御する。
ットがＦＭ＝０１かＦＭ＝１０であった場合、命令コー
ドに含まれる２個の副命令がそれぞれシリアルに実行さ
れる。この制御を行うためにシリアル実行用の命令レジ
スタ３５５を備えており、シリアル実行時には、２番目
に実行される副命令を一度レジスタ３５５に保持し、経
路３５６でセレクタ３５０にフィードバック制御を行
う。また連続処理命令間で発生するデータ干渉をパイプ
ラインのウェイト処理で回避するパイプライン・インタ
ーロック処理のための命令レジスタ３５７も備えてお
り、この処理実行時にも命令コードをフィードバック制
御する。
【０１４５】コア制御部６には命令デコード部ばかりで
なく、図１で示した周辺制御部７を内蔵している。周辺
制御部７内には周辺状態レジスタ４５と割り込み有効レ
ジスタ（割込有効制御手段）４４が内蔵されている。周
辺状態レジスタ（状態監視制御レジスタ）４５には、周
辺ブロック部９から得られた状態ビット信号４１が入力
される。これら周辺状態レジスタ４５と割り込み有効レ
ジスタ４４は、他の制御レジスタＣＲ１，ＣＲ３，ＣＲ
５と同様に、コアデータパス部のＥ１ＣＲＢＵＳの値を
バス４７を介して書き込み可能であり、これら制御レジ
スタの一つをセレクトしてバス４３からコアデータパス
部内のＥ２Ｄ１ＢＵＳに読み出し可能である。
なく、図１で示した周辺制御部７を内蔵している。周辺
制御部７内には周辺状態レジスタ４５と割り込み有効レ
ジスタ（割込有効制御手段）４４が内蔵されている。周
辺状態レジスタ（状態監視制御レジスタ）４５には、周
辺ブロック部９から得られた状態ビット信号４１が入力
される。これら周辺状態レジスタ４５と割り込み有効レ
ジスタ４４は、他の制御レジスタＣＲ１，ＣＲ３，ＣＲ
５と同様に、コアデータパス部のＥ１ＣＲＢＵＳの値を
バス４７を介して書き込み可能であり、これら制御レジ
スタの一つをセレクトしてバス４３からコアデータパス
部内のＥ２Ｄ１ＢＵＳに読み出し可能である。
【０１４６】これら制御レジスタへのアクセスは、制御
レジスタアクセス専用命令ＭＶＦＳＹＳ、ＭＶＴＳＹＳ
命令を用いてウェイトなしで可能である。
レジスタアクセス専用命令ＭＶＦＳＹＳ、ＭＶＴＳＹＳ
命令を用いてウェイトなしで可能である。
【０１４７】図１５は、図１０〜１４で示した周辺状態
レジスタ４５の詳細を示すブロック図であり、図におい
て、周辺状態レジスタ４５は、制御レジスタ転送命令で
読み出し処理可能であり、３２ビットで構成されてい
る。周辺状態レジスタの０〜１１ビットまでは周辺ブロ
ック部９内の各部の動作状態を示す状態ビットの値を示
している。１５ビット目（ＳＥＩ）は外部割り込み信号
の値を示している。リセット後は、プロセッサコアが各
周辺ブロック部内の各部の周辺制御レジスタにコマンド
を書き込み何かの処理を起動しない限り周辺ブロック部
９内の各部１０〜１７はアイドル状態であり、各部では
ＤＭＡ処理が完了した状態を示し、その状態ビットは１
である。すなわちＳＢ，ＳＬ０，ＳＬ１，ＳＶ，ＳＡ，
ＳＳ０，ＳＳ１，ＳＴ，ＳＨビットは１である。
レジスタ４５の詳細を示すブロック図であり、図におい
て、周辺状態レジスタ４５は、制御レジスタ転送命令で
読み出し処理可能であり、３２ビットで構成されてい
る。周辺状態レジスタの０〜１１ビットまでは周辺ブロ
ック部９内の各部の動作状態を示す状態ビットの値を示
している。１５ビット目（ＳＥＩ）は外部割り込み信号
の値を示している。リセット後は、プロセッサコアが各
周辺ブロック部内の各部の周辺制御レジスタにコマンド
を書き込み何かの処理を起動しない限り周辺ブロック部
９内の各部１０〜１７はアイドル状態であり、各部では
ＤＭＡ処理が完了した状態を示し、その状態ビットは１
である。すなわちＳＢ，ＳＬ０，ＳＬ１，ＳＶ，ＳＡ，
ＳＳ０，ＳＳ１，ＳＴ，ＳＨビットは１である。
【０１４８】プロセッサコア４が、周辺ブロック部９内
の各部の周辺制御レジスタにコマンドを書き込み処理の
起動をかけると、図１５に示す周辺状態レジスタ内の各
状態ビットは０になり各種専用処理中であることを示
す。そして周辺ブロック部９内の各部に応じた専用処理
が完了すれば、これら状態ビットが１になり専用処理が
完了したことを示す。
の各部の周辺制御レジスタにコマンドを書き込み処理の
起動をかけると、図１５に示す周辺状態レジスタ内の各
状態ビットは０になり各種専用処理中であることを示
す。そして周辺ブロック部９内の各部に応じた専用処理
が完了すれば、これら状態ビットが１になり専用処理が
完了したことを示す。
【０１４９】また、ＳＨＥは、ＶＬＣＤ部でハフマンコ
ードの符号復号処理でエラーが発生したときに１にな
る。またＳＭＴは、ＭＵＴＥ＃信号がアサートされた時
に１となる。またＳＶＤは、ＶＯ＿ＮＰＢの書き込みが
有効である時に１となる。
ードの符号復号処理でエラーが発生したときに１にな
る。またＳＭＴは、ＭＵＴＥ＃信号がアサートされた時
に１となる。またＳＶＤは、ＶＯ＿ＮＰＢの書き込みが
有効である時に１となる。
【０１５０】図１６は、図１０〜１４で示したシステム
ＬＳＩ１内の割り込み有効レジスタの詳細を示す説明図
であり、図において、割り込み有効レジスタ４４は、制
御レジスタ転送命令で読み出し可能であり、３２ビット
で構成されている。割り込み有効レジスタ４４の０〜１
１ビットに割り込み有効ビットが存在し、これらの値は
それぞれ周辺状態レジスタの０〜１１ビットに対応して
いる。すなわち割り込み有効レジスタの割り込みビット
が１であり、かつ周辺状態レジスタのその割り込みビッ
トに対応する状態ビットが１である時に、プロセッサコ
ア４内で割り込み処理が発生する。
ＬＳＩ１内の割り込み有効レジスタの詳細を示す説明図
であり、図において、割り込み有効レジスタ４４は、制
御レジスタ転送命令で読み出し可能であり、３２ビット
で構成されている。割り込み有効レジスタ４４の０〜１
１ビットに割り込み有効ビットが存在し、これらの値は
それぞれ周辺状態レジスタの０〜１１ビットに対応して
いる。すなわち割り込み有効レジスタの割り込みビット
が１であり、かつ周辺状態レジスタのその割り込みビッ
トに対応する状態ビットが１である時に、プロセッサコ
ア４内で割り込み処理が発生する。
【０１５１】図１６に示した割り込み有効レジスタのリ
セット後は、割り込み有効レジスタの割り込みビットは
０であり、周辺状態レジスタの状態ビットが１であるが
割り込みは発生しない。周辺ブロック部９内の各部の専
用処理の完了時点で割り込み処理を起こしたい場合に
は、プロセッサコア４が周辺ブロック部９に対して専用
処理の起動をかけた後に、その周辺ブロック部９の状態
ビットに対応した割り込みビットに１をセットしておく
必要がある。
セット後は、割り込み有効レジスタの割り込みビットは
０であり、周辺状態レジスタの状態ビットが１であるが
割り込みは発生しない。周辺ブロック部９内の各部の専
用処理の完了時点で割り込み処理を起こしたい場合に
は、プロセッサコア４が周辺ブロック部９に対して専用
処理の起動をかけた後に、その周辺ブロック部９の状態
ビットに対応した割り込みビットに１をセットしておく
必要がある。
【０１５２】図１７は、プロセッサコア４内における、
割り込み有効レジスタと周辺状態レジスタとを内蔵した
周辺制御部７の詳細な構成を示すブロック図であり、図
において、４４は割り込み有効レジスタ、４５は周辺状
態レジスタである。
割り込み有効レジスタと周辺状態レジスタとを内蔵した
周辺制御部７の詳細な構成を示すブロック図であり、図
において、４４は割り込み有効レジスタ、４５は周辺状
態レジスタである。
【０１５３】周辺状態レジスタ４５には、周辺ブロック
部９内の各部１０〜１７の周辺制御レジスタの状態ビッ
トの値が転送される専用信号線４１が接続されている。
この専用信号線４１の値は、状態ビット値保持レジスタ
７７に取り込まれる。また割り込み有効レジスタ４４に
は、この状態ビット保持レジスタに対応した割り込みレ
ジスタ７６が内蔵されており、この割り込みレジスタに
は図１０〜１４で説明したようにＥ１ＣＲＢＵＳバスの
値が転送されるバス４７を介して、制御レジスタアクセ
スの専用命令を実行することで、プロセッサコア４が値
を書き込みできる。
部９内の各部１０〜１７の周辺制御レジスタの状態ビッ
トの値が転送される専用信号線４１が接続されている。
この専用信号線４１の値は、状態ビット値保持レジスタ
７７に取り込まれる。また割り込み有効レジスタ４４に
は、この状態ビット保持レジスタに対応した割り込みレ
ジスタ７６が内蔵されており、この割り込みレジスタに
は図１０〜１４で説明したようにＥ１ＣＲＢＵＳバスの
値が転送されるバス４７を介して、制御レジスタアクセ
スの専用命令を実行することで、プロセッサコア４が値
を書き込みできる。
【０１５４】割り込み有効レジスタ４４中の割り込みレ
ジスタ７６の値と、周辺状態レジスタ４５中の状態ビッ
ト値保持レジスタの値は、プロセッサコア４の制御レジ
スタアクセスの専用命令により、セレクタ７０を介して
バス４３からＥ２Ｄ１ＢＵＳバス上へ読み出し可能であ
る。
ジスタ７６の値と、周辺状態レジスタ４５中の状態ビッ
ト値保持レジスタの値は、プロセッサコア４の制御レジ
スタアクセスの専用命令により、セレクタ７０を介して
バス４３からＥ２Ｄ１ＢＵＳバス上へ読み出し可能であ
る。
【０１５５】セレクタ７０には、制御レジスタＣＲ１，
ＣＲ３，ＣＲ５の値もまたバス７８を介して同様に読み
出し可能である。このように、周辺ブロック部９内の各
部の動作状態を示す状態ビットの値を、プロセッサコア
４が、パイプラインのウェイト無しで制御レジスタアク
セスの専用命令を実行し、読出しをすることにより、周
辺ブロック部９の処理状況に即座に対応した処理を、プ
ロセッサコア４が開始可能である。
ＣＲ３，ＣＲ５の値もまたバス７８を介して同様に読み
出し可能である。このように、周辺ブロック部９内の各
部の動作状態を示す状態ビットの値を、プロセッサコア
４が、パイプラインのウェイト無しで制御レジスタアク
セスの専用命令を実行し、読出しをすることにより、周
辺ブロック部９の処理状況に即座に対応した処理を、プ
ロセッサコア４が開始可能である。
【０１５６】また、割り込み有効レジスタ７６の値と状
態ビット値保持レジスタ７７の値は、ＡＮＤゲート７１
でＡＮＤ処理され、その処理結果である出力７２ａは、
ＯＲゲート７３で割り込み信号として出力される。ＯＲ
ゲート７３には、他の割り込みレジスタ値と状態ビット
値保持レジスタとの値がＡＮＤ処理された信号７２ｂ，
７２ｃへも入力されている。このように割り込み有効レ
ジスタ４４の値を制御することにより、周辺ブロック部
９での状態の変化に基づいて、割り込みを発生の有無を
容易に制御することが可能である。
態ビット値保持レジスタ７７の値は、ＡＮＤゲート７１
でＡＮＤ処理され、その処理結果である出力７２ａは、
ＯＲゲート７３で割り込み信号として出力される。ＯＲ
ゲート７３には、他の割り込みレジスタ値と状態ビット
値保持レジスタとの値がＡＮＤ処理された信号７２ｂ，
７２ｃへも入力されている。このように割り込み有効レ
ジスタ４４の値を制御することにより、周辺ブロック部
９での状態の変化に基づいて、割り込みを発生の有無を
容易に制御することが可能である。
【０１５７】図１８は、周辺状態レジスタを用いてプロ
セッサコア４と周辺ブロック部９との間の通信手順を示
すタイミングチャートであり、図において、（ａ）は、
プロセッサコア４から周辺ブロック部９へ出力される信
号を示しており、（ｂ）は、周辺ブロック部９からプロ
セッサコア４へ出力される信号を示している。
セッサコア４と周辺ブロック部９との間の通信手順を示
すタイミングチャートであり、図において、（ａ）は、
プロセッサコア４から周辺ブロック部９へ出力される信
号を示しており、（ｂ）は、周辺ブロック部９からプロ
セッサコア４へ出力される信号を示している。
【０１５８】クロック（１）でプロセッサコアが周辺ブ
ロック部９内のあるブロック部（Ａ）に対して制御レジ
スタライトリクエストを出力し、周辺ブロック部（Ａ）
内の周辺制御レジスタにコマンドの書き込みを行う。こ
の制御レジスタへのデータライト処理の手順は、従来例
の場合を示した図２６で説明したものと同様である。
ロック部９内のあるブロック部（Ａ）に対して制御レジ
スタライトリクエストを出力し、周辺ブロック部（Ａ）
内の周辺制御レジスタにコマンドの書き込みを行う。こ
の制御レジスタへのデータライト処理の手順は、従来例
の場合を示した図２６で説明したものと同様である。
【０１５９】この制御レジスタライト処理が完了したク
ロック（５）から、周辺ブロック部（Ａ）の稼動が始ま
り、周辺ブロック部（Ａ）内の周辺制御レジスタの状態
ビットがＬレベルとなる。この状態ビットがＬレベルで
ある期間が、周辺ブロック部Ａの稼動期間と一致する。
周辺ブロック部（Ａ）の稼動期間が終了するクロック
（１６）の辺りで、他の周辺ブロック部（Ｂ）が内部デ
ータＲＡＭに対してＤＭＡ転送を行っている場合、従来
例の場合を示した図２７で説明したように、プロセッサ
コア４は周辺ブロック部（Ａ）内の周辺制御レジスタに
アクセスすることは不可能である。
ロック（５）から、周辺ブロック部（Ａ）の稼動が始ま
り、周辺ブロック部（Ａ）内の周辺制御レジスタの状態
ビットがＬレベルとなる。この状態ビットがＬレベルで
ある期間が、周辺ブロック部Ａの稼動期間と一致する。
周辺ブロック部（Ａ）の稼動期間が終了するクロック
（１６）の辺りで、他の周辺ブロック部（Ｂ）が内部デ
ータＲＡＭに対してＤＭＡ転送を行っている場合、従来
例の場合を示した図２７で説明したように、プロセッサ
コア４は周辺ブロック部（Ａ）内の周辺制御レジスタに
アクセスすることは不可能である。
【０１６０】しかし、プロセッサコア制御部６に位置す
る周辺状態レジスタ４５へ専用命令でアクセスすれば、
最速で、即ち、クロック（１４）でこの命令を発行した
場合に、パイプラインのＥステージで状態ビットがＨレ
ベルであることを検知できる。これにより、プロセッサ
コア４は、周辺ブロック部（Ａ）の処理完了を考慮した
処理をプロセッサコア４は、即座に開始可能であり、プ
ロセッサコア４が中心となって行うシステム処理をスム
ーズに行うことが可能である。特に、ＭＰＥＧ２規格の
ような高性能処理が要求される動画像復号処理を実時間
で行う実施の形態１のシステムＬＳＩ１においては、プ
ロセッサコア４だけの性能では全ての処理を効率良く、
高速で実行することは不可能であり、専用的な処理を行
う周辺ブロック部９を内蔵することは不可欠である。
る周辺状態レジスタ４５へ専用命令でアクセスすれば、
最速で、即ち、クロック（１４）でこの命令を発行した
場合に、パイプラインのＥステージで状態ビットがＨレ
ベルであることを検知できる。これにより、プロセッサ
コア４は、周辺ブロック部（Ａ）の処理完了を考慮した
処理をプロセッサコア４は、即座に開始可能であり、プ
ロセッサコア４が中心となって行うシステム処理をスム
ーズに行うことが可能である。特に、ＭＰＥＧ２規格の
ような高性能処理が要求される動画像復号処理を実時間
で行う実施の形態１のシステムＬＳＩ１においては、プ
ロセッサコア４だけの性能では全ての処理を効率良く、
高速で実行することは不可能であり、専用的な処理を行
う周辺ブロック部９を内蔵することは不可欠である。
【０１６１】そして、上記した構成を備えた実時間処理
を行うシステムＬＳＩでは、プロセッサコア４と周辺ブ
ロック部９とが、ＤＭＡ転送処理により、内部データＲ
ＡＭ３を介して高速にデータのやり取りを実行でき、か
つプロセッサコア４は、周辺ブロック部９内の各部の処
理状況を高速に把握できる。
を行うシステムＬＳＩでは、プロセッサコア４と周辺ブ
ロック部９とが、ＤＭＡ転送処理により、内部データＲ
ＡＭ３を介して高速にデータのやり取りを実行でき、か
つプロセッサコア４は、周辺ブロック部９内の各部の処
理状況を高速に把握できる。
【０１６２】以上のように、この実施の形態１によれ
ば、プロセッサコア４と周辺ブロック部９において、周
辺ブロック部９内のブロック部１０〜１７の各々で実行
された専用処理が完了したことを示すデータ、即ち、周
辺ブロック部９内の専用処理状況を反映した状態ビット
を、専用信号線を介してプロセッサコア４内の制御レジ
スタである周辺状態レジスタ４５内に取り込み、プロセ
ッサコア４が制御レジスタ４５の内容を読み出すための
専用命令、例えば、制御レジスタ転送命令等を実行する
ことで、この制御レジスタ４５内に格納された周辺ブロ
ック部での動作状況を示すデータを獲得できるので、周
辺ブロック部で実行される専用の処理状況を、プロセッ
サコア４はパイプライン動作をウェイトすることなく、
即座に把握できるという効果がある。また、周辺ブロッ
ク部で実行される専用の処理が完了したことを示すデー
タ、即ち、周辺ブロック部の専用処理状況を反映した状
態ビットを、専用信号線を介してプロセッサコア４内の
制御レジスタである周辺状態レジスタ４５内に取り込
み、さらにプロセッサコア４が、割り込み有効レジスタ
４４に対してデータを書き込む専用命令を用いて、周辺
状態レジスタ４５内の値に対応した値、即ち、割り込み
有効レジスタ４４内の割り込みレジスタ７６内へ値をセ
ットするように構成したので、周辺ブロック部９の専用
処理状況に応じて割り込み処理等を即座に開始でき、プ
ロセッサコア４は、周辺ブロック部９内の各部の処理状
況を即座に高速で把握し、また制御できるという効果が
ある。
ば、プロセッサコア４と周辺ブロック部９において、周
辺ブロック部９内のブロック部１０〜１７の各々で実行
された専用処理が完了したことを示すデータ、即ち、周
辺ブロック部９内の専用処理状況を反映した状態ビット
を、専用信号線を介してプロセッサコア４内の制御レジ
スタである周辺状態レジスタ４５内に取り込み、プロセ
ッサコア４が制御レジスタ４５の内容を読み出すための
専用命令、例えば、制御レジスタ転送命令等を実行する
ことで、この制御レジスタ４５内に格納された周辺ブロ
ック部での動作状況を示すデータを獲得できるので、周
辺ブロック部で実行される専用の処理状況を、プロセッ
サコア４はパイプライン動作をウェイトすることなく、
即座に把握できるという効果がある。また、周辺ブロッ
ク部で実行される専用の処理が完了したことを示すデー
タ、即ち、周辺ブロック部の専用処理状況を反映した状
態ビットを、専用信号線を介してプロセッサコア４内の
制御レジスタである周辺状態レジスタ４５内に取り込
み、さらにプロセッサコア４が、割り込み有効レジスタ
４４に対してデータを書き込む専用命令を用いて、周辺
状態レジスタ４５内の値に対応した値、即ち、割り込み
有効レジスタ４４内の割り込みレジスタ７６内へ値をセ
ットするように構成したので、周辺ブロック部９の専用
処理状況に応じて割り込み処理等を即座に開始でき、プ
ロセッサコア４は、周辺ブロック部９内の各部の処理状
況を即座に高速で把握し、また制御できるという効果が
ある。
【０１６３】実施の形態２．図１９は、この発明の実施
の形態２，３に係わるシステムＬＳＩを示すブロック図
であり、主としてプロセッサコア４、内部命令ＲＡＭ
２，内部データＲＡＭ３を示している。図１９に示す実
施の形態２のシステムＬＳＩでは、プロセッサコア４と
周辺ブロック部９との間の高速通信を実現するものであ
る。このプロセッサコア４は、周辺状態レジスタ（ＰＳ
Ｔ２、状態監視制御手段）８９を内蔵している双方向バ
ッファ部８−１を含んでおり、これにより周辺ブロック
部９との間で高速のデータ転送を実行する。その他の構
成要素は、実施の形態１のシステムＬＳＩのものと同じ
なので、同一参照番号を用いてそれらの説明を省略す
る。
の形態２，３に係わるシステムＬＳＩを示すブロック図
であり、主としてプロセッサコア４、内部命令ＲＡＭ
２，内部データＲＡＭ３を示している。図１９に示す実
施の形態２のシステムＬＳＩでは、プロセッサコア４と
周辺ブロック部９との間の高速通信を実現するものであ
る。このプロセッサコア４は、周辺状態レジスタ（ＰＳ
Ｔ２、状態監視制御手段）８９を内蔵している双方向バ
ッファ部８−１を含んでおり、これにより周辺ブロック
部９との間で高速のデータ転送を実行する。その他の構
成要素は、実施の形態１のシステムＬＳＩのものと同じ
なので、同一参照番号を用いてそれらの説明を省略す
る。
【０１６４】実施の形態２のシステムＬＳＩは、プロセ
ッサコア４と内部データＲＡＭ３、そして周辺ブロック
部９との間のデータ転送を制御する双方向バッファ部８
−１内に、周辺ブロック部９内の各部の状態を示した情
報を保持するレジスタを組み込んでいる。そして、周辺
ブロック部９から内部データＲＡＭ３へのＤＭＡライト
転送のライトデータの最後に、周辺ブロック部９内の各
部の状態情報を付加することにより、ＤＭＡライト転送
処理によって終了する周辺ブロック部９の処理に対する
プロセッサコア４の状況把握を高速に実行するものであ
る。
ッサコア４と内部データＲＡＭ３、そして周辺ブロック
部９との間のデータ転送を制御する双方向バッファ部８
−１内に、周辺ブロック部９内の各部の状態を示した情
報を保持するレジスタを組み込んでいる。そして、周辺
ブロック部９から内部データＲＡＭ３へのＤＭＡライト
転送のライトデータの最後に、周辺ブロック部９内の各
部の状態情報を付加することにより、ＤＭＡライト転送
処理によって終了する周辺ブロック部９の処理に対する
プロセッサコア４の状況把握を高速に実行するものであ
る。
【０１６５】図１に示した実施の形態１のシステムＬＳ
Ｉ１で説明したように、プロセッサコア４と内部命令Ｒ
ＡＭ２との間は、命令アドレスバス２０とデータバス２
２で接続されており、読み出された命令コードはバス２
３で出力される。またプロセッサコア４と内部データＲ
ＡＭ３との間は、データアドレスバス２１とデータバス
２２で接続されている。また、プロセッサコア４と周辺
ブロック部９との間は、アドレスバス２６とデータバス
２７で接続されている。
Ｉ１で説明したように、プロセッサコア４と内部命令Ｒ
ＡＭ２との間は、命令アドレスバス２０とデータバス２
２で接続されており、読み出された命令コードはバス２
３で出力される。またプロセッサコア４と内部データＲ
ＡＭ３との間は、データアドレスバス２１とデータバス
２２で接続されている。また、プロセッサコア４と周辺
ブロック部９との間は、アドレスバス２６とデータバス
２７で接続されている。
【０１６６】命令フェッチを行うために命令アドレスバ
ス２０には、セレクタ８８を介して命令レジスタ３０内
に保持されている命令アドレスが出力される。内部命令
ＲＡＭ２は、命令アドレスを受け取るとバス２３に命令
コードを出力する。命令フェッチは６４ビット単位で行
われるため、一度、命令フェッチが行われるとインクリ
メンタ３１によって命令アドレスに８が加算され、加算
された命令アドレスは、次の命令フェッチのために使用
される。
ス２０には、セレクタ８８を介して命令レジスタ３０内
に保持されている命令アドレスが出力される。内部命令
ＲＡＭ２は、命令アドレスを受け取るとバス２３に命令
コードを出力する。命令フェッチは６４ビット単位で行
われるため、一度、命令フェッチが行われるとインクリ
メンタ３１によって命令アドレスに８が加算され、加算
された命令アドレスは、次の命令フェッチのために使用
される。
【０１６７】また、データアクセスを行うためのアドレ
スバス２１には、アドレス計算用の加算器３３で加算さ
れたデータアドレスがラッチ３４，３５と３ステートバ
ッファ６６を介して出力される。
スバス２１には、アドレス計算用の加算器３３で加算さ
れたデータアドレスがラッチ３４，３５と３ステートバ
ッファ６６を介して出力される。
【０１６８】データアクセスがリード処理であった場
合、内部データＲＡＭ３は３ステートバッファ６２を介
して所望のデータをバス２２に出力する。プロセッサコ
ア４はそのデータを符号拡張部３７，３８を介してその
データを取り込む。
合、内部データＲＡＭ３は３ステートバッファ６２を介
して所望のデータをバス２２に出力する。プロセッサコ
ア４はそのデータを符号拡張部３７，３８を介してその
データを取り込む。
【０１６９】データアクセスがライト処理であった場
合、プロセッサコア４は、データ整値部３６と３ステー
トバッファ３９を介してデータをバス２２に出力する。
内部データＲＡＭ３では、そのデータを３ステートバッ
ファ６３を介して所定のアドレス位置に格納する。
合、プロセッサコア４は、データ整値部３６と３ステー
トバッファ３９を介してデータをバス２２に出力する。
内部データＲＡＭ３では、そのデータを３ステートバッ
ファ６３を介して所定のアドレス位置に格納する。
【０１７０】データアドレスバス２１は、内部データＲ
ＡＭ３に出力されるばかりでなく、周辺ブロック部９へ
のアクセスを行うために双方向バッファ部８−１へも出
力される。そのデータアドレスは、３ステートバッファ
８２を介して周辺ブロック部９のアドレスバス２６に出
力される。周辺ブロック部９へのデータアクセスが制御
レジスタ等のリード処理であった場合、バス２７を介し
て読み出された制御レジスタの内容は、３ステートバッ
ファ６８を介してバス２２に出力される。
ＡＭ３に出力されるばかりでなく、周辺ブロック部９へ
のアクセスを行うために双方向バッファ部８−１へも出
力される。そのデータアドレスは、３ステートバッファ
８２を介して周辺ブロック部９のアドレスバス２６に出
力される。周辺ブロック部９へのデータアクセスが制御
レジスタ等のリード処理であった場合、バス２７を介し
て読み出された制御レジスタの内容は、３ステートバッ
ファ６８を介してバス２２に出力される。
【０１７１】プロセッサコア４は、符号拡張部３７，３
８からそのデータを取り込む。また周辺ブロック部９へ
のデータアクセスが制御レジスタ等のライト処理であっ
た場合、プロセッサコア４がデータ整値部３６と３ステ
ートバッファ３９を介してバス２２に出力したデータ
は、３ステートバッファ６９を介して周辺データバス２
７に出力され、所定の制御レジスタ内へ格納される。
８からそのデータを取り込む。また周辺ブロック部９へ
のデータアクセスが制御レジスタ等のライト処理であっ
た場合、プロセッサコア４がデータ整値部３６と３ステ
ートバッファ３９を介してバス２２に出力したデータ
は、３ステートバッファ６９を介して周辺データバス２
７に出力され、所定の制御レジスタ内へ格納される。
【０１７２】またプロセッサコア４が、内部命令ＲＡＭ
２から命令コードをデータとして読み出したり、命令コ
ードを格納したりする場合には、まず、データアドレス
を経路８７とセレクタ８８を介して内部命令ＲＡＭ２へ
出力する。そのアクセスがリード処理である場合には、
３ステートバッファ６０，６５を介してバス２２に出力
された命令コードを符号拡張部３７，３８から取り込
む。
２から命令コードをデータとして読み出したり、命令コ
ードを格納したりする場合には、まず、データアドレス
を経路８７とセレクタ８８を介して内部命令ＲＡＭ２へ
出力する。そのアクセスがリード処理である場合には、
３ステートバッファ６０，６５を介してバス２２に出力
された命令コードを符号拡張部３７，３８から取り込
む。
【０１７３】またアクセスがライト処理であった場合に
は、データ整値部３６と３ステートバッファ３９を介し
てバス２２に出力された命令コードを３ステートバッフ
ァ６４，６１を介して命令ＲＡＭ２の所定の位置に格納
する。
は、データ整値部３６と３ステートバッファ３９を介し
てバス２２に出力された命令コードを３ステートバッフ
ァ６４，６１を介して命令ＲＡＭ２の所定の位置に格納
する。
【０１７４】さらに周辺ブロック部９が、直接に内部デ
ータＲＡＭ３内の領域に対してＤＭＡ転送を行う場合に
は、周辺ブロック部９がプロセッサコア４からアドレス
バス２１とデータバス２２とのバス権を獲得した後に処
理が開始される。
ータＲＡＭ３内の領域に対してＤＭＡ転送を行う場合に
は、周辺ブロック部９がプロセッサコア４からアドレス
バス２１とデータバス２２とのバス権を獲得した後に処
理が開始される。
【０１７５】周辺ブロック部９がバス２６に出力したデ
ータアドレスは、経路８７とレジスタ８７と３ステート
バッファ８１を介してデータアドレスバス２１に出力さ
れ、内部データＲＡＭ３内へ転送される。ＤＭＡ転送が
リード処理であった場合には、内部データＲＡＭ３から
３ステートバッファ６２を介してバス２２に出力された
データは、３ステートバッファ６９を介してデータバス
２７に出力され周辺ブロック部９に転送される。
ータアドレスは、経路８７とレジスタ８７と３ステート
バッファ８１を介してデータアドレスバス２１に出力さ
れ、内部データＲＡＭ３内へ転送される。ＤＭＡ転送が
リード処理であった場合には、内部データＲＡＭ３から
３ステートバッファ６２を介してバス２２に出力された
データは、３ステートバッファ６９を介してデータバス
２７に出力され周辺ブロック部９に転送される。
【０１７６】ＤＭＡ転送がライト処理であった場合に
は、周辺ブロック部９がデータバス２７に出力したデー
タは、３ステートバッファ６８を介してバス２２に出力
される。内部データＲＡＭ３では、３ステートバッファ
６３を介して所定の位置にそのデータを格納する。この
ＤＭＡ転送ライト処理を行う場合に、周辺状態レジスタ
（ＰＳＴ２）８９に周辺ブロック部９の処理状況の情報
を取り込む。
は、周辺ブロック部９がデータバス２７に出力したデー
タは、３ステートバッファ６８を介してバス２２に出力
される。内部データＲＡＭ３では、３ステートバッファ
６３を介して所定の位置にそのデータを格納する。この
ＤＭＡ転送ライト処理を行う場合に、周辺状態レジスタ
（ＰＳＴ２）８９に周辺ブロック部９の処理状況の情報
を取り込む。
【０１７７】この周辺状態レジスタ（ＰＳＴ２）８９を
含む双方向バッファ部８−１は、プロセッサコア４と周
辺ブロック部９間に位置し、周辺ブロック部９内の制御
レジスタのリード処理を実行する場合より高速でアクセ
スすることが可能である。
含む双方向バッファ部８−１は、プロセッサコア４と周
辺ブロック部９間に位置し、周辺ブロック部９内の制御
レジスタのリード処理を実行する場合より高速でアクセ
スすることが可能である。
【０１７８】そして、これらＤＭＡリード／ライト転送
は、大量のデータを高速で転送するために使用される場
合が多く、通常はデータＲＡＭ３内の連続領域に対して
アクセスが発生する場合が多い。その場合には、その連
続領域のアドレス加算を加算器８０が行い、双方向バッ
ファ部８−１内のアドレス加算機構が周辺ブロック部９
の代わりに連続アドレスを出力する。
は、大量のデータを高速で転送するために使用される場
合が多く、通常はデータＲＡＭ３内の連続領域に対して
アクセスが発生する場合が多い。その場合には、その連
続領域のアドレス加算を加算器８０が行い、双方向バッ
ファ部８−１内のアドレス加算機構が周辺ブロック部９
の代わりに連続アドレスを出力する。
【０１７９】図２０は、双方向バッファ８−１内の周辺
状態レジスタ（ＰＳＴ２）８９を用いた場合の、プロセ
ッサコア４と周辺ブロック部９との間の通信手順を示す
タイミングチャートであり、図において、（ａ）は、プ
ロセッサコア４から周辺ブロック部９へ出力される信号
を示しており、（ｂ）は、周辺ブロック部９からプロセ
ッサコア４へ出力される信号を示している。
状態レジスタ（ＰＳＴ２）８９を用いた場合の、プロセ
ッサコア４と周辺ブロック部９との間の通信手順を示す
タイミングチャートであり、図において、（ａ）は、プ
ロセッサコア４から周辺ブロック部９へ出力される信号
を示しており、（ｂ）は、周辺ブロック部９からプロセ
ッサコア４へ出力される信号を示している。
【０１８０】プロセッサコア４は、クロック（１）で制
御レジスタライト処理を発行し、周辺ブロック部（Ａ）
の制御レジスタに専用処理起動用のコマンドを書き込
む。この制御レジスタライト処理はクロック（１）〜
（４）の期間に行われ、図２６に示した従来例で説明し
た手順と同様に行われる。
御レジスタライト処理を発行し、周辺ブロック部（Ａ）
の制御レジスタに専用処理起動用のコマンドを書き込
む。この制御レジスタライト処理はクロック（１）〜
（４）の期間に行われ、図２６に示した従来例で説明し
た手順と同様に行われる。
【０１８１】周辺ブロック部（Ａ）では、プロセッサコ
ア４から専用処理が起動されるとクロック（５）から専
用処理を行うための稼動期間となる。そして周辺ブロッ
ク部（Ａ）では、目的である専用処理を実行し、得られ
た処理結果を内部データＲＡＭ３内へ書き込むために、
クロック（１４）からＤＭＡライト転送処理リクエスト
を出力する。
ア４から専用処理が起動されるとクロック（５）から専
用処理を行うための稼動期間となる。そして周辺ブロッ
ク部（Ａ）では、目的である専用処理を実行し、得られ
た処理結果を内部データＲＡＭ３内へ書き込むために、
クロック（１４）からＤＭＡライト転送処理リクエスト
を出力する。
【０１８２】このＤＭＡ転送リクエストに対して、プロ
セッサコア４は、クロック（１５）からＤＭＡアクノリ
ッジ信号を周辺ブロック部９へ送信する。周辺ブロック
部（Ａ）では、クロック（１６）〜（１９）期間中にＤ
ＭＡアドレス有効信号とＤＭＡライト信号を出力すると
ともに、周辺アドレスバス２６にアドレスＡ２１とＤＭ
Ａライト用データＤ２１，Ｄ２２，Ｄ２３，Ｄ２４を出
力する。これらＤＭＡライト転送用のアドレスは、双方
向バッファ部８−１のアドレス加算機構によりアドレス
インクリメントされて、クロック（１７）〜（２０）期
間中にコアアドレスバスに出力される。そして、ＤＭＡ
ライト転送用のデータもコアデータバスに出力され、内
部データＲＡＭ３内の所定のアドレス領域に書き込まれ
る。
セッサコア４は、クロック（１５）からＤＭＡアクノリ
ッジ信号を周辺ブロック部９へ送信する。周辺ブロック
部（Ａ）では、クロック（１６）〜（１９）期間中にＤ
ＭＡアドレス有効信号とＤＭＡライト信号を出力すると
ともに、周辺アドレスバス２６にアドレスＡ２１とＤＭ
Ａライト用データＤ２１，Ｄ２２，Ｄ２３，Ｄ２４を出
力する。これらＤＭＡライト転送用のアドレスは、双方
向バッファ部８−１のアドレス加算機構によりアドレス
インクリメントされて、クロック（１７）〜（２０）期
間中にコアアドレスバスに出力される。そして、ＤＭＡ
ライト転送用のデータもコアデータバスに出力され、内
部データＲＡＭ３内の所定のアドレス領域に書き込まれ
る。
【０１８３】図２６で示した従来例の場合と比較する
と、図２０に示す実施の形態２のシステムＬＳＩの場合
のＤＭＡライト転送の手順が、従来のＤＭＡライト転送
と異なる点は、ＤＭＡアドレス有効信号がクロック（２
０）でネゲートされても、周辺ブロック部ＡからのＤＭ
Ａライトリクエストがクロック（２０）もアサートされ
続けるためであり、このクロック（２０）で、周辺ブロ
ック部（Ａ）は処理状況を示すデータＰＳＴを周辺デー
タバス２７上へも出力する。すなわち、ＤＭＡライト転
送処理データに処理状況データＰＳＴを付加する。
と、図２０に示す実施の形態２のシステムＬＳＩの場合
のＤＭＡライト転送の手順が、従来のＤＭＡライト転送
と異なる点は、ＤＭＡアドレス有効信号がクロック（２
０）でネゲートされても、周辺ブロック部ＡからのＤＭ
Ａライトリクエストがクロック（２０）もアサートされ
続けるためであり、このクロック（２０）で、周辺ブロ
ック部（Ａ）は処理状況を示すデータＰＳＴを周辺デー
タバス２７上へも出力する。すなわち、ＤＭＡライト転
送処理データに処理状況データＰＳＴを付加する。
【０１８４】そしてクロック（２１）で、プロセッサコ
ア４は、ＰＳＴ２レジスタライト信号をアサートし、こ
の処理状況データを双方向バッファ部８−１の周辺状態
レジスタ（ＰＳＴ２）８９内に格納する。プロセッサコ
ア４は、周辺ブロック部（Ａ）のＤＭＡライト転送が完
了したクロック（２２）内で、双方向バッファ部８−１
内の周辺状態レジスタに対する制御レジスタリードアク
セスを行う。このアクセスは、ウェイト処理なしで実行
可能であるためクロック（２２）期間中にプロセッサコ
ア４は読み出し動作を実行できる。
ア４は、ＰＳＴ２レジスタライト信号をアサートし、こ
の処理状況データを双方向バッファ部８−１の周辺状態
レジスタ（ＰＳＴ２）８９内に格納する。プロセッサコ
ア４は、周辺ブロック部（Ａ）のＤＭＡライト転送が完
了したクロック（２２）内で、双方向バッファ部８−１
内の周辺状態レジスタに対する制御レジスタリードアク
セスを行う。このアクセスは、ウェイト処理なしで実行
可能であるためクロック（２２）期間中にプロセッサコ
ア４は読み出し動作を実行できる。
【０１８５】通常、周辺ブロック部９では、プロセッサ
コア４が起動をかけた後に、所定の専用処理を行った後
にＤＭＡライト転送で処理結果を内部データＲＡＭ３内
へ格納する場合が多い。このような場合に、ＤＭＡライ
ト転送手順の転送データの後続に周辺処理状況データを
付加し、そのデータをプロセッサコア４がウェイトなし
で読み出せる双方向バッファ部８−１内の周辺状態レジ
スタ８９内等に格納することで、プロセッサコア４が、
即座に周辺ブロック部９内の各部の専用処理状況を把握
することができ、それに対応した処理を開始可能であ
る。この周辺処理状況データとしては、現在行ったＤＭ
Ａライト転送がどの周辺ブロック部で実行されたもので
あるか、何回目のＤＭＡライト転送であるか、周辺処理
は完了したか等の情報がある。
コア４が起動をかけた後に、所定の専用処理を行った後
にＤＭＡライト転送で処理結果を内部データＲＡＭ３内
へ格納する場合が多い。このような場合に、ＤＭＡライ
ト転送手順の転送データの後続に周辺処理状況データを
付加し、そのデータをプロセッサコア４がウェイトなし
で読み出せる双方向バッファ部８−１内の周辺状態レジ
スタ８９内等に格納することで、プロセッサコア４が、
即座に周辺ブロック部９内の各部の専用処理状況を把握
することができ、それに対応した処理を開始可能であ
る。この周辺処理状況データとしては、現在行ったＤＭ
Ａライト転送がどの周辺ブロック部で実行されたもので
あるか、何回目のＤＭＡライト転送であるか、周辺処理
は完了したか等の情報がある。
【０１８６】以上のように、この実施の形態２によれ
ば、プロセッサコア４と周辺ブロック部９との間の通信
手順において、プロセッサコア４と内部データＲＡＭ
３、そして周辺ブロック部９との間のデータ転送を制御
する双方向バッファ部８−１内に、周辺ブロック部９内
の各ブロック部１０〜１７の動作状態を示すデータを保
持する周辺状態レジスタ８９を設け、周辺ブロック部９
と内部データＲＡＭ３との間で実行されるＤＭＡライト
転送におけるライトデータの最後に、各ブロック部１０
〜１７の動作状態を示すデータを付加し、プロセッサコ
ア４は、各周辺ブロック部でのＤＭＡライト転送等の処
理の状況を、即座かつ高速に把握できる効果がある。
ば、プロセッサコア４と周辺ブロック部９との間の通信
手順において、プロセッサコア４と内部データＲＡＭ
３、そして周辺ブロック部９との間のデータ転送を制御
する双方向バッファ部８−１内に、周辺ブロック部９内
の各ブロック部１０〜１７の動作状態を示すデータを保
持する周辺状態レジスタ８９を設け、周辺ブロック部９
と内部データＲＡＭ３との間で実行されるＤＭＡライト
転送におけるライトデータの最後に、各ブロック部１０
〜１７の動作状態を示すデータを付加し、プロセッサコ
ア４は、各周辺ブロック部でのＤＭＡライト転送等の処
理の状況を、即座かつ高速に把握できる効果がある。
【０１８７】実施の形態３．以下では、この発明の実施
の形態３に係わるシステムＬＳＩの説明を行う。この実
施の形態３のシステムＬＳＩでは、図１９および以下で
説明する図２１〜２３に示すように、プロセッサコア４
と周辺ブロック部９との間で高速通信を実行するもので
ある。即ち、実施の形態３のシステムＬＳＩでは、プロ
セッサコア４と内部データＲＡＭ３、そして周辺ブロッ
ク部９との間のデータ転送を制御する双方向バッファ部
８−１内にプロセッサコアから書き込み可能なアドレス
レジスタとこのアドレス加算機構８０を付加するととも
に、プロセッサコア制御部６内に周辺ブロック部９に対
して起動をかける周辺起動制御レジスタ９０を持たせ、
内部データＲＡＭ３から周辺ブロック部９へのＤＭＡリ
ード転送を高速に開始するものである。その他の構成要
素は、実施の形態２のシステムＬＳＩのものと同じなの
で、同一参照番号を用いてそれらの説明を省略する。
の形態３に係わるシステムＬＳＩの説明を行う。この実
施の形態３のシステムＬＳＩでは、図１９および以下で
説明する図２１〜２３に示すように、プロセッサコア４
と周辺ブロック部９との間で高速通信を実行するもので
ある。即ち、実施の形態３のシステムＬＳＩでは、プロ
セッサコア４と内部データＲＡＭ３、そして周辺ブロッ
ク部９との間のデータ転送を制御する双方向バッファ部
８−１内にプロセッサコアから書き込み可能なアドレス
レジスタとこのアドレス加算機構８０を付加するととも
に、プロセッサコア制御部６内に周辺ブロック部９に対
して起動をかける周辺起動制御レジスタ９０を持たせ、
内部データＲＡＭ３から周辺ブロック部９へのＤＭＡリ
ード転送を高速に開始するものである。その他の構成要
素は、実施の形態２のシステムＬＳＩのものと同じなの
で、同一参照番号を用いてそれらの説明を省略する。
【０１８８】さらに、このＤＭＡリード転送の先頭デー
タに、周辺ブロック部９で専用処理を行うための処理モ
ード情報を付加し、周辺ブロック部９内の各部では、こ
の先頭データである処理モード情報に基づいて後続デー
タに対する処理モードを決定する機構を備えることで、
周辺ブロック部９での処理開始のための手順も高速化し
ようとするものである。
タに、周辺ブロック部９で専用処理を行うための処理モ
ード情報を付加し、周辺ブロック部９内の各部では、こ
の先頭データである処理モード情報に基づいて後続デー
タに対する処理モードを決定する機構を備えることで、
周辺ブロック部９での処理開始のための手順も高速化し
ようとするものである。
【０１８９】図１９は、実施の形態２，３に係わるシス
テムＬＳＩにおけるアドレスレジスタとアドレス加算機
構を備える双方向バッファ部８−１およびデータ転送経
路を示したブロック図である。図１９に示す双方向バッ
ファ部８−１では、実施の形態２のシステムＬＳＩ内の
双方向バッファ部８−１のように、周辺ブロック部９か
ら内部データＲＡＭ３へＤＭＡ転送を行う際に、周辺ア
ドレスバス２６に出力された先頭アドレスをレジスタ８
３に取り込み、連続するアドレスはアドレス加算器８０
でインクリメントするアドレス加算機構を内蔵する。こ
の実施の形態３における双方向バッファ部８−１では、
さらに、この先頭アドレスを格納するレジスタとしての
アドレスレジスタ８３に対して、プロセッサコア４が直
接アドレスをセットするためのアドレス転送経路８８か
らの入力経路を備えている。これにより、プロセッサコ
ア４は、ウェイト処理なしでアクセス可能な、双方向バ
ッファ部８−１内のアドレスレジスタ８３に、コアアド
レスバス２１のアドレスを経路８８を介して書き込み可
能となる。
テムＬＳＩにおけるアドレスレジスタとアドレス加算機
構を備える双方向バッファ部８−１およびデータ転送経
路を示したブロック図である。図１９に示す双方向バッ
ファ部８−１では、実施の形態２のシステムＬＳＩ内の
双方向バッファ部８−１のように、周辺ブロック部９か
ら内部データＲＡＭ３へＤＭＡ転送を行う際に、周辺ア
ドレスバス２６に出力された先頭アドレスをレジスタ８
３に取り込み、連続するアドレスはアドレス加算器８０
でインクリメントするアドレス加算機構を内蔵する。こ
の実施の形態３における双方向バッファ部８−１では、
さらに、この先頭アドレスを格納するレジスタとしての
アドレスレジスタ８３に対して、プロセッサコア４が直
接アドレスをセットするためのアドレス転送経路８８か
らの入力経路を備えている。これにより、プロセッサコ
ア４は、ウェイト処理なしでアクセス可能な、双方向バ
ッファ部８−１内のアドレスレジスタ８３に、コアアド
レスバス２１のアドレスを経路８８を介して書き込み可
能となる。
【０１９０】図２１は、周辺ブロック部９内の各部に対
して処理の起動をかける機構を備えた周辺起動制御レジ
スタを示すブロック図であり、図において、９０は周辺
起動制御レジスタ、４４は割り込み有効レジスタであ
る。この割り込み有効レジスタ４４は、図１７で説明し
たように、プロセッサコア４内に組み込まれた周辺制御
部７内の割り込み有効レジスタ４４と同じ構成を持つも
のである。同様に、周辺起動制御レジスタ９０は周辺制
御部７内に組み込まれている。
して処理の起動をかける機構を備えた周辺起動制御レジ
スタを示すブロック図であり、図において、９０は周辺
起動制御レジスタ、４４は割り込み有効レジスタであ
る。この割り込み有効レジスタ４４は、図１７で説明し
たように、プロセッサコア４内に組み込まれた周辺制御
部７内の割り込み有効レジスタ４４と同じ構成を持つも
のである。同様に、周辺起動制御レジスタ９０は周辺制
御部７内に組み込まれている。
【０１９１】これらの割り込み有効レジスタ４４と起動
レジスタ９０は、制御レジスタ転送専用命令によりＥ１
ＣＲＢＵＳの内容をバス４７を介して、それぞれ割り込
みレジスタ７６と起動ビットレジスタ９１内へ書き込み
可能である。また、これら割り込みレジスタ７６と起動
ビットレジスタ９１の内容は、制御レジスタ転送専用命
令によりセレクタ７０からバス４３を介して、図１０〜
１４で説明したシステムＬＳＩ内のＥ２Ｄ１ＢＵＳバス
上へ読み出し可能である。
レジスタ９０は、制御レジスタ転送専用命令によりＥ１
ＣＲＢＵＳの内容をバス４７を介して、それぞれ割り込
みレジスタ７６と起動ビットレジスタ９１内へ書き込み
可能である。また、これら割り込みレジスタ７６と起動
ビットレジスタ９１の内容は、制御レジスタ転送専用命
令によりセレクタ７０からバス４３を介して、図１０〜
１４で説明したシステムＬＳＩ内のＥ２Ｄ１ＢＵＳバス
上へ読み出し可能である。
【０１９２】セレクタ７０は、コア制御部６内の他の制
御レジスタの値をも経路７８を介して読みだし可能であ
る。起動ビットレジスタ９１にプロセッサコア４から値
がセットされると、周辺ブロック部９に接続された起動
信号線４８がアサートされ周辺ブロック部９内の各部で
の専用処理に対して起動がかけられる。
御レジスタの値をも経路７８を介して読みだし可能であ
る。起動ビットレジスタ９１にプロセッサコア４から値
がセットされると、周辺ブロック部９に接続された起動
信号線４８がアサートされ周辺ブロック部９内の各部で
の専用処理に対して起動がかけられる。
【０１９３】周辺ブロック部９内の状態ビット信号線４
１は、この起動ビットレジスタ９１のクリア端子に接続
されており、状態ビット信号線４１がアサートされると
起動ビットレジスタの値はネゲートされる。起動ビット
レジスタ９１の出力の反転信号は、割り込み有効レジス
タ７６の値とＡＮＤゲート７１でＡＮＤ処理されてお
り、その出力７２ａは、ＯＲゲートに入力されて割り込
み信号７４として出力される。
１は、この起動ビットレジスタ９１のクリア端子に接続
されており、状態ビット信号線４１がアサートされると
起動ビットレジスタの値はネゲートされる。起動ビット
レジスタ９１の出力の反転信号は、割り込み有効レジス
タ７６の値とＡＮＤゲート７１でＡＮＤ処理されてお
り、その出力７２ａは、ＯＲゲートに入力されて割り込
み信号７４として出力される。
【０１９４】ＯＲゲート７３には、他の割り込み有効レ
ジスタの出力と起動ビットレジスタ９１の反転出力のＡ
ＮＤ処理結果７２ｂ，７２ｃが入力されており、割り込
み信号７４がアサートされるとプロセッサコア４では割
り込み処理が発生する。
ジスタの出力と起動ビットレジスタ９１の反転出力のＡ
ＮＤ処理結果７２ｂ，７２ｃが入力されており、割り込
み信号７４がアサートされるとプロセッサコア４では割
り込み処理が発生する。
【０１９５】図２２は、双方向バッファ部８−１内のア
ドレスレジスタとアドレス加算機構８０、そして起動ビ
ットレジスタ９１を用いた場合の、プロセッサコア４と
周辺ブロック部９との間の通信手順を示すタイミングチ
ャートであり、図において、（ａ）は、プロセッサコア
４から周辺ブロック部９へ出力される信号を示してい
る。
ドレスレジスタとアドレス加算機構８０、そして起動ビ
ットレジスタ９１を用いた場合の、プロセッサコア４と
周辺ブロック部９との間の通信手順を示すタイミングチ
ャートであり、図において、（ａ）は、プロセッサコア
４から周辺ブロック部９へ出力される信号を示してい
る。
【０１９６】実施の形態３のシステムＬＳＩにおける通
信手順では、プロセッサコア４が周辺ブロック部９へＤ
ＭＡリード転送で処理が開始される専用処理の起動をか
ける場合、まず、クロック（３）でプロセッサコア４
は、制御レジスタライトリクエストを発行し、１クロッ
クサイクルで双方向バッファ部８−１内のアドレスレジ
スタ８３にアドレスＡ１１を格納する。
信手順では、プロセッサコア４が周辺ブロック部９へＤ
ＭＡリード転送で処理が開始される専用処理の起動をか
ける場合、まず、クロック（３）でプロセッサコア４
は、制御レジスタライトリクエストを発行し、１クロッ
クサイクルで双方向バッファ部８−１内のアドレスレジ
スタ８３にアドレスＡ１１を格納する。
【０１９７】次に、クロック（４）で、プロセッサコア
４は、内部データＲＡＭ３のアドレスＡ１１内に、周辺
ブロック部９の処理モード情報であるＰＧをストア処理
を用いて格納する。さらにクロック（５）では、プロセ
ッサコア４は、周辺制御部７内の起動レジスタに、制御
レジスタアクセスの専用命令で起動ビットレジスタをセ
ットする。周辺制御部７内の起動レジスタ内に起動ビッ
トがセットされると、周辺ブロック部９に対する起動信
号が、周辺ブロック部９に対してアサートされる。
４は、内部データＲＡＭ３のアドレスＡ１１内に、周辺
ブロック部９の処理モード情報であるＰＧをストア処理
を用いて格納する。さらにクロック（５）では、プロセ
ッサコア４は、周辺制御部７内の起動レジスタに、制御
レジスタアクセスの専用命令で起動ビットレジスタをセ
ットする。周辺制御部７内の起動レジスタ内に起動ビッ
トがセットされると、周辺ブロック部９に対する起動信
号が、周辺ブロック部９に対してアサートされる。
【０１９８】この起動信号を受信すると、周辺ブロック
部９は、クロック（６）からＤＭＡリード転送リクエス
トを発行する。クロック（７）で、ＤＭＡリード転送ア
クノリッジ信号を周辺ブロック部９が受け付けると、周
辺ブロック部９は、高速ＤＭＡアドレス有効信号を出力
する。この信号でＤＭＡリード転送を行う場合は、周辺
ブロック部９は、このＤＭＡリード転送の先頭アドレス
を出力せずに、双方向バッファ部８−１が周辺ブロック
部９に代わってアドレスＡ１１を出力し、その後のアド
レスインクリメント処理も行う。
部９は、クロック（６）からＤＭＡリード転送リクエス
トを発行する。クロック（７）で、ＤＭＡリード転送ア
クノリッジ信号を周辺ブロック部９が受け付けると、周
辺ブロック部９は、高速ＤＭＡアドレス有効信号を出力
する。この信号でＤＭＡリード転送を行う場合は、周辺
ブロック部９は、このＤＭＡリード転送の先頭アドレス
を出力せずに、双方向バッファ部８−１が周辺ブロック
部９に代わってアドレスＡ１１を出力し、その後のアド
レスインクリメント処理も行う。
【０１９９】ＤＭＡリード転送処理で内部データＲＡＭ
から読み出された先頭データは、クロック（４）で、プ
ロセッサコア４がセットした処理モード情報ＰＧであ
り、処理されるデータＤ１１〜Ｄ１５はこれに続く。そ
して、ＤＭＡリード処理転送では、読み出された一連の
データ群の先頭に処理モード情報が埋め込まれ、これに
続くデータ群が周辺ブロック部９で処理されるべきデー
タとなる。
から読み出された先頭データは、クロック（４）で、プ
ロセッサコア４がセットした処理モード情報ＰＧであ
り、処理されるデータＤ１１〜Ｄ１５はこれに続く。そ
して、ＤＭＡリード処理転送では、読み出された一連の
データ群の先頭に処理モード情報が埋め込まれ、これに
続くデータ群が周辺ブロック部９で処理されるべきデー
タとなる。
【０２００】図２３は、ＤＭＡ転送データの先頭データ
により処理モードを決定する機構を備えた周辺ブロック
部２００を示すブロック図である。この実施の形態３に
おける周辺ブロック部２００は、図１に示した周辺ブロ
ック部９内の各ブロック部１０〜１７内に、周辺制御レ
ジスタ等を含む周辺ブロック制御部２０１と周辺データ
処理部２０２とを内蔵したものである。
により処理モードを決定する機構を備えた周辺ブロック
部２００を示すブロック図である。この実施の形態３に
おける周辺ブロック部２００は、図１に示した周辺ブロ
ック部９内の各ブロック部１０〜１７内に、周辺制御レ
ジスタ等を含む周辺ブロック制御部２０１と周辺データ
処理部２０２とを内蔵したものである。
【０２０１】周辺ブロック制御部２０１には、周辺起動
信号４８と周辺状態信号４１とＤＭＡ転送信号線群と周
辺アドレスバス２６により構成されるプロセッサコアイ
ンタフェースを備えている。さらに周辺ブロック制御部
２０１には、周辺データバスからのデータ入力経路２０
３と、周辺データ処理部を制御するための制御信号線２
０４と、外部アドレスバス２１０が接続されている。
信号４８と周辺状態信号４１とＤＭＡ転送信号線群と周
辺アドレスバス２６により構成されるプロセッサコアイ
ンタフェースを備えている。さらに周辺ブロック制御部
２０１には、周辺データバスからのデータ入力経路２０
３と、周辺データ処理部を制御するための制御信号線２
０４と、外部アドレスバス２１０が接続されている。
【０２０２】また、周辺処理データ部２０２には、周辺
データバス２７と外部データバス２１１が接続されてい
る。図２２で示したプロセッサコア４から送信された処
理起動手順のように、ＤＭＡリード処理で転送されてい
くるデータの先頭に、処理モード情報が付加されている
場合には、周辺ブロック部（Ａ）２００は、この処理モ
ード情報を経路２０３を介して周辺ブロック制御部２０
１内へ取り込む。そして、周辺ブロック部（Ａ）２００
は、この取り込まれた処理モード情報を解釈して得られ
た情報を基にして、転送されてくる後続データの処理を
実行する。
データバス２７と外部データバス２１１が接続されてい
る。図２２で示したプロセッサコア４から送信された処
理起動手順のように、ＤＭＡリード処理で転送されてい
くるデータの先頭に、処理モード情報が付加されている
場合には、周辺ブロック部（Ａ）２００は、この処理モ
ード情報を経路２０３を介して周辺ブロック制御部２０
１内へ取り込む。そして、周辺ブロック部（Ａ）２００
は、この取り込まれた処理モード情報を解釈して得られ
た情報を基にして、転送されてくる後続データの処理を
実行する。
【０２０３】以上のように、この実施の形態３によれ
ば、プロセッサコア４と周辺ブロック部９と間のデータ
通信手順において、プロセッサコア４、内部データＲＡ
Ｍ３、周辺ブロック部９との間のデータ転送を制御する
双方向バッファ８−１部内に、プロセッサコア４による
書込み可能なアドレスレジスタ８３と、このアドレスを
インクリメントするアドレス加算機構８０を備え、か
つ、プロセッサコア制御部６内に、周辺ブロック部に起
動を行うためのデータを格納する周辺起動制御レジスタ
９０を設け、内部データＲＡＭ３と周辺ブロック部９と
の間のＤＭＡリード転送を、ウェイト無しで高速に開始
できるという効果がある。また、周辺ブロック部９内の
各ブロック部は、プロセッサコア４による処理起動に対
して、ＤＭＡリード転送等の処理を開始し、このＤＭＡ
リード転送の先頭データに付加された周辺ブロック部で
専用処理を行うための処理モードを、周辺ブロック部９
内の周辺ブロック制御部２０１内に取り込み、この先頭
データに基づいて、後続データの処理モードを決定する
ので、周辺ブロック部９における処理開始手順を高速に
開始できるという効果がある。
ば、プロセッサコア４と周辺ブロック部９と間のデータ
通信手順において、プロセッサコア４、内部データＲＡ
Ｍ３、周辺ブロック部９との間のデータ転送を制御する
双方向バッファ８−１部内に、プロセッサコア４による
書込み可能なアドレスレジスタ８３と、このアドレスを
インクリメントするアドレス加算機構８０を備え、か
つ、プロセッサコア制御部６内に、周辺ブロック部に起
動を行うためのデータを格納する周辺起動制御レジスタ
９０を設け、内部データＲＡＭ３と周辺ブロック部９と
の間のＤＭＡリード転送を、ウェイト無しで高速に開始
できるという効果がある。また、周辺ブロック部９内の
各ブロック部は、プロセッサコア４による処理起動に対
して、ＤＭＡリード転送等の処理を開始し、このＤＭＡ
リード転送の先頭データに付加された周辺ブロック部で
専用処理を行うための処理モードを、周辺ブロック部９
内の周辺ブロック制御部２０１内に取り込み、この先頭
データに基づいて、後続データの処理モードを決定する
ので、周辺ブロック部９における処理開始手順を高速に
開始できるという効果がある。
【０２０４】
【発明の効果】以上のように、この発明によれば、プロ
セッサコアと周辺ブロック部とは、周辺ブロック部内の
各ブロック部で実行される専用処理の完了を示すデー
タ、即ち、周辺ブロック部内の専用処理状況を反映した
状態ビットを、専用信号線を介してプロセッサコア内の
制御レジスタである周辺状態レジスタ内に取り込み、プ
ロセッサコアが、制御レジスタを読み出す制御レジスタ
転送命令等の専用命令を実行して、この周辺状態レジス
タ内に格納された値を読出し獲得するように構成したの
で、各周辺ブロック部の専用処理状況を、プロセッサコ
アはウェイトなしで高速に把握できるという効果があ
る。
セッサコアと周辺ブロック部とは、周辺ブロック部内の
各ブロック部で実行される専用処理の完了を示すデー
タ、即ち、周辺ブロック部内の専用処理状況を反映した
状態ビットを、専用信号線を介してプロセッサコア内の
制御レジスタである周辺状態レジスタ内に取り込み、プ
ロセッサコアが、制御レジスタを読み出す制御レジスタ
転送命令等の専用命令を実行して、この周辺状態レジス
タ内に格納された値を読出し獲得するように構成したの
で、各周辺ブロック部の専用処理状況を、プロセッサコ
アはウェイトなしで高速に把握できるという効果があ
る。
【０２０５】この発明によれば、プロセッサコアと周辺
ブロック部とは、周辺ブロック部での専用処理の完了を
示すデータ、即ち、周辺ブロック部内の専用処理状況を
反映した状態ビットを、専用信号線を介して、プロセッ
サコア内の制御レジスタである周辺状態レジスタ内に取
り込み、さらに、制御レジスタに対してデータを書込む
専用命令等を用いて、プロセッサコアは、周辺状態レジ
スタ内の値に対応して、割り込み有効レジスタ内の割り
込みレジスタに値をセットするように構成したので、周
辺ブロック部の専用処理状況に応じて、割り込み処理を
発生させることができるという効果がある。
ブロック部とは、周辺ブロック部での専用処理の完了を
示すデータ、即ち、周辺ブロック部内の専用処理状況を
反映した状態ビットを、専用信号線を介して、プロセッ
サコア内の制御レジスタである周辺状態レジスタ内に取
り込み、さらに、制御レジスタに対してデータを書込む
専用命令等を用いて、プロセッサコアは、周辺状態レジ
スタ内の値に対応して、割り込み有効レジスタ内の割り
込みレジスタに値をセットするように構成したので、周
辺ブロック部の専用処理状況に応じて、割り込み処理を
発生させることができるという効果がある。
【０２０６】この発明によれば、プロセッサコアと周辺
ブロック部との間のデータ通信において、プロセッサコ
アと、内部データＲＡＭと、周辺ブロック部との間のデ
ータ転送を制御する双方向バッファ部内に、周辺ブロッ
ク部内の動作状態を示すデータを保持する周辺状態レジ
スタを設け、周辺ブロック部から内部データＲＡＭへの
ＤＭＡライト転送のライトデータの最後に周辺ブロック
部の動作状態を示すデータを付加するように構成したの
で、プロセッサコアは、周辺ブロック部でのＤＭＡライ
ト転送等の動作状態を、ウェイト無しで高速に把握でき
るという効果がある。
ブロック部との間のデータ通信において、プロセッサコ
アと、内部データＲＡＭと、周辺ブロック部との間のデ
ータ転送を制御する双方向バッファ部内に、周辺ブロッ
ク部内の動作状態を示すデータを保持する周辺状態レジ
スタを設け、周辺ブロック部から内部データＲＡＭへの
ＤＭＡライト転送のライトデータの最後に周辺ブロック
部の動作状態を示すデータを付加するように構成したの
で、プロセッサコアは、周辺ブロック部でのＤＭＡライ
ト転送等の動作状態を、ウェイト無しで高速に把握でき
るという効果がある。
【０２０７】この発明によれば、プロセッサコアと周辺
ブロック部と間のデータ通信において、プロセッサコ
ア、内部データＲＡＭ、周辺ブロック部との間のデータ
転送を制御する双方向バッファ内に、プロセッサコアに
より書き込み可能なアドレスレジスタと、このアドレス
をインクリメントするアドレス加算機構を備え、かつ、
プロセッサコア制御部内に、周辺ブロック部に起動を行
うためのデータを格納する周辺起動制御レジスタを持た
せるように構成したので、内部データＲＡＭから周辺ブ
ロック部へのＤＭＡリード転送を、ウェイト無しで高速
に開始できるという効果がある。
ブロック部と間のデータ通信において、プロセッサコ
ア、内部データＲＡＭ、周辺ブロック部との間のデータ
転送を制御する双方向バッファ内に、プロセッサコアに
より書き込み可能なアドレスレジスタと、このアドレス
をインクリメントするアドレス加算機構を備え、かつ、
プロセッサコア制御部内に、周辺ブロック部に起動を行
うためのデータを格納する周辺起動制御レジスタを持た
せるように構成したので、内部データＲＡＭから周辺ブ
ロック部へのＤＭＡリード転送を、ウェイト無しで高速
に開始できるという効果がある。
【０２０８】この発明によれば、周辺ブロック部内の各
ブロック部は、プロセッサコアからの起動に対して、Ｄ
ＭＡリード転送等の処理を開始し、このＤＭＡリード転
送の先頭データに付加された周辺ブロック部で専用処理
を行うための処理モードを、周辺ブロック部内の周辺ブ
ロック制御部内に取り込み、この先頭データに基づい
て、後続データの処理モードを決定するように構成した
ので、周辺ブロック部における処理開始手順を高速に開
始できるという効果がある。
ブロック部は、プロセッサコアからの起動に対して、Ｄ
ＭＡリード転送等の処理を開始し、このＤＭＡリード転
送の先頭データに付加された周辺ブロック部で専用処理
を行うための処理モードを、周辺ブロック部内の周辺ブ
ロック制御部内に取り込み、この先頭データに基づい
て、後続データの処理モードを決定するように構成した
ので、周辺ブロック部における処理開始手順を高速に開
始できるという効果がある。
【図１】 この発明の実施の形態１係わるシステムＬＳ
Ｉを示すブロック図である。
Ｉを示すブロック図である。
【図２】 図１に示す実施の形態１システムＬＳＩにお
けるＭＰＥＧ２規格の画像復号処理を示すフローチャー
トである。
けるＭＰＥＧ２規格の画像復号処理を示すフローチャー
トである。
【図３】 プロセッサコアが実行する命令フォーマット
を示す説明図である。
を示す説明図である。
【図４】 プロセッサコアが実行する命令フォーマット
を示す説明図である。
を示す説明図である。
【図５】 プロセッサコアが実行する命令フォーマット
を示す説明図である。
を示す説明図である。
【図６】 プロセッサコアが実行する命令フォーマット
を示す説明図である。
を示す説明図である。
【図７】 プロセッサコアのレジスタ構成を示す説明図
である。
である。
【図８】 プロセッサコアのレジスタ構成を示す説明図
である。
である。
【図９】 プロセッサコアで実行されるパイプライン処
理を示す説明図である。
理を示す説明図である。
【図１０】 プロセッサコアの詳細な構成を示す回路図
である。
である。
【図１１】 プロセッサコアの詳細な構成を示す回路図
である。
である。
【図１２】 プロセッサコアの詳細な構成を示す回路図
である。
である。
【図１３】 プロセッサコアの詳細な構成を示す回路図
である。
である。
【図１４】 プロセッサコアの詳細な構成を示す回路図
である。
である。
【図１５】 周辺状態レジスタの詳細な構成を示す説明
図である。
図である。
【図１６】 割込み有効レジスタの詳細な構成を示す説
明図である。
明図である。
【図１７】 周辺制御部の詳細な構成を示すブロック図
である。
である。
【図１８】 周辺状態レジスタを用いた通信手順を示す
タイミングチャートである。
タイミングチャートである。
【図１９】 この発明の実施の形態２，３に係わるシス
テムＬＳＩ内の主として双方向バッファ部の詳細な構成
を示すブロック図である。
テムＬＳＩ内の主として双方向バッファ部の詳細な構成
を示すブロック図である。
【図２０】 双方向バッファ部内の周辺状態レジスタを
用いてプロセッサコアと周辺ブロック部との間の通信手
順を示すタイミングチャートである。
用いてプロセッサコアと周辺ブロック部との間の通信手
順を示すタイミングチャートである。
【図２１】 この発明の実施の形態３に係わるシステム
ＬＳＩ内の主として周辺起動制御レジスタ等を示すブロ
ック図である。
ＬＳＩ内の主として周辺起動制御レジスタ等を示すブロ
ック図である。
【図２２】 双方向バッファ内のアドレスレジスタ、ア
ドレス加算機構、起動レジスタを用いて実行されるプロ
セッサコアと周辺ブロック部と間の通信手順を示すタイ
ミングチャートである。
ドレス加算機構、起動レジスタを用いて実行されるプロ
セッサコアと周辺ブロック部と間の通信手順を示すタイ
ミングチャートである。
【図２３】 この発明の実施の形態３に係わるシステム
ＬＳＩ内の主として周辺ブロック部を示すブロック図で
ある。
ＬＳＩ内の主として周辺ブロック部を示すブロック図で
ある。
【図２４】 従来のシステムＬＳＩを示すブロック図で
ある。
ある。
【図２５】 従来のプロセッサコアと、内部命令ＲＡＭ
および内部データＲＡＭと、周辺ブロック部との間で実
行されるデータ転送経路を示す図である。
および内部データＲＡＭと、周辺ブロック部との間で実
行されるデータ転送経路を示す図である。
【図２６】 図２５に示したデータ転送経路を用いて実
行される従来の典型的なデータ転送のタイミングチャー
トである。
行される従来の典型的なデータ転送のタイミングチャー
トである。
【図２７】 従来のプロセッサコアと周辺ブロック部と
の間の通信手順を示すタイミングチャートである。
の間の通信手順を示すタイミングチャートである。
２ 内部命令ＲＡＭ（内部メモリ手段）、３ 内部デー
タＲＡＭ（内部メモリ手段）、４ プロセッサコア（処
理手段）、９ 周辺ブロック部（周辺ブロック手段）、
４５ 周辺状態レジスタ（状態監視制御レジスタ）、８
０ アドレス加算機構、９０ 周辺起動制御レジスタ、
２０１ 周辺ブロック制御部（周辺制御レジスタ）。
タＲＡＭ（内部メモリ手段）、４ プロセッサコア（処
理手段）、９ 周辺ブロック部（周辺ブロック手段）、
４５ 周辺状態レジスタ（状態監視制御レジスタ）、８
０ アドレス加算機構、９０ 周辺起動制御レジスタ、
２０１ 周辺ブロック制御部（周辺制御レジスタ）。
Claims (5)
- 【請求項１】 命令をデコードする命令デコーダと、命
令の実行を制御する情報を格納する制御レジスタと、デ
ータを記憶する複数のレジスタと、算術演算を行う演算
回路と、前記命令デコーダに接続され前記命令デコーダ
の出力に従って命令を実行する命令実行部とを有し、前
記演算回路等がプログラムに記述された複数の命令を前
記命令デコーダでデコードして実行することで、前記プ
ログラムに従うデータ処理を実行し、前記制御レジスタ
内に格納された制御情報を読み出し、前記制御情報の更
新を行う制御レジスタ転送命令を有する処理手段と、前
記命令を格納する内部命令ＲＡＭおよび前記命令の処理
結果を格納する内部データＲＡＭとからなる内部メモリ
手段と、前記処理手段と前記内部メモリ手段内の前記内
部データＲＡＭに接続され、前記処理手段によりデータ
の読出しとデータの更新が可能な周辺制御レジスタを有
し、前記処理手段の動作と独立して、前記内部メモリ手
段との間でデータの転送を実行して前記データに対する
専用処理を行う複数の周辺ブロック部を備えた周辺ブロ
ック手段とを備え、前記処理手段は、前記周辺制御レジ
スタに格納された前記複数の周辺ブロック部の各々の動
作情報を読出し格納するための状態ビットで構成される
状態監視制御レジスタをさらに有し、前記制御レジスタ
転送命令を実行し、前記状態監視制御レジスタの内容を
参照し、前記複数の周辺ブロック部の各々の処理状態の
変化を検知することを特徴とするシステムＬＳＩ。 - 【請求項２】 処理手段は、前記複数の周辺ブロック部
の各々の動作情報を読出し格納するための前記状態ビッ
トに対応した割り込み有効ビットより構成される割り込
み有効制御レジスタをさらに有し、前記割り込み有効ビ
ットがセットされている時に、前記状態ビットに対応し
た前記周辺ブロック部に対する割り込み処理を実行する
ことを特徴とする請求項１記載のシステムＬＳＩ。 - 【請求項３】 処理手段は、内部データＲＡＭにアクセ
スするためのアドレスバス及びデータバスに接続された
双方向バッファ部をさらに有し、周辺ブロック手段は、
前記双方向バッファ部を介して前記処理手段と接続さ
れ、前記周辺ブロック手段内の前記複数の周辺ブロック
部の各々の周辺制御レジスタ内に格納されたデータは、
前記処理手段により読出し、更新され、前記周辺ブロッ
ク手段内の各周辺ブロック部は、前記双方向バッファ部
を介して、前記処理手段から独立して前記内部データＲ
ＡＭとの間で直接にメモリ転送を実行し、前記メモリ転
送により読込んだデータに対して専用処理を実行し、さ
らに前記内部データＲＡＭへのデータ書込みを実行する
前記メモリ転送において、最終データに続いて前記周辺
ブロック部の処理状態を示す情報を付加し、前記双方向
バッファ部は、前記処理状態情報を保持するための状態
レジスタを、前記双方向バッファ部内のデータ転送経路
上に備え、前記処理手段は、前記双方向バッファ部内の
前記状態レジスタに格納された前記周辺ブロック部の処
理状態情報を読出すことを特徴とする請求項１記載のシ
ステムＬＳＩ。 - 【請求項４】 双方向バッファ部は、周辺ブロック手段
内の複数の周辺ブロック部の各々が内部データＲＡＭと
の間で直接にメモリ転送を実行する時に、前記内部デー
タＲＡＭに対して出力するアドレスを、処理手段が指定
可能なアドレスレジスタと、前記アドレスレジスタの値
を加算できるアドレス加算機構とをさらに備え、前記処
理手段は、前記複数の周辺ブロック部が前記内部データ
ＲＡＭとの間で直接に実行する前記メモリ転送におい
て、前記内部データＲＡＭからデータの読出しを起動す
るためのデータを格納する起動ビットで構成される周辺
起動制御レジスタを備え、前記処理手段は、前記双方向
バッファ部内の前記アドレスレジスタに前記メモリ転送
のためのアドレスを書込むと共に、制御レジスタ転送命
令を用いて前記起動ビットを更新することで、前記起動
ビットに対応した前記周辺ブロック部は、前記メモリ転
送の動作を前記内部データＲＡＭとの間で実行すること
を特徴とする請求項３記載のシステムＬＳＩ。 - 【請求項５】 処理手段は、内部データＲＡＭにアクセ
スするためのアドレスバス及びデータバスに接続された
双方向バッファ部をさらに備え、周辺ブロック手段は、
前記双方向バッファ部を介して前記処理手段と接続さ
れ、前記周辺ブロック手段内の複数の周辺ブロック部の
各々が備えている周辺制御レジスタ内に格納されたデー
タは、前記処理手段により読出しおよび更新され、前記
複数の周辺ブロック部の各々は、前記双方向バッファ部
を介して前記処理手段から独立して前記内部データＲＡ
Ｍとの間で直接にメモリ転送を実行し、前記メモリ転送
により読込んだデータに対して専用処理を実行し、前記
読込んだ前記データの先頭データを取込み、前記先頭デ
ータに応じた専用処理を、前記先頭データに続いて読込
まれたデータに対して実行することを特徴とする請求項
１記載のシステムＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10146178A JPH11338735A (ja) | 1998-05-27 | 1998-05-27 | システムｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10146178A JPH11338735A (ja) | 1998-05-27 | 1998-05-27 | システムｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11338735A true JPH11338735A (ja) | 1999-12-10 |
Family
ID=15401909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10146178A Pending JPH11338735A (ja) | 1998-05-27 | 1998-05-27 | システムｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11338735A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006107041A (ja) * | 2004-10-04 | 2006-04-20 | Hitachi Ltd | ハードウェアイベントハンドルモジュール |
| JP2011191937A (ja) * | 2010-03-12 | 2011-09-29 | Yamatake Corp | デバイス起動装置およびｃｐｕ |
| JP2013041402A (ja) * | 2011-08-15 | 2013-02-28 | Fujitsu Semiconductor Ltd | 半導体集積回路及び回路状態監視回路 |
| USRE48845E1 (en) | 2002-04-01 | 2021-12-07 | Broadcom Corporation | Video decoding system supporting multiple standards |
-
1998
- 1998-05-27 JP JP10146178A patent/JPH11338735A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE48845E1 (en) | 2002-04-01 | 2021-12-07 | Broadcom Corporation | Video decoding system supporting multiple standards |
| JP2006107041A (ja) * | 2004-10-04 | 2006-04-20 | Hitachi Ltd | ハードウェアイベントハンドルモジュール |
| JP2011191937A (ja) * | 2010-03-12 | 2011-09-29 | Yamatake Corp | デバイス起動装置およびｃｐｕ |
| US9152137B2 (en) | 2010-03-12 | 2015-10-06 | Azbil Corporation | Device activating unit and CPU |
| JP2013041402A (ja) * | 2011-08-15 | 2013-02-28 | Fujitsu Semiconductor Ltd | 半導体集積回路及び回路状態監視回路 |
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