JPH11337627A - Testing device for semiconductor integrated circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To have timings of outputs to each pin of an LSI matched. SOLUTION: A semiconductor integrated circuit testing device is provided with a test pattern information, in advance, for outputting four kinds (101, 010, 001, 110) of 3-bit waveform for each set cycle, and a skew amount is measured for each case, which is stored in a memory 12 in a timing correction information source 1 as a correction data. While the test pattern to each pin is sent to a driver pin 3 with shift registers 41, 42 and so on, the first 3 bit of the shift registers 41, 42 and so on are sent to the timing correction information source 1 as bit information. If the 3 bits are detected and found to match with any of the four kinds of 3-bit waveform, delay control is performed using a corresponding correction data obtained in advance. No correction is required if there is no matching.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路
（以下ＬＳＩと称する）に様々な試験信号を与えその機
能や性能などを検査する半導体集積回路試験装置（以下
ＬＳＩテスタと称する）において発生される信号波形
（この信号波形はＬＳＩを試験動作させるために用いら
れる）の変化タイミングを高精度に制御することを目的
とした波形発生機構に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is generated in a semiconductor integrated circuit tester (hereinafter referred to as an LSI tester) for applying various test signals to a semiconductor integrated circuit (hereinafter referred to as an LSI) and inspecting its functions and performance. The present invention relates to a waveform generation mechanism for controlling a change timing of a signal waveform (this signal waveform is used for testing an LSI) with high accuracy.

【０００２】[0002]

【従来の技術】ＬＳＩテスタにおいては、所定のテスト
パターン信号を所定のタイミングでＬＳＩの各ピンごと
に与え、ＬＳＩの各ピンからの出力を予め得られている
期待値と比較することでその機能や性能を検査する。高
速動作をするＬＳＩを正確に検査するには所定のパター
ンを有するテスト信号を与えるタイミングが厳密に制御
される必要がある。というのも、各ピンに供給される信
号が通過してくるＬＳＩテスタ内部での経路は互いに異
なっているのが普通であり、これが原因で被験ＬＳＩに
与えられるテスト信号のタイミングは若干の時間的ずれ
（以下、これをスキューと呼ぶ）をピンごとに持ってし
まい、被験ＬＳＩが入力信号を正しく認識しなくなるか
らである。この点に関して従来から、ピンごとにテスト
信号のタイミングを適切に制御し、スキューを減少させ
るためのいろいろな対策が施されていた。2. Description of the Related Art In an LSI tester, a predetermined test pattern signal is supplied to each pin of an LSI at a predetermined timing, and the output from each pin of the LSI is compared with an expected value obtained in advance to achieve the function. And inspect the performance. In order to accurately inspect an LSI operating at high speed, it is necessary to strictly control the timing at which a test signal having a predetermined pattern is applied. This is because the paths through the LSI tester through which the signals supplied to the respective pins pass are different from each other, and the timing of the test signals supplied to the test LSI due to this is slightly different in time. This is because a deviation (hereinafter, referred to as a skew) is provided for each pin, and the test LSI cannot correctly recognize an input signal. Conventionally, various measures have been taken to reduce the skew by appropriately controlling the timing of the test signal for each pin.

【０００３】従来のＬＳＩテスタ１００の構成の一部分
のブロック図を図８に示す。ただし、図の繁雑を避ける
ため、図８ではＬＳＩからの出力と期待値とを比較し不
良かどうかを判定する部分は省略している。ＬＳＩテス
タ１００は、被験ＬＳＩの各ピンに与えるテストパター
ン系列の情報を蓄えたメモリを含むテストパターン情報
源４、テストパターン系列の情報を被験ＬＳＩに与える
際にどういうタイミングで、またどういうフォーマット
（Return to ZeroやNon Return to Zero等）で与えるべ
きかというタイミング情報を含む波形タイミング情報源
５、テスト信号の波形の性質等に応じて各ピンごとに遅
延させるべき時間量であるスキューデータの情報を蓄え
たタイミング補正情報源１、波形タイミング情報源５か
らのタイミング情報とタイミング補正情報源１からのス
キューデータとを基にして、各ピンごとにタイミング調
整されたタイミング信号をドライバピン３へと出力する
遅延制御回路２、テストパターン情報源４からのテスト
パターン系列の情報と遅延制御回路２からの調整済みの
タイミング信号とを基に、被験ＬＳＩの各ピンへと信号
を与えるドライバピン３を備えている。FIG. 8 is a block diagram showing a part of the configuration of a conventional LSI tester 100. However, in order to avoid complication of the drawing, FIG. 8 omits a portion for comparing the output from the LSI with an expected value to determine whether or not the output is defective. The LSI tester 100 includes a test pattern information source 4 including a memory storing test pattern sequence information to be supplied to each pin of the test LSI, and at what timing and in what format (Return) when supplying the test pattern sequence information to the test LSI. to zero or non return to zero, etc.), a waveform timing information source 5 including timing information indicating whether or not to provide the skew data, which is the amount of time to be delayed for each pin according to the nature of the waveform of the test signal. Based on the accumulated timing information from the timing correction information source 1 and the waveform timing information source 5 and the skew data from the timing correction information source 1, a timing signal adjusted for each pin is output to the driver pin 3. Of the test pattern sequence from the delay control circuit 2 and the test pattern information source 4 And the adjusted based on the timing signal from the delay control circuit 2, and a driver pin 3 to provide a signal to each pin of the test LSI.

【０００４】従来のＬＳＩテスタ１００においては、ま
ず、ドライバピン３から発生するテスト信号の波形の変
化タイミングの校正を行なう。テストパターン情報源４
に蓄えられた単純な同じ繰り返しのテストパターン系列
（０１０１０１‥‥）の情報と、波形タイミング情報源
５からのタイミング情報を得た遅延制御回路２が送り出
す調整済みのタイミング信号とをドライバピン３が合成
して、数十Ｍｂｐｓ程度の低速のテスト信号を発生す
る。このテスト信号を、ＬＳＩテスタ１００とは異なる
外部標準機器（例えばオシロスコープ）で観測し、また
別途、ＬＳＩテスタ１００内での基準タイミング信号を
同じ機器で観測し、両者を比較してスキューを算出す
る。各ピンごとにこの作業を行ない、算出して得られた
スキューのデータは各ピンごとの変化タイミングの補正
値としてタイミング補正情報源１に蓄えられる。In the conventional LSI tester 100, first, the change timing of the waveform of the test signal generated from the driver pin 3 is calibrated. Test pattern information source 4
The driver pin 3 outputs the information of the simple same repetitive test pattern sequence (010101 #) stored in the driver pin 3 and the adjusted timing signal sent from the delay control circuit 2 which has obtained the timing information from the waveform timing information source 5. The signal is synthesized to generate a low-speed test signal of about several tens Mbps. This test signal is observed by an external standard device (for example, an oscilloscope) different from the LSI tester 100, and a reference timing signal in the LSI tester 100 is separately observed by the same device, and the two are compared to calculate a skew. . This operation is performed for each pin, and the skew data obtained by calculation is stored in the timing correction information source 1 as a correction value of the change timing for each pin.

【０００５】そして、遅延制御回路２ではタイミング補
正情報源１からスキューデータを読み出し、これを用い
てタイミング情報を補正することでドライバピン３から
発生するテスト信号の波形のタイミングを補正する。こ
れによって所定の精度範囲内に収まるようにテスト信号
の波形の変化タイミングの補正を行なっていた。The delay control circuit 2 reads the skew data from the timing correction information source 1 and corrects the timing information using the skew data to correct the timing of the waveform of the test signal generated from the driver pin 3. Thus, the change timing of the waveform of the test signal is corrected so as to fall within a predetermined accuracy range.

【０００６】このような校正作業はオシロスコープを用
いて目視によって行うだけでなく、比較器とマイコン
（いずれも図示されていない）とを用いることで効率的
に行なえる。[0006] Such a calibration operation can be performed efficiently not only visually using an oscilloscope but also using a comparator and a microcomputer (both not shown).

【０００７】[0007]

【発明が解決しようとする課題】しかし、実際にドライ
バピン３からＬＳＩへと入力される様々なテストパター
ンの波形は、この校正作業から得られた補正情報を用い
るだけでは、理想的なタイミングで出力されない。テス
トパターン系列、その系列の周期（各ビットの時間的長
さ）や位相、フォーマットなどの多様な要因が出力タイ
ミングに影響を与えてしまうからである。However, the waveforms of various test patterns actually input from the driver pin 3 to the LSI can be obtained at ideal timing only by using the correction information obtained from this calibration work. No output. This is because various factors such as a test pattern sequence, a period of the sequence (time length of each bit), a phase, and a format affect the output timing.

【０００８】そこで本発明では、テストパターン系列、
周期、およびフォーマットを考慮してタイミングの補正
を行なう技術を開示する。Therefore, in the present invention, a test pattern sequence
A technique for correcting a timing in consideration of a cycle and a format is disclosed.

【０００９】[0009]

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、被験半導体集積回路の有するピンごと
に、所定のパターンで変化する複数のビットからなるテ
スト信号を与える装置であって、前記ピンごとに前記所
定のパターンを格納し、前記所定のパターン及び前記所
定のパターンにおいて隣接する３ビットからなるビット
情報を出力するパターン情報源と、前記所定のパターン
の変化するタイミングを規定するタイミング情報を出力
するタイミング情報源と、前記ビット情報における前記
３ビットが１０１，０１０，００１，１１０のいずれか
の場合には非零の値を、０１１，１００，０００，１１
１のいずれかの場合には零の値を、それぞれ補正量とし
て出力するタイミング補正情報源と、前記補正量及び前
記タイミング情報に基づいて、前記パターン情報源から
得た前記所定のパターンを所定のタイミングで発生させ
て前記テスト信号を生成するテスト信号発生部とを備え
る半導体集積回路試験装置である。Means for Solving the Problems Claim 1 of the present invention
Is a device that provides a test signal consisting of a plurality of bits that change in a predetermined pattern for each pin of the semiconductor integrated circuit under test, wherein the predetermined pattern is stored for each of the pins, A pattern information source for outputting bit information consisting of three bits adjacent to each other in the pattern and the predetermined pattern; a timing information source for outputting timing information for defining a timing at which the predetermined pattern changes; If the bit is any of 101,010,001,110, a non-zero value is set to 011,100,000,11.
1, a timing correction information source that outputs a value of zero as a correction amount, and the predetermined pattern obtained from the pattern information source based on the correction amount and the timing information. A test signal generation unit for generating the test signal by generating the test signal at a timing.

【００１０】この発明のうち請求項２にかかるものは、
請求項１記載の半導体集積回路試験装置であって、前記
タイミング情報源は前記テスト信号における前記ビット
の長さを規定する周期量も出力し、前記３ビットが１０
１，０１０，００１，１１０のいずれかの場合には前記
補正量は前記周期量に依存する。[0010] The present invention according to claim 2 includes:
2. The semiconductor integrated circuit test apparatus according to claim 1, wherein said timing information source also outputs a period amount defining a length of said bit in said test signal, and said three bits are 10 bits.
In any of 1,010,001,110, the correction amount depends on the period amount.

【００１１】この発明のうち請求項３にかかるものは、
請求項２記載の半導体集積回路試験装置であって、前記
テスト信号の電圧振幅を規定する電圧振幅情報を出力す
る電圧振幅情報源を更に備え、前記３ビットが１０１，
０１０，００１，１１０のいずれかの場合には前記補正
量は前記電圧振幅情報にも依存する。According to the third aspect of the present invention,
3. The semiconductor integrated circuit test device according to claim 2, further comprising a voltage amplitude information source for outputting voltage amplitude information defining a voltage amplitude of said test signal, wherein said three bits are 101,
In any of 010, 001 and 110, the correction amount also depends on the voltage amplitude information.

【００１２】[0012]

【発明の実施の形態】実施の形態１．本実施の形態で
は、テスト信号が、ＮＲＺのフォーマットで与えられる
場合を例にとって話を進める。ＮＲＺフォーマット下で
スキュー発生に対し最も影響が大きいと考えられる要因
は、第一にテスト系列の周期の長さ、そして第二にテス
トパターン系列の並び具合、の二つである。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 In the present embodiment, a case will be described as an example where the test signal is provided in the NRZ format. Factors considered to have the greatest effect on skew generation under the NRZ format are firstly the length of the test sequence period, and secondly, the arrangement of the test pattern sequence.

【００１３】本発明では特にテストパターン系列に関
し、連続する三ビットの並び具合による波形のひずみに
着目した。連続する三ビットに限定している理由は以下
のとおりである。In the present invention, particularly with respect to a test pattern sequence, attention has been paid to waveform distortion due to the arrangement of three consecutive bits. The reason for limiting to three consecutive bits is as follows.

【００１４】従来の単純なテストパターン系列（０１０
１０１０１．．．）をテスト信号として用いた校正を図
９に示す。図９(ａ)は上記テストパターン系列に従って
発生する理想的なテスト信号とドライバピン３から出力
される波形との関係を示している。図９(ｂ)、(ｃ)はそ
れぞれ１→０、０→１の変化におけるスキューα、βを
示している。これらの値α、βに対してテストパターン
の系列の周期が長ければ、あらゆるテストパターン系列
の０、１の遷移に対して補正が可能となる。A conventional simple test pattern sequence (010
10101. . . 9) is shown in FIG. 9 as a test signal. FIG. 9A shows a relationship between an ideal test signal generated according to the test pattern sequence and a waveform output from the driver pin 3. FIGS. 9B and 9C show the skew α and β in the change of 1 → 0 and 0 → 1, respectively. If the cycle of the test pattern sequence is long with respect to these values α and β, it is possible to correct the transition of 0 and 1 in any test pattern sequence.

【００１５】ところが系列の周期が短いと、その遅延量
が先のα、βとは異なった値になる場合が生じてくる。
これは特に系列中、連続する三ビット間で続けて遷移が
ある場合（１→０→１、０→１→０となる場合）に顕著
である。それを図示したのが図５である。隣接する遷移
が近づくことにより、スキューα、βはそれぞれδ、γ
だけ増加する。However, if the cycle of the stream is short, the amount of delay may be different from the values of α and β.
This is particularly remarkable when there is a continuous transition between three consecutive bits in the sequence (when 1 → 0 → 1, 0 → 1 → 0). FIG. 5 illustrates this. As adjacent transitions approach, skew α and β become δ and γ, respectively.
Only increase.

【００１６】図６は、連続する三ビットのテストパター
ン系列のパターンと、ドライバピン３からの出力波形と
の関係を示すグラフである。各ビットの期間は第１〜第
３周期として記している。同図(ａ)〜(ｈ)はそれぞれパ
ターンが（１,０,０）、（０,０,１）、（１,１,０）、
（０,１,１）、（１,１,１）、（０,０,０）、（０,１,
０）、（１,０,１）の場合を示している。図７(ａ)は図
６(ｃ)，(ｇ)を比較したグラフ、図７(ｂ)は図６(ｂ)，
(ｈ)を比較したグラフである。第２周期と第３周期の境
界での遷移においてδ、γが生じる原因は、一つ過去の
遷移（第１周期と第２周期の境界での遷移）に基づくオ
ーバーシュート、アンダーシュートが影響している。厳
密に考えた場合、現在の遷移より前のすべての過去の遷
移が、現在の遷移に対し何らかの影響を与えているはず
ではあるが、遠い過去になればなるほどその影響は薄く
なり、一つ前の遷移のみが現在の遷移に影響を及ぼすと
して差し支えない。よって、テストパターン系列を連続
三ビットに限定して考慮すれば、例えばＮＲＺというフ
ォーマットにおいて系列の周期とテストパターン系列の
両方に対処したタイミング補正が行えるようになる。FIG. 6 is a graph showing the relationship between the pattern of a continuous 3-bit test pattern sequence and the output waveform from the driver pin 3. The period of each bit is described as first to third periods. FIGS. 9A to 9H show patterns (1, 0, 0), (0, 0, 1), (1, 1, 0),
(0,1,1), (1,1,1), (0,0,0), (0,1 ,,
0) and (1, 0, 1). 7A is a graph comparing FIGS. 6C and 6G, and FIG. 7B is a graph comparing FIGS.
It is the graph which compared (h). The cause of δ and γ at the transition at the boundary between the second and third periods is due to overshoot and undershoot based on one past transition (transition at the boundary between the first and second periods). ing. Strictly speaking, all past transitions before the current transition should have had some effect on the current transition, but the farther the past, the less the effect will be, Can be affected only by the current transition. Therefore, if the test pattern sequence is limited to three consecutive bits and considered, for example, in the format of NRZ, it is possible to perform timing correction corresponding to both the sequence period and the test pattern sequence.

【００１７】図１は、本実施の形態にかかるＬＳＩテス
タ２０１の構成の一部分を示すブロック図である。類似
の構成を開示するものとして、特開昭６３−１１１４８
０号公報、特開平５−１７２９０６号公報、特開平６−
２６５５９７号公報がある。しかし、これらの公報では
スキューデータをどのようにして得るのかについて、明
確にされてはいない。FIG. 1 is a block diagram showing a part of the configuration of an LSI tester 201 according to the present embodiment. Japanese Patent Application Laid-Open No. 63-11148 discloses a similar configuration.
0, JP-A-5-172906, JP-A-6-172906
265597. However, these publications do not clarify how to obtain skew data.

【００１８】図１に示された構成は、図８に示された構
成と比較して、テストパターン情報源４からタイミング
補正情報源１へビット情報が、波形タイミング情報源５
からタイミング補正情報源１へ周期量情報が、それぞれ
与えられている点でのみ異なっている。図８と同様、図
の繁雑をさけるべくＬＳＩからの出力と期待値とを比較
する部分は省略している。The configuration shown in FIG. 1 is different from the configuration shown in FIG. 8 in that bit information is transmitted from test pattern information source 4 to timing correction information source 1 by waveform timing information source 5.
From the timing correction information source 1 only in that they are respectively provided. As in FIG. 8, a portion for comparing the output from the LSI with the expected value is omitted to avoid complication of the drawing.

【００１９】図２は、ＬＳＩテスタ２０１の、より具体
的な構成を示す回路図である。テストパターン情報源４
からは、テストパターン系列がドライバピン３に対して
各ピンごとにそれぞれ出力される。ドライバピン３で
は、各ピンごとにそれらを遅延制御回路２から送られて
きた補正済みのタイミング信号とそれぞれ合成し、被験
ＬＳＩの各ピンへとテスト信号を出力する。FIG. 2 is a circuit diagram showing a more specific configuration of the LSI tester 201. Test pattern information source 4
, A test pattern sequence is output to the driver pin 3 for each pin. The driver pin 3 combines each of them with the corrected timing signal sent from the delay control circuit 2 and outputs a test signal to each pin of the test LSI.

【００２０】テストパターン情報源４はテストパターン
系列の情報を蓄えるメモリを内蔵している。このメモリ
はテストパターン系列の情報をドライバピン３に送り出
すときにピンごとに系列の先頭から順次送出されるよう
に、例えばシフトレジスタ４１，４２，‥‥で構成され
る。このシフトレジスタから送出される系列の先頭の三
ビットがビット情報であり、これらはタイミング補正情
報源１の備えるＡＮＤ回路Ｇ１〜Ｇ４で検知される。図
２では簡単のため、ピン一つ分についての四つのＡＮＤ
回路のみを示している。テストパターン系列は一周期
（一ビット）ずつシフトされ、常に系列内の連続した三
ビットが監視されていることになり、系列の一ビットご
とに出力タイミングの補正が行われる。各々のＡＮＤ回
路Ｇ１〜Ｇ４は、ドライバピン３からのテスト信号の波
形を示した図６(ｇ)，(ｈ)，(ｂ)，(ｃ)における第１、
第２、第３周期が０１０，１０１，００１，１１０の各
場合に対応しており、それぞれの場合に応じて“１”を
出力するように入力部にＮＯＴ回路（図中白丸で示す）
が接続されている。ここで、０００，１１１，０１１，
１００に対応したＡＮＤ回路は必要ではない。本発明で
は、シフトレジスタ中に収められている系列の第２、第
３周期の境界での信号の遷移についてタイミング補正す
るため、第２、第３周期の境界で遷移している場合にの
み対応してＡＮＤ回路Ｇ１〜Ｇ４だけ設ければよい。The test pattern information source 4 has a built-in memory for storing test pattern sequence information. This memory is constituted by, for example, shift registers 41, 42,... So that the information of the test pattern sequence is transmitted to the driver pin 3 from the head of the sequence for each pin. The first three bits of the series transmitted from the shift register are bit information, which are detected by AND circuits G1 to G4 included in the timing correction information source 1. In FIG. 2, four ANDs for one pin are shown for simplicity.
Only the circuit is shown. The test pattern sequence is shifted by one period (one bit), so that three consecutive bits in the sequence are always monitored, and the output timing is corrected for each bit of the sequence. 6 (g), (h), (b) and (c) shown in FIGS. 6 (g), (h), (b) and (c) showing the waveform of the test signal from the driver pin 3.
The second and third periods correspond to the cases of 010, 101, 001, and 110, respectively, and a NOT circuit (shown by a white circle in the figure) is provided at the input unit so as to output "1" in each case.
Is connected. Here, 000,111,011,
No AND circuit corresponding to 100 is required. In the present invention, since the timing of signal transitions at the boundaries of the second and third periods of the series stored in the shift register is corrected, only the case of transition at the boundaries of the second and third periods is supported. Then, only AND circuits G1 to G4 may be provided.

【００２１】ＡＮＤ回路Ｇｊの出力（ｊ＝１，２，３，
４）のそれぞれは、タイミング補正情報源１の備えるＡ
ＮＤ回路Ｑｉｊの一端に接続されている。ここで１≦ｉ
≦Ｎであって、Ｎは系列の周期の設定数である。系列の
周期としてどれを選択するかは周期量情報としてタイミ
ング情報源５からタイミング補正情報源１へと与えられ
る。タイミング情報はＡＮＤ回路Ｑｉｊの他端に与えら
れ、そのいずれか４つの一端に与えられた信号を出力さ
せる。例えば周期として２．５ｎｓ，３．０ｎｓ，３．
５ｎｓの中から３．０ｎｓを選択する場合、これらに対
応した信号Ｔ１，Ｔ２，Ｔ３が周期量情報を構成してお
り、そのうち信号Ｔ２のみが“１”となって、ＡＮＤ回
路Ｑ２ｊの他端に与えられた信号を出力する。例えば系
列のパターンが０１０であった場合には、ＡＮＤ回路Ｇ
１の出力が“１”であり、これがＡＮＤ回路Ｑ２１から
出力される。The output of the AND circuit Gj (j = 1, 2, 3, 3)
Each of 4) corresponds to A provided in the timing correction information source 1.
It is connected to one end of the ND circuit Qij. Where 1 ≦ i
≤N, where N is the set number of cycle periods. Which of the series is selected is given from the timing information source 5 to the timing correction information source 1 as period amount information. The timing information is provided to the other end of the AND circuit Qij, and a signal provided to any one of the four ends is output. For example, 2.5 ns, 3.0 ns, and 3.
When selecting 3.0 ns from 5 ns, the signals T1, T2, and T3 corresponding thereto constitute the period amount information, and only the signal T2 becomes "1", and the other end of the AND circuit Q2j Output the signal given to. For example, if the sequence pattern is 010, the AND circuit G
1 is "1", which is output from the AND circuit Q21.

【００２２】ＡＮＤ回路Ｑｉｊの出力Δｔｉｊは、補正
データτｉｊと共に遅延量選択回路１３に与えられ、補
正データτｉｊを選択する制御に供される。補正データ
τｉｊはテストパターン系列において第ｉの周期が採用
された場合に、テストパターン系列の連続する三ビット
が第ｊのパターンを示す場合に必要な補正データであ
る。但し、第１〜第４のパターンは、それぞれ０１０，
１０１，００１，１１０である。先の例で言えば、ＡＮ
Ｄ回路Ｑ２１の出力Δｔ２１が“１”であることによ
り、補正データτ２１が遅延量選択回路１３から出力さ
れる。このようにして出力される補正データτｉｊは、
スキューデータとして遅延制御回路２へ与えられる。勿
論、図６(ａ)，(ｄ)，(ｅ)，(ｆ)に示されるパターンに
対しては補正データは必要ではないので、その場合には
補正データとして０が採用される。The output Δtij of the AND circuit Qij is supplied to the delay selection circuit 13 together with the correction data τij, and is subjected to control for selecting the correction data τij. The correction data τij is necessary when the i-th cycle is adopted in the test pattern sequence and three consecutive bits of the test pattern sequence indicate the j-th pattern. However, the first to fourth patterns are 010,
101,001,110. In the previous example, AN
Since the output Δt21 of the D circuit Q21 is “1”, the correction data τ21 is output from the delay amount selection circuit 13. The correction data τij output in this manner is
It is provided to delay control circuit 2 as skew data. Of course, no correction data is required for the patterns shown in FIGS. 6A, 6D, 6E, and 6F, and in that case, 0 is adopted as the correction data.

【００２３】ＡＮＤ回路Ｑｉｊ、メモリ１２及び遅延量
選択回路１３はパターン二つ分のみを示しているが、一
つのピンにつきパターン四つ分設けられ、さらにピン数
に応じてこれらが設けられるのは当然である。Although the AND circuit Qij, the memory 12, and the delay amount selection circuit 13 are shown for only two patterns, four patterns are provided for one pin, and these are provided according to the number of pins. Of course.

【００２４】さて、事前に取得しておくべき補正データ
について以下に述べる。図６の(ｇ)，(ｈ)を用いて述べ
たように、系列の周期が短かいときにテストパターン系
列で問題となるのは、第１、第２、第３周期が連続した
二つの遷移を招く、１０１と０１０の並び方である。そ
れ以外の００１，１１０については従来の基準タイミン
グを用いた校正作業から得られる補正値を用いればよい
し、１１１，０００，０１１，１００については第２、
第３周期の境界での遷移がないからである。よって、本
実施の形態では、従来の基準タイミングを用いた校正作
業に加え、１０１と０１０の二通りの各場合について、
周期の設定数Ｎと同じ回数だけスキューの実測を繰り返
すだけで、すべてのスキューのデータが得られることに
なる。Now, correction data to be obtained in advance will be described below. As described with reference to FIGS. 6 (g) and 6 (h), the problem with the test pattern sequence when the period of the sequence is short is that two sequences in which the first, second, and third periods are continuous. This is a way of arranging 101 and 010, which causes a transition. For 001 and 110 other than the above, a correction value obtained from a calibration operation using a conventional reference timing may be used.
This is because there is no transition at the boundary of the third cycle. Therefore, in the present embodiment, in addition to the calibration work using the conventional reference timing, for each of the two cases 101 and 010,
By simply repeating the actual measurement of the skew the same number of times as the set number N of the cycles, data of all the skews can be obtained.

【００２５】実施の形態２．本実施の形態では、実施の
形態１において考慮した要因に加え、さらにテスト信号
の電圧振幅情報についても考慮する。Embodiment 2 In the present embodiment, in addition to the factors considered in the first embodiment, the voltage amplitude information of the test signal is also considered.

【００２６】図３は、本実施の形態にかかるＬＳＩテス
タ２０２の構成の一部分を示すブロック図である。実施
の形態１において示されたＬＳＩテスタ２０１と比較し
て、テストパターン系列および周期量情報とともに、さ
らに電圧振幅情報を電圧振幅情報源６からタイミング補
正情報源１に与えるようにしたものである。図４はＬＳ
Ｉテスタ２０２のより具体的な構成を示す回路図であ
る。FIG. 3 is a block diagram showing a part of the configuration of the LSI tester 202 according to the present embodiment. In comparison with the LSI tester 201 shown in the first embodiment, the voltage amplitude information is supplied from the voltage amplitude information source 6 to the timing correction information source 1 together with the test pattern sequence and the period amount information. FIG. 4 shows LS
FIG. 3 is a circuit diagram showing a more specific configuration of an I tester 202.

【００２７】図４に示された構成は図２に示された構成
に対し、電圧振幅情報Ｖ１，Ｖ２，‥‥が与えられるＡ
ＮＤ回路Ｐ１１１，Ｐ２１１，‥‥が追加された構成を
有している。つまり、図３で遅延量選択回路１３に直結
していたＡＮＤ回路Ｑｉｊからの出力が、電圧振幅情報
の設定数Ｍと同じ数のＡＮＤ回路Ｐｉｊ１，Ｐｉｊ２，
‥‥ＰｉｊＭに接続されるようになり、ＡＮＤ回路Ｐｉ
ｊｋ（１≦ｋ≦Ｍ）からの出力がすべて、遅延量選択回
路１３へと接続される。The configuration shown in FIG. 4 is different from the configuration shown in FIG. 2 in that voltage amplitude information V1, V2,.
ND circuits P111, P211 and ‥‥ are added. That is, the output from the AND circuit Qij directly connected to the delay amount selection circuit 13 in FIG. 3 is equal to the number M of AND circuits Pij1, Pij2,
‥‥ PijM is connected to the AND circuit Pi
All outputs from jk (1 ≦ k ≦ M) are connected to the delay amount selection circuit 13.

【００２８】例えば、テスト信号の電圧振幅として２．
０Ｖ，２．５Ｖ，３．０Ｖの中から２．５Ｖを選択する
場合、これらに対応した信号Ｖ１，Ｖ２，Ｖ３が電圧振
幅情報を構成しており、そのうち信号Ｖ２のみが“１”
となって、ＡＮＤ回路Ｐｉｊ２の他端に与えられた信号
を出力する。例えば系列のパターンが０１０であった場
合には、ＡＮＤ回路Ｇ１の出力が“１”であり、ＡＮＤ
回路Ｑ２１からの出力Δｔ２１が“１”となる。そして
更にＡＮＤ回路Ｐ２１２の出力Δｔ２１２が“１”とな
る。For example, when the voltage amplitude of the test signal is 2.
When 2.5V is selected from 0V, 2.5V, and 3.0V, signals V1, V2, and V3 corresponding to these voltages constitute voltage amplitude information, and only signal V2 is "1".
, And outputs a signal given to the other end of the AND circuit Pij2. For example, when the sequence pattern is 010, the output of the AND circuit G1 is "1", and
The output Δt21 from the circuit Q21 becomes “1”. Further, the output Δt212 of the AND circuit P212 becomes “1”.

【００２９】メモリ１２は、パターンと、系列の周期の
長さと、電圧振幅によって規定される補正データτｉｊ
ｋを格納しており、遅延量選択回路１３に与えられる。
これらはＡＮＤ回路Ｐｉｊｋの出力Δｔｉｊｋが“１”
となることに対応してスキューデータとして遅延制御回
路２へと与えられる。The memory 12 stores correction data τij defined by the pattern, the length of the cycle of the series, and the voltage amplitude.
k, which is supplied to the delay amount selection circuit 13.
These are when the output Δtijk of the AND circuit Pijk is “1”.
Is provided to the delay control circuit 2 as skew data.

【００３０】よって、事前に取得しておくべきデータに
ついても、従来の基準タイミングを用いた校正作業に加
え、１０１と０１０の二通りの各場合について、（タイ
ミング周期の値の設定数）×（電圧振幅の値の設定数）
と同じ回数だけ遅延量の実測を繰り返し、遅延量のデー
タを得て、メモリ１２に蓄えておけばよい。Therefore, for the data to be acquired in advance, in addition to the conventional calibration work using the reference timing, in each of the two cases 101 and 010, (the set number of timing period values) × ( Number of voltage amplitude settings)
The actual measurement of the delay amount may be repeated the same number of times as described above, and data of the delay amount may be obtained and stored in the memory 12.

【００３１】[0031]

【発明の効果】この発明のうち請求項１にかかる半導体
集積回路試験装置によれば、すべての要因の組み合わせ
を考慮して遅延量のデータを得ていた場合に比べ、取得
しておくべき遅延量のデータ数を少なくできる。よって
これらを格納するのに必要なメモリ容量を小さく抑える
ことができ、また事前に遅延量のデータを取得するのに
かかる時間を減少させることが可能となる。According to the semiconductor integrated circuit test apparatus according to the first aspect of the present invention, the delay to be obtained is smaller than that in the case where the data of the delay amount is obtained in consideration of the combination of all the factors. The amount of data can be reduced. Therefore, the memory capacity required for storing these can be reduced, and the time required to acquire the data of the delay amount in advance can be reduced.

【００３２】この発明のうち請求項２にかかる半導体集
積回路試験装置によれば、テスト信号を構成するビット
の周期を考慮した補正量でテスト信号の変化のタイミン
グを補正するので、周期が小さくなれば大きくなる傾向
にあるスキューに対して一層正確に補正を行うことがで
きる。According to the semiconductor integrated circuit test apparatus of the present invention, the timing of the change of the test signal is corrected by the correction amount in consideration of the cycle of the bit forming the test signal, so that the cycle can be reduced. The skew that tends to be larger can be corrected more accurately.

【００３３】この発明のうち請求項３にかかる半導体集
積回路試験装置によれば、テスト信号の電圧振幅を考慮
した補正量でテスト信号の変化のタイミングを補正する
ので、電圧振幅の影響も考慮してスキューの補正を一層
正確に行うことができる。According to the semiconductor integrated circuit test apparatus of the present invention, since the timing of the change of the test signal is corrected by the correction amount in consideration of the voltage amplitude of the test signal, the influence of the voltage amplitude is also considered. Skew correction can be performed more accurately.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１の構成を示すブロック図
である。FIG. 1 is a block diagram showing a configuration of a first embodiment of the present invention.

【図２】本発明の実施の形態１の構成を示す回路図であ
る。FIG. 2 is a circuit diagram showing a configuration of the first embodiment of the present invention.

【図３】本発明の実施の形態２の構成を示すブロック図
である。FIG. 3 is a block diagram illustrating a configuration according to a second embodiment of the present invention.

【図４】本発明の実施の形態２の構成を示す回路図であ
る。FIG. 4 is a circuit diagram showing a configuration according to a second embodiment of the present invention.

【図５】本発明の実施の形態１、２の動作を示すタイミ
ングチャートである。FIG. 5 is a timing chart showing the operation of the first and second embodiments of the present invention.

【図６】本発明の実施の形態１、２の動作を示すタイミ
ングチャートである。FIG. 6 is a timing chart showing the operation of the first and second embodiments of the present invention.

【図７】本発明の実施の形態１、２の動作を示すタイミ
ングチャートである。FIG. 7 is a timing chart showing the operation of the first and second embodiments of the present invention.

【図８】従来の技術の構成を示すブロック図である。FIG. 8 is a block diagram showing a configuration of a conventional technique.

【図９】従来の技術の動作を示すタイミングチャートで
ある。FIG. 9 is a timing chart showing the operation of the conventional technique.

【符号の説明】[Explanation of symbols]

１ タイミング補正情報源、２ 遅延制御回路、３ ド
ライバピン、４ テストパターン情報源、５ 波形タイ
ミング情報源、６ 電圧振幅情報源、Ｇ１〜Ｇ４，Ｑ１
１〜Ｑ３１，Ｐ１１１〜Ｐ１１３ ＡＮＤ回路、１２
遅延量記憶用メモリ、１３ 遅延量選択回路。1 timing correction information source, 2 delay control circuit, 3 driver pins, 4 test pattern information source, 5 waveform timing information source, 6 voltage amplitude information source, G1 to G4, Q1
1 to Q31, P111 to P113 AND circuit, 12
Delay amount memory, 13 Delay amount selection circuit.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 被験半導体集積回路の有するピンごと
に、所定のパターンで変化する複数のビットからなるテ
スト信号を与える装置であって、 前記ピンごとに前記所定のパターンを格納し、前記所定
のパターン及び前記所定のパターンにおいて隣接する３
ビットからなるビット情報を出力するパターン情報源
と、 前記所定のパターンの変化するタイミングを規定するタ
イミング情報を出力するタイミング情報源と、 前記ビット情報における前記３ビットが１０１，０１
０，００１，１１０のいずれかの場合には非零の値を、
０１１，１００，０００，１１１のいずれかの場合には
零の値を、それぞれ補正量として出力するタイミング補
正情報源と、 前記補正量及び前記タイミング情報に基づいて、前記パ
ターン情報源から得た前記所定のパターンを所定のタイ
ミングで発生させて前記テスト信号を生成するテスト信
号発生部とを備える、半導体集積回路試験装置。An apparatus for providing a test signal consisting of a plurality of bits changing in a predetermined pattern for each pin of a test semiconductor integrated circuit, wherein the predetermined pattern is stored for each pin, 3 adjacent to the pattern and the predetermined pattern
A pattern information source that outputs bit information composed of bits; a timing information source that outputs timing information that defines a timing at which the predetermined pattern changes; and wherein the three bits in the bit information are 101,01.
A non-zero value in any of 0,001,110,
011, 100,000, 111, a timing correction information source that outputs a value of zero as a correction amount, and a timing correction information source obtained from the pattern information source based on the correction amount and the timing information. A test signal generator for generating a test signal by generating a predetermined pattern at a predetermined timing. 【請求項２】 前記タイミング情報源は前記テスト信号
における前記ビットの長さを規定する周期量も出力し、 前記３ビットが１０１，０１０，００１，１１０のいず
れかの場合には前記補正量は前記周期量に依存する、請
求項１記載の半導体集積回路試験装置。2. The timing information source also outputs a period amount defining the length of the bit in the test signal. When the three bits are 101, 010, 001, 110, the correction amount is The semiconductor integrated circuit test device according to claim 1, wherein the test device depends on the period amount. 【請求項３】 前記テスト信号の電圧振幅を規定する電
圧振幅情報を出力する電圧振幅情報源を更に備え、 前記３ビットが１０１，０１０，００１，１１０のいず
れかの場合には前記補正量は前記電圧振幅情報にも依存
する、請求項２記載の半導体集積回路試験装置。3. A voltage amplitude information source for outputting voltage amplitude information defining a voltage amplitude of the test signal, wherein when the three bits are 101, 010, 001, 110, the correction amount is 3. The semiconductor integrated circuit test device according to claim 2, wherein the device also depends on the voltage amplitude information.