JPH11337594A - ピーク検出回路 - Google Patents
ピーク検出回路Info
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- JPH11337594A JPH11337594A JP10141908A JP14190898A JPH11337594A JP H11337594 A JPH11337594 A JP H11337594A JP 10141908 A JP10141908 A JP 10141908A JP 14190898 A JP14190898 A JP 14190898A JP H11337594 A JPH11337594 A JP H11337594A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
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Abstract
る増幅信号が入力されるトランジスタに対して電流保護
対策がなされたピーク検出回路を提供する。 【解決手段】 差動増幅部からの増幅信号Saがベース
に入力されるトランジスタQ3のコレクタは,一端が電
源レベルVccに接続されている抵抗素子RC1の他
端,および,一端がベースに接続されている抵抗素子R
C2の他端に接続されている。容量素子CPが充電され
ていない場合などトランジスタQ3のエミッタが接地レ
ベルGNDにショートした場合,トランジスタQ3のコ
レクタ電位は低下し,これに伴いベース電位も低下す
る。したがって,トランジスタQ3に過電流が流れ込む
ことはない。
Description
uto Gain Controlled ampli
fier)等に用いられ,所定の信号のピーク値を検出
する機能を有するピーク検出回路に関するものである。
す。このピーク検出回路101は,トランジスタQ1,
Q2,抵抗素子RL1,RL2,第1の定電流源CCS
1からなる差動増幅回路,およびダーリントン接続され
たトランジスタQ3,Q4からなるエミッタ・フォロワ
回路,さらに,パッドPAD,容量素子CP,および第
2の定電流源CCS2が備えられた構成を有するもので
ある。
2の一端は,電源レベルVccに共通接続されている。
抵抗素子RL1の他端は,トランジスタQ1のコレクタ
に接続され,抵抗素子RL2の他端は,トランジスタQ
2のコレクタおよびトランジスタQ3のベースに接続さ
れている。トランジスタQ1は,ベースに入力される入
力信号Inによって制御され,トランジスタQ2は,ベ
ースに入力される基準信号Refによって制御されるよ
うに構成されている。そして,トランジスタQ1および
トランジスタQ2のエミッタは,定電流Ieを生成する
第1の定電流源CCS1を介して接地レベルGNDに接
続されている。
トランジスタQ4のコレクタは,電源レベルVccに共
通接続されており,トランジスタQ3のエミッタは,ト
ランジスタQ4のベースおよびパッドPADに接続され
ている。パッドPADは,容量素子CPの一端に接続さ
れ,容量素子CPの他端は,接地レベルGNDに接続さ
れている。トランジスタQ4のエミッタは,定電流If
を生成する第2の定電流源CCS2を介して接地レベル
GNDに接続されている。そして,ピーク検出回路10
1の出力信号Outは,トランジスタQ4のエミッタか
ら得られることになる。
回路101の動作を説明する。トランジスタQ1のベー
スに入力された入力信号Inは,トランジスタQ2のベ
ースに入力されている基準信号Refに基づき差動増幅
され,この増幅された増幅信号Saは,トランジスタQ
3のベースに入力される。ここで,増幅信号Saの電圧
値が容量素子CPの電圧とトランジスタQ3のベース・
エミッタ間電圧(約0.8V)の和を上回った場合,ト
ランジスタQ3は,ターン・オンする。かかるトランジ
スタQ3の動作によってHレベルの信号がベースに入力
されるトランジスタQ4は,第2の定電流源CCS2の
定電流Ifに基づき,エミッタから出力信号Outを出
力することになる。すなわち,従来のピーク検出回路1
01は,基準信号Refによって入力信号Inのピーク
電圧値を検出する機能を有するものであり,基準信号R
efの電圧値を変更することによって,検出すべき入力
信号Inのピーク電圧値を容易に調整することが可能と
されている。
フした直後,トランジスタQ4は,トランジスタQ3の
エミッタ電流によって予め充電されている容量素子CP
の放電時間に従って所定の間オン状態が保持されること
になる。通常,トランジスタQ4のオン状態の保持時間
は,入力信号Inの周波数に応じて調節されており,例
えば入力信号Inの周波数が1GHz程度の場合,この
周波数に応じて数pFの容量素子CPが用いられてい
る。これに対して,入力信号Inの周波数が100MH
z程度である場合,数百pFの容量が必要となる。ピー
ク検出回路101を半導体集積回路として形成する場
合,数百pFといった大きい静電容量を有する容量素子
CPを直接回路中に作り込むことは困難であるため,外
部に備えられたいわゆるチップキャパシタ(図示せ
ず。)をパッドPADに接続することによって入力信号
Inの周波数に対応していた。
ピーク検出回路101において,電源電圧の立ち上がり
直後など,容量素子CPおよびパッドPADに接続され
たチップキャパシタが十分に充電されていない場合に入
力信号Inが入力されトランジスタQ3がターン・オン
するとトランジスタQ3に対して過大な電流が流れ込む
ことになり,これによりトランジスタQ3が著しく劣化
するおそれがあった。また,何らかの原因でパッドPA
Dが接地レベルGNDに接触していた場合,または,ピ
ーク検出回路101の製品テスト時にパッドPADに対
して不適当な電圧が印加された場合も同様な不具合が起
こり得た。
されたものであり,その目的は,基準信号と入力信号と
の差を増幅して得られる増幅信号が入力されるトランジ
スタに対して電流保護対策がなされたピーク検出回路を
提供することにある。
に,基準信号の信号レベルと入力信号の信号レベルの差
を増幅し増幅信号を出力する差動増幅部と,前記増幅信
号が入力される制御電極を有するトランジスタとを備
え,前記入力信号のピーク値を検出する機能を有するピ
ーク検出回路が提供される。そして,このピーク検出回
路に備えられたトランジスタは,請求項1に記載のよう
に,入力電極が,一端が電源に接続されている第1の抵
抗の他端,および,一端が前記制御電極に接続されてい
る第2の抵抗の他端に接続されたことを特徴としてい
る。かかる構成によれば,例えば,トランジスタの出力
電極が接地レベルにショートし,入力電極に対して電源
から大電流が流れ込もうとした場合,第1の抵抗の両端
の電位差が増加し,これに伴い第2の抵抗の両端の電位
差が減少する。したがって,トランジスタの制御電極の
電位が低下することになり,トランジスタの入力電極に
流れ込む電流が制限され,結果的にトランジスタの電流
保護が図られる。
続されたn個(nは,1以上の自然数)のダイオードの
うち順方向初段のダイオードのカソード電極を入力部,
順方向最終段のダイオードのアノード電極を出力部とす
るダイオード群であって,前記トランジスタの入力電極
に前記入力部が接続され,前記トランジスタの出力電極
に前記出力部が接続されたダイオード群を備えたことを
特徴とするピーク検出回路が提供される。かかる構成に
よれば,例えば,トランジスタの出力電極が接地レベル
にショートし,入力電極に対して電源から大電流が流れ
込もうとした場合,かかる電流をダイオード群側に迂回
させることが可能となる。したがって,トランジスタの
入力電極に流れ込む電流は減少し,トランジスタの電流
保護が図られる。そして,ダイオード群に含まれるダイ
オードの個数nは,通常動作におけるトランジスタの出
力電極に現れる最低電圧に対して,各ダイオードの立ち
上がり電圧(ダイオードにおいて順方向電流が流れ出す
最低電圧をいう。)の和が下回るように選択される。こ
れにより,通常動作において,ダイオード群に電流が流
れることはなく,トランジスタの出力電極の電位が極端
に低下した場合にのみ,ダイオード群はトランジスタに
流れ込む電流を低減させる機能を発揮することになる。
イオードの電流容量の和を前記トランジスタの電流容量
に対して大きく設定することにより,ダイオード群に順
方向の過電流が流れた場合であっても,ダイオード群の
破損は防止される。また,トランジスタの出力電極に,
静電サージが印加された場合,ダイオード群によってか
かる静電サージが吸収されるため,トランジスタの破損
が防止されることになる。
スタの入力電極に入力電極が接続され,前記トランジス
タの出力電極に出力電極が接続された他のトランジスタ
を備えるようにしてもよい。この場合,請求項5に記載
のように,他のトランジスタを一定の電圧を有する制御
信号によって制御されるように構成すれば,上記のダイ
オード群を用いた場合と同様に,トランジスタに流れ込
もうとする過電流を他のトランジスタに迂回させること
が可能となる。さらに,かかる構成によれば,各ダイオ
ードの立ち上がりの和を利用した電圧ダイオード群より
も精度よくトランジスタの出力電極の電圧低下に対応す
ることが可能となる。
スタの電流容量を前記トランジスタの電流容量よりも大
きく設定すれば,他のトランジスタに過電流が流れた場
合であっても,他のトランジスタが破損することはな
い。また,トランジスタの出力電極に,静電サージが印
加された場合,他のトランジスタによってかかる静電サ
ージが吸収されるため,トランジスタの破損は防止され
ることになる。
本発明にかかるピーク検出回路の好適な実施の形態につ
いて詳細に説明する。なお,以下の説明において,略同
一の機能および構成を有する構成要素については,同一
符号を付することにより,重複説明を省略することにす
る。
の形態にかかるピーク検出回路1の回路構成を図1に示
す。このピーク検出回路1は,上述の従来のピーク検出
回路101における抵抗素子RL2が直列に接続された
第1の抵抗としての抵抗素子RC1,第2の抵抗として
の抵抗素子RC2に置き換えられるとともに,電源レベ
ルVccに接続されていたトランジスタQ3の入力電極
としてのコレクタが抵抗素子RC1と抵抗素子RC2の
接続点に接続変更された構成を有するものである。すな
わち,第1の実施の形態にかかるピーク検出回路1にお
ける抵抗素子RC1の一端は,電源レベルVccに接続
され,他端はトランジスタQ3のコレクタおよび抵抗素
子RC2の一端に接続されている。そして,抵抗素子R
C2の他端は,トランジスタQ3の制御電極としてのベ
ースおよびトランジスタQ2のコレクタに接続されてい
る。なお,第1の実施の形態にかかるピーク検出回路1
01のこの他の回路構成は,従来のピーク検出回路10
1と略同一とされている。
および抵抗素子RC2の抵抗値の和を従来のピーク検出
回路101における抵抗素子RLの抵抗値に一致させる
ように設定すれば,第1の実施の形態にかかるピーク検
出回路1の動作は,従来のピーク検出回路101と略同
一となる。
出回路1の動作を説明する。トランジスタQ1のベース
に入力された入力信号Inは,トランジスタQ2のベー
スに入力されている基準信号Refに基づき差動増幅さ
れ,この増幅された増幅信号Saは,トランジスタQ3
のベースに入力される。ここで増幅信号Saの電圧値が
容量素子CPの電圧とトランジスタQ3のベース・エミ
ッタ間電圧(約0.8V)の和を上回った場合,トラン
ジスタQ3は,ターン・オンする。かかるトランジスタ
Q3の動作によってHレベルの信号がベースに入力され
るトランジスタQ4は,第2の定電流源CCS2の定電
流Ifに基づき,エミッタから出力信号Outを出力す
ることになる。すなわち,第1の実施の形態にかかるピ
ーク検出回路1は,従来のピーク検出回路101と同
様,基準信号Refによって入力信号Inのピーク電圧
値を検出する機能を有するものであり,基準信号Ref
の電圧値を変更することによって,検出すべき入力信号
Inのピーク電圧値を容易に調整することが可能とされ
ている。
出回路1が,上述したトランジスタQ3の劣化するおそ
れのあるモードに陥った場合の動作を説明する。
量素子CPおよびパッドPADに接続されたチップキャ
パシタ(図示せず。)が十分に充電されていない場合に
入力信号Inが入力されトランジスタQ3がターン・オ
ンするとトランジスタQ3のコレクタに過大な電流が流
れ込もうとする。かかる動作によって抵抗素子RC1の
両端の電位差が増加するため,トランジスタQ3のコレ
クタ電位は低下し,これに伴いベース電位も低下する。
結果的にトランジスタQ3のベース・エミッタ間電圧が
低下し,トランジスタQ3に流れ込む電流は制限される
ことになる。
ピーク検出回路1は,トランジスタQ3のコレクタ電流
が増加した場合,抵抗素子RC1および抵抗素子RC2
によってトランジスタQ3のベース・エミッタ間電圧が
低下するように構成されており,コレクタ電流の増加は
所定値までに制限されることになる。したがって,例え
ば,トランジスタQ3の出力電極としてのエミッタが接
地レベルGNDに接触した場合であってもトランジスタ
Q3に過電流が流れ込むことはなく劣化に至ることはな
い。
の形態にかかるピーク検出回路11の回路構成を図2に
示す。このピーク検出回路11は,上述の従来のピーク
検出回路101に対してn個のダイオードD1,D2,
・・・,Dnが追加された構成を有するものである。ダ
イオードD1のカソードは,ダイオードD2のアノード
に接続され,ダイオードD2のカソードは,ダイオード
D3のアノードに接続され,以下同様にダイオードDn
まで直列に接続されている。そして,ダイオードD1の
アノードは,トランジスタQ3のコレクタに接続され,
ダイオードDnのカソードは,トランジスタQ3のエミ
ッタに接続されている。
は,以下の関係式を満足するように選択される。
る入力信号Inのピーク電圧の検出を行っている場合の
トランジスタQ3のエミッタに現れる電圧の最低値はV
eであり,また,各ダイオードD1〜Dnにおいて順方
向電流が流れ出す電圧いわゆる立ち上がり電圧Vfは全
て同一であるものとする。
ードD1〜DnがトランジスタQ3のエミッタ・コレク
タ間に接続された第2の実施の形態にかかるピーク検出
回路11によれば,ピーク検出回路11の通常動作中に
ダイオードD1〜Dnに電流が流れることはなく,従来
のピーク検出回路101の動作と略同一となる。
出回路11が,上述したトランジスタQ3の劣化するお
それのあるモードに陥った場合の動作を説明する。
量素子CPおよびパッドPADに接続された外部のチッ
プキャパシタが十分に充電されていない場合に入力信号
Inが入力されトランジスタQ3がターン・オンする
と,トランジスタQ3のエミッタは接地レベルGNDと
されトランジスタQ3に過大な電流が流れようとする。
しかし,各ダイオードD1〜Dnの両端の電圧は,それ
ぞれ,立ち上がり電圧Vfを上回るため,電源レベルV
ccからトランジスタQ3のエミッタに流れる電流のほ
とんどは,ダイオードD1〜Dnを経由することにな
る。すなわち,第2の実施の形態にかかるピーク検出回
路11によれば,例えトランジスタQ3のエミッタ電位
が接地レベルGNDまで低下した場合であってもトラン
ジスタQ3に過大な電流が流れ込むことはなく,トラン
ジスタQ3の劣化は防止される。
出回路11において,通常動作であるピーク検出動作中
のダイオードD1〜Dnは,容量成分として機能するた
め,パッドPADから静電サージが印加された場合であ
っても,かかる静電サージは,ダイオードD1〜Dnに
よって吸収される。したがって,静電サージによるトラ
ンジスタQ3の破損が防止されることになる。
の形態にかかるピーク検出回路21の回路構成を図3に
示す。このピーク検出回路21は,第2の実施の形態に
かかるピーク検出回路11に対して,ダイオードD1〜
Dnが抵抗素子RL3,定電流源CCS3,トランジス
タQ5,および他のトランジスタとしてのトランジスタ
Q6に置き換えられた構成を有するものである。すなわ
ち,ピーク検出回路21における抵抗素子RC3の一端
は,電源レベルVccに接続され,他端はトランジスタ
Q5のコレクタおよびトランジスタQ6のベースに接続
されている。トランジスタQ5のベースには,基準信号
Ref’が入力されており,トランジスタQ5のエミッ
タは,定電流Ie’を生成する第3の定電流源CCS3
を介して接地レベルGNDに接続されている。トランジ
スタQ6のコレクタは,電源レベルVccに接続されて
おり,エミッタは,トランジスタQ3のエミッタに接続
されている。
スに基準信号Ref’として,トランジスタQ2のベー
スに入力されている基準信号Refを入力するように
し,また第3の定電流源CCS3で生成される定電流I
e’の電流値を第1の定電流源CCS1で生成される定
電流Ieの電流値に一致させるようにすれば,抵抗素子
RL3の抵抗定数を抵抗素子RL2の抵抗定数の1/2
とすることによって,トランジスタQ6のエミッタ電圧
は,ピーク検出回路21の通常動作状態におけるトラン
ジスタQ3のエミッタ電圧の最低値に一致することにな
る。この場合,トランジスタQ6には電流が流れないた
め,第3の実施の形態にかかるピーク検出回路21の動
作・機能は,従来のピーク検出回路101と略同一とさ
れる。
出回路21が,上述したトランジスタQ3の劣化するお
それのあるモードに陥った場合の動作を説明する。
量素子CPおよびパッドPADに接続された外部のチッ
プキャパシタが十分に充電されていない場合に入力信号
Inが入力されトランジスタQ3がターン・オンする
と,トランジスタQ3のエミッタは接地レベルGNDと
されトランジスタQ3に過大な電流が流れようとする。
しかし,電源レベルVccからトランジスタQ3のエミ
ッタに流れる電流のほとんどは,トランジスタQ6を経
由することになる。また,入力信号Inのピークが検出
され,トランジスタQ3のベースに入力される増幅信号
Saの電圧が上昇し,トランジスタQ3がターン・オン
した場合でも,トランジスタQ3に流れ込む電流は,ト
ランジスタQ6の存在により大幅に削減されることにな
る。したがって,第3の実施の形態にかかるピーク検出
回路21によれば,例えトランジスタQ3のエミッタ電
位が接地レベルGNDまで低下した場合であってもトラ
ンジスタQ3のコレクタに過大な電流が流れ込むことは
なく,トランジスタQ3の劣化は防止される。また,ト
ランジスタQ6については,トランジスタQ3とは異な
り高速スイッチングが要求されないため,ベースサイズ
を大きく形成することが可能である。かかる構成によ
り,トランジスタQ6は,過大な電流に耐え得るものと
なる。また,パッドPADから静電サージが入力された
場合でも,トランジスタQ6は,かかる静電サージを吸
収することが可能であり,トランジスタQ3はより保護
されることになる。
ベルを変更するためにトランジスタQ2のベースに入力
される基準信号Refの電圧レベルが調整され,トラン
ジスタQ3のエミッタ電圧の最低値が変化した場合,第
3の実施の形態にかかるピーク検出回路21によれば,
第3の定電流源CCS3において生成される定電流I
e’の電流値を調整することによってトランジスタQ6
のエミッタ電圧を容易に調整することが可能であり,パ
ッドPADの電位が低下した場合であっても過電流がト
ランジスタQ3に流れ込むことはない。
適な実施形態について説明したが,本発明はかかる例に
限定されない。当業者であれば,特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり,それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
ラトランジスタによって構成されピーク検出回路を用い
て説明されているが,本発明は,電界効果型トランジス
タによって構成されるピーク検出回路に対しても適用可
能である。
基準信号と入力信号との差を増幅して得られる増幅信号
が入力されるトランジスタは,そのトランジスタの出力
電極が接地レベルまで低下した場合であっても,入力電
極から過電流が流れ込むことはなく劣化に至ることはな
い。特に請求項1,2によれば,単純な回路変更により
トランジスタの保護が実現され,請求項4によれば,ト
ランジスタの保護レベルの調整が容易に変更可能とな
る。
成を示す回路図である。
成を示す回路図である。
成を示す回路図である。
る。
Claims (6)
- 【請求項1】 基準信号の信号レベルと入力信号の信号
レベルの差を増幅し増幅信号を出力する差動増幅部と;
前記増幅信号が入力される制御電極を有するトランジス
タと;を備え,前記入力信号のピーク値を検出する機能
を有するピーク検出回路において:前記トランジスタの
入力電極は,一端が電源に接続されている第1の抵抗の
他端,および,一端が前記制御電極に接続されている第
2の抵抗の他端に接続されたことを特徴とするピーク検
出回路。 - 【請求項2】 基準信号の信号レベルと入力信号の信号
レベルの差を増幅し増幅信号を出力する差動増幅部と;
前記増幅信号が入力される制御電極を有するトランジス
タと;を備え,前記入力信号のピーク値を検出する機能
を有するピーク検出回路において:順方向に直列接続さ
れたn個(nは,1以上の自然数)のダイオードのうち
順方向初段のダイオードのカソード電極を入力部,順方
向最終段のダイオードのアノード電極を出力部とするダ
イオード群であって,前記トランジスタの入力電極に前
記入力部が接続され,前記トランジスタの出力電極に前
記出力部が接続されたダイオード群を備えたことを特徴
とするピーク検出回路。 - 【請求項3】 前記n個のダイオードの電流容量の和
は,前記トランジスタの電流容量に対して大きいことを
特徴とする請求項2に記載のピーク検出回路。 - 【請求項4】 基準信号の信号レベルと入力信号の信号
レベルの差を増幅し増幅信号を出力する差動増幅部と;
前記増幅信号が入力される制御電極を有するトランジス
タと;を備え,前記入力信号のピーク値を検出する機能
を有するピーク検出回路において:前記トランジスタの
入力電極に入力電極が接続され,前記トランジスタの出
力電極に出力電極が接続された他のトランジスタを備え
たことを特徴とするピーク検出回路。 - 【請求項5】 前記他のトランジスタは,一定の電圧を
有する制御信号によって制御されることを特徴とする請
求項4に記載のピーク検出回路。 - 【請求項6】 前記他のトランジスタの電流容量は,前
記トランジスタの電流容量よりも大きいことを特徴とす
る請求項5に記載のピーク検出回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10141908A JPH11337594A (ja) | 1998-05-22 | 1998-05-22 | ピーク検出回路 |
US09/315,031 US6201419B1 (en) | 1998-05-22 | 1999-05-20 | Peak detection circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10141908A JPH11337594A (ja) | 1998-05-22 | 1998-05-22 | ピーク検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11337594A true JPH11337594A (ja) | 1999-12-10 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10141908A Pending JPH11337594A (ja) | 1998-05-22 | 1998-05-22 | ピーク検出回路 |
Country Status (2)
Country | Link |
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US (1) | US6201419B1 (ja) |
JP (1) | JPH11337594A (ja) |
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