JPH11331687A - Digital video recorder - Google Patents
Digital video recorderInfo
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- JPH11331687A JPH11331687A JP10131869A JP13186998A JPH11331687A JP H11331687 A JPH11331687 A JP H11331687A JP 10131869 A JP10131869 A JP 10131869A JP 13186998 A JP13186998 A JP 13186998A JP H11331687 A JPH11331687 A JP H11331687A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、シャッターを押
すと素早く光軸の方向を変えながら複数の部分画を撮影
し、記録するディジタルビデオレコーダに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital video recorder for photographing and recording a plurality of partial images while rapidly changing the direction of an optical axis when a shutter is pressed.
【0002】[0002]
【従来の技術】従来、カメラ一体型ディジタルビデオレ
コーダ(以下、単にディジタルビデオカメラと称する)
を用いて、複数の部分画(静止画)を撮影し、その複数
の部分画を1枚の静止画に合成することによって、解像
度の高い1枚の静止画を得ることができることは既に知
られている。2. Description of the Related Art Conventionally, a digital video recorder integrated with a camera (hereinafter, simply referred to as a digital video camera).
It is already known that a single high-resolution still image can be obtained by capturing a plurality of partial images (still images) by using and combining the plurality of partial images into one still image. ing.
【0003】例えば、ディジタルビデオカメラのファイ
ンダを覗き、画枠サイズを決定する。画枠サイズが決ま
ると、フォーカスを合わせ、記録キーを押す。記録キー
が押されると、反射鏡が所定の方向に向いて止まり、C
CD撮像素子の電子シャッターが開き、一定時間後に閉
じる。そして、反射鏡が次の方向に向いて止まる。この
動作中にCCD撮像素子から供給された画像信号がメモ
リに記録される。この動作を所定枚数分、例えば12回
繰り返し、12枚の部分画が撮影される。この12枚の
部分画は、画歪補正および境界処理が施され、通常より
高解像の画像信号として記録、および出力されること
が、特願平8−300478号に示されている。このと
き、光軸を変える手段として、2軸可動ミラーが用いら
れているが、アクティブプリズムを用いても同様に実現
可能であることが示されている。For example, an image frame size is determined by looking through a finder of a digital video camera. When the frame size is determined, focus and press the record key. When the record key is pressed, the reflecting mirror faces in a predetermined direction and stops, and C is pressed.
The electronic shutter of the CD image sensor opens and closes after a certain time. Then, the reflecting mirror stops in the next direction. During this operation, the image signal supplied from the CCD image sensor is recorded in the memory. This operation is repeated a predetermined number of times, for example, 12 times, and 12 partial images are captured. Japanese Patent Application No. 8-300478 discloses that these twelve partial images are subjected to image distortion correction and boundary processing, and are recorded and output as image signals with higher resolution than usual. At this time, a two-axis movable mirror is used as a means for changing the optical axis, but it is shown that the same can be realized by using an active prism.
【0004】さらに、特願平10−10256号におい
て、磁石とコイルとから構成され、十分な可変範囲と、
十分な応答速度で動作し、さらに小型で低電力で動作す
ることが可能なアクティブミラーを用いたものが開示さ
れている。[0004] Further, in Japanese Patent Application No. 10-10256, a magnet is composed of a magnet and a coil.
An apparatus using an active mirror that can operate at a sufficient response speed, and that can operate at a small size and with low power is disclosed.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、このよ
うに撮影された部分画もその画像の一部に、輝度が飽和
して明るすぎる部分や暗すぎる部分、いわゆる白つぶれ
や黒つぶれが存在する問題があった。However, the partial images thus photographed also have a problem in that a part of the image includes a part where the luminance is saturated, which is too bright or too dark, that is, a so-called underexposure or underexposure. was there.
【0006】従って、この発明の目的は、複数の部分画
からなる静止画をアイリスを変えて複数生成し、生成さ
れた複数の静止画からアイリスが良好な画素を選択し、
輝度が飽和していない最適な静止画を生成するようにし
たディジタルビデオレコーダを提供することにある。Accordingly, an object of the present invention is to generate a plurality of still images including a plurality of partial images by changing iris, select a pixel having a good iris from the plurality of generated still images,
It is an object of the present invention to provide a digital video recorder capable of generating an optimal still image whose luminance is not saturated.
【0007】[0007]
【課題を解決するための手段】請求項1に記載の発明
は、空間的に隣接する複数の部分画を撮影し、複数の部
分画を記録媒体に記録するようにしたディジタルビデオ
レコーダにおいて、隣接する複数の部分画の各々を撮像
素子により撮影するための光軸変換手段と、被写体に対
してアイリスを自動的に合わせるオートアイリス手段
と、光軸変換手段の静止および動作を制御すると共に、
静止状態で撮像素子が複数の部分画を取り込むように制
御する制御手段と、取り込まれた複数の部分画の重複す
る境界をシームレスにつなぎ1つの静止画を生成する画
像生成手段とを有し、オートアイリス手段をオフ状態と
し、アイリスを固定して撮影するようにし、複数の部分
画からなる部分画群を得、部分画群の輝度分布に基づい
て、輝度の飽和を少なくするように、異なるアイリスで
もって、所定の回数撮影するようにし、部分画群を得、
得られた複数の部分画群から静止画を生成するようにし
たことを特徴とするディジタルビデオレコーダである。According to a first aspect of the present invention, there is provided a digital video recorder for photographing a plurality of spatially adjacent partial images and recording the plurality of partial images on a recording medium. Optical axis conversion means for photographing each of the plurality of partial images by the image sensor, auto iris means for automatically adjusting the iris to the subject, and controlling the stillness and operation of the optical axis conversion means,
Control means for controlling the image sensor to capture a plurality of partial images in a stationary state, and image generating means for seamlessly connecting overlapping boundaries of the captured plurality of partial images to generate one still image, The auto iris means is turned off, the iris is fixed, and the iris is fixed, a partial image group including a plurality of partial images is obtained, and a different iris is set based on the luminance distribution of the partial image group so as to reduce saturation of luminance. By doing so, it is necessary to shoot a predetermined number of times, obtain a partial image group,
A digital video recorder characterized in that a still image is generated from a plurality of obtained partial image groups.
【0008】アイリスを固定して撮影するようにし、例
えば25枚の部分画からなる部分画群を得る。このと
き、輝度の飽和による、いわゆる白つぶれの有無および
黒つぶれの有無が検出される。白つぶれがあると検出さ
れると、最も明るい部分を100%のアイリスとなるよ
うに設定され、25枚の部分画が撮影される。そして、
黒つぶれの有無が検出され、黒つぶれがあると検出され
ると、最も暗い部分を0%のアイリスとなるように設定
され、25枚の部分画が撮影される。得られた部分画群
からそれぞれ静止画が生成され、このように生成された
複数の静止画の中から輝度が飽和していない良好な1枚
の静止画が生成される。The iris is fixed and photographed, and a partial image group including, for example, 25 partial images is obtained. At this time, the presence or absence of so-called underexposure and the occurrence of underexposure due to saturation of luminance are detected. When it is detected that there is an overexposure, the brightest portion is set to be 100% iris, and 25 partial images are taken. And
When the presence or absence of blackout is detected and blackout is detected, the darkest portion is set to be 0% iris, and 25 partial images are taken. A still image is generated from each of the obtained partial image groups, and one good still image whose luminance is not saturated is generated from the plurality of still images generated in this manner.
【0009】[0009]
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照して説明する。図1は、この発明が適用さ
れた一実施形態の全体的構成を示す。1で示すディジタ
ルビデオカメラのレンズの前にアクティブミラー部2を
装着し、電源部3を内蔵したコントローラ4がディジタ
ルビデオカメラ1およびアクティブミラー部2を制御す
る。ディジタルビデオカメラ1で記録するフレームとア
クティブミラー部2の動きを同期させるために、ディジ
タルビデオカメラ1から出力されるビデオOUT信号
(フレームパルス)がコントローラ4へ供給される。コ
ントローラ4は、オートフォーカスのオン/オフ動作を
制御するために、AFSW信号をディジタルビデオカメ
ラ1へ供給する。また、コントローラ4は、アクティブ
ミラー部2を制御するために、制御信号をミラーサーボ
部5へ供給する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an overall configuration of an embodiment to which the present invention is applied. An active mirror unit 2 is mounted in front of a lens of the digital video camera indicated by reference numeral 1 and a controller 4 having a power supply unit 3 controls the digital video camera 1 and the active mirror unit 2. A video OUT signal (frame pulse) output from the digital video camera 1 is supplied to the controller 4 in order to synchronize the frame recorded by the digital video camera 1 with the movement of the active mirror unit 2. The controller 4 supplies an AFSW signal to the digital video camera 1 to control the on / off operation of the autofocus. Further, the controller 4 supplies a control signal to the mirror servo unit 5 to control the active mirror unit 2.
【0010】コントローラ4によって制御され、磁気テ
ープに記録された複数枚の部分画は、再生され、ディジ
タルビデオ(DV)ケーブルを介してパソコン(パーソ
ナルコンピュータ)6に内蔵されるDVキャプチャボー
ド7へ供給される。DVキャプチャボード7へ供給され
た複数枚の部分画は、パソコン6のハードディスクに取
り込まれる。ハードディスクに取り込まれた部分画群
は、専用のソフトウェア処理で合成処理を行い、1枚の
静止画としてプリンタ8によって出力される。A plurality of partial pictures recorded on the magnetic tape under the control of the controller 4 are reproduced and supplied to a DV capture board 7 built in a personal computer (personal computer) 6 via a digital video (DV) cable. Is done. The plurality of partial images supplied to the DV capture board 7 are taken into the hard disk of the personal computer 6. The partial image group taken into the hard disk is subjected to a synthesizing process by dedicated software processing, and is output by the printer 8 as one still image.
【0011】この図1では、ディジタルビデオカメラ
1、アクティブミラー部2、電源部3、コントローラ4
およびミラーサーボ部5を用いて複数の部分画の撮影が
行われ、ディジタルビデオカメラ1、パソコン6、DV
キャプチャボード7およびプリンタ8を用いて静止画の
再生および転送が行われる。In FIG. 1, a digital video camera 1, an active mirror unit 2, a power supply unit 3, and a controller 4
A plurality of partial images are photographed using the mirror servo unit 5 and the digital video camera 1, the personal computer 6, the DV
Playback and transfer of a still image are performed using the capture board 7 and the printer 8.
【0012】この発明が適用されたディジタルビデオカ
メラの一実施形態を図2に示す。11で示すファインダ
ーは、可変画枠ファインダーであり、シスコン29によ
って制御される。このファインダー11を覗くと被写体
12が画枠に重畳されて表示される。ミラーブロック1
3は、後述するようにアクティブミラーから構成され、
ミラーサーボ14によって駆動される。このアクティブ
ミラーは、ミラーを可動軸受けに設け支持した構成とな
る。ミラーサーボ14は、シスコン29によって制御さ
れる。ミラーブロック13には、被写体12が入射さ
れ、入射された被写体12は、レンズブロック15へ供
給される。FIG. 2 shows an embodiment of a digital video camera to which the present invention is applied. The finder indicated by 11 is a variable image frame finder, and is controlled by the system controller 29. Looking through the finder 11, the subject 12 is displayed superimposed on the image frame. Mirror block 1
3 comprises an active mirror as described below,
Driven by the mirror servo 14. This active mirror has a configuration in which a mirror is provided and supported on a movable bearing. The mirror servo 14 is controlled by the system controller 29. The subject 12 is incident on the mirror block 13, and the incident subject 12 is supplied to the lens block 15.
【0013】レンズブロック15は、フォーカスサーボ
16によって駆動される。そのフォーカスサーボ16
は、シスコン29によって制御される。レンズブロック
15に入射された被写体12は、フォーカスを合わせ、
CCD撮像素子17へ供給される。CCD撮像素子17
は、電子シャッター18によって駆動され、静止画記録
キー31が操作されることによって、供給された被写体
12を取り込む。電子シャッター18は、シスコン29
によって制御される。The lens block 15 is driven by a focus servo 16. The focus servo 16
Is controlled by the system controller 29. The subject 12 incident on the lens block 15 is focused,
It is supplied to the CCD image sensor 17. CCD image sensor 17
Is driven by the electronic shutter 18, and captures the supplied subject 12 by operating the still image recording key 31. The electronic shutter 18 is
Is controlled by
【0014】具体的には、ファインダー内の画枠に重畳
された被写体12を何枚の部分画に分けて撮影するかが
画枠サイズ指定キー30を操作して設定される。この画
枠サイズ指定キー30を操作することで、縦横のサイズ
が1〜5の範囲で指定でき、指定すると同時にファイン
ダー内の画枠サイズが変化する。画枠サイズ指定キー3
0によって、例えば縦を3、横を4に設定したとしよ
う。そしてフォーカスを合わせ、静止画記録キー31が
押されることによって、被写体12の1枚の部分画は、
ミラーブロック13で反射し、レンズブロック15を通
過し、CCD撮像素子17に入る。More specifically, the number of partial images of the subject 12 superimposed on the image frame in the viewfinder is set by operating the image frame size designation key 30. By operating the image frame size designation key 30, the vertical and horizontal sizes can be specified in the range of 1 to 5, and the image frame size in the finder changes at the same time as the designation is made. Image frame size specification key 3
Suppose, for example, that the height is set to 3 and the width to 4 by 0. When the focus is adjusted and the still image recording key 31 is pressed, one partial image of the subject 12 is
The light is reflected by the mirror block 13, passes through the lens block 15, and enters the CCD image pickup device 17.
【0015】CCD撮像素子17に取り込まれた被写体
12の1枚の部分画は、部分画の画像信号としてスイッ
チ19を介して、圧縮回路20に供給される。そして、
圧縮回路20において、例えばDCTによって画像圧縮
が行われ、圧縮された画像信号(以下、圧縮画像信号と
称する)は、記録媒体23へ供給される。One partial image of the subject 12 captured by the CCD image sensor 17 is supplied to a compression circuit 20 via a switch 19 as an image signal of the partial image. And
In the compression circuit 20, image compression is performed by, for example, DCT, and the compressed image signal (hereinafter, referred to as a compressed image signal) is supplied to the recording medium 23.
【0016】シスコン29によって制御されるサブデー
タ付加回路22では、時刻や日付などに加え、ミラーの
左右方向の角度、前後方向の角度、フォーカス状態、電
子シャッターの速度などのサブデータが圧縮回路20を
介して、対応する圧縮画像信号と共に記録媒体23へ供
給される。記録媒体23は、磁気テープ、磁気ディス
ク、光ディスク、HDD(ハードディスク)またはIC
メモリなどからなるものである。この記録媒体23は、
シスコン29によって制御され、サブデータが付加され
た圧縮画像信号の記録/再生が行われる。In the sub data adding circuit 22 controlled by the system controller 29, in addition to the time and date, the sub data such as the horizontal angle of the mirror, the front and rear angle, the focus state, and the speed of the electronic shutter are compressed. Is supplied to the recording medium 23 together with the corresponding compressed image signal. The recording medium 23 is a magnetic tape, magnetic disk, optical disk, HDD (hard disk) or IC
It consists of a memory and the like. This recording medium 23 is
Controlled by the system controller 29, recording / reproduction of the compressed image signal to which the sub data is added is performed.
【0017】こうして1枚の部分画が記録媒体23に記
録されると、シスコン29は、ミラーサーボ14へ指令
を出し、ミラーの左右方向の角度と前後方向の角度を別
の値にして、1枚目の部分画に1部分重なるように2枚
目の部分画を撮影する。撮影された2枚目の圧縮画像信
号とサブコードが記録媒体23に記録される。このよう
に次々と縦横に光軸の方向を変えながら3×4=12枚
の部分画が撮影され、記録媒体23へ記録される。When one partial image is recorded on the recording medium 23 in this manner, the system controller 29 issues a command to the mirror servo 14 to set the left-right angle and the front-back angle of the mirror to different values, and to set 1 The second partial image is photographed so as to partially overlap the first partial image. The second compressed image signal and the subcode of the photographed image are recorded on the recording medium 23. As described above, 3 × 4 = 12 partial images are photographed while changing the direction of the optical axis vertically and horizontally one after another, and are recorded on the recording medium 23.
【0018】撮影された12枚の圧縮画像信号の記録が
終わると、直ちに再生され、再生された圧縮画像信号
は、記録媒体23から伸長回路24へ供給される。伸長
回路24では、逆DCT等によって画像信号へ伸長され
る。復号された部分画は、最大25枚分の画像信号が記
憶できる画像メモリ26へ供給され、その部分画と共に
読み出されたサブデータは、サブデータ読み取り回路2
5へ供給される。サブデータ読み取り回路25では、供
給されたサブデータが読み取られ、読み取られた時刻、
日付、ミラーの左右方向の角度、前後方向の角度、フォ
ーカス状態、電子シャッターの速度などがシスコン29
へ供給される。When the recording of the 12 captured compressed image signals is completed, the compressed image signals are immediately reproduced, and the reproduced compressed image signals are supplied from the recording medium 23 to the decompression circuit 24. The expansion circuit 24 expands the image signal by inverse DCT or the like. The decoded partial image is supplied to an image memory 26 capable of storing image signals of up to 25 images, and the sub-data read together with the partial image is supplied to a sub-data reading circuit 2.
5. In the sub data reading circuit 25, the supplied sub data is read, and the read time,
Date, left / right angle of mirror, forward / backward angle, focus state, electronic shutter speed, etc.
Supplied to
【0019】画像メモリ26では、シスコン29に供給
されたサブデータに基づいて、画歪補正および境界処理
が記憶された12枚の部分画に対して行われ、1つの画
像信号が生成される。画歪補正および境界処理は、一例
としてシスコン29内のソフトウェアにより実行され
る。生成された1つの画像信号は、スイッチ19を介し
て圧縮回路20へ供給され、再度圧縮され、サブデータ
と共に記録媒体23に記録される。このとき、CCD撮
像素子17からの圧縮画像信号とは異なる別の領域に画
像メモリ26からの圧縮画像信号は、記録される。In the image memory 26, based on the sub-data supplied to the system controller 29, image distortion correction and boundary processing are performed on the 12 stored partial images, and one image signal is generated. The image distortion correction and the boundary processing are executed by software in the system controller 29 as an example. One generated image signal is supplied to the compression circuit 20 via the switch 19, compressed again, and recorded on the recording medium 23 together with the sub data. At this time, the compressed image signal from the image memory 26 is recorded in another area different from the compressed image signal from the CCD image sensor 17.
【0020】このようにして、完成されたあるシーンを
再生するには、再生キー32を操作することによって、
そのシーンに対応する圧縮画像信号が記録媒体23から
読み出される。読み出された信号は、伸長回路24にお
いて、圧縮が解かれ、画像信号へ変換される。変換され
た画像信号は、画像メモリ26を介して表示回路27へ
供給される。表示回路27は、間引きフィルタおよび/
または補間フィルタからなり、供給された画像信号に対
して間引きフィルタおよび/または補間フィルタの処理
が施される。表示回路27において処理が施された画像
信号は、出力端子28から取り出される。In order to play back a completed scene in this way, by operating the play key 32,
The compressed image signal corresponding to the scene is read from the recording medium 23. The read signal is decompressed in the expansion circuit 24 and converted into an image signal. The converted image signal is supplied to the display circuit 27 via the image memory 26. The display circuit 27 includes a thinning filter and / or
Alternatively, the image signal is formed of an interpolation filter, and the supplied image signal is subjected to a thinning filter and / or an interpolation filter. The image signal processed in the display circuit 27 is taken out from the output terminal 28.
【0021】この一実施形態では、圧縮画像信号を記録
媒体23に記録しているが、圧縮を施さない生の画像信
号を記録媒体23に記録することも可能である。さら
に、記録媒体23から圧縮画像信号がDVケーブル、D
Vキャプチャボード7を介してパソコン6へ供給され、
パソコン6において、画歪補正および境界処理を行うよ
うにしても良い。In this embodiment, the compressed image signal is recorded on the recording medium 23, but it is also possible to record a raw image signal that is not compressed on the recording medium 23. Further, the compressed image signal is transmitted from the recording medium 23 to a DV cable,
Supplied to the personal computer 6 via the V capture board 7,
The personal computer 6 may perform image distortion correction and boundary processing.
【0022】ここで、上述した画枠サイズ指定キー30
を使用して、ファインダー内の画枠に重畳された被写体
12を何枚の部分画に分けて撮影するかを設定する処理
の一例を説明する。画枠サイズ指定キー30には、〔縦
枚数−〕、〔縦枚数+〕、〔横枚数−〕、〔横枚数+〕
の各キーを使用して縦方向の枚数Nv(1〜5)および
横方向の枚数Nh(1〜5)が設定される。このとき、
Nv×Nh=1を除き、24種類の設定を行うことがで
きる。Here, the above-mentioned image frame size designation key 30
An example of a process for setting how many partial images of the subject 12 superimposed on the image frame in the viewfinder are to be photographed by using is described below. The image frame size designation key 30 includes [vertical number-], [vertical number +], [horizontal number-], [horizontal number +].
Are used to set the number Nv (1 to 5) in the vertical direction and the number Nh (1 to 5) in the horizontal direction. At this time,
Except for Nv × Nh = 1, 24 types of settings can be made.
【0023】また、撮影された複数枚の部分画に対し
て、画歪補正と境界処理を行って1枚の解像度の高い静
止画を得ることができる。この画歪補正および境界処理
は、ディジタルビデオカメラで行ってもよいが、部分画
を転送したパーソナルコンピュータで行ってもよい。Further, image distortion correction and boundary processing are performed on a plurality of photographed partial images to obtain a single high-resolution still image. The image distortion correction and the boundary processing may be performed by a digital video camera, or may be performed by a personal computer to which a partial image has been transferred.
【0024】この発明が適用される一実施形態を図3に
示す。操作パネル41において、撮影するボタンが押さ
れると、ディジタルビデオカメラ1へAFSW信号が供
給される。また、操作パネル41が操作されると、その
操作に従って、コントローラ4が動作する。ディジタル
ビデオカメラ1からビデオOUT信号が同期信号分離
(SYNC SEP)回路44へ供給される。FIG. 3 shows an embodiment to which the present invention is applied. When a button for shooting is pressed on the operation panel 41, an AFSW signal is supplied to the digital video camera 1. When the operation panel 41 is operated, the controller 4 operates according to the operation. A video OUT signal is supplied from the digital video camera 1 to a synchronization signal separation (SYNC SEP) circuit 44.
【0025】同期信号分離回路44では、フレームパル
スFRが分離される。分離されたフレームパルスFR
は、同期信号分離回路44から周期設定回路45へ供給
される。オシレータ(OSC)42では、基準となるク
ロック信号CKがクロックカウンタ回路43へ供給され
る。クロックカウンタ回路43では、供給されるクロッ
ク信号CKをカウントし、所定の値となったときに、周
期設定回路45へ信号が供給される。The synchronizing signal separating circuit 44 separates the frame pulse FR. Separated frame pulse FR
Is supplied from the synchronization signal separating circuit 44 to the cycle setting circuit 45. In the oscillator (OSC) 42, a clock signal CK serving as a reference is supplied to a clock counter circuit 43. The clock counter circuit 43 counts the supplied clock signal CK and supplies a signal to the cycle setting circuit 45 when the clock signal CK reaches a predetermined value.
【0026】周期設定回路45では、同期信号分離回路
44からのフレームパルスFRおよびクロックカウンタ
回路43からの信号に基づいて、ミラー61が所定の方
向に向いてから次の方向に向くまでの時間が1〜4フレ
ームの間で設定される。この一実施形態では、通常2フ
レームで設定されるので、周期設定回路45において、
フレームパルスFRを2分周してパルスFR4が生成さ
れる。生成されたパルスFR4は、周期設定回路45か
ら枚数設定回路46へ供給される。In the cycle setting circuit 45, based on the frame pulse FR from the synchronizing signal separating circuit 44 and the signal from the clock counter circuit 43, the time from when the mirror 61 is oriented in a predetermined direction to when it is oriented in the next direction is determined. It is set between 1 and 4 frames. In this embodiment, the period is normally set in two frames.
A pulse FR4 is generated by dividing the frequency of the frame pulse FR by two. The generated pulse FR4 is supplied from the cycle setting circuit 45 to the number setting circuit 46.
【0027】枚数設定回路46では、供給されたパルス
FR4を5ビットのカウンタで数え、枚数が設定され
る。この枚数設定回路46では、一例として4、9、1
6、25の4種類の枚数が設定される。設定された枚数
は、順序設定回路49および待機時間設定回路47へ供
給される。In the number setting circuit 46, the supplied pulse FR4 is counted by a 5-bit counter, and the number is set. In the number setting circuit 46, for example, 4, 9, 1
Four types of sheets, 6 and 25, are set. The set number is supplied to the order setting circuit 49 and the standby time setting circuit 47.
【0028】待機時間設定回路47では、端子48から
3ビットのデータが供給され、その3ビット(0〜7)
のデータに応じて静止画を撮影する間隔、すなわち待機
時間が設定される。一例として、3ビットのデータが0
のとき、連続、すなわち待機時間がなしとされ、複数の
静止画が連続的に撮影され、7のとき、複数の部分画が
撮影された後、次の複数の部分画の撮影を開始するとき
には、手動によるスタートとされ、1〜6のとき、8〜
128フレーム、すなわち約1/4秒〜4秒の待機時間
とされる。設定された待機時間は、待機時間設定回路4
7から枚数設定回路46およびジャンプパルス発生回路
50へ供給される。In the standby time setting circuit 47, 3-bit data is supplied from a terminal 48, and the 3-bit data (0 to 7) is supplied.
, The standby time is set in accordance with the data of the still image. As an example, 3-bit data is 0
In the case of, when there is no continuous time, a plurality of still images are continuously photographed, and in the case of, when the photographing of the next plurality of partial images is started after the plurality of partial images are photographed, , Manual start, and when 1 to 6, 8 to
The standby time is 128 frames, that is, about 1/4 second to 4 seconds. The set standby time is determined by the standby time setting circuit 4
7 is supplied to the number setting circuit 46 and the jump pulse generation circuit 50.
【0029】順序設定回路49では、枚数設定回路46
からの設定された枚数だけ部分画を撮影するために、X
方向およびY方向をどういう順序で走査するかが設定さ
れる。その設定に従って、X方向の光軸の6ビットのデ
ータKXがD/Aコンバータ51へ供給され、Y方向の
光軸の6ビットのデータKYがD/Aコンバータ52へ
供給される。また、データKXおよびKYの値の変化が
データLXおよびLYとしてジャンプパルス発生回路5
0へ供給される。In the order setting circuit 49, the number setting circuit 46
X to capture the set number of partial images from
The order of scanning in the direction and the Y direction is set. According to the setting, the 6-bit data KX of the optical axis in the X direction is supplied to the D / A converter 51, and the 6-bit data KY of the optical axis in the Y direction is supplied to the D / A converter 52. Further, the change in the values of the data KX and KY is changed to the jump pulse generation circuit 5 as data LX and LY.
0.
【0030】ジャンプパルス発生回路50では、データ
LXおよびLYに基づいてデータKXおよびKYの値が
変化するときに、スロープ化回路53および54にパル
スJPXおよびJPYが供給される。In the jump pulse generating circuit 50, when the values of the data KX and KY change based on the data LX and LY, the pulses JPX and JPY are supplied to the slope forming circuits 53 and 54.
【0031】D/Aコンバータ51では、データKXが
D/A変換され、ミラーサーボ用のリファレンス電圧と
なる。このリファレンス電圧は、スロープ化回路53へ
供給される。同様に、D/Aコンバータ52では、デー
タKYがD/A変換され、ミラーサーボ用のリファレン
ス電圧となる。このリファレンス電圧は、スロープ化回
路53へ供給される。In the D / A converter 51, the data KX is D / A converted and becomes a reference voltage for mirror servo. This reference voltage is supplied to the slope forming circuit 53. Similarly, in the D / A converter 52, the data KY is D / A converted and becomes a reference voltage for mirror servo. This reference voltage is supplied to the slope forming circuit 53.
【0032】スロープ化回路53では、ジャンプパルス
発生回路50からのパルスJPXに応じて、D/Aコン
バータ51からのリファレンス電圧のステップ状の階段
波がスロープ状とされる。スロープ化回路53から出力
されるリファレンス電圧XREF は、ミラーサーボ回路5
5へ供給される。同様に、スロープ化回路54では、ジ
ャンプパルス発生回路50からのパルスJPYに応じ
て、D/Aコンバータ52からのリファレンス電圧のス
テップ状の階段波がスロープ状とされる。スロープ化回
路54から出力されるリファレンス電圧YREF は、ミラ
ーサーボ回路56へ供給される。In the slope forming circuit 53, the step-like staircase wave of the reference voltage from the D / A converter 51 is made to have a slope shape in accordance with the pulse JPX from the jump pulse generating circuit 50. The reference voltage X REF output from the slope conversion circuit 53 is
5. Similarly, in the slope forming circuit 54, the step-like staircase wave of the reference voltage from the D / A converter 52 is made to have a slope shape in accordance with the pulse JPY from the jump pulse generation circuit 50. The reference voltage Y REF output from the slope conversion circuit 54 is supplied to the mirror servo circuit 56.
【0033】ミラーサーボ回路55では、スロープ化回
路53から供給されたリファレンス電圧に応じて、コイ
ル57が駆動される。コイル57の一端と接地との間
に、抵抗58が挿入される。コイル57と抵抗58との
接続点は、ブレーカ66へ供給される。同様に、ミラー
サーボ回路56では、スロープ化回路54から供給され
たリファレンス電圧に応じて、コイル59が駆動され
る。コイル59の一端と接地との間に、抵抗60が挿入
される。コイル59と抵抗60との接続点は、ブレーカ
66へ供給される。In the mirror servo circuit 55, the coil 57 is driven according to the reference voltage supplied from the slope circuit 53. A resistor 58 is inserted between one end of the coil 57 and the ground. The connection point between the coil 57 and the resistor 58 is supplied to a breaker 66. Similarly, in the mirror servo circuit 56, the coil 59 is driven according to the reference voltage supplied from the slope conversion circuit 54. A resistor 60 is inserted between one end of the coil 59 and the ground. The connection point between the coil 59 and the resistor 60 is supplied to a breaker 66.
【0034】X方向およびY方向に遮光板が取り付けら
れたミラー61がコイル57および59によって所定の
方向に駆動される。このとき、所定の方向に駆動された
か否かが角度センサ62および63で検出される。角度
センサ62で検出された角度情報は、ミラーサーボ回路
55へ供給される。ミラーサーボ回路55では、所定の
方向にミラーが向くまでコイル57を駆動させる。角度
センサ63で検出された角度情報は、ミラーサーボ回路
56へ供給される。ミラーサーボ回路56では、所定の
方向にミラーが向くまでコイル59を駆動させる。A mirror 61 having light shielding plates attached in the X and Y directions is driven in a predetermined direction by coils 57 and 59. At this time, it is detected by the angle sensors 62 and 63 whether the drive is performed in a predetermined direction. Angle information detected by the angle sensor 62 is supplied to the mirror servo circuit 55. In the mirror servo circuit 55, the coil 57 is driven until the mirror turns in a predetermined direction. The angle information detected by the angle sensor 63 is supplied to the mirror servo circuit 56. In the mirror servo circuit 56, the coil 59 is driven until the mirror turns in a predetermined direction.
【0035】電源部3は、2つの電池64および65を
用いてブレーカ66およびレギュレータ67を介して±
5Vの電源が生成され、各回路に供給される。電池64
および65は、一例としてリチウムイオンバッテリから
なり、電池64は、レギュレータ67の+8VとGND
との間に挿入され、電池65は、レギュレータ67のG
NDと−8Vとの間に挿入される。電池64および65
とレギュレータ67との間に、ブレーカ66が挿入され
る。ブレーカ66は、操作パネル41からの信号に応じ
てオン/オフ動作が行われる。また、コイル57および
58に流れる電流を検出し、過電流と判断したときに
は、ブレーカ66で電源が遮断される。レギュレータ6
7から導出される端子68から+5Vが取り出され、端
子70から−5Vが取り出され、端子69は、接地され
る。The power supply unit 3 uses two batteries 64 and 65 via a breaker 66 and a regulator 67 to
5V power is generated and supplied to each circuit. Battery 64
And 65 are made of a lithium ion battery as an example, and the battery 64 is connected to +8 V of the regulator 67 and GND.
And the battery 65 is connected to the G
Inserted between ND and -8V. Batteries 64 and 65
A breaker 66 is inserted between the power supply and the regulator 67. The breaker 66 is turned on / off in response to a signal from the operation panel 41. Further, the current flowing through the coils 57 and 58 is detected, and when it is determined that the current is overcurrent, the power is cut off by the breaker 66. Regulator 6
+ 5V is taken out from a terminal 68 derived from 7, and -5V is taken out from a terminal 70, and a terminal 69 is grounded.
【0036】次に、アクティブミラー部2の構成を説明
する。アクティブミラー部2は、マグネット部と、ミラ
ー部から構成される。まず、図4Aにマグネット部の上
面図を示し、図4Bに図4A中のA−A’部分の断面図
を示す。このように、中央に穴82が設けられたフレー
ム81に4組のマグネット83が設置される。このマグ
ネット83は、2つの形状のマグネットから構成され
る。1つは中央の円柱状のマグネットと、もう1つはそ
の円柱を囲む輪状のマグネットとからなり、溝が形成さ
れる。それぞれのマグネットは、ヨーク85がマグネッ
ト84を介してフレーム81と連結される。このとき、
円柱状のマグネットは、フレーム側がS極となり、ヨー
ク側がN極となる。また、輪状のマグネットは、フレー
ム側がN極となり、ヨーク側がS極となる。Next, the configuration of the active mirror section 2 will be described. The active mirror unit 2 includes a magnet unit and a mirror unit. First, FIG. 4A shows a top view of the magnet unit, and FIG. 4B shows a cross-sectional view of AA ′ part in FIG. 4A. Thus, four sets of magnets 83 are installed on the frame 81 having the hole 82 at the center. This magnet 83 is composed of two shapes of magnets. One is composed of a central columnar magnet, and the other is a ring-shaped magnet surrounding the column, and a groove is formed. In each magnet, a yoke 85 is connected to the frame 81 via a magnet 84. At this time,
The cylindrical magnet has an S pole on the frame side and an N pole on the yoke side. In the ring-shaped magnet, the frame side has an N pole and the yoke side has an S pole.
【0037】図5Aにミラー部の底面図を示し、図5B
に図5A中のB−B’部分の断面図を示す。ミラー裏面
91には、4つのコイル92が設けられている。その裏
は、ミラー表面93となる。4つのコイル92は、図4
中のマグネット83の溝に合い、ミラー部が駆動しても
マグネット部とぶつからないように配置されている。す
なわち、上述のマグネット部にこのミラー部を合わせる
ことによって、この一実施形態では、アクティブミラー
が構成される。FIG. 5A is a bottom view of the mirror section, and FIG.
FIG. 5A shows a cross-sectional view taken along the line BB ′ in FIG. 5A. On the mirror back surface 91, four coils 92 are provided. The back surface is a mirror surface 93. The four coils 92 are shown in FIG.
It is arranged so as to fit in the groove of the magnet 83 inside and not to hit the magnet part even when the mirror part is driven. That is, in this embodiment, an active mirror is formed by combining the mirror unit with the above-described magnet unit.
【0038】図6は、軸受けの主要部の一例である。可
動支点101は、ミラー裏面91の中央に固定され、固
定支点103は、フレーム81に固定される。可動軸受
け102は、可動支点101および固定支点103の中
間に押しつけられた状態で位置する。可動軸受け102
の円形くぼみおよびV字溝が設けられ、可動支点101
または固定支点103の2つの針状の支点が入り、可動
軸受け102は、固定支点103に対して前後に傾斜す
ることができ、可動支点101は、可動軸受け102に
対して左右に傾斜することができる。すなわち、可動支
点101に固定された可動ミラーは、前後左右に傾斜す
ることができる。しかしながら、回転はできない。FIG. 6 shows an example of a main part of the bearing. The movable fulcrum 101 is fixed to the center of the mirror back surface 91, and the fixed fulcrum 103 is fixed to the frame 81. The movable bearing 102 is located in a state of being pressed between the movable fulcrum 101 and the fixed fulcrum 103. Movable bearing 102
Are provided with a circular recess and a V-shaped groove,
Alternatively, two needle-shaped fulcrums of the fixed fulcrum 103 enter, and the movable bearing 102 can be inclined forward and backward with respect to the fixed fulcrum 103, and the movable fulcrum 101 can be inclined left and right with respect to the movable bearing 102. it can. That is, the movable mirror fixed to the movable fulcrum 101 can be tilted forward, backward, left, and right. However, rotation is not possible.
【0039】図7は、図6の可動軸受け102が可動支
点101と固定支点103に押しつけられた状態にする
ためのものである。金具111は、可動支点101に固
定されている。プレート112は、引張りコイルバネ1
13によって下に引張られて金具111のV字溝に一点
で接している。このため、金具111が可動支点101
と同じ動きをしたとき、プレート112は殆ど動かな
い。FIG. 7 shows a state in which the movable bearing 102 of FIG. 6 is pressed against the movable fulcrum 101 and the fixed fulcrum 103. The metal fitting 111 is fixed to the movable fulcrum 101. The plate 112 is a tension coil spring 1
13, it is pulled downward and contacts the V-shaped groove of the metal fitting 111 at one point. For this reason, the metal fitting 111 is
When the same movement is performed, the plate 112 hardly moves.
【0040】この一実施形態では、図6の可動支点10
1の支点と固定支点103の支点とが同じ高さにあり、
かつ図7の金具111とプレート112の接点も同じ高
さになるようにしている。ピン114は、可動軸受け1
02の脱落を防ぐために使用される。可動軸受け102
の溝の深さは約0.5mmであり、ピン114を固定支
点103の横からプレート112の穴115を通して貫
通させて可動軸受け102を固定させる。穴115の穴
径は、ピン114の直径より太いので通常時の動作中は
接触しない。しかしながら、可動支点101を上に引っ
張ったときピンの下側が穴115の下側に当り、可動軸
受け102が脱落しないようになっている。このため、
ピン114の下と穴115の下とのすきまは0.5mm
より小さくなるように選ばれている。In this embodiment, the movable fulcrum 10 shown in FIG.
The fulcrum 1 and the fulcrum of the fixed fulcrum 103 are at the same height,
The contact point between the metal fitting 111 and the plate 112 shown in FIG. 7 is also set to the same height. The pin 114 is a movable bearing 1
02 is used to prevent falling off. Movable bearing 102
The depth of the groove is about 0.5 mm, and the movable bearing 102 is fixed by passing the pin 114 through the hole 115 of the plate 112 from the side of the fixing fulcrum 103. Since the diameter of the hole 115 is larger than the diameter of the pin 114, the hole 115 does not contact during normal operation. However, when the movable fulcrum 101 is pulled upward, the lower side of the pin hits the lower side of the hole 115, so that the movable bearing 102 does not fall off. For this reason,
The gap between the bottom of the pin 114 and the bottom of the hole 115 is 0.5 mm
It has been chosen to be smaller.
【0041】この一実施形態では、左右方向および前後
方向に可動するアクティブミラーとしたが、横方向に長
い静止画、いわゆるパノラマ画像を撮影する場合、例え
ば左右方向のみに可動するアクティブミラーとしても良
い。この場合、左右方向に対応する2組のマグネット8
3とそれに対応する2つのコイル92だけで良く、軸受
けは、固定支点103および固定軸受け102のみで構
成されるもので良い。In this embodiment, the active mirror is movable in the left-right direction and the front-rear direction. However, in the case of photographing a still image long in the horizontal direction, that is, a so-called panoramic image, the active mirror may be movable only in the left-right direction. . In this case, two sets of magnets 8 corresponding to the left and right directions
3 and two coils 92 corresponding thereto may be sufficient, and the bearing may be constituted by only the fixed fulcrum 103 and the fixed bearing 102.
【0042】図8に可動支点101、可動軸受け102
および固定支点103の変形例を示す。図8Aに示すよ
うに、可動支点102および固定支点103の針状の支
点をナイフエッジ状の支点としても良い。このナイフエ
ッジ状の支点とした可動支点105および固定支点10
7を適用する場合、可動軸受け106は、図8Bまたは
図8Cに示すような形状とすることで、同様の効果を得
ることができる。FIG. 8 shows a movable fulcrum 101 and a movable bearing 102.
And a modified example of the fixed fulcrum 103. As shown in FIG. 8A, the needle-shaped fulcrum of the movable fulcrum 102 and the fixed fulcrum 103 may be a knife-edge-shaped fulcrum. The movable fulcrum 105 and the fixed fulcrum 10 which are the knife-edge fulcrum
When 7 is applied, the same effect can be obtained by forming the movable bearing 106 into a shape as shown in FIG. 8B or 8C.
【0043】角度センサの一例を図9を用いて説明す
る。フォトダイオード121は、感光部が細長い形状を
している、例えばラインセンサが用いられる。赤外線発
光ダイオード123は、例えば20mmほどはなして配
置する。遮光板122は、可動ミラーのX方向またはY
方向の縁に取り付け、上下に移動させる。これに従って
光量は、0%から100%までほぼリニアに変化し、こ
れがDC電圧に変換される。ここでは参照電圧VREF =
0のときに出力電圧VOUT が0〜−2.0Vとなるよう
に感度が設定される。すると参照電圧VREF に0〜2V
を与えたときの出力電圧VOUT は、図9Cに示すような
特性となる。An example of the angle sensor will be described with reference to FIG. As the photodiode 121, for example, a line sensor whose photosensitive portion has an elongated shape is used. The infrared light emitting diodes 123 are arranged, for example, about 20 mm apart. The light shielding plate 122 is provided in the X direction or the Y direction of the movable mirror.
Attach to the edge of the direction and move up and down. Accordingly, the light quantity changes almost linearly from 0% to 100%, and this is converted to a DC voltage. Here, the reference voltage V REF =
The sensitivity is set so that the output voltage V OUT becomes 0 to -2.0 V when the value is 0. Then, the reference voltage V REF becomes 0-2V
, The output voltage V OUT has characteristics as shown in FIG. 9C.
【0044】この角度センサに用いられているフォトダ
イオード121および赤外線発光ダイオード123によ
って、出力電圧VOUT を出力し、遮光板122を駆動さ
せるための回路図を図10に示す。この図10では、遮
光板122は説明を容易とするため省略する。赤外線発
光ダイオード123は、+5Vが供給される端子86
と、接地との間に順方向に接続される。その赤外線発光
ダイオード123のカソードと、接地との間に抵抗12
5が挿入される。また、端子136は、コンデンサ13
5を介して接地される。FIG. 10 shows a circuit diagram for outputting the output voltage V OUT and driving the light shielding plate 122 by the photodiode 121 and the infrared light emitting diode 123 used in the angle sensor. In FIG. 10, the light shielding plate 122 is omitted for the sake of simplicity. The infrared light emitting diode 123 has a terminal 86 to which +5 V is supplied.
And the ground are connected in the forward direction. A resistor 12 is connected between the cathode of the infrared light emitting diode 123 and the ground.
5 is inserted. The terminal 136 is connected to the capacitor 13
5 is grounded.
【0045】フォトダイオード121のカソードは、端
子136と接続され、そのアノードは、演算増幅器12
6の−側の入力と接続される。演算増幅器126の−側
の入力と、出力との間に、コンデンサ129と並列に抵
抗130および可変抵抗131とが挿入される。演算増
幅器126の+側の入力は、リファレンス電圧VREFが
供給される端子127と接続されると共に、抵抗128
を介して接地される。演算増幅器126の電源の一方
は、端子136と接続され、他方は、−5Vが供給され
る端子132と接続されると共に、コンデンサ133を
介して接地される。演算増幅器126の出力は、出力端
子134から出力電圧VOUT として取り出される。The cathode of the photodiode 121 is connected to the terminal 136, and the anode of the photodiode 121 is connected to the operational amplifier 12.
6 is connected to the negative input. A resistor 130 and a variable resistor 131 are inserted in parallel with the capacitor 129 between the negative input of the operational amplifier 126 and the output. The + input of the operational amplifier 126 is connected to a terminal 127 to which a reference voltage V REF is supplied, and a resistor 128
Grounded. One of the power supplies of the operational amplifier 126 is connected to the terminal 136, the other is connected to the terminal 132 to which −5 V is supplied, and grounded via the capacitor 133. The output of the operational amplifier 126 is extracted from an output terminal 134 as an output voltage V OUT .
【0046】この一実施形態に用いられる角度センサと
ドライバと駆動コイルを閉ループにしたサーボ回路の一
例を図11に示す。この図11では、可動ミラーを左右
方向に可動させるためのX方向のコイルを駆動させるた
めの回路と、可動ミラーを前後方向に可動させるための
Y方向のコイルを駆動させるための回路とが同一の構成
となるため、同一となる範囲を点線で囲み、それぞれ範
囲140X および範囲140Y とし、範囲140X のみ
説明し、範囲140Y の説明は省略する。FIG. 11 shows an example of a servo circuit in which the angle sensor, the driver, and the drive coil used in this embodiment are in a closed loop. In FIG. 11, the circuit for driving the X-direction coil for moving the movable mirror in the left-right direction is the same as the circuit for driving the Y-direction coil for moving the movable mirror in the front-rear direction. since the construction, enclose the range of the same by a dotted line, respectively in the range 140 X and scope 140 Y, range 140 X only described, the range 140 Y explanations are omitted.
【0047】入力端子141X からリファレンス電圧X
REF が範囲140X に供給される。供給されたリファレ
ンス電圧XREF は、演算増幅器142の+側の入力に供
給される。演算増幅器142の+側の入力と接地との間
に、コンデンサ143と並列に抵抗144が挿入され
る。+5Vが供給される端子157と接地との間に赤外
線発光ダイオード123が順方向に接続される。その赤
外線発光ダイオード123のカソードと接地との間に抵
抗125が挿入される。また、端子157は、コンデン
サ156を介して接地される。From the input terminal 141 X to the reference voltage X
REF is supplied in the range 140 X. The supplied reference voltage X REF is supplied to the + input of the operational amplifier 142. A resistor 144 is inserted in parallel with the capacitor 143 between the + input of the operational amplifier 142 and the ground. The infrared light emitting diode 123 is connected in the forward direction between the terminal 157 to which +5 V is supplied and the ground. A resistor 125 is inserted between the cathode of the infrared light emitting diode 123 and the ground. The terminal 157 is grounded via the capacitor 156.
【0048】フォトダイオード121のカソードは、端
子157と接続され、そのアノードは、演算増幅器14
2の−側の入力と接続される。演算増幅器142の−側
の入力と、出力との間に、コンデンサ145と並列に抵
抗146とが挿入される。演算増幅器142の電源の一
方は、端子157と接続され、他方は、−5Vが供給さ
れる端子155と接続されると共に、コンデンサ154
を介して接地される。演算増幅器142の出力は、抵抗
147と並列に抵抗148およびコンデンサ149とを
介して演算増幅器150の−側の入力へ供給される。The cathode of the photodiode 121 is connected to the terminal 157, and the anode is connected to the operational amplifier 14.
2 is connected to the negative input. A resistor 146 is inserted in parallel with the capacitor 145 between the negative input of the operational amplifier 142 and the output. One of the power supplies of the operational amplifier 142 is connected to a terminal 157, the other is connected to a terminal 155 to which -5 V is supplied, and a capacitor 154 is connected.
Grounded. The output of the operational amplifier 142 is supplied to the negative input of the operational amplifier 150 via the resistor 148 and the capacitor 149 in parallel with the resistor 147.
【0049】演算増幅器150の−側の入力には、コン
デンサ152と並列に抵抗153が接続され、さらにコ
ンデンサ152および抵抗153と直列に抵抗159X
を介して接地される。演算増幅器150の+側の入力
は、抵抗151を介して接地される。演算増幅器150
の電源の一方は、端子157と接続され、他方は、端子
155と接続される。演算増幅器150の出力は、コイ
ル158X1および158 X2を介して抵抗159X へ供給
される。コイル158X1および158X2は、供給された
信号に応じて、可動ミラー160を左右方向に可動させ
る。可動ミラー160の動きに対応してX方向の赤外線
発光ダイオード123とフォトダイオード121との間
に配置された遮光板122X が移動し、可動ミラー16
0を最適な位置で停止させることができる。A negative input of the operational amplifier 150 is connected to the
A resistor 153 is connected in parallel with the capacitor 152, and
The resistor 159 is connected in series with the capacitor 152 and the resistor 153.X
Grounded. + Input of operational amplifier 150
Are grounded via a resistor 151. Operational amplifier 150
Is connected to the terminal 157, and the other is connected to the terminal
155. The output of the operational amplifier 150 is
158X1And 158 X2Through resistor 159XSupply to
Is done. Coil 158X1And 158X2Was supplied
In response to a signal, the movable mirror 160 is moved left and right.
You. Infrared rays in the X direction corresponding to the movement of the movable mirror 160
Between the light emitting diode 123 and the photodiode 121
Light shielding plate 122 disposed inXIs moved, and the movable mirror 16 is moved.
0 can be stopped at an optimal position.
【0050】同様に、入力端子141Y からリファレン
ス電圧YREF が範囲140Y に供給される。そして、コ
イル158Y1および158Y2は、供給された信号に応じ
て、可動ミラー160を前後方向に可動させる。可動ミ
ラー160の動きに対応してY方向の赤外線発光ダイオ
ードとフォトダイオードとの間に配置された遮光板12
2Y が移動し、可動ミラー160を最適な位置で停止さ
せることができる。Similarly, a reference voltage Y REF is supplied to the range 140 Y from the input terminal 141 Y. Then, the coils 158Y1 and 158Y2 move the movable mirror 160 in the front-rear direction according to the supplied signal. The light shielding plate 12 disposed between the infrared light emitting diode and the photodiode in the Y direction corresponding to the movement of the movable mirror 160
2 Y moves, and the movable mirror 160 can be stopped at the optimum position.
【0051】この図11の回路は、リファレンス電圧X
REF に0〜2VのDC電圧を与える。するとDCゲイン
が非常に高いのでA点はほぼ0Vを保ったままB点の電
位がリファレンス電圧XREF に等しくなる。したがっ
て、フォトダイオード121に入る光量は、図9Cに示
すように、リファレンス電圧XREF の電圧に比例する。
すなわち、光量がそのような値になる位置に遮光板12
2X が止まる。A点からC点へのインピーダンスは、位
相補償回路を構成していて、閉ループの安定度を高める
働きをする。また、演算増幅器150は、コイル158
X1および158X2に直列に入っている抵抗159X の電
圧を負帰還しているので、電流帰還になっている。The circuit shown in FIG.
A DC voltage of 0 to 2 V is applied to REF . Then, since the DC gain is very high, the potential at the point B becomes equal to the reference voltage X REF while keeping the point A at almost 0V. Therefore, the amount of light entering the photodiode 121 is proportional to the reference voltage X REF as shown in FIG. 9C.
That is, the light shielding plate 12 is located at a position where the light amount becomes such a value.
2 X stops. The impedance from the point A to the point C constitutes a phase compensation circuit and functions to increase the stability of the closed loop. The operational amplifier 150 includes a coil 158
Since the voltage of the resistor 159 X in series with X1 and 158 X2 is negatively fed back, current feedback is provided.
【0052】図12は、1フレームの画像を複数の部分
画として撮影する場合の光軸の順序を示す表である。図
12Aは、偶数枚の部分画を撮影する場合の一例であ
る。4枚の部分画を撮影する場合、図12A中の四角で
囲まれた0、1、2、3の順番で光軸を移動させること
によって、4枚の部分画が撮影される。図12Bは、奇
数枚の部分画を撮影する場合の一例である。9枚の部分
画を撮影する場合、図12B中の四角で囲まれた0〜8
の順番で光軸を移動させることによって、9枚の部分画
が撮影される。そして、光軸の順序を示す番号の位置に
対応する左右方向の値Xおよび前後方向の値Yが読み出
される。FIG. 12 is a table showing the order of the optical axes when one frame image is photographed as a plurality of partial images. FIG. 12A shows an example in which an even number of partial images are captured. When capturing four partial images, four partial images are captured by moving the optical axis in the order of 0, 1, 2, and 3 surrounded by a square in FIG. 12A. FIG. 12B is an example of a case where an odd number of partial images are captured. When shooting nine partial images, 0 to 8 surrounded by a square in FIG.
By moving the optical axis in this order, nine partial images are photographed. Then, a value X in the left-right direction and a value Y in the front-rear direction corresponding to the position of the number indicating the order of the optical axis are read.
【0053】図13は、図12に示す表を用いたN進カ
ウンタの一例のブロック図である。クロックCKがN進
カウンタ161に供給される。N進カウンタ161で
は、クロックCKに応じてカウントされたカウント値C
(=0〜N−1)がロジック回路162に供給される。
ロジック回路162では、Nに応じて図12Aまたは図
12Bのどちらかのテーブルが選択され供給されたカウ
ント値Cに対応する値XおよびYが読み出される。読み
出された値Xは、4ビットのD/Aコンバータ163へ
供給され、値Yは、D/Aコンバータ165へ供給され
る。D/Aコンバータ163では、値XがD/A変換さ
れ、リファレンス電圧XREF として出力端子164から
出力される。D/Aコンバータ165では、値YがD/
A変換され、リファレンス電圧YREF として出力端子1
66から出力される。FIG. 13 is a block diagram of an example of an N-ary counter using the table shown in FIG. The clock CK is supplied to the N-ary counter 161. In the N-ary counter 161, the count value C counted according to the clock CK is calculated.
(= 0 to N−1) are supplied to the logic circuit 162.
In the logic circuit 162, one of the tables in FIG. 12A or 12B is selected according to N, and the values X and Y corresponding to the supplied count value C are read. The read value X is supplied to a 4-bit D / A converter 163, and the value Y is supplied to a D / A converter 165. In the D / A converter 163, the value X is D / A converted and output from the output terminal 164 as a reference voltage XREF . In the D / A converter 165, the value Y is D / A
A-converted and output terminal 1 as reference voltage Y REF
66 is output.
【0054】このように、図12は、N進カウンタ16
1のカウント値Cが0〜N−1に対して出力されるリフ
ァレンス電圧XREF およびYREF のDC電圧の組を2次
元平面上に表したものである。リファレンス電圧XREF
およびYREF の種類は、N=4、9、16、25に対し
て、それぞれ2、3、4、5個である。Nが偶数のとき
中心は、図12Aに示すように、0、1、2、3の丁度
真ん中にあるが、奇数のとき中心は、図12Bに示すよ
うに、2の位置になっている。したがって、9値のD/
Aコンバータで済むことになる。図12に示すような光
軸を移動する表を用いることによって、光軸の移動、す
なわち1回のジャンプがむやみに大きくならないように
でき、全てのジャンプが1画面分になるように順序が決
まる。As described above, FIG.
A count value C of 1 represents a set of DC voltages of reference voltages X REF and Y REF output for 0 to N−1 on a two-dimensional plane. Reference voltage X REF
And the number of Y REFs are 2, 3, 4, and 5 for N = 4, 9, 16, and 25, respectively. When N is an even number, the center is exactly at the center of 0, 1, 2, and 3 as shown in FIG. 12A, but when the number is odd, the center is at a position of 2 as shown in FIG. 12B. Therefore, the 9-value D /
A converter is sufficient. By using the table for moving the optical axis as shown in FIG. 12, the movement of the optical axis, that is, one jump can be prevented from becoming excessively large, and the order is determined so that all the jumps are equivalent to one screen. .
【0055】実際に、アクティブミラーを動作させるコ
イルに対して電圧を等間隔に与えると図14に示すよう
な重複関係となり、扇形となる。これは、Yの感度がX
に依存するためであり、それを補正するためには、6b
it程度のD/Aコンバータが望ましい。Actually, when a voltage is applied to the coil for operating the active mirror at regular intervals, the overlapping relationship as shown in FIG. This is because the sensitivity of Y is X
And to correct it, 6b
It is desirable to use a D / A converter of about it.
【0056】6bitのD/Aコンバータの一例の回路
図を図15に示す。この図15に示すD/Aコンバータ
は、重複関係において、Yの感度がXに依存することを
考慮しXとYを分けたD/Aコンバータとした。この図
15は、上述したD/Aコンバータ51および52の一
例であり、D/Aコンバータの部分は、X方向のリファ
レンス電圧を生成する回路と、Y方向のリファレンス電
圧を生成する回路とが同一の構成となるため、同一とな
る範囲を点線で囲み、それぞれ変換部187Xおよび変
換部187Y とし、変換部187X のみ説明し、変換部
187Y の説明は省略する。FIG. 15 shows a circuit diagram of an example of a 6-bit D / A converter. The D / A converter shown in FIG. 15 is a D / A converter in which X and Y are separated in consideration of the fact that the sensitivity of Y depends on X in the overlapping relationship. FIG. 15 shows an example of the D / A converters 51 and 52 described above. In the D / A converter, a circuit for generating a reference voltage in the X direction and a circuit for generating a reference voltage in the Y direction are the same. since the construction, enclose the range of the same by a dotted line, respectively a conversion unit 187 X and the conversion unit 187 Y, describes only conversion unit 187 X, the description of the conversion unit 187 Y omitted.
【0057】順序設定回路49からX方向の光軸の6ビ
ットのデータKXが入力端子171X へ供給される。同
様に、順序設定回路49からY方向の光軸の6ビットの
データKYが入力端子171Y へ供給される。[0057] Data KX six bits of the optical axis X direction from the order setting circuit 49 is supplied to the input terminal 171 X. Similarly, data KY six bits of the optical axis in the Y direction from the order setting circuit 49 is supplied to the input terminal 171 Y.
【0058】+5Vが供給される端子172と、−5V
が供給される端子177とは、オペアンプ173の電源
端子に接続される。端子172と接地との間に、抵抗1
74および175が直列に接続される。抵抗174およ
び175の接続点と、接地との間に、コンデンサ176
が挿入される。また、抵抗174および175の接続点
は、オペアンプ173の+側の入力と接続される。さら
に、抵抗174および175の接続点と、スイッチ回路
180の90%端子との間に、抵抗178および可変抵
抗179が挿入される。オペアンプ173の出力は、オ
ペアンプ173の−側の入力と接続される。また、オペ
アンプ173の出力は、電圧VPとして変換部187X
および187Y へ供給される。スイッチ回路180の選
択端子は、接地される。A terminal 172 to which +5 V is supplied and -5 V
Is supplied to the power supply terminal of the operational amplifier 173. A resistor 1 is connected between terminal 172 and ground.
74 and 175 are connected in series. A capacitor 176 is connected between the connection point of the resistors 174 and 175 and the ground.
Is inserted. The connection point between the resistors 174 and 175 is connected to the + input of the operational amplifier 173. Further, a resistor 178 and a variable resistor 179 are inserted between the connection point of the resistors 174 and 175 and the 90% terminal of the switch circuit 180. The output of the operational amplifier 173 is connected to the negative input of the operational amplifier 173. The output of the operational amplifier 173 is converted to a voltage VP by the conversion unit 187 X
And 187 Y. The selection terminal of the switch circuit 180 is grounded.
【0059】+5Vが供給される端子181と、−5V
が供給される端子186とは、オペアンプ182の電源
端子に接続される。端子181と接地との間に、抵抗1
83および可変抵抗184が直列に接続される。抵抗1
83と可変抵抗184との接続点と接地との間に、コン
デンサ185が挿入される。また、抵抗183と可変抵
抗184との接続点は、スイッチ回路180の100%
端子と接続されると共に、オペアンプ182の+側の入
力と接続される。オペアンプ182の出力は、オペアン
プ182の−側の入力と接続される。また、オペアンプ
182の出力は、電圧VMとして変換部187X および
187Y へ供給される。A terminal 181 to which +5 V is supplied, and -5 V
Is supplied to the power supply terminal of the operational amplifier 182. A resistor 1 is connected between the terminal 181 and the ground.
83 and the variable resistor 184 are connected in series. Resistance 1
A capacitor 185 is inserted between the connection point of the variable resistor 184 and the variable resistor 184 and the ground. The connection point between the resistor 183 and the variable resistor 184 is 100% of the switch circuit 180.
It is connected to a terminal and to the + input of the operational amplifier 182. The output of the operational amplifier 182 is connected to the negative input of the operational amplifier 182. The output of operational amplifier 182 is supplied to the conversion unit 187 X and 187 Y as a voltage VM.
【0060】スイッチ回路1900 〜1905 の被選択
端子の一方は、電圧VPが供給される端子VPX と接続
される。スイッチ回路1900 〜1905 および抵抗1
910 〜1915 はそれぞれ直列に接続される。また、
直列に接続されたスイッチ回路1900 〜1905 およ
び抵抗1910 〜1915 がそれぞれ並列に接続され
る。抵抗1910 〜1915 の間に、抵抗1930 〜1
934 が挿入される。抵抗1930 および1934 との
間に、抵抗192および194が直列に挿入される。抵
抗192および194の接続点は、電圧VMが供給され
る端子VMX と接続される。端子VMX は、スイッチ回
路1900 〜1905 の被選択端子の他方と接続され
る。スイッチ回路1900 〜1905 は、入力端子17
1X から供給されるデータKX[5..0]に基づいて切り換
えられる。抵抗194および1935の接続点からX方
向のリファレンス電圧が出力される。出力された電圧
は、スイッチ回路195X の被選択端子の一方を介して
端子205からスロープ化回路53へ供給される。ここ
で、[5..0]は、0ビット〜5ビットの6ビットで構成さ
れることを示す。[0060] One fixed terminal of the switch circuit 190 0-190 5 is connected to the terminal VP X that voltage VP is supplied. Switch circuits 190 0 to 190 5 and resistor 1
91 0-191 5 are connected in series. Also,
The switch circuit 190 0-190 5 and the resistor 191 0-191 5 connected in series are connected in parallel. Between the resistance 191 0-191 5, resistance 193 0-1
93 4 is inserted. Between the resistor 193 0 and 193 4, resistors 192 and 194 are inserted in series. Connection point of the resistors 192 and 194 is connected to the terminal VM X to which the voltage VM is supplied. Terminal VM X is connected to the other fixed terminal of the switch circuit 190 0-190 5. Switch circuit 190 0-190 5, the input terminal 17
Is switched on the basis of the data KX [5..0] supplied from the 1 X. X-direction of the reference voltage from the connection point of the resistors 194 and 193 5 are output. The output voltage is supplied from a terminal 205 via one of the fixed terminal of the switch circuit 195 X to the slope circuit 53. Here, [5..0] indicates that it is composed of 6 bits from 0 bit to 5 bits.
【0061】+5Vが供給される端子196と接地との
間に、抵抗197および可変抵抗198が直列に接続さ
れ、それと並列に抵抗199および可変抵抗200が直
列に接続される。可変抵抗198の可変端子は、スイッ
チ回路195X の被選択端子の他方と接続される。この
可変抵抗198の可変端子から電圧VRX が取り出され
る。A resistor 197 and a variable resistor 198 are connected in series between a terminal 196 to which +5 V is supplied and ground, and a resistor 199 and a variable resistor 200 are connected in series with the resistor 197 and the variable resistor 200. Variable terminal of the variable resistor 198 is connected to the other fixed terminal of the switch circuit 195 X. Voltage VR X is taken out from the variable terminal of the variable resistor 198.
【0062】変換部187Y の出力は、スイッチ回路1
95Y の被選択端子の一方と接続される。可変抵抗20
0の可変端子には、スイッチ回路195Y の被選択端子
の他方が接続され、電圧VRY が供給される。スイッチ
回路195Y によって選択された電圧は、Y方向のリフ
ァレンス電圧として端子206を介してスロープ化回路
54へ供給される。The output of the conversion unit 187 Y is
It is connected to one of 95 Y of the selected terminal. Variable resistor 20
The 0 variable terminal of the other fixed terminal of the switch circuit 195 Y is connected, the voltage VR Y is supplied. Voltage selected by the switch circuit 195 Y is supplied to the slope circuit 54 through the terminal 206 as a Y-direction of the reference voltage.
【0063】+5Vが供給される端子201と接地との
間に抵抗202およびスイッチ回路203が直列に挿入
される。抵抗202とスイッチ回路203との接続点
は、スイッチ回路195X および195Y の制御端子へ
供給されると共に、端子204と接続される。A resistor 202 and a switch circuit 203 are inserted in series between a terminal 201 to which +5 V is supplied and a ground. The connection point between the resistor 202 and the switch circuit 203 is supplied to the control terminals of the switch circuits 195 X and 195 Y and is connected to the terminal 204.
【0064】このように、電圧VPを3Vとし、電圧V
Mを0Vとすると、出力電圧は、略0〜2Vとなる。こ
こで、スイッチ回路180では、近距離の撮影を行うと
きには、電圧VPを出力するオペアンプ173が選択さ
れるが、遠距離の撮影を行うときには、電圧VMを出力
するオペアンプ182が選択される。このスイッチ回路
180は、出力電圧の範囲を0〜2Vから0.1〜1.
9Vの範囲に狭めるためのものである。これは、約1m
の近距離で重複する重複率を100%とし、その重複率
のまま遠距離を撮影すると、視差のため重複率が減少す
る。このためこの発明では、約1mの近距離の重複率を
90%とする。これは、レンズの10cm〜15cmく
らい前に配置しているミラーを中心として光軸が変化す
るためである。As described above, the voltage VP is set to 3 V, and the voltage V
If M is 0V, the output voltage will be approximately 0-2V. Here, in the switch circuit 180, the operational amplifier 173 that outputs the voltage VP is selected when performing short-distance photography, but the operational amplifier 182 that outputs the voltage VM is selected when performing long-distance photography. The switch circuit 180 changes the output voltage range from 0 to 2 V to 0.1 to 1.V.
This is for narrowing the range to 9V. This is about 1m
If the overlapping rate at which the image is overlapped at a short distance is set to 100% and a long distance is photographed with the overlapping rate, the overlapping rate decreases due to parallax. For this reason, according to the present invention, the overlap ratio at a short distance of about 1 m is set to 90%. This is because the optical axis changes about a mirror arranged about 10 cm to 15 cm before the lens.
【0065】スイッチ回路203がオン状態となると、
スイッチ回路195X および195Y は、変換部187
X および187Y から出力される電圧がリファレンス電
圧として出力される。スイッチ回路203がオフ状態と
なると、スイッチ回路195X および195Y は、可変
抵抗198および200の可変端子から取り出される電
圧がリファレンス電圧として出力される。すなわち、ス
イッチ回路203がオフ状態のとき、端子204を介し
てテスト状態である旨が伝送され、ユーザによって可変
抵抗198および200が操作され、X方向およびY方
向を独立に動かすことができる。When the switch circuit 203 is turned on,
The switch circuits 195 X and 195 Y
The voltages output from X and 187 Y are output as reference voltages. When the switch circuit 203 is turned off, the switch circuits 195 X and 195 Y output the voltages extracted from the variable terminals of the variable resistors 198 and 200 as reference voltages. That is, when the switch circuit 203 is in the off state, the test state is transmitted via the terminal 204, and the variable resistors 198 and 200 are operated by the user, so that the X direction and the Y direction can be moved independently.
【0066】N進カウンタの一例のタイミングチャート
を図16に示す。このタイミングチャートは、ディジタ
ルビデオカメラのクロックVDに基づいて動作する。フ
レームパルスFRは、ディジタルビデオカメラから入力
される。このフレームパルスFRを2分周することによ
ってFR4が生成される。スタートボタンを押すとスタ
ートパルスSTTが発生し、それまで「2」で待機して
いたN進カウンタのカウント値CがFR4を数えて、N
−1の次に0に戻る。この一例は、N=4のときであ
り、「2」で待機していたカウント値Cがクロック毎に
「3」、「0」、「1」と進み、カウント値Cが「2」
になると、そこで止まる。カウント値Cが進む度にリフ
ァレンス電圧XREF とYREF の組が異なるためコイルに
は、Ix,Iyのような電流が流れ、可動ミラーは速や
かに方向を変えて静止する。FIG. 16 shows a timing chart of an example of the N-ary counter. This timing chart operates based on the clock VD of the digital video camera. The frame pulse FR is input from a digital video camera. By dividing this frame pulse FR by two, FR4 is generated. When the start button is pressed, a start pulse STT is generated, and the count value C of the N-ary counter which has been waiting at "2" counts FR4 and N
Return to 0 after -1. An example of this is when N = 4, and the count value C waiting at “2” advances to “3”, “0”, “1” for each clock, and the count value C becomes “2”.
Then, stop there. Since the set of the reference voltages X REF and Y REF is different each time the count value C advances, a current such as Ix or Iy flows through the coil, and the movable mirror changes its direction quickly and stops.
【0067】この可動ミラーの方向を変えるときに、騒
音が発生する。この騒音対策について、図17および図
18を用いて説明する。可動ミラーの方向を素早く変え
るときのリファレンス電圧Vinを図17Aに示すよう
に、ステップ状に変えると、大振幅の電流Iout がコイ
ルに流れ、強い力を発生する。これが機構全体を振動さ
せ、騒音を発生させる。そこで、図17Bに示すよう
に、リファレンス電圧Vinをスロープ状に変えるように
した。これによって、電流Iout の波高値は、激減し、
騒音も激減する。When changing the direction of the movable mirror, noise is generated. This noise countermeasure will be described with reference to FIGS. When the reference voltage Vin for quickly changing the direction of the movable mirror is changed stepwise as shown in FIG. 17A, a large-amplitude current Iout flows through the coil, generating a strong force. This causes the entire mechanism to vibrate and generate noise. Therefore, as shown in FIG. 17B, the reference voltage Vin is changed in a slope shape. As a result, the peak value of the current I out sharply decreases,
Noise is also drastically reduced.
【0068】このように、リファレンス電圧Vinをスロ
ープ状に変えるようにするための一例の回路図を図18
に示す。入力端子211からリファレンス電圧Vinが供
給される。リファレンス電圧Vinは、比較器212の+
側の入力端子に供給される。比較器212の出力は、そ
の−側の入力に供給されると共に、演算増幅器213の
−側の入力に供給される。また、比較器212の出力
は、スイッチ237の一方の入力端子と接続される。す
なわち、スイッチ237の一方の入力端子が選択される
と、比較器212の出力は、出力電圧Vout として、出
力端子239から出力される。出力端子239は、コン
デンサ238を介して接地されると共に、演算増幅器2
13の+側の入力と接続される。[0068] Thus, Figure of an example circuit diagram for the alter the reference voltage V in a slope shape 18
Shown in Reference voltage V in is supplied from the input terminal 211. Reference voltage V in is, of comparator 212 +
Is supplied to the input terminal on the side. The output of the comparator 212 is supplied to the negative input of the comparator 212 and to the negative input of the operational amplifier 213. The output of the comparator 212 is connected to one input terminal of the switch 237. That is, when one input terminal of the switch 237 is selected, the output of the comparator 212 is output from the output terminal 239 as the output voltage Vout . The output terminal 239 is grounded via a capacitor 238, and
13+ input.
【0069】演算増幅器213の電源の一方は、+5V
と接続され、他方は、−5Vと接続される。演算増幅器
213の出力は、コンデンサ214と並列に抵抗215
とが設けられ、このコンデンサ214および抵抗215
と直列に接続された抵抗216を介して演算増幅器21
3の電源の一方と接続される。抵抗215と216の接
続点は、NANDゲート218の一方の入力と接続され
ると共に、NOTゲート219を介してNANDゲート
220の一方の入力と接続される。NANDゲート21
8および220の他方の入力には、入力端子217から
供給されるパルスJPが供給される。このパルスJP
は、スイッチ237の切り換えを制御する。NANDゲ
ート218の出力は、スイッチ221の切り換えを制御
し、NANDゲート220の出力は、スイッチ229の
切り換えを制御する。One of the power supplies of the operational amplifier 213 is + 5V
And the other is connected to -5V. The output of the operational amplifier 213 is connected to a resistor 215 in parallel with the capacitor 214.
And the capacitor 214 and the resistor 215
Operational amplifier 21 via a resistor 216 connected in series with
3 is connected to one of the power supplies. A connection point between the resistors 215 and 216 is connected to one input of a NAND gate 218 and to one input of a NAND gate 220 via a NOT gate 219. NAND gate 21
Pulses JP supplied from the input terminal 217 are supplied to the other inputs of 8 and 220. This pulse JP
Controls the switching of the switch 237. The output of NAND gate 218 controls the switching of switch 221, and the output of NAND gate 220 controls the switching of switch 229.
【0070】+5Vが供給される端子222は、コンデ
ンサ223を介して接地される。トランジスタ225の
エミッタと、端子222との間に、抵抗224が挿入さ
れ、トランジスタ225のコレクタと、接地との間に、
抵抗226およびスイッチ221が直列に挿入される。
トランジスタ225のベースは、そのコレクタと接続さ
れる。トランジスタ228のエミッタと、端子222と
の間に、抵抗227が挿入され、トランジスタ228の
ベースは、トランジスタ225のベースと接続される。
トランジスタ228のコレクタは、トランジスタ233
のコレクタと接続され、その接続点からスイッチ237
の他方の入力端子と接続される。The terminal 222 to which +5 V is supplied is grounded via the capacitor 223. A resistor 224 is inserted between the emitter of the transistor 225 and the terminal 222, and is connected between the collector of the transistor 225 and the ground.
A resistor 226 and a switch 221 are inserted in series.
The base of transistor 225 is connected to its collector. A resistor 227 is inserted between the emitter of the transistor 228 and the terminal 222, and the base of the transistor 228 is connected to the base of the transistor 225.
The collector of transistor 228 is
Switch 237 from the connection point.
Is connected to the other input terminal.
【0071】−5Vが供給される端子236は、コンデ
ンサ235を介して接地される。トランジスタ231の
エミッタと、端子236との間に、抵抗232が挿入さ
れ、トランジスタ231のコレクタと、接地との間に、
抵抗230およびスイッチ229が直列に挿入される。
トランジスタ231のベースは、そのコレクタと接続さ
れる。トランジスタ233のエミッタと、端子236と
の間に、抵抗234が挿入され、トランジスタ233の
ベースは、トランジスタ231のベースと接続される。The terminal 236 to which -5 V is supplied is grounded via the capacitor 235. A resistor 232 is inserted between the emitter of the transistor 231 and the terminal 236, and is connected between the collector of the transistor 231 and the ground.
A resistor 230 and a switch 229 are inserted in series.
Transistor 231 has its base connected to its collector. A resistor 234 is inserted between the emitter of the transistor 233 and the terminal 236, and the base of the transistor 233 is connected to the base of the transistor 231.
【0072】図18に示す回路図を図19に示すタイミ
ングチャートを用いて説明する。入力端子217には、
リファレンス電圧Vinが変化するときに発生する一定幅
のパルスJPが入力される。出力電圧Vout は、コンデ
ンサ238と電流IまたはJによって、スロープ状にさ
れた電圧である。時点t=0以降から説明する。比較器
212は、リファレンス電圧Vinからその出力を減算
し、その結果「+」となるため、出力は、ハイレベルと
なる。このとき、パルスJPがハイレベルであるのでス
イッチ221は、オン状態となり、またスイッチ237
は、他方の入力端子を選択する。すなわち、電流Iがス
イッチ237を介してコンデンサ238に充電される。
このときスイッチ229は、オフ状態である。The circuit diagram shown in FIG. 18 will be described with reference to the timing chart shown in FIG. The input terminal 217 has
Pulse JP of constant width that occurs when the reference voltage V in is changed is input. The output voltage V out is a voltage that is made into a slope by the capacitor 238 and the current I or J. The description will be made from time t = 0. The comparator 212, for subtracting the output from the reference voltage V in, the resulting "+", the output is at the high level. At this time, since the pulse JP is at the high level, the switch 221 is turned on, and the switch 237 is turned on.
Selects the other input terminal. That is, the current I is charged in the capacitor 238 via the switch 237.
At this time, the switch 229 is off.
【0073】出力電圧Vout は、 Vout =(I/C)t この式にしたがって、上昇スロープを作る。このとき、
Iは電流、Cはコンデンサ、tは時間である。この一実
施形態では、出力電圧Vout が約10msecかけてロ
ーレベルからハイレベルへ移行する。The output voltage V out has a rising slope according to the following equation: V out = (I / C) t At this time,
I is a current, C is a capacitor, and t is time. In this embodiment, the output voltage V out shifts from the low level to the high level in about 10 msec.
【0074】時点t=t1に出力電圧Vout がリファレ
ンス電圧Vinに達し、これを超えるとスイッチ221が
オフ状態となり、スイッチ229がオン状態となる。さ
らに、電流I=0となり、電流JによりコンデンサCが
放電される。すなわち、出力電圧Vout がリファレンス
電圧Vinとほぼ一致した状態を維持する。時点t=t2
でパルスJPがローレベルとなる。その結果、スイッチ
237が一方の入力端子を選択し、リファレンス電圧V
inが出力される。[0074] time t = t1 the output voltage V out reaches the reference voltage V in, above which the switch 221 is turned off, the switch 229 is turned on. Further, the current I = 0, and the capacitor C is discharged by the current J. That is, the output voltage V out is maintained substantially equal to the state the reference voltage V in. Time point t = t2
Changes the pulse JP to a low level. As a result, the switch 237 selects one input terminal, and the reference voltage V
in is output.
【0075】この発明に適用される電源部3の一実施形
態を図20および図21に示す。図20には、電池64
および65並びに検出回路の回路図を示し、図21に
は、ブレーカ66およびレギュレータ67の回路図を示
す。図20に示す検出回路は、アクティブミラーを駆動
させるコイルドライバに±5Vの電圧を使用しているた
め、一方の電源がダウンするとコイルを焼損する恐れが
あるので、これを防ぐために設ける。そして、図21に
示すブレーカ66には、テストモードにおいて、制御範
囲外の電圧を与えると最大電流(1A)が流れ続けるた
め、そのアンバランス検出と過電流検出を行い、両電源
をオフ状態にする回路が保護回路として設られる。FIGS. 20 and 21 show an embodiment of the power supply unit 3 applied to the present invention. FIG.
21 and a circuit diagram of the detection circuit. FIG. 21 is a circuit diagram of the breaker 66 and the regulator 67. The detection circuit shown in FIG. 20 uses a voltage of ± 5 V for the coil driver for driving the active mirror. If one power supply goes down, the coil may be burned. Therefore, the detection circuit is provided to prevent this. In the test mode, when a voltage outside the control range is applied to the breaker 66 shown in FIG. 21, the maximum current (1 A) continues to flow. Therefore, the unbalance detection and the overcurrent detection are performed, and both power supplies are turned off. Circuit is provided as a protection circuit.
【0076】まず、図20を説明する。電池64の+側
は、スイッチ回路241X およびヒューズ242X を介
して+8Vが出力される端子291と接続される。電池
64の−側と電池65の+側は、接続され、その接続点
は接地されると共に、端子292と接続される。電池6
5の−側は、スイッチ回路241Y およびヒューズ24
2Y を介して−8Vが出力される端子294と接続され
る。First, FIG. 20 will be described. The + side of battery 64 is connected to terminal 291 from which +8 V is output via switch circuit 241 X and fuse 242 X. The minus side of the battery 64 and the plus side of the battery 65 are connected, and the connection point is grounded and connected to the terminal 292. Battery 6
5 is the switch circuit 241 Y and the fuse 24
Is connected to the terminal 294 -8V is output via the 2 Y.
【0077】端子243X には、コイルに流れる電流I
X が供給される。端子243X と演算増幅器245X の
+側の入力との間に抵抗244X が挿入される。演算増
幅器245X の−側の入力と、端子292との間に、抵
抗246X が挿入される。演算増幅器245X の出力
と、その−側の入力との間に、抵抗247X が挿入され
る。演算増幅器245X の電源端子に端子291および
294が接続される。端子291および端子292との
間に、コンデンサ248X が挿入される。発光ダイオー
ド249のアノードは、端子291と接続され、そのカ
ソードと端子292との間に、抵抗250が挿入され
る。The terminal 243 X has a current I flowing through the coil.
X is supplied. Resistance 244 X is inserted between the terminal 243 X an operational amplifier 245 X of + side input. Operational amplifier 245 X of - the input side, between the terminal 292, the resistor 246 X is inserted. The output of operational amplifier 245 X, that - between the side of the input resistor 247 X is inserted. Terminals 291 and 294 are connected to the power supply terminal of the operational amplifier 245 X. Between the terminal 291 and the terminal 292, capacitor 248 X is inserted. The anode of the light emitting diode 249 is connected to the terminal 291, and the resistor 250 is inserted between the cathode and the terminal 292.
【0078】演算増幅器245X の出力と、演算増幅器
252X の−側の入力との間に、抵抗251X が挿入さ
れる。演算増幅器252X の−側の入力と、その出力と
の間に、抵抗253X が挿入される。演算増幅器252
X の+側の入力と、端子292との間に、抵抗254X
が挿入される。ダイオード255X のアノードは、演算
増幅器252X の出力と接続され、そのカソードは、ダ
イオード256X のカソードと接続される。ダイオード
256X のアノードは、演算増幅器245X の出力と接
続される。また、ダイオード256X のカソードは、ダ
イオード256Y のカソードと接続される。[0078] and the output of the operational amplifier 245 X, operational amplifier 252 X of - between the side of the input resistor 251 X is inserted. Operational amplifier 252 X of - and the negative input, between its output resistance 253 X is inserted. Operational amplifier 252
A resistor 254 X is connected between the + input of X and the terminal 292.
Is inserted. The anode of the diode 255 X is connected to the output of the operational amplifier 252 X, its cathode is connected to the cathode of the diode 256 X. The anode of diode 256 X is connected to the output of operational amplifier 245 X. The cathode of the diode 256 X is connected to the cathode of the diode 256 Y.
【0079】端子291および端子292の間に、抵抗
258および259が直列に挿入される。また、端子2
91および端子292の間に、抵抗258および259
と並列に、抵抗262および264が直列に挿入され
る。演算増幅器263の−側の入力は、抵抗262およ
び264の接続点と接続され、その+側の入力は、ダイ
オード255X のカソードと接続される。ダイオード2
65のカソードは、演算増幅器263の出力と接続さ
れ、そのアノードは、トランジスタ270のベースと接
続される。端子291および292の間に、抵抗267
およびコンデンサ268が挿入される。抵抗267およ
びコンデンサ268の接続点は、トランジスタ270の
ベースと接続される。Between terminals 291 and 292, resistors 258 and 259 are inserted in series. Terminal 2
91 and terminal 292, resistors 258 and 259
In parallel, resistors 262 and 264 are inserted in series. Of the operational amplifier 263 - side input is connected to the connection point between the resistors 262 and 264, the input of the + side is connected to the cathode of the diode 255 X. Diode 2
The cathode of 65 is connected to the output of operational amplifier 263, and its anode is connected to the base of transistor 270. A resistor 267 is connected between terminals 291 and 292.
And a capacitor 268 is inserted. A connection point between the resistor 267 and the capacitor 268 is connected to the base of the transistor 270.
【0080】トランジスタ270のコレクタと、端子2
91との間に、抵抗269が挿入され、そのエミッタと
端子294との間に、抵抗273が挿入される。トラン
ジスタ271のエミッタは、端子291と接続され、そ
のコレクタは、ダイオード276のカソードと接続さ
れ、そのベースは、トランジスタ270のコレクタと接
続される。トランジスタ272のコレクタは、端子29
1と接続され、そのエミッタは、トランジスタ270の
エミッタと接続され、そのベースは、端子292と接続
される。The collector of the transistor 270 and the terminal 2
91, a resistor 269 is inserted, and between the emitter and the terminal 294, a resistor 273 is inserted. Transistor 271 has its emitter connected to terminal 291, its collector connected to the cathode of diode 276, and its base connected to the collector of transistor 270. The collector of transistor 272 is connected to terminal 29
1, its emitter is connected to the emitter of transistor 270, and its base is connected to terminal 292.
【0081】端子243Y には、コイルに流れる電流I
Y が供給される。端子243Y と演算増幅器245Y の
+側の入力との間に抵抗244Y が挿入される。演算増
幅器245Y の−側の入力と、端子292との間に、抵
抗246Y が挿入される。演算増幅器245Y の出力
と、その−側の入力との間に、抵抗247Y が挿入され
る。演算増幅器245Y の電源端子に端子291および
294が接続される。端子292および端子294との
間に、コンデンサ248Y が挿入される。The terminal 243 Y has a current I flowing through the coil.
Y is supplied. Resistance 244 Y is inserted between the terminal 243 Y an operational amplifier 245 Y positive-side input. A resistor 246 Y is inserted between the negative input of the operational amplifier 245 Y and the terminal 292. The output of operational amplifier 245 Y, the - between the side of the input resistor 247 Y is inserted. Terminals 291 and 294 are connected to the power supply terminal of the operational amplifier 245 Y. Between the terminal 292 and the terminal 294, capacitor 248 Y is inserted.
【0082】演算増幅器245Y の出力と、演算増幅器
252Y の−側の入力との間に、抵抗251Y が挿入さ
れる。演算増幅器252Y の−側の入力と、その出力と
の間に、抵抗253Y が挿入される。演算増幅器252
Y の+側の入力と、端子292との間に、抵抗254Y
が挿入される。ダイオード255Y のアノードは、演算
増幅器252Y の出力と接続され、そのカソードは、ダ
イオード256Y のカソードと接続される。ダイオード
256Y のアノードは、演算増幅器245Y の出力と接
続される。また、ダイオード256Y のカソードと、端
子294との間に、抵抗257が挿入される。[0082] and the output of the operational amplifier 245 Y, operational amplifier 252 Y of - between the side of the input resistor 251 Y is inserted. Operational amplifier 252 Y of - and the negative input, between its output resistor 253 Y is inserted. Operational amplifier 252
A resistor 254 Y is connected between the + input of Y and the terminal 292.
Is inserted. The anode of the diode 255 Y is connected to the output of the operational amplifier 252 Y, a cathode is connected to the cathode of the diode 256 Y. The anode of the diode 256 Y is connected to the output of the operational amplifier 245 Y. Further, the cathode of the diode 256 Y, between the terminal 294, the resistor 257 is inserted.
【0083】端子292および294の間に、抵抗26
0および261が挿入される。抵抗260および261
の接続点は、演算増幅器275の+側の入力と接続され
る。演算増幅器275の−側の入力と、端子292との
間に、コンデンサ274が挿入される。演算増幅器27
5の−側の入力は、演算増幅器277の+側の入力と接
続される。演算増幅器275の出力は、ダイオード27
6のアノードと接続される。演算増幅器277の−側の
入力は、抵抗258および259の接続点と接続され
る。演算増幅器277の+側の入力は、端子290と接
続される。ダイオード278のカソードは、演算増幅器
277の出力と接続され、そのアノードは、ダイオード
276のカソードと接続される。A resistor 26 is connected between terminals 292 and 294.
0 and 261 are inserted. Resistance 260 and 261
Is connected to the + input of the operational amplifier 275. A capacitor 274 is inserted between the negative input of the operational amplifier 275 and the terminal 292. Operational amplifier 27
The negative input of 5 is connected to the positive input of the operational amplifier 277. The output of the operational amplifier 275 is a diode 27
6 is connected to the anode. The negative input of the operational amplifier 277 is connected to the connection point of the resistors 258 and 259. The + input of the operational amplifier 277 is connected to the terminal 290. Diode 278 has a cathode connected to the output of operational amplifier 277 and an anode connected to the cathode of diode 276.
【0084】ダイオード276のカソードと、トランジ
スタ285のベースとの間に、抵抗283が挿入され
る。トランジスタ285のコレクタは、端子293と接
続され、そのエミッタは、端子294と接続される。ト
ランジスタ285のベース・エミッタ間に、抵抗286
が挿入される。端子291および293の間に、抵抗2
84が挿入される。A resistor 283 is inserted between the cathode of diode 276 and the base of transistor 285. Transistor 285 has a collector connected to terminal 293 and an emitter connected to terminal 294. A resistor 286 is connected between the base and the emitter of the transistor 285.
Is inserted. A resistor 2 is connected between terminals 291 and 293.
84 is inserted.
【0085】トランジスタ285のベースと、トランジ
スタ280のコレクタとの間に、抵抗281が挿入され
る。トランジスタ280のコレクタと端子291との間
に、抵抗279が挿入される。トランジスタ280のベ
ース・エミッタ間に、抵抗282が挿入される。トラン
ジスタ280のベースと端子293との間に、抵抗28
7が挿入される。スイッチ回路289の一方は、端子2
91と接続され、その他方と、トランジスタ280のベ
ースとの間に、抵抗288が挿入される。A resistor 281 is inserted between the base of transistor 285 and the collector of transistor 280. A resistor 279 is inserted between the collector of the transistor 280 and the terminal 291. A resistor 282 is inserted between the base and the emitter of the transistor 280. The resistor 28 is connected between the base of the transistor 280 and the terminal 293.
7 is inserted. One of the switch circuits 289 is connected to the terminal 2
The resistor 288 is inserted between the other terminal and the base of the transistor 280.
【0086】次に、図21を説明する。端子291から
+8Vが端子301へ供給される。接地されている端子
292が端子303と接続される。端子293と端子3
02が接続される。端子294から−8Vが端子304
へ供給される。Next, FIG. 21 will be described. +8 V is supplied from the terminal 291 to the terminal 301. The grounded terminal 292 is connected to the terminal 303. Terminal 293 and Terminal 3
02 is connected. -8 V from terminal 294 is terminal 304
Supplied to
【0087】端子301は、トランジスタ305X のエ
ミッタと接続される。トランジスタ305X のベース・
エミッタ間に、抵抗306X が挿入され、トランジスタ
305X のコレクタは、レギュレータ312X を介して
+5Vが出力される端子318と接続される。トランジ
スタ305X のベースと、トランジスタ308X のコレ
クタとの間に、抵抗307X が挿入される。[0087] Terminal 301 is connected to the emitter of transistor 305 X. Base of transistor 305 X
A resistor 306 X is inserted between the emitters, and a collector of the transistor 305 X is connected to a terminal 318 to which +5 V is output via a regulator 312 X. And the base of the transistor 305 X, between the collector of the transistor 308 X, resistance 307 X is inserted.
【0088】トランジスタ308X のエミッタは、端子
303および319と接続される。トランジスタ308
X のベース・エミッタ間に、抵抗310X が挿入され
る。トランジスタ308X のベースと、ダイオード31
1のカソードとの間に、抵抗309X が挿入される。ダ
イオード311のアノードは、端子302と接続され
る。The emitter of transistor 308 X is connected to terminals 303 and 319. Transistor 308
A resistor 310X is inserted between the base and the emitter of X. The base of the transistor 308 X and the diode 31
The resistor 309 X is inserted between the first cathode and the first cathode. The anode of the diode 311 is connected to the terminal 302.
【0089】レギュレータ312X の1つの端子が端子
319と接続される。端子318と端子319との間
に、コンデンサ313X が挿入される。端子318と端
子320との間に、抵抗314X が挿入される。One terminal of regulator 312 X is connected to terminal 319. Between the terminal 318 and the terminal 319, capacitor 313 X is inserted. Between the terminal 318 and the terminal 320, the resistor 314 X is inserted.
【0090】端子304は、トランジスタ305Y のエ
ミッタと接続される。トランジスタ305Y のベース・
エミッタ間に、抵抗306Y が挿入され、トランジスタ
305Y のコレクタは、レギュレータ312Y を介して
−5Vが出力される端子321と接続される。トランジ
スタ305Y のベースと、トランジスタ308Y のコレ
クタとの間に、抵抗307Y が挿入される。[0090] Terminal 304 is connected to the emitter of transistor 305 Y. The base of the transistor 305 Y
Between the emitter resistance 306 Y is inserted, the collector of the transistor 305 Y is connected to the terminal 321 -5V is output through the regulator 312 Y. And the base of the transistor 305 Y, between the collector of the transistor 308 Y, resistance 307 Y is inserted.
【0091】トランジスタ308Y のエミッタは、端子
303および319と接続される。トランジスタ308
Y のベース・エミッタ間に、抵抗310Y が挿入され
る。トランジスタ308Y のベースと、トランジスタ3
15のコレクタとの間に、抵抗309Y が挿入される。
トランジスタ315のエミッタは、端子304と接続さ
れる。トランジスタ315のベース・エミッタ間に、抵
抗317が挿入される。トランジスタ315のベースと
端子302との間に、抵抗316が挿入される。The emitter of transistor 308 Y is connected to terminals 303 and 319. Transistor 308
Y between the base and emitter of the resistor 310 Y is inserted. Transistor 308 Y base and transistor 3
The resistor 309 Y is inserted between the collector and the 15 collectors.
The emitter of the transistor 315 is connected to the terminal 304. A resistor 317 is inserted between the base and the emitter of the transistor 315. A resistor 316 is inserted between the base of the transistor 315 and the terminal 302.
【0092】レギュレータ312Y の1つの端子が端子
319と接続される。端子319と端子321との間
に、コンデンサ313Y が挿入される。端子320と端
子321との間に、抵抗314Y が挿入される。One terminal of the regulator 312 Y is connected to the terminal 319. Between the terminal 319 and the terminal 321, capacitor 313 Y is inserted. Between the terminal 320 and the terminal 321, the resistor 314 Y is inserted.
【0093】演算増幅器245X および245Y では、
端子243X および243Y からコイルに流れる電流I
X およびIY が供給され、供給された電流IX およびI
Y が電圧に変換される。このとき、演算増幅器245X
および245Y のゲインは、2.5V/Aとなってい
る。演算増幅器245X および245Y の出力は、演算
増幅器252X および252Y において、反転される。
演算増幅器263では、その+側の入力に供給される電
圧が例えば0.7Vを超えると正の出力が得られる。In the operational amplifiers 245 X and 245 Y ,
Current I flowing to coil from terminals 243 X and 243 Y
X and I Y are supplied and the supplied currents IX and I
Y is converted to voltage. At this time, the operational amplifier 245 X
And 245 Y have a gain of 2.5 V / A. The outputs of operational amplifiers 245 X and 245 Y are inverted at operational amplifiers 252 X and 252 Y.
In the operational amplifier 263, a positive output is obtained when the voltage supplied to the + input thereof exceeds, for example, 0.7V.
【0094】演算増幅器263、ダイオード265、抵
抗266およびコンデンサ268から負のピークホール
ド回路が構成される。この負のピークホールド回路から
出力される電圧は、演算増幅器263の正の出力が50
msec以上続くと0Vを超える。ピークホールド回路
の出力は、トランジスタ270のベースに供給される。
従って、トランジスタ270、すなわち差動増幅回路が
オン状態となり、トランジスタ271がオン状態とな
る。The operational amplifier 263, the diode 265, the resistor 266, and the capacitor 268 form a negative peak hold circuit. The voltage output from this negative peak hold circuit is the positive output of the operational amplifier 263 equal to 50.
If it continues for msec or more, it exceeds 0V. The output of the peak hold circuit is provided to the base of transistor 270.
Therefore, the transistor 270, that is, the differential amplifier circuit is turned on, and the transistor 271 is turned on.
【0095】トランジスタ271がオン状態となると、
抵抗283を介してフリップフロップのリセット端子と
なるトランジスタ285のベースにバイアスがかけら
れ、トランジスタ285もオン状態とされる。すなわ
ち、差動増幅回路のトランジスタ270のベースが正と
なるときに、ハイレベルとなる信号がフリップフロップ
のリセット端子に供給され、フリップフロップの出力が
取り出される端子293からは、ローレベルが出力され
る。When the transistor 271 is turned on,
A bias is applied to the base of the transistor 285 serving as a reset terminal of the flip-flop via the resistor 283, and the transistor 285 is also turned on. That is, when the base of the transistor 270 of the differential amplifier circuit is positive, a high-level signal is supplied to the reset terminal of the flip-flop, and a low level is output from the terminal 293 from which the output of the flip-flop is extracted. You.
【0096】フリップフロップのリセット端子には、電
池64および65のアンバランスを検出するアンバラン
ス検出回路からの検出結果も接続される。アンバランス
検出回路は、抵抗258、259、260、261、コ
ンデンサ274、演算増幅器275、277、ダイオー
ド276および278から構成される。このアンバラン
ス検出回路には、端子318および321の間に、挿入
される抵抗314X および314Y の中点から導出され
る端子320からの電圧が端子290を介して演算増幅
器275の−側の入力と、演算増幅器277の+側の入
力とに供給される。端子290からの電圧は、通常0V
であるが、電池の消耗や過負荷などにより、±1.6V
の範囲を超えると、演算増幅器275および277のど
ちらか一方の出力がハイレベルとなり、フリップフロッ
プのリセット端子に供給される。The detection result from the unbalance detection circuit for detecting the imbalance between the batteries 64 and 65 is also connected to the reset terminal of the flip-flop. The unbalance detection circuit includes resistors 258, 259, 260, 261, a capacitor 274, operational amplifiers 275, 277, and diodes 276 and 278. In this unbalance detection circuit, a voltage from a terminal 320 derived from the midpoint between the inserted resistors 314 X and 314 Y is applied between terminals 318 and 321 via a terminal 290 to the negative side of the operational amplifier 275. It is supplied to the input and the + input of the operational amplifier 277. The voltage from terminal 290 is normally 0V
However, ± 1.6 V due to battery exhaustion or overload
Is exceeded, the output of one of the operational amplifiers 275 and 277 becomes high level and is supplied to the reset terminal of the flip-flop.
【0097】このように、フリップフロップのリセット
端子にハイレベルが供給されると、端子293および3
02を介してフリップフロップの出力としてローレベル
がブレーカ部の制御端子に供給される。ローレベルがブ
レーカ部の制御端子に供給されると、出力を0Vとする
ように、トランジスタ305X および305Y がオフ状
態とされる。ブレーカ部の制御端子にローレベルが供給
されると、スイッチ回路289が押されオン状態とされ
ない限り、通常の動作には復帰しない。As described above, when the high level is supplied to the reset terminal of the flip-flop, the terminals 293 and 3
A low level is supplied to the control terminal of the breaker unit as the output of the flip-flop via 02. When a low level is supplied to the control terminal of the breaker portion, the output so as to 0V, the transistor 305 X and 305 Y are turned off. When a low level is supplied to the control terminal of the breaker unit, the operation does not return to the normal operation unless the switch circuit 289 is pressed and turned on.
【0098】クロックカウンタ回路43および周期設定
回路45の一例を図22に示す。クロックカウンタ回路
43は、1/256回路332および1/64回路33
3から構成される。端子331には、オシレータ42か
ら供給されるクロック信号CKが供給される。一例とし
て、このクロック信号CKは、470kHzとする。4
70kHzのクロック信号CKが1/256回路332
へ供給される。1/256回路332では、470kH
zのクロック信号CKが256分周され、1.84kH
zのクロック信号CK2が生成される。そして、1/6
4回路333では、さらに1.84kHzのクロック信
号CK2が64分周され、28.7kHzのクロック信
号CK3が生成される。このクロック信号CK3は、内
部フレームパルスとする。この内部フレームパルスは、
通常、ディジタルビデオカメラ1からのビデオOUT信
号から同期信号を分離して得た、29.97Hzのフレ
ームパルスFRが基準のタイミングとして使われるが、
ディジタルビデオカメラ1の電源がオフ状態であっても
ミラーが動作するように作られている。FIG. 22 shows an example of the clock counter circuit 43 and the cycle setting circuit 45. The clock counter circuit 43 includes a 1/256 circuit 332 and a 1/64 circuit 33
3 The clock signal CK supplied from the oscillator 42 is supplied to the terminal 331. As an example, this clock signal CK is 470 kHz. 4
70kHz clock signal CK is 1/256 circuit 332
Supplied to 470 kHz in the 1/256 circuit 332
The clock signal CK of z is divided by 256 to obtain 1.84 kHz.
A clock signal CK2 of z is generated. And 1/6
In the four circuits 333, the 1.84 kHz clock signal CK2 is further divided by 64 to generate a 28.7 kHz clock signal CK3. This clock signal CK3 is an internal frame pulse. This internal frame pulse is
Normally, a frame pulse FR of 29.97 Hz obtained by separating a synchronization signal from a video OUT signal from the digital video camera 1 is used as a reference timing.
The mirror operates even when the power of the digital video camera 1 is off.
【0099】周期設定回路45は、スイッチ回路34
2、347、349、351、負エッジ同期回路344
および1/N回路345から構成される。同期信号分離
回路44から供給される29.97Hzのフレームパル
スFRが端子341から供給される。スイッチ回路34
2では、29.97HzのフレームパルスFRと、内部
フレームパルスの28.7Hzのクロック信号CK3と
が選択される。選択されたフレームパルスは、負エッジ
同期回路344へ供給される。負エッジ同期回路344
では、1/256回路332から供給されるクロック信
号CK2に基づいて選択されたフレームパルスが同期化
される。同期化されたパルスは、クロック信号CK2の
立ち下がり時に正パルスSYFRが出力される。正パル
スSYFRは、1/N回路345へ供給される。1/N
回路345では、正パルスSYFRがN分周され、パル
スFR4が生成され、端子346を介して枚数設定回路
46へ供給される。The cycle setting circuit 45 includes the switch circuit 34
2, 347, 349, 351; negative edge synchronization circuit 344
And a 1 / N circuit 345. The 29.97 Hz frame pulse FR supplied from the synchronization signal separation circuit 44 is supplied from a terminal 341. Switch circuit 34
In 2, the frame pulse FR of 29.97 Hz and the clock signal CK3 of 28.7 Hz of the internal frame pulse are selected. The selected frame pulse is supplied to the negative edge synchronization circuit 344. Negative edge synchronization circuit 344
In, the frame pulse selected based on the clock signal CK2 supplied from the 1/256 circuit 332 is synchronized. As the synchronized pulse, a positive pulse SYFR is output when the clock signal CK2 falls. The positive pulse SYFR is supplied to the 1 / N circuit 345. 1 / N
In the circuit 345, the positive pulse SYFR is frequency-divided by N to generate a pulse FR4, which is supplied to the number setting circuit 46 via the terminal 346.
【0100】ここで、スイッチ回路342の切り換え
は、操作パネル41に備えられたINT/SYNCスイ
ッチ回路347で行われる。INT/SYNCスイッチ
回路347の選択端子と+5Vとの間に、抵抗348が
挿入される。INT/SYNCスイッチ回路347にお
いて、INTが選択されると、スイッチ回路342の制
御端子がハイレベルとなり、28.7Hzのクロック信
号CK3が選択され、SYNCが選択されると、スイッ
チ回路342の制御端子がローレベルとなり、29.9
7HzのフレームパルスFRが選択される。The switching of the switch circuit 342 is performed by an INT / SYNC switch circuit 347 provided on the operation panel 41. A resistor 348 is inserted between the selection terminal of the INT / SYNC switch circuit 347 and + 5V. When INT is selected in the INT / SYNC switch circuit 347, the control terminal of the switch circuit 342 goes high, the 28.7 Hz clock signal CK3 is selected, and when SYNC is selected, the control terminal of the switch circuit 342 is selected. Goes low, 29.9
The 7 Hz frame pulse FR is selected.
【0101】1/N回路345の分周比Nの設定は、操
作パネル41に備えられたK1スイッチ回路349およ
びK0スイッチ回路351によって設定される。K1ス
イッチ回路349の選択端子と+5Vとの間に、抵抗3
50が挿入される。K1スイッチ回路349がオン状態
となると、ローレベルとなり、オフ状態となると、ハイ
レベルとなる。K0スイッチ回路351の選択端子と+
5Vとの間に、抵抗352が挿入される。K0スイッチ
回路351がオン状態となると、ローレベルとなり、オ
フ状態となると、ハイレベルとなる。このK1スイッチ
回路349およびK0スイッチ回路351のオン/オフ
動作に応じて2ビットのデータK[1..0]が構成され、そ
のデータK[1..0]が1/N回路345へ供給される。1
/N回路345では、データK[1..0]に応じて分周比N
が一例として下記のように決められる。The setting of the dividing ratio N of the 1 / N circuit 345 is set by the K1 switch circuit 349 and the K0 switch circuit 351 provided on the operation panel 41. A resistor 3 is connected between the selection terminal of the K1 switch circuit 349 and + 5V.
50 is inserted. When the K1 switch circuit 349 is turned on, it becomes low level, and when it is turned off, it becomes high level. The selection terminal of the K0 switch circuit 351 and +
The resistor 352 is inserted between the terminal and 5V. When the K0 switch circuit 351 is turned on, it goes low, and when it is turned off, it goes high. 2-bit data K [1..0] is formed according to the on / off operation of the K1 switch circuit 349 and the K0 switch circuit 351, and the data K [1..0] is supplied to the 1 / N circuit 345. Is done. 1
/ N circuit 345 determines the frequency division ratio N according to data K [1..0].
Is determined as follows as an example.
【0102】 K1 K0 N FR4の周期 0 0 1 1フレーム 0 1 2 2フレーム(標準) 1 0 3 3フレーム 1 1 4 4フレーム ここで、K1およびK0の0は、ローレベルとし、1は
ハイレベルとする。また、パルスFR4の周期は、通常
標準として分周比N=2とし、ミラーが1フレーム期間
中に部分画を撮影し、次に1フレーム期間中に次の部分
画を撮影する位置にミラーを移動させるようにする、い
わゆる2フレーム周期とする。K1 K0 N FR4 period 0 0 1 1 frame 0 1 2 2 frames (standard) 1 0 3 3 frames 1 1 4 4 frames Here, 0 of K1 and K0 is low level, and 1 is high level And The period of the pulse FR4 is normally set to a frequency division ratio N = 2 as a standard, and the mirror captures a partial image during one frame period, and then moves the mirror to a position where the next partial image is captured during one frame period. The frame is moved, that is, a so-called two-frame period is set.
【0103】枚数設定回路46の一例を図23に示す。
周期設定回路45から供給されるパルスFR4が端子3
61を介して枚数カウンタ363へ供給される。待機時
間設定回路47から供給されるINH信号が端子362
を介して5ビットの枚数カウンタ363へ供給される。
枚数カウンタ363では、供給されるパルスFR4がカ
ウントされる。そのカウント値は、5ビットのデータC
[4..0]として端子364を介して順序設定回路49へ供
給される。端子362からのINH信号は、枚数カウン
タ363のカウント値が2となったときに、一時停止さ
せるものである。An example of the number setting circuit 46 is shown in FIG.
The pulse FR4 supplied from the cycle setting circuit 45 is connected to the terminal 3
It is supplied to the number counter 363 via 61. The INH signal supplied from the standby time setting circuit 47 is supplied to the terminal 362
Is supplied to the 5-bit number counter 363 via the.
In the number counter 363, the supplied pulse FR4 is counted. The count value is a 5-bit data C
It is supplied to the sequence setting circuit 49 via the terminal 364 as [4..0]. The INH signal from the terminal 362 is for temporarily stopping when the count value of the number counter 363 becomes 2.
【0104】枚数カウンタ363において、カウントす
る枚数Nの設定は、A1スイッチ回路365およびA0
スイッチ回路367によって設定される。A1スイッチ
回路365の選択端子と+5Vとの間に、抵抗366が
挿入される。A1スイッチ回路365がオン状態となる
と、ローレベルとなり、オフ状態となると、ハイレベル
となる。A0スイッチ回路367の選択端子と+5Vと
の間に、抵抗368が挿入される。A0スイッチ回路3
67がオン状態となると、ローレベルとなり、オフ状態
となると、ハイレベルとなる。このK1スイッチ回路3
49およびK0スイッチ回路351のオン/オフ動作に
応じて2ビットのデータA[1..0]が構成され、そのデー
タA[1..0]がスイッチ回路371へ供給される。スイッ
チ回路371では、データA[1..0]に応じて枚数Nが一
例として下記のように決められる。The number N to be counted in the number counter 363 is set by the A1 switch circuit 365 and the A0 switch circuit.
It is set by the switch circuit 367. A resistor 366 is inserted between the selection terminal of the A1 switch circuit 365 and + 5V. When the A1 switch circuit 365 is turned on, it goes low, and when it goes off, it goes high. A resistor 368 is inserted between the selection terminal of the A0 switch circuit 367 and + 5V. A0 switch circuit 3
When 67 is turned on, it goes low, and when it goes off, it goes high. This K1 switch circuit 3
2-bit data A [1..0] is formed in accordance with the ON / OFF operation of the switch circuit 351 and the K0 switch circuit 351, and the data A [1..0] is supplied to the switch circuit 371. In the switch circuit 371, the number N is determined as follows as an example according to the data A [1..0].
【0105】 A1 A0 N 0 0 4 0 1 9 1 0 16 1 1 25 ここで、A1およびA0の0は、ローレベルとし、1は
ハイレベルとする。A1 A0 N 0 400 0 1 9 1 0 16 1 1 25 Here, 0 of A1 and A0 is a low level, and 1 is a high level.
【0106】このA1スイッチ回路365およびA0ス
イッチ回路367によって設定された枚数Nに応じてス
イッチ回路371が切り換えられる。スイッチ回路37
1では、枚数Nが4に設定されているとき、端子371
1 が選択される。この端子3711 には、枚数カウンタ
363から出力される5ビットのカウント値の下位3ビ
ット目のC2 ビットが供給される。このC2 ビットは、
カウント値が4となるときに、1となる。The switch circuit 371 is switched according to the number N set by the A1 switch circuit 365 and the A0 switch circuit 367. Switch circuit 37
1, when the number N is set to 4, the terminal 371
1 is selected. The terminal 371 1 is supplied with the C2 bit, which is the third lower bit of the 5-bit count value output from the number counter 363. This C2 bit is
When the count value is 4, it becomes 1.
【0107】スイッチ回路371では、枚数Nが9に設
定されているとき、端子3712 が選択される。この端
子3712 には、枚数カウンタ363から出力される5
ビットのカウント値の下位1ビット目のC0 ビットおよ
び上位2ビット目のC3 ビットがANDゲート369を
介して供給される。このC0 ビットおよびC3 ビット
は、カウント値が9となるときに、ともに1となり、A
NDゲート369の出力も1となる。[0107] In the switch circuit 371, when the number N is set to 9, the terminal 371 2 is selected. The terminal 371 2 has 5 output from the number counter 363.
The lower first C0 bit and the upper second C3 bit of the bit count value are supplied via an AND gate 369. The C0 bit and the C3 bit both become 1 when the count value becomes 9, and A
The output of the ND gate 369 also becomes 1.
【0108】スイッチ回路371では、枚数Nが16に
設定されているとき、端子3713が選択される。この
端子3713 には、枚数カウンタ363から出力される
5ビットのカウント値の上位1ビット目のC4 ビットが
ANDゲート369を介して供給される。このC4 ビッ
トは、カウント値が16となるときに、1となる。[0108] In the switch circuit 371, when the number N is set to 16, the terminal 371 3 is selected. This to the terminal 371 3, C4 bits of the upper 1 bit of the count value of 5-bit output from the number counter 363 is supplied through the AND gate 369. This C4 bit becomes 1 when the count value becomes 16.
【0109】スイッチ回路371では、枚数Nが25に
設定されているとき、端子3714が選択される。この
端子3714 には、枚数カウンタ363から出力される
5ビットのカウント値の下位1ビット目のC0 ビット、
上位2ビット目のC3 ビットおよび上位1ビット目のC
4 ビットがANDゲート370を介して供給される。こ
のC0 ビット、C3 ビットおよびC4 ビットは、カウン
ト値が25となるときに、ともに1となり、ANDゲー
ト370の出力も1となる。[0109] In the switch circuit 371, when the number N is set to 25, the terminal 371 4 is selected. The terminal 371 4, C0 bit of the lower 1 bit of the count value of 5-bit output from the number counter 363,
C3 bit of upper 2 bits and C3 of upper 1 bits
Four bits are provided through AND gate 370. When the count value becomes 25, the C0 bit, the C3 bit and the C4 bit all become 1 and the output of the AND gate 370 also becomes 1.
【0110】スイッチ回路371では、端子3711 〜
3714 の中から選択された端子から1が端子3710
を介して正エッジ同期回路372へ供給される。正エッ
ジ同期回路372では、スイッチ回路371から1が供
給されると、正パルスが出力される。出力される正パル
スは、枚数カウンタ363のリセット端子へ供給される
と共に、端子373から出力される。枚数カウンタ36
3では、リセット端子に供給された正パルスに応じてカ
ウント値が0にリセットされる。In the switch circuit 371, the terminals 371 1 to 371 1 to
One of the terminals selected from 371 4 is terminal 371 0
Is supplied to the positive edge synchronization circuit 372 via In the positive edge synchronization circuit 372, when 1 is supplied from the switch circuit 371, a positive pulse is output. The output positive pulse is supplied to the reset terminal of the number counter 363 and output from the terminal 373. Number counter 36
In 3, the count value is reset to 0 according to the positive pulse supplied to the reset terminal.
【0111】順序設定回路49およびジャンプパルス発
生回路50の一例を図24に示す。順序設定回路49
は、Dフリップフロップ383、メモリ384、スイッ
チ回路385および抵抗386から構成される。ジャン
プパルス発生回路50は、キック回路394から構成さ
れる。FIG. 24 shows an example of the order setting circuit 49 and the jump pulse generating circuit 50. Order setting circuit 49
Is composed of a D flip-flop 383, a memory 384, a switch circuit 385, and a resistor 386. The jump pulse generation circuit 50 includes a kick circuit 394.
【0112】枚数設定回路46から設定された枚数が2
ビットのデータA[1..0]として端子381を介して供給
される。枚数設定回路46から設定された枚数のカウン
ト値が5ビットのデータC[4..0]として端子382を介
して供給される。パルスFR4が端子391を介して供
給され、クロック信号CKが端子392を介して供給さ
れ、信号INH3が端子393を介して供給される。If the number set by the number setting circuit 46 is 2
It is supplied via a terminal 381 as bit data A [1..0]. The count value of the number set from the number setting circuit 46 is supplied via a terminal 382 as 5-bit data C [4..0]. The pulse FR4 is supplied via a terminal 391, the clock signal CK is supplied via a terminal 392, and the signal INH3 is supplied via a terminal 393.
【0113】Dフリップフロップ383では、端子38
2からのデータC[4..0]が端子391からのパルスFR
4で同期される。同期されたデータは、D[4..0]として
メモリ384へ供給される。スイッチ回路385の選択
端子と+5Vとの間に、抵抗386が挿入される。スイ
ッチ回路385がオン状態となると、ローレベルとな
り、そのローレベルが供給されるメモリ384では、T
EST=0となる。スイッチ回路385がオフ状態とな
ると、ハイレベルとなり、そのハイレベルが供給される
メモリ384では、TEST=1となる。メモリ384
は、図25、図26、図27および図28に示すデータ
テーブルを記憶している。In the D flip-flop 383, the terminal 38
The data C [4..0] from 2 is the pulse FR from terminal 391
Synchronized at 4. The synchronized data is supplied to the memory 384 as D [4..0]. A resistor 386 is inserted between the selection terminal of the switch circuit 385 and + 5V. When the switch circuit 385 is turned on, it goes to a low level. In the memory 384 to which the low level is supplied, T
EST = 0. When the switch circuit 385 is turned off, it goes to a high level. In the memory 384 to which the high level is supplied, TEST = 1. Memory 384
Stores the data tables shown in FIGS. 25, 26, 27, and 28.
【0114】これらのデータテーブルに示すデータKX
およびKYは、光軸のX方向およびY方向を示す。デー
タLXは、データKXが前の状態と変わらないときに
は、0となり、増加するときには、2となり、減少する
ときには、3となる。同様に、データLYは、データK
Yが前の状態と変わらないときには、0となり、増加す
るときには、2となり、減少するときには、3となる。Data KX shown in these data tables
And KY indicate the X and Y directions of the optical axis. The data LX becomes 0 when the data KX does not change from the previous state, becomes 2 when increasing, and becomes 3 when decreasing. Similarly, data LY is data K
When Y does not change from the previous state, it becomes 0, when it increases, it becomes 2, and when it decreases, it becomes 3.
【0115】図25に示すデータテーブルは、データA
=0のとき、すなわち設定された枚数が4のときのもの
である。図12Aの0〜3の通りに、ミラーを動作させ
るようにデータKXおよびKYが設定されている。The data table shown in FIG.
= 0, that is, when the set number is 4. 12A, data KX and KY are set so as to operate the mirror.
【0116】図26に示すデータテーブルは、データA
=1のとき、すなわち設定された枚数が9のときのもの
である。このデータテーブルでは、D=2〜8のとき
に、例えば上から真下へミラーを動作させ、D=0、
1、2のときに、真上にミラーを動作させるようにデー
タKXおよびKYが設定されている。このように、ミラ
ーを横方向に少しも動作させずに、上下方向にのみ動作
させるものをIスキャンと称する。このIスキャンを使
用して、例えば約3秒の待機時間の間に、ディジタルビ
デオカメラを固定している三脚を2.5度回転させるこ
とによって、360度の画像を撮影することができる。The data table shown in FIG.
= 1, that is, when the set number is nine. In this data table, when D = 2 to 8, for example, the mirror is operated from top to bottom, and D = 0,
At the time of 1 or 2, the data KX and KY are set so as to operate the mirror directly above. The operation in which the mirror is operated only in the vertical direction without operating the mirror in the horizontal direction at all is called an I-scan. Using this I-scan, a 360-degree image can be taken by rotating the tripod holding the digital video camera 2.5 degrees during a standby time of, for example, about 3 seconds.
【0117】図27Aに示すデータテーブルは、データ
A=2かつTEST=0のとき、すなわち設定された枚
数が16であって、Iスキャンのときのものである。こ
の図27Aのミラーの動作は、横方向の動きを無くした
ものであり、上下方向の往復動作である。図27Bに示
すデータテーブルは、データA=2かつTEST=1の
とき、すなわち設定された枚数が16であって、Zスキ
ャンのときのものである。この図27Bのミラーの動作
は、上下の往復動作と横方向に少し動作させたものであ
る。The data table shown in FIG. 27A is a data table when data A = 2 and TEST = 0, that is, when the set number is 16 and the I-scan is performed. The operation of the mirror in FIG. 27A eliminates the movement in the horizontal direction, and is a reciprocating operation in the vertical direction. The data table shown in FIG. 27B is a data table when data A = 2 and TEST = 1, that is, when the set number is 16 and Z scanning is performed. The operation of the mirror shown in FIG. 27B is obtained by reciprocating up and down and slightly moving in the lateral direction.
【0118】図28に示すデータテーブルは、データA
=3のとき、すなわち設定された枚数が25のときのも
のである。図12Bの0〜24の通りに、ミラーを動作
させるようにデータKXおよびKYが設定されている。The data table shown in FIG.
= 3, that is, when the set number is 25. 12B, data KX and KY are set so as to operate the mirror.
【0119】これらのデータテーブルを記憶するメモリ
384から、データA[1..0]、データD[4..0]およびT
ESTの状態に基づいて、6ビットのデータKX[5..0]
およびKY[5..0]、並びに2ビットのデータLX[1..0]
およびLY[1..0]が読み出される。読み出されたデータ
KX[5..0]は、端子387を介してD/Aコンバータ5
1へ供給され、読み出されたデータKY[5..0]は、端子
388を介してD/Aコンバータ52へ供給される。読
み出されたデータLX[1..0]およびLY[1..0]は、キッ
ク回路394へ供給される。From the memory 384 storing these data tables, data A [1..0], data D [4..0] and T
6-bit data KX [5..0] based on the state of EST
And KY [5..0] and 2-bit data LX [1..0]
And LY [1..0] are read. The read data KX [5..0] is supplied to the D / A converter 5 via a terminal 387.
The data KY [5..0] supplied to and read from the D / A converter 1 is supplied to the D / A converter 52 via the terminal 388. The read data LX [1..0] and LY [1..0] are supplied to the kick circuit 394.
【0120】キック回路394には、メモリ384から
のデータLXおよびLY、端子391からのパルスFR
4、端子392からのクロック信号CKおよび端子39
3からの信号INH3が供給される。このキック回路3
94では、これらの信号に基づいてデータKXが変化し
たときに、約17.4msecの幅の正のパルスJPX
が端子395を介してスロープ化回路53へ供給され
る。同様に、キック回路394では、これらの信号に基
づいてデータKYが変化したときに、約17.4mse
cの幅の正のパルスJPYが端子396を介してスロー
プ化回路54へ供給される。また、待機時間設定回路4
7からの信号INH3は、待機時にはパルスを出力しな
いようにキック回路394のイネーブル端子に供給され
る。The kick circuit 394 includes the data LX and LY from the memory 384 and the pulse FR from the terminal 391.
4. Clock signal CK from terminal 392 and terminal 39
3 is supplied with a signal INH3. This kick circuit 3
In 94, when the data KX changes based on these signals, a positive pulse JPX having a width of about 17.4 msec.
Is supplied to the slope forming circuit 53 via the terminal 395. Similarly, in the kick circuit 394, when the data KY changes based on these signals, about 17.4 ms
A positive pulse JPY having a width of c is supplied to the slope forming circuit 54 via the terminal 396. In addition, the standby time setting circuit 4
The signal INH3 from 7 is supplied to the enable terminal of the kick circuit 394 so as not to output a pulse during standby.
【0121】待機時間設定回路47の一例を図29に示
す。操作パネル41に設けられたスイッチ回路401の
一方の端子は、抵抗402を介して+5と接続され、他
方の端子は接地される。このスイッチ回路401がオン
状態となると、ANDゲート403の一方の入力に供給
されるスタート信号STTは、ローレベルとなる。この
ANDゲート403は、スイッチ回路429からの信号
と、スタート信号STTとの論理積の結果、Dフリップ
フロップ420のリセット端子へ信号を供給する。FIG. 29 shows an example of the standby time setting circuit 47. One terminal of a switch circuit 401 provided on the operation panel 41 is connected to +5 via a resistor 402, and the other terminal is grounded. When the switch circuit 401 is turned on, the start signal STT supplied to one input of the AND gate 403 becomes low level. The AND gate 403 supplies a signal to the reset terminal of the D flip-flop 420 as a result of a logical product of the signal from the switch circuit 429 and the start signal STT.
【0122】スイッチ回路404、405、406、4
07、408および409の一方の端子は、抵抗410
を介して+5Vと接続される。スイッチ回路404の他
方の端子は、抵抗411を介して接地される。スイッチ
回路405の他方の端子は、抵抗412を介して接地さ
れる。スイッチ回路406の他方の端子は、抵抗413
を介して接地される。スイッチ回路407の他方の端子
は、抵抗414を介して接地される。スイッチ回路40
8の他方の端子は、抵抗415を介して接地される。ス
イッチ回路409の他方の端子は、抵抗416を介して
接地される。これらスイッチ回路404、405、40
6、407、408および409のオン/オフ動作に応
じたデータS[5..0]がメモリ417へ供給される。これ
らのスイッチ回路は、通常オフ状態である。Switch circuits 404, 405, 406, 4
07, 408 and 409 are connected to the resistor 410
Is connected to + 5V via The other terminal of the switch circuit 404 is grounded via the resistor 411. The other terminal of the switch circuit 405 is grounded via the resistor 412. The other terminal of the switch circuit 406 is connected to a resistor 413
Grounded. The other terminal of the switch circuit 407 is grounded via the resistor 414. Switch circuit 40
8 is grounded via a resistor 415. The other terminal of the switch circuit 409 is grounded via the resistor 416. These switch circuits 404, 405, 40
Data S [5..0] corresponding to the ON / OFF operations of 6, 407, 408 and 409 are supplied to memory 417. These switch circuits are normally off.
【0123】スイッチ回路404がオン状態となると、
ハイレベルとなるデータS0 がメモリ417へ供給さ
れ、オフ状態となると、ローレベルとなるデータS0 が
メモリ417へ供給される。スイッチ回路405がオン
状態となると、ハイレベルとなるデータS1 がメモリ4
17へ供給され、オフ状態となると、ローレベルとなる
データS1 がメモリ417へ供給される。スイッチ回路
406がオン状態となると、ハイレベルとなるデータS
2 がメモリ417へ供給され、オフ状態となると、ロー
レベルとなるデータS2 がメモリ417へ供給される。When the switch circuit 404 is turned on,
The high-level data S0 is supplied to the memory 417, and when turned off, the low-level data S0 is supplied to the memory 417. When the switch circuit 405 is turned on, the high-level data S1 is stored in the memory 4
The data S1 is supplied to the memory 417 when it is turned off and becomes low level. When the switch circuit 406 is turned on, the data S that goes high
2 is supplied to the memory 417, and when it is turned off, the data S2 at low level is supplied to the memory 417.
【0124】スイッチ回路407がオン状態となると、
ハイレベルとなるデータS3 がメモリ417へ供給さ
れ、オフ状態となると、ローレベルとなるデータS3 が
メモリ417へ供給される。スイッチ回路408がオン
状態となると、ハイレベルとなるデータS4 がメモリ4
17へ供給され、オフ状態となると、ローレベルとなる
データS4 がメモリ417へ供給される。スイッチ回路
409がオン状態となると、ハイレベルとなるデータS
5 がメモリ417へ供給され、オフ状態となると、ロー
レベルとなるデータS5 がメモリ417へ供給される。When the switch circuit 407 is turned on,
The high-level data S3 is supplied to the memory 417, and when turned off, the low-level data S3 is supplied to the memory 417. When the switch circuit 408 is turned on, the high-level data S4 is stored in the memory 4
The data S4 is supplied to the memory 417 and becomes the low level when it is turned off. When the switch circuit 409 is turned on, the data S that goes high
5 is supplied to the memory 417, and when it is turned off, the data S5 at low level is supplied to the memory 417.
【0125】メモリ417では、供給された6ビットの
データS[5..0]から5ビットのデータP[4..0]へデータ
が変換される。変換されたデータP[4..0]は、一致検出
回路419へ供給される。一致検出回路419では、端
子418を介して枚数設定回路46から供給されるデー
タC[4..0]と、メモリ417からのデータP[4..0]との
排他的論理和が行われる。この一致検出回路419で
は、データC[4..0]とデータP[4..0]とが一致したとき
に、ハイレベルがDフリップフロップ420へ出力され
る。The memory 417 converts the supplied 6-bit data S [5..0] into 5-bit data P [4..0]. The converted data P [4..0] is supplied to the match detection circuit 419. In the coincidence detection circuit 419, exclusive OR of the data C [4..0] supplied from the number setting circuit 46 via the terminal 418 and the data P [4..0] from the memory 417 is performed. . In the match detection circuit 419, when data C [4..0] matches data P [4..0], a high level is output to the D flip-flop 420.
【0126】Dフリップフロップ420では、一致検出
回路419からの出力を端子421からのパルスFR4
で同期化したものが信号INHとなり端子422から出
力される。この信号INHによって、枚数カウンタC
[4..0]が2となる状態で止められる。その信号INHの
3倍の信号がINH3として端子423から出力され
る。このDフリップフロップ420は、リセット端子に
供給されるANDゲート403からの信号に応じてリセ
ットが行われる。In the D flip-flop 420, the output from the coincidence detecting circuit 419 is changed to the pulse FR4 from the terminal 421.
Are synchronized with each other and become a signal INH, which is output from the terminal 422. By this signal INH, the number counter C
It stops when [4..0] becomes 2. A signal three times the signal INH is output from the terminal 423 as INH3. The D flip-flop 420 is reset according to a signal from the AND gate 403 supplied to the reset terminal.
【0127】スイッチ回路404、405、406、4
07、408および409によって設定されるデータS
[5..0]は、待機状態のデータC[4..0]の値を強制的に変
更するためのものである。メモリ417において、デー
タS[5..0]がデータP[4..0]へ変換される。このデータ
変換テーブルの一例を下記に示す。Switch circuits 404, 405, 406, 4
07, 408 and 409
[5..0] is for forcibly changing the value of the data C [4..0] in the standby state. In memory 417, data S [5..0] is converted to data P [4..0]. An example of this data conversion table is shown below.
【0128】 S[5..0] P[4..0] 25枚 9枚 0 2 中央 上 1 8 −− 下 2 14 右下 −− 4 10 右上 −− 8 18 左下 −− 16 22 左上 −− 32 5 −− 中央 ここで、25枚および9枚とは、フォーカスを固定して
撮影する部分画の枚数である。S [5..0] P [4..0] 25 9 9 0 2 Upper center 18 −− Lower 2 14 Lower right −− 4 10 Upper right − − 8 18 Lower left − − 16 22 Upper left − −325 −− center Here, 25 and 9 are the number of partial images to be photographed with the focus fixed.
【0129】図12Bに示すように、25枚の撮影を行
う場合、スイッチ回路404〜409が押されていない
(オフ状態の)とき、データS[5..0]は0となる。この
とき、メモリ417からはデータP[4..0]=2が出力さ
れる。そして、一致検出回路419の出力として、デー
タC[4..0]=2のときのみ、ハイレベルとなる。すなわ
ち、データC[4..0]の値は、2とされ、25枚の中央の
画像のときに、待機状態となるように、設定される。As shown in FIG. 12B, when photographing 25 images, when the switch circuits 404 to 409 are not pressed (in the OFF state), the data S [5..0] becomes 0. At this time, data P [4..0] = 2 is output from the memory 417. The output of the coincidence detection circuit 419 becomes high only when the data C [4..0] = 2. That is, the value of the data C [4..0] is set to 2, and is set to be in the standby state when there are 25 central images.
【0130】25枚の撮影を行う場合、スイッチ回路4
05が押されたとき、P[4..0]=14となり、25枚の
右下の画像のときに、待機状態となる。スイッチ回路4
06が押されたとき、P[4..0]=10となり、25枚の
右上の画像のときに、待機状態となる。スイッチ回路4
07が押されたとき、P[4..0]=18となり、25枚の
左下の画像のときに、待機状態となる。スイッチ回路4
08が押されたとき、P[4..0]=22となり、25枚の
左上の画像のときに、待機状態となる。In the case of photographing 25 images, the switch circuit 4
When 05 is pressed, P [4..0] = 14, and a standby state is set for 25 lower right images. Switch circuit 4
When 06 is pressed, P [4..0] = 10, and when 25 upper right images are in the standby state. Switch circuit 4
When 07 is pressed, P [4..0] = 18, and a standby state is set for 25 lower left images. Switch circuit 4
When 08 is pressed, P [4..0] = 22, and a standby state is set for 25 upper left images.
【0131】また、4隅の画像が被写体のどの部分にな
るかを見たいときに、スイッチ回路405、406、4
07および408の中から選択して押すことにより、押
している間だけ対応する位置の画像が映し出される。押
していたスイッチ回路を放すと、中央の部分画の位置に
光軸が戻る。When it is desired to see which part of the image the four corner images are in, the switch circuits 405, 406,
By selecting and pressing from among 07 and 408, an image at a corresponding position is displayed only while the button is pressed. When the switch circuit that has been pressed is released, the optical axis returns to the position of the central partial image.
【0132】Iスキャンで9枚の撮影を行う場合、スイ
ッチ回路404〜409が押されていない(S[5..0]=
0)ときには、上の位置の画像のときに、待機状態とな
る。スイッチ回路404が押されたとき、P[4..0]=8
となり、下の位置の画像のときに、待機状態となる。ス
イッチ回路409が押されたとき、P[4..0]=5とな
り、中央の画像のときに、待機状態となる。このよう
に、待機状態となる位置を移動させることができる。When nine pictures are taken by I-scan, the switch circuits 404 to 409 are not pressed (S [5..0] =
0) In the case of the image at the upper position, the standby state is set. When the switch circuit 404 is pressed, P [4..0] = 8
, And enters the standby state when the image is at the lower position. When the switch circuit 409 is pressed, P [4..0] = 5, and a standby state is set for the center image. In this manner, the position at which the standby state is established can be moved.
【0133】端子424から供給される正パルスSYF
Rがインターバルカウンタ425へ供給される。端子4
26から信号INHが反転バッファ427を介してイン
ターバルカウンタ425のリセット端子に供給される。
インターバルカウンタ425では、29.97Hzの正
パルスSYFRがカウントされる。そのカウント値は、
8ビットのデータE[7..0]としてスイッチ回路429へ
供給される。Positive pulse SYF supplied from terminal 424
R is supplied to the interval counter 425. Terminal 4
26, the signal INH is supplied to the reset terminal of the interval counter 425 via the inversion buffer 427.
The interval counter 425 counts the positive pulse SYFR of 29.97 Hz. The count value is
The data is supplied to the switch circuit 429 as 8-bit data E [7..0].
【0134】スイッチ回路429の端子4291 は、+
5Vと接続される。スイッチ回路429の端子4292
には、データE3 が供給される。スイッチ回路429の
端子4293 には、データE4 が供給される。スイッチ
回路429の端子4294 には、データE5 が供給され
る。スイッチ回路429の端子4295 には、データE
6 が供給される。スイッチ回路429の端子4296 に
は、データE5 およびE6 がANDゲート428を介し
て供給される。スイッチ回路429の端子4297 に
は、データE7 が供給される。スイッチ回路429の端
子4298 は、接地される。The terminal 429 1 of the switch circuit 429 is connected to +
Connected to 5V. Terminal 429 2 of switch circuit 429
Is supplied with data E3. The terminal 429 third switching circuit 429, the data E4 is supplied. The terminal 429 4 of the switch circuit 429, the data E5 is supplied. The data E is connected to the terminal 429 5 of the switch circuit 429.
6 is supplied. The terminal 429 sixth switch circuit 429, the data E5 and E6 are supplied through an AND gate 428. The terminal 429 7 of the switch circuit 429, the data E7 is supplied. Terminal 429 8 of the switch circuit 429 is grounded.
【0135】M2スイッチ回路430の選択端子と+5
Vとの間に、抵抗431が挿入される。M2スイッチ回
路430がオン状態となると、ローレベルとなり、オフ
状態となると、ハイレベルとなる。M1スイッチ回路4
32の選択端子と+5Vとの間に、抵抗433が挿入さ
れる。M1スイッチ回路432がオン状態となると、ロ
ーレベルとなり、オフ状態となると、ハイレベルとな
る。M0スイッチ回路434の選択端子と+5Vとの間
に、抵抗435が挿入される。M0スイッチ回路434
がオン状態となると、ローレベルとなり、オフ状態とな
ると、ハイレベルとなる。The selection terminal of the M2 switch circuit 430 and +5
A resistor 431 is inserted between V and V. When the M2 switch circuit 430 is turned on, it goes low, and when it goes off, it goes high. M1 switch circuit 4
A resistor 433 is inserted between the 32 selection terminals and + 5V. When the M1 switch circuit 432 is turned on, it goes low, and when it goes off, it goes high. A resistor 435 is inserted between the selection terminal of the M0 switch circuit 434 and + 5V. M0 switch circuit 434
Becomes low level when is turned on, and becomes high level when turned off.
【0136】このM2スイッチ回路430、M1スイッ
チ回路432およびM0スイッチ回路434のオン/オ
フ動作に応じて3ビットのデータM[2..0]が構成され、
そのデータM[2..0]がスイッチ回路429へ供給され
る。スイッチ回路429では、待機時間を設定するスイ
ッチ回路430、432および434を用いて端子が選
択され、撮影する静止画の間隔(待機時間)が決定され
る。According to the on / off operation of M2 switch circuit 430, M1 switch circuit 432 and M0 switch circuit 434, 3-bit data M [2..0] is formed.
The data M [2..0] is supplied to the switch circuit 429. In the switch circuit 429, a terminal is selected using switch circuits 430, 432, and 434 for setting a standby time, and an interval (standby time) between still images to be shot is determined.
【0137】例えば、端子4291 が選択されると、待
機時間が0秒(0フレーム)となり、すなわち連続撮影
とされる。端子4292 が選択されると、待機時間が約
1/4秒(8フレーム)とされる。端子4293 が選択
されると、待機時間が約1/2秒(16フレーム)とさ
れる。端子4294 が選択されると、待機時間が約1秒
(32フレーム)とされる。端子4295 が選択される
と、待機時間が約2秒(64フレーム)とされる。端子
4296 が選択されると、待機時間が約3秒(96フレ
ーム)とされる。端子4297 が選択されると、待機時
間が約4秒(128フレーム)とされる。端子4298
が選択されると、待機時間が無限大となり、すなわちス
タンバイとされる。For example, when the terminal 429 1 is selected, the standby time becomes 0 seconds (0 frames), that is, continuous shooting is performed. When the terminal 429 2 is selected, the standby time is approximately 1/4 seconds (8 frames). When the terminal 429 3 is selected, the standby time is approximately 1/2 seconds (16 frames). When the terminal 429 4 is selected, the waiting time is about 1 second (32 frames). When the terminal 429 5 is selected, the waiting time is about 2 seconds (64 frames). When the terminal 429 6 is selected, the waiting time is about 3 seconds (96 frames). When the terminal 429 7 is selected, the waiting time is about 4 seconds (128 frames). Terminal 429 8
Is selected, the standby time becomes infinite, that is, the standby state is set.
【0138】待機時間が無限大となると、スイッチ回路
401が押されるまで、動作は停止される。待機時間の
終了は、インターバルカウンタ425の特定のビットが
初めてハイレベルになったときに、Dフリップフロップ
をリセットすることによって行われる。また、待機中に
スイッチ回路401が押されると、スイッチ回路401
の動作が優先され、直ちに動作が開始される。When the waiting time becomes infinite, the operation is stopped until the switch circuit 401 is pressed. The end of the waiting time is performed by resetting the D flip-flop when a specific bit of the interval counter 425 becomes high level for the first time. When the switch circuit 401 is pressed during standby, the switch circuit 401 is pressed.
Is given priority and the operation is started immediately.
【0139】この発明に適用されるディジタルビデオカ
メラ1のオートフォーカスの一例を図30に示す。オー
トフォーカスとは、被写体距離に応じて自動的に焦点合
わせを行う機能である。そのオートフォーカスの一例と
して、2つの離れた窓から取り入れた像を電子的に比較
して距離を測る方法、赤外線のビームを放射してその返
りの方向から距離を測る方法、または超音波を発射して
返ってくる時間から距離を測る方法などがある。FIG. 30 shows an example of the autofocus of the digital video camera 1 applied to the present invention. The auto focus is a function for automatically performing focusing according to the subject distance. Examples of autofocusing include electronically comparing images taken from two distant windows to measure distance, radiating an infrared beam and measuring distance from the direction of its return, or emitting ultrasonic waves. There is a method to measure the distance from the time returned.
【0140】端子441は、スイッチ回路442の選択
端子と接続される。スイッチ回路442のAUTO端子
は、スイッチ回路443の選択端子と接続され、そのM
ANU端子は、オープンとされる。スイッチ回路443
の∞端子は、接地され、そのAF端子は、オープンとさ
れる。スイッチ回路445のA端子は、抵抗444を介
してスイッチ回路442のAUTO端子が接続され、そ
のB端子はオープンとされる。スイッチ回路445の選
択端子は接地される。このスイッチ回路445は、端子
446を介して供給される信号INHに応じてオン/オ
フ動作が制御される。信号INHがハイレベルのときに
は、スイッチ回路445がオン状態となり、ローレベル
のときには、スイッチ回路445がオフ状態となる。The terminal 441 is connected to the selection terminal of the switch circuit 442. The AUTO terminal of the switch circuit 442 is connected to the select terminal of the switch circuit 443, and its M terminal
The ANU terminal is left open. Switch circuit 443
Terminal is grounded, and its AF terminal is opened. The A terminal of the switch circuit 445 is connected to the AUTO terminal of the switch circuit 442 via the resistor 444, and the B terminal is opened. The selection terminal of the switch circuit 445 is grounded. On / off operation of the switch circuit 445 is controlled in accordance with a signal INH supplied through a terminal 446. When the signal INH is at a high level, the switch circuit 445 is turned on, and when the signal INH is at a low level, the switch circuit 445 is turned off.
【0141】端子441を介して、AFSW信号がディ
ジタルビデオカメラ1へ供給される。端子441からみ
て、27kΩのときに、オートフォーカスとなり、0Ω
のときに、無限大の遠方モードとなり、オープンのとき
に、マニュアルモードとなる。スイッチ回路442がM
ANU端子と接続されると、端子441からみたとき
に、オープンとなるので、完全手動のマニュアルモード
となる。スイッチ回路442がAUTO端子と接続さ
れ、且つスイッチ回路443の∞端子と接続されると、
端子441からみたときに、OΩとなるので、無限大の
遠方モードとなる。スイッチ回路442がAUTO端子
と接続され、スイッチ回路443がAF端子と接続さ
れ、且つスイッチ回路445がA端子と接続されると、
端子441からみたときに、27kΩとなるので、オー
トフォーカスモードとなる。ミラーが動作する直前で信
号INHは、ハイレベルからローレベルへ切り換わる。
すなわち、待機状態のときに、オートフォーカスはオン
状態であり、ミラーが動作する直前にオートフォーカス
はオフ状態となり、ミラーが動作する直前のフォーカス
に固定され、例えば25枚からなる部分画群が撮影され
る。An AFSW signal is supplied to the digital video camera 1 via a terminal 441. From the point of view of the terminal 441, when 27 kΩ is set, auto focus is performed and 0Ω
At the time of, it becomes an infinite far mode, and when it is open, it becomes a manual mode. The switch circuit 442 is M
When the terminal is connected to the ANU terminal, the terminal is opened when viewed from the terminal 441, so that the manual mode is completely manual. When the switch circuit 442 is connected to the AUTO terminal and the ∞ terminal of the switch circuit 443,
When viewed from the terminal 441, it becomes OΩ, so that the mode becomes an infinite far mode. When the switch circuit 442 is connected to the AUTO terminal, the switch circuit 443 is connected to the AF terminal, and the switch circuit 445 is connected to the A terminal,
Since it is 27 kΩ when viewed from the terminal 441, the auto focus mode is set. Immediately before the mirror operates, the signal INH switches from high level to low level.
That is, in the standby state, the auto focus is in the on state, the auto focus is turned off immediately before the mirror operates, and the focus is fixed to the focus immediately before the mirror operates. Is done.
【0142】また、スイッチ回路443がAF端子では
なく、∞端子と接続されている場合、フォーカスが無限
大となり、25枚からなる部分画群を撮影している間も
無限大のフォーカスとなる。When the switch circuit 443 is connected not to the AF terminal but to the ∞ terminal, the focus becomes infinity, and the focus becomes infinity even when a group of 25 partial images is photographed.
【0143】この発明の複数の部分画を撮影する処理の
一実施形態のフローチャートを図31に示す。ステップ
S1では、アイリスが固定される。ステップS2では、
一例として25枚の部分画が撮影され、その部分画は記
録される。このとき撮影される部分画は、一例として図
32に示す輝度分布となる。この図32中に示す範囲
a、範囲bおよび範囲cは、設定されたアイリスの0%
〜100%の範囲を示す。このステップS2で撮影され
る25枚の部分画は、範囲aの輝度レベルが撮影され、
その部分画は記録される。その後、後述するようにその
25枚の部分画から1枚の静止画が生成される。FIG. 31 is a flowchart of an embodiment of a process for photographing a plurality of partial images according to the present invention. In step S1, the iris is fixed. In step S2,
As an example, 25 partial images are photographed, and the partial images are recorded. The partial image captured at this time has the luminance distribution shown in FIG. 32 as an example. The range a, range b and range c shown in FIG. 32 are 0% of the set iris.
-100%. In the 25 partial images captured in this step S2, the brightness level of the range a is captured,
The partial image is recorded. Thereafter, as described later, one still image is generated from the 25 partial images.
【0144】範囲aを超えて輝度が飽和する明るい部分
があるときに、その部分は白つぶれとなるので、ステッ
プS3では、撮影された部分画に白つぶれの部分がある
場合、その白つぶれの部分でAGC(Auto Gain Contro
l )がオン状態とされ、白つぶれの部分が100%のア
イリスとなるようにゲインが制御され、アイリスが設定
される。ステップS4では、25枚の部分画が撮影され
る。ステップS5では、白つぶれの有無が検出され、白
つぶれが無いと検出された場合、ステップS6へ制御が
移り、白つぶれがあると検出された場合、ステップS1
3へ制御が移る。ステップS13では、検出された別の
白つぶれの部分でAGCがオン状態とされる。ステップ
S6では、白つぶれが無いと検出されたAGCで固定さ
れる。すなわち、アイリスが固定される。ステップS7
では、図32に示す範囲bで、25枚の部分画が撮影さ
れ、その部分画は記録される。その後、後述するように
その25枚の部分画から1枚の静止画が生成される。When there is a bright portion where the luminance is saturated beyond the range a, that portion is lost in white. Therefore, in step S3, if the captured partial image has a lost white portion, the lost white is removed. AGC (Auto Gain Control)
l) is turned on, the gain is controlled so that the underexposed portion becomes 100% iris, and the iris is set. In step S4, 25 partial images are photographed. In step S5, the presence or absence of underexposure is detected, and if it is detected that there is no overexposure, control is transferred to step S6. If the underexposure is detected, step S1 is performed.
Control is transferred to 3. In step S13, the AGC is turned on at another detected whiteout area. In step S6, the image is fixed at the AGC that has been detected as having no underexposure. That is, the iris is fixed. Step S7
Then, 25 partial images are photographed in the range b shown in FIG. 32, and the partial images are recorded. Thereafter, as described later, one still image is generated from the 25 partial images.
【0145】範囲aを超えて輝度が飽和する暗い部分が
あるときに、その部分は黒つぶれとなるので、ステップ
S8では、撮影された部分画に黒つぶれの部分がある場
合、その黒つぶれの部分でAGCがオン状態とされ、黒
つぶれの部分が0%のアイリスとなるようにゲインが制
御され、アイリスが設定される。ステップS9では、2
5枚の部分画が撮影される。ステップS10では、黒つ
ぶれの有無が検出され黒つぶれが無いと検出された場
合、ステップS11へ制御が移り、黒つぶれがあると検
出された場合、ステップS14へ制御が移る。ステップ
S14では、検出された別の黒つぶれの部分でAGCが
オン状態とされる。ステップS11では、黒つぶれが無
いと検出されたAGCで固定される。すなわち、アイリ
スが固定される。ステップS12では、図32に示す範
囲cで、25枚の部分画が撮影され、その部分画は記録
される。その後、後述するようにその25枚の部分画か
ら1枚の静止画が生成される。When there is a dark portion where the luminance is saturated beyond the range a, the portion is blackened. In step S8, if there is a darkened portion in the captured partial image, the blackened portion is removed. The AGC is turned on in the portion, the gain is controlled so that the underexposed portion becomes the iris of 0%, and the iris is set. In step S9, 2
Five partial pictures are taken. In step S10, control is transferred to step S11 when the presence or absence of blackout is detected and it is detected that there is no blackout, and control is transferred to step S14 when it is detected that there is blackout. In step S14, the AGC is turned on at another detected blackout portion. In step S11, the image is fixed at the AGC that has been detected as having no underexposure. That is, the iris is fixed. In step S12, 25 partial images are photographed in the range c shown in FIG. 32, and the partial images are recorded. Thereafter, as described later, one still image is generated from the 25 partial images.
【0146】また、他の撮影手順として、図33の輝度
分布に示すように、最も明るい部分が100%のアイリ
スとなるようにして範囲aが撮影される。その後、黒つ
ぶれが無いようにするために、最も暗い部分が検出され
る。このとき、範囲aの0%のアイリスの部分を100
%のアイリスとなるようにしても、黒つぶれがある場
合、その範囲aの0%のアイリスの部分を100%のア
イリスとなるようにして範囲bが撮影される。その後、
再度黒つぶれが無いようにするために、最も暗い部分が
検出される。そして、検出された最も暗い部分となる部
分が0%のアイリスとなるようにして、範囲cが撮影さ
れる。As another photographing procedure, as shown in the luminance distribution of FIG. 33, the range a is photographed such that the brightest portion becomes an iris of 100%. After that, the darkest part is detected in order to prevent the underexposure. At this time, the iris portion of 0% of the range a is set to 100
Even if the iris is set to be%, if there is a blackout condition, the range b is photographed such that the 0% iris portion of the range a becomes the 100% iris. afterwards,
The darkest part is detected in order to prevent the underexposure again. Then, the range c is photographed such that the detected darkest portion becomes the iris of 0%.
【0147】さらに、他の撮影手順として、図34の輝
度分布に示すように、最も明るい部分が100%のアイ
リスとなるようにして範囲aが撮影される。その後、黒
つぶれの有無が検出され、黒つぶれがある場合、その範
囲aの20%のアイリスの部分を100%のアイリスと
なるようにして範囲bが撮影される。その後、黒つぶれ
の有無が検出され、黒つぶれがある場合、その範囲bの
20%のアイリスの部分を100%のアイリスとなるよ
うにして範囲cが撮影される。Further, as another photographing procedure, as shown in the luminance distribution of FIG. 34, the range a is photographed such that the brightest portion becomes the iris of 100%. Thereafter, the presence or absence of underexposure is detected, and when there is underexposure, the range b is photographed such that the 20% iris portion of the range a becomes the 100% iris. Thereafter, the presence or absence of underexposure is detected, and if there is underexposure, the range c is photographed such that the 20% iris portion of the range b becomes 100% iris.
【0148】このように、1フレーム期間中に撮影する
と共に、光量を測定し、次の1フレーム期間中に次に部
分画の位置に光軸を移動させるようにした、2フレーム
周期の撮影が行われる。この2フレーム周期によって、
1秒間に15枚の部分画の光量を測定することができ
る。また、上述した25枚の部分画は、約1.7秒で光
量を測定することができる。As described above, the photographing is performed during one frame period, the light amount is measured, and the optical axis is moved to the position of the next partial image during the next one frame period. Done. With these two frame periods,
The light quantity of 15 partial images can be measured per second. The light quantity of the above 25 partial images can be measured in about 1.7 seconds.
【0149】そして、撮影された25枚の部分画は、後
述するように1枚の静止画へ変換される。すなわち、ア
イリスの異なる3枚の静止画が生成される。生成された
3枚の静止画から画素単位で、白つぶれや黒つぶれがな
く最もフォーカスの合っている画素を選択し、最適な静
止画が生成される。Then, the captured 25 partial images are converted into one still image as described later. That is, three still images with different irises are generated. From the three generated still images, the most in-focus pixel having no whiteout or blackout is selected in pixel units, and an optimal still image is generated.
【0150】最もフォーカスの合っている画素の選択
は、一例として特開平6−70212号公報に示すよう
に、色の変化量によって判断される。例えば、被写体の
ある位置Pにエッジが存在する場合、水平方向および垂
直方向に画像データの変化を検出し得る2種類のフィル
タを使用して画素単位で色の変化量が検出される。この
色の変化量は、フォーカスがずれるに従って小さくなる
ので、最も変化量の大きい値となる静止画の位置Pがそ
の位置Pにおいて、最もフォーカスの合っている画素と
なる。このようにして、最もフォーカスの合っている画
素が選択される。The selection of the most focused pixel is determined by the amount of color change, as shown in, for example, JP-A-6-70212. For example, when an edge exists at a position P of a subject, a color change amount is detected in pixel units using two types of filters capable of detecting a change in image data in the horizontal direction and the vertical direction. Since the amount of change in color becomes smaller as the focus shifts, the position P of the still image having the largest change amount is the pixel that is most in focus at that position P. In this way, the most focused pixel is selected.
【0151】この一実施形態では、2フレーム周期で光
量の測定を行うようにしているが、1フィールド期間中
に部分画を撮影すると共に、光量を測定し、次の1フィ
ールド期間中に次の部分画の位置に光軸を移動させるよ
うにした、2フィールド周期で25枚の部分画の光量を
測定しても良い。このとき、約0.83秒で25枚の部
分画の光量を測定することができる。In this embodiment, the measurement of the light amount is performed in a two-frame cycle. However, a partial image is photographed during one field period, the light amount is measured, and the next light period is measured during the next one field period. The light quantity of 25 partial images may be measured in a two-field cycle in which the optical axis is moved to the position of the partial image. At this time, the light quantity of 25 partial images can be measured in about 0.83 seconds.
【0152】また、1フィールド期間中に部分画を撮影
すると共に、光量を測定し、次の1フィールド期間中に
次の部分画の位置に移動すると共に、撮影し、さらに光
量を測定させるようにしても良い。これは、垂直ブラン
キング期間中の約0.5ミリ秒で光量を測定することで
実現できる。このとき、約0.42秒で25枚の部分画
の光量を測定することができる。In addition, during the one-field period, a partial image is photographed and the light amount is measured. During the next one-field period, the position of the next partial image is moved, photographed, and the light amount is measured. May be. This can be achieved by measuring the amount of light in about 0.5 millisecond during the vertical blanking period. At this time, the light amount of 25 partial images can be measured in about 0.42 seconds.
【0153】ミラーブロック13を駆動させた一例を図
35に示す。この図35は、例えばディジタルビデオカ
メラ1のレンズブロック15の設定を望遠にしてミラー
ブロック13を装着した状態を上から見たものである。
ミラーブロック13のミラー451が緯度経度とも中心
にあるとき、Aの位置の被写体が撮影される。ただし、
ミラー451で1回反射しているため映像は、左右反対
になるので電気的に処理を行う必要がある。FIG. 35 shows an example in which the mirror block 13 is driven. FIG. 35 shows a state in which the lens block 15 of the digital video camera 1 is set to telephoto and the mirror block 13 is mounted, for example, as viewed from above.
When the mirror 451 of the mirror block 13 is at the center of both the latitude and longitude, the subject at the position A is photographed. However,
Because the image is reflected once by the mirror 451, the image is reversed left and right, so it is necessary to electrically process the image.
【0154】ここで、一方のコイルに電流を流し、ミラ
ー451を時計方向に5°動かすと光軸は、10°右へ
ずれて、Bの位置の被写体が撮影される。反時計方向に
5°動かすと光軸は、10°左へずれて、Cの位置の被
写体が撮影される。Here, when a current is applied to one of the coils and the mirror 451 is moved clockwise by 5 °, the optical axis shifts to the right by 10 °, and the object at the position B is photographed. When the lens is moved counterclockwise by 5 °, the optical axis shifts to the left by 10 °, and the subject at the position C is photographed.
【0155】次に、経度は、センターにしておき、他方
のコイルに電流を流し、ミラー451が5°上を向くと
光軸は、上へ回転しながらずれて、Dの位置の被写体が
撮影される。緯度も経度も5°ずらすとEの位置の被写
体またはFの位置の被写体が撮影される。Next, the longitude is set to the center, a current is applied to the other coil, and when the mirror 451 is turned upward by 5 °, the optical axis is shifted while rotating upward, and the object at the position D is photographed. Is done. When the latitude and longitude are shifted by 5 °, the subject at the position E or the subject at the position F is photographed.
【0156】このようにして、ミラー451の緯度と経
度を制御することによって水平位置と垂直位置をずらし
ながら25枚の部分画を互いに1部分が重なるようにし
て撮影する。こうして部分画の集合としての全体像が得
られる。In this way, by controlling the latitude and longitude of the mirror 451, 25 partial images are photographed such that one part overlaps each other while shifting the horizontal position and the vertical position. In this way, an entire image as a set of partial images is obtained.
【0157】この図35に示すAの部分画は、図14に
示す中央の位置の部分画であり、Bの部分画は、中央の
列の右端の部分画であり、Cの部分画は、中央の列の左
端の部分画である。また、Dの部分画は、図14に示す
上の列の真ん中の部分画であり、Eの部分画は、上の列
の右端の部分画であり、Fの部分画は、上の列の左端の
部分画である。The partial image of A shown in FIG. 35 is the partial image at the center position shown in FIG. 14, the partial image of B is the partial image at the right end of the central row, and the partial image of C is It is a partial image at the left end of the center column. Further, the partial drawing of D is the middle partial drawing of the upper row shown in FIG. 14, the partial drawing of E is the rightmost partial drawing of the upper row, and the partial drawing of F is This is a partial image at the left end.
【0158】ここで、このように撮影された複数枚の部
分画を一枚の静止画とするための画歪補正と境界処理を
説明する。まず、画歪補正の一例を図36を用いて説明
する。上述したミラー451を動作させて撮影した部分
画は、中央部を除いて歪を伴っている。この歪は、ミラ
ー451の緯度と経度に強く依存している。図36A
は、被写体の(x,y)平面を示し、その(x,y)平
面上で歪んだ範囲Fは、図36Bに示すように、CCD
撮像素子17の(i,j)平面に正しい長方形として投
影される。CCD撮像素子17の任意の画素P(i,
j)は、(x,y)平面上では、式(1)および式
(2)に示す2本の直線の交点として与えられる。Here, image distortion correction and boundary processing for converting a plurality of partial images shot as described above into one still image will be described. First, an example of the image distortion correction will be described with reference to FIG. The partial image photographed by operating the mirror 451 described above has distortion except for the central part. This distortion strongly depends on the latitude and longitude of the mirror 451. FIG. 36A
Indicates the (x, y) plane of the subject, and the range F distorted on the (x, y) plane is, as shown in FIG.
The image is projected as a correct rectangle on the (i, j) plane of the image sensor 17. Any pixel P (i,
j) is given on the (x, y) plane as an intersection of two straight lines shown in Expressions (1) and (2).
【0159】 y=a1x+b1 (1) y=a2x+b2 (2) ただし、a1およびb1は、iに依存しないjの関数で
あり、a2およびb2は、jに依存しないiの関数であ
る。Y = a1x + b1 (1) y = a2x + b2 (2) where a1 and b1 are functions of j independent of i, and a2 and b2 are functions of i independent of j.
【0160】図37において、被写体を示す(x,y)
平面の任意の画素のデータQ(x,y)をCCD撮像素
子17上の画素データP(i,j)から求める方法の一
例を示す。まず、式(1)および式(2)の直線の中か
ら点(x,y)を最も小さく囲む4本の直線を選択す
る。この4本の直線の交点の画素値をP(i,j)、P
(i+1,j)、P(i,j+1)、P(i+1,j+
1)とする。これらの画素値から比例配分でQ(x,
y)を求めることができる。この方法は、高い周波数成
分のゲインが低いきらいがあるが、歪成分は、充分に補
正される。この比例配分で求める一例として2次元補間
フィルタを使用しても良い。FIG. 37 shows a subject (x, y).
An example of a method of obtaining data Q (x, y) of an arbitrary pixel on a plane from pixel data P (i, j) on the CCD image sensor 17 will be described. First, four straight lines that enclose the point (x, y) at the minimum are selected from the straight lines of Expressions (1) and (2). The pixel values at the intersection of these four straight lines are P (i, j), P
(I + 1, j), P (i, j + 1), P (i + 1, j +
1). From these pixel values, Q (x,
y) can be determined. In this method, the gain of the high frequency component tends to be low, but the distortion component is sufficiently corrected. A two-dimensional interpolation filter may be used as an example of obtaining by this proportional distribution.
【0161】境界処理の一例を図38を用いて説明す
る。画歪処理の終わった複数の部分画は、互いの位置関
係が不明瞭である。これは、角度センサの分解能が画素
精度に比して少ないことによる。そこで、互いの位置関
係を正確に決める必要がある。この一例では、説明を容
易とするため2画面のみの場合について考える。図38
に示すP1およびP2の部分画は、画歪補正が終わって
いるので、縦横の位置関係がずれているだけである。大
きさは、同一であり、傾きもない。図38Aに示すよう
に、部分画P1の原点を(h,v)平面の(h1,v
1)に固定し、部分画P2の原点を仮に(h2,v2)
に置く。h2およびv2は、ミラーの経度および緯度の
情報に基づいて決定する。部分画P1およびP2の共通
部分の画素について、式(3)を用いて計算する。An example of the boundary processing will be described with reference to FIG. The positional relationship among the plurality of partial images after the image distortion processing is unclear. This is because the resolution of the angle sensor is smaller than the pixel accuracy. Therefore, it is necessary to determine the mutual positional relationship accurately. In this example, a case where there are only two screens will be considered for ease of explanation. FIG.
In the partial images P1 and P2 shown in (1), image distortion correction has been completed, and therefore, only the vertical and horizontal positional relationships are shifted. The size is the same and there is no inclination. As shown in FIG. 38A, the origin of the partial image P1 is set to (h1, v) on the (h, v) plane.
1), and temporarily set the origin of the partial image P2 to (h2, v2).
Put on. h2 and v2 are determined based on information on the longitude and latitude of the mirror. The calculation is performed using Expression (3) for the pixel at the common part of the partial images P1 and P2.
【0162】[0162]
【数1】 (Equation 1)
【0163】sの値は、部分画P1およびP2が一致し
ていると大きな正の数になる性質を持っている。h2お
よびv2を考え得る範囲で動かし、最もsが大きくなる
ときのh2およびv2が部分画P2の置かれるべき位置
である。h2およびv2の範囲が広いときは、sの極大
値が複数存在してしまうので、これを防ぐためsの計算
の前にローパスフィルタで部分画P1およびP2の高域
成分を除いておく。このようにして求めた原点(h2
´,v2´)に部分画P2の画像を置くと図38Bに示
すように、ほぼ画像が一致する。The value of s has the property of becoming a large positive number when the sub-pictures P1 and P2 match. h2 and v2 are moved within a conceivable range, and h2 and v2 when s is the largest are positions where the partial image P2 should be placed. When the ranges of h2 and v2 are wide, there are a plurality of local maximum values of s. To prevent this, before calculating s, the high-frequency components of the partial images P1 and P2 are removed by a low-pass filter. The origin (h2
', V2'), when the image of the partial image P2 is placed, as shown in FIG. 38B, the images almost match.
【0164】しかしながら、部分画P1およびP2の画
像は、同一でなないため、図38Bに示す斜線部分を水
平方向に数画素に恒って、図38Cに示すように、加重
平均によって、重畳された部分画を作る。このようにす
ることで、DCレベルがずれていても部分画がスムーズ
につながる。However, since the images of the partial images P1 and P2 are not the same, the hatched portion shown in FIG. 38B is fixed to several pixels in the horizontal direction, and is superimposed by a weighted average as shown in FIG. 38C. Make a partial image. By doing so, even if the DC level is shifted, the partial image is smoothly connected.
【0165】 Q(h3+i)=(1−a)×P1(h3+i)+a×P2(h3+i) (4) ただし、a=i/nであり、i=0〜nとなる。Q (h3 + i) = (1−a) × P1 (h3 + i) + a × P2 (h3 + i) (4) where a = i / n and i = 0 to n.
【0166】この一実施形態では、静止画の撮影が開始
されると、例えば25枚の部分画の最初の1枚目の撮影
のときに、フォーカスを合わせ、そのフォーカス距離F
1に固定して25枚の部分画を撮影するようにし、そし
て異なるフォーカス距離F2およびF3とし、後の静止
画の撮影を行うようにしているが、複数枚の静止画を撮
影することを予め設定し、その設定された枚数によっ
て、フォーカス距離を決定し、決定されたフォーカス距
離に応じて複数枚の静止画を撮影するようにしても良
い。具体的には、3枚の静止画を撮影する場合、最初の
1枚目の静止画は、無限遠となるフォーカス距離とし、
徐々にフォーカス距離を近づけるようにして、3枚の静
止画を撮影するようにしても良い。In this embodiment, when the shooting of a still image is started, for example, when the first image of 25 partial images is shot, the focus is adjusted and the focus distance F is set.
1, 25 partial images are taken, and different focus distances F2 and F3 are set, and a still image is taken later. However, it is necessary to take a plurality of still images in advance. The focus distance may be determined based on the set number of images, and a plurality of still images may be shot according to the determined focus distance. Specifically, when capturing three still images, the first first still image has a focus distance of infinity,
Three still images may be shot by gradually reducing the focus distance.
【0167】この一実施形態では、光軸変換手段の一例
としてアクティブミラーを用いて説明したが、光軸を変
えることができるものであればどのようなのでもよく、
2軸可動ミラーまたはアクティブプリズムを用いても良
い。In this embodiment, an active mirror has been described as an example of the optical axis converting means. However, any means can be used as long as the optical axis can be changed.
A biaxial movable mirror or an active prism may be used.
【0168】この一実施形態に用いられたアクティブミ
ラーを用いて、例えば手振れによって、ディジタルビデ
オカメラが上を向いたときに、アクティブミラーの状態
を反対方向に向ける手振れ補正を行うことも可能であ
る。Using the active mirror used in this embodiment, it is also possible to perform camera shake correction for turning the state of the active mirror in the opposite direction when the digital video camera is turned upward due to camera shake, for example. .
【0169】この一実施形態では、ディジタルビデオカ
メラのレンズの前にアクティブミラーを取り付けられて
いるが、アクティブミラーがディジタルビデオカメラに
内蔵されているようにしても良い。In this embodiment, the active mirror is mounted in front of the lens of the digital video camera. However, the active mirror may be built in the digital video camera.
【0170】この一実施形態では、ミラー部にコイルを
設け、フレーム部にマグネットを設けているが、ミラー
部にマグネットを設け、フレーム部にコイルを設けるよ
うにしても良い。In this embodiment, a coil is provided in the mirror section and a magnet is provided in the frame section. However, a magnet may be provided in the mirror section and a coil may be provided in the frame section.
【0171】この一実施形態では、フレームパルスFR
を用いているが、フィールドパルスを用いても良い。In this embodiment, the frame pulse FR
However, a field pulse may be used.
【0172】この一実施形態では、輝度が飽和して白つ
ぶれが起こっている部分を100%のアイリスとするよ
うに設定して撮影した後、輝度が飽和して黒つぶれが起
こっている部分を0%のアイリスとするように設定して
撮影するようにしているが、黒つぶれが起こっている部
分を0%のアイリスとするように設定して撮影した後、
白つぶれが起こっている部分を100%のアイリスとす
るように設定して撮影するようにしても良い。In this embodiment, the portion where the luminance is saturated and white underexposure occurs is photographed by setting it as an iris of 100%, and the portion where the luminance is saturated and black underexposure occurs is taken out. I set it to be 0% iris and shoot it. However, after shooting the part where the underexposure has occurred to be 0% iris,
It is also possible to set a portion where whiteout occurs to be an iris of 100% for shooting.
【0173】この一実施形態では、説明を容易とするた
めに、1回目の部分画群から生成される静止画を、最適
な静止画を生成するために使用するようにしているが、
最適な静止画を生成するために1回目の静止画を必ず使
用する必要はない。In this embodiment, for ease of explanation, a still image generated from the first partial image group is used to generate an optimal still image.
It is not necessary to always use the first still image in order to generate an optimal still image.
【0174】[0174]
【発明の効果】この発明に依れば、アイリスを固定して
複数の部分画を撮影した後、1枚の静止画を生成し、さ
らにアイリスを変えて複数の静止画を生成することによ
って、その複数の静止画から画素単位で白つぶれや黒つ
ぶれがないもの選択し、1枚の静止画を生成することが
できる。According to the present invention, by photographing a plurality of partial images while fixing the iris, a single still image is generated, and further, a plurality of still images are generated by changing the iris. A single still image can be generated by selecting, from the plurality of still images, one having no whiteout or blackout in pixel units.
【図1】この発明が適用されるシステムの一実施形態を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a system to which the present invention is applied.
【図2】この発明が適用されるカメラ一体型ビデオの一
実施形態を示すブロック図である。FIG. 2 is a block diagram showing an embodiment of a camera-integrated video to which the present invention is applied.
【図3】この発明が適用されるコントローラの一実施形
態を示すブロック図である。FIG. 3 is a block diagram showing an embodiment of a controller to which the present invention is applied.
【図4】この発明に適用されるマグネットの一例の説明
に用いる略線図である。FIG. 4 is a schematic diagram used for describing an example of a magnet applied to the present invention.
【図5】この発明に適用される可動ミラーの一例の説明
に用いる略線図である。FIG. 5 is a schematic diagram used for describing an example of a movable mirror applied to the present invention.
【図6】この発明に適用される軸受けの一例の説明に用
いる略線図である。FIG. 6 is a schematic diagram used for describing an example of a bearing applied to the present invention.
【図7】この発明に適用される軸受けを固定する一例の
説明に用いる略線図である。FIG. 7 is a schematic diagram used for explaining an example of fixing a bearing applied to the present invention.
【図8】この発明に適用される軸受けの他の例の説明に
用いる略線図である。FIG. 8 is a schematic diagram used for describing another example of the bearing applied to the present invention.
【図9】この発明に適用される角度センサの一例の説明
に用いる概略図である。FIG. 9 is a schematic diagram used to describe an example of an angle sensor applied to the present invention.
【図10】角度センサの回路を説明するための回路図で
ある。FIG. 10 is a circuit diagram for explaining a circuit of the angle sensor.
【図11】この発明に適用される角度センサの一例の回
路図である。FIG. 11 is a circuit diagram of an example of an angle sensor applied to the present invention.
【図12】この発明に適用されるN進カウンタの2次元
テーブルの一例である。FIG. 12 is an example of a two-dimensional table of an N-ary counter applied to the present invention.
【図13】この発明に適用されるN進カウンタの一例の
ブロック図である。FIG. 13 is a block diagram of an example of an N-ary counter applied to the present invention.
【図14】この発明を適用して25枚の部分画を撮影し
たときの画像の位置の一例である。FIG. 14 is an example of an image position when 25 partial images are shot by applying the present invention;
【図15】この発明に適用される6ビットD/Aコンバ
ータの一例の回路図である。FIG. 15 is a circuit diagram of an example of a 6-bit D / A converter applied to the present invention.
【図16】この発明に適用されるN進カウンタの一例の
タイミングチャートである。FIG. 16 is a timing chart of an example of an N-ary counter applied to the present invention.
【図17】この発明に適用される角度センサに供給する
出力電圧の説明に用いる略線図である。FIG. 17 is a schematic diagram used to explain an output voltage supplied to an angle sensor applied to the present invention.
【図18】この発明に適用される角度センサに供給する
出力電圧を生成する一例の回路図である。FIG. 18 is a circuit diagram of an example for generating an output voltage to be supplied to an angle sensor applied to the present invention.
【図19】この発明に適用される出力電圧の一例のタイ
ミングチャートである。FIG. 19 is a timing chart of an example of an output voltage applied to the present invention.
【図20】この発明が適用される電源回路の一例の回路
図である。FIG. 20 is a circuit diagram of an example of a power supply circuit to which the present invention is applied.
【図21】この発明が適用される電源回路の一例の回路
図である。FIG. 21 is a circuit diagram of an example of a power supply circuit to which the present invention is applied.
【図22】この発明に適用されるクロックカウンタと周
期設定回路の一例である。FIG. 22 is an example of a clock counter and a cycle setting circuit applied to the present invention.
【図23】この発明に適用される枚数設定回路の一例で
ある。FIG. 23 is an example of a number setting circuit applied to the present invention.
【図24】この発明に適用される順序設定回路の一例で
ある。FIG. 24 is an example of an order setting circuit applied to the present invention.
【図25】この発明に適用される順序設定回路のメモリ
に記憶されている変換テーブルの一例である。FIG. 25 is an example of a conversion table stored in a memory of an order setting circuit applied to the present invention;
【図26】この発明に適用される順序設定回路のメモリ
に記憶されている変換テーブルの一例である。FIG. 26 is an example of a conversion table stored in a memory of an order setting circuit applied to the present invention.
【図27】この発明に適用される順序設定回路のメモリ
に記憶されている変換テーブルの一例である。FIG. 27 is an example of a conversion table stored in a memory of an order setting circuit applied to the present invention;
【図28】この発明に適用される順序設定回路のメモリ
に記憶されている変換テーブルの一例である。FIG. 28 is an example of a conversion table stored in a memory of an order setting circuit applied to the present invention;
【図29】この発明に適用される待機時間設定回路の一
例である。FIG. 29 is an example of a standby time setting circuit applied to the present invention.
【図30】この発明のフォーカスの説明に用いるブロッ
ク図である。FIG. 30 is a block diagram used to explain focus of the present invention.
【図31】この発明の部分画を撮影する一例の処理のフ
ローチャートである。FIG. 31 is a flowchart of an example of processing for capturing a partial image according to the present invention.
【図32】この発明のアイリスの変移を説明するための
略線図である。FIG. 32 is a schematic diagram for explaining iris transition of the present invention.
【図33】この発明のアイリスの変移を説明するための
略線図である。FIG. 33 is a schematic diagram for explaining iris transition of the present invention.
【図34】この発明のアイリスの変移を説明するための
略線図である。FIG. 34 is a schematic diagram for explaining iris transition according to the present invention.
【図35】この発明に適用されるミラーを用いて部分画
の撮影を説明するための略線図である。FIG. 35 is a schematic diagram for describing shooting of a partial image using a mirror applied to the present invention.
【図36】この発明に適用される画歪補正を説明するた
めの略線図である。FIG. 36 is a schematic diagram for explaining image distortion correction applied to the present invention.
【図37】この発明に適用される画歪補正を説明するた
めの略線図である。FIG. 37 is a schematic diagram for explaining image distortion correction applied to the present invention.
【図38】この発明に適用される境界処理を説明するた
めの略線図である。FIG. 38 is a schematic diagram for describing boundary processing applied to the present invention.
1・・・ディジタルビデオカメラ、2・・・アクティブ
ミラー部、3・・・電源部、4・・・コントローラ、5
・・・ミラーサーボ部、41・・・操作パネル、42・
・・オシレータ、43・・・クロックカウンタ、44・
・・同期信号分離回路、45・・・同期設定回路、46
・・・枚数設定回路、47・・・待機時間設定回路、4
9・・・順序設定回路、50・・・ジャンプパルス発生
回路、51、52・・・D/Aコンバータ、53、54
・・・スロープ化回路、55、56・・・ミラーサーボ
回路、57、59・・・コイル、58、60・・・抵
抗、61・・・ミラー、62、63・・・角度センサ、
64、65・・・電池、66・・・ブレーカ、67・・
・レギュレータDESCRIPTION OF SYMBOLS 1 ... Digital video camera, 2 ... Active mirror part, 3 ... Power supply part, 4 ... Controller, 5
... Mirror servo unit, 41 ... Operation panel, 42
..Oscillator, 43 clock counter, 44
..Synchronization signal separation circuit, 45 synchronization setting circuit, 46
・ ・ ・ Number setting circuit, 47 ・ ・ ・ Standby time setting circuit, 4
9 ... sequence setting circuit, 50 ... jump pulse generation circuit, 51, 52 ... D / A converter, 53, 54
... Slope circuit, 55, 56 ... Mirror servo circuit, 57, 59 ... Coil, 58,60 ... Resistance, 61 ... Mirror, 62, 63 ... Angle sensor,
64, 65 ... battery, 66 ... breaker, 67 ...
·regulator
Claims (4)
し、上記複数の部分画を記録媒体に記録するようにした
ディジタルビデオレコーダにおいて、 隣接する複数の部分画の各々を撮像素子により撮影する
ための光軸変換手段と、 被写体に対してアイリスを自動的に合わせるオートアイ
リス手段と、 上記光軸変換手段の静止および動作を制御すると共に、
静止状態で上記撮像素子が複数の部分画を取り込むよう
に制御する制御手段と、 取り込まれた上記複数の部分画の重複する境界をシーム
レスにつなぎ1つの静止画を生成する画像生成手段とを
有し、 上記オートアイリス手段をオフ状態とし、アイリスを固
定して撮影するようにし、複数の部分画からなる部分画
群を得、 上記部分画群の輝度分布に基づいて、輝度の飽和を少な
くするように、異なるアイリスでもって、所定の回数撮
影するようにし、部分画群を得、 得られた複数の部分画群から上記静止画を生成するよう
にしたことを特徴とするディジタルビデオレコーダ。1. A digital video recorder in which a plurality of spatially adjacent partial pictures are photographed and the plurality of partial pictures are recorded on a recording medium, wherein each of the plurality of adjacent partial pictures is photographed by an image sensor. Optical axis conversion means for performing automatic iris adjustment for automatically adjusting an iris with respect to a subject; and controlling stationary and operation of the optical axis conversion means,
Control means for controlling the image sensor to capture a plurality of partial images in a stationary state; and image generating means for seamlessly connecting overlapping boundaries of the captured plurality of partial images to generate one still image. Then, the auto iris unit is turned off, the iris is fixed and shooting is performed, a partial image group including a plurality of partial images is obtained, and luminance saturation is reduced based on the luminance distribution of the partial image group. A digital video recorder characterized in that a predetermined number of images are taken with different irises, a partial image group is obtained, and the still image is generated from the obtained plural partial image groups.
定して撮影するようにし、複数の部分画からなる第1の
部分画群を得、 上記第1の部分画群の中で最も明るい部分を飽和させな
いように、アイリスを設定した状態で、第2の部分画群
を得、 上記第1の部分画群の中で最も暗い部分を飽和させない
ように、アイリスを設定した状態で、第3の部分画群を
得、 上記第1、第2および第3の部分画群から上記静止画を
生成するようにしたことを特徴とするディジタルビデオ
レコーダ。2. The first partial image group according to claim 1, wherein the auto iris means is turned off, the iris is fixed and an image is captured, and a first partial image group including a plurality of partial images is obtained. In the state where the iris is set so as not to saturate the brightest part of the first partial image group, an iris is set so as not to saturate the darkest part in the first partial image group A digital video recorder characterized in that a third group of partial images is obtained in this state, and the still image is generated from the first, second and third partial images.
にしたことを特徴とするディジタルビデオレコーダ。3. The digital video recorder according to claim 2, wherein a light amount is measured during an odd or even field.
とを特徴とするディジタルビデオレコーダ。4. The digital video recorder according to claim 2, wherein a light amount is measured during a period of all fields.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10131869A JPH11331687A (en) | 1998-05-14 | 1998-05-14 | Digital video recorder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10131869A JPH11331687A (en) | 1998-05-14 | 1998-05-14 | Digital video recorder |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11331687A true JPH11331687A (en) | 1999-11-30 |
Family
ID=15068045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10131869A Abandoned JPH11331687A (en) | 1998-05-14 | 1998-05-14 | Digital video recorder |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11331687A (en) |
-
1998
- 1998-05-14 JP JP10131869A patent/JPH11331687A/en not_active Abandoned
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050221 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060811 |