JPH11330872A - Mos transistor circuit - Google Patents
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- JPH11330872A JPH11330872A JP10130365A JP13036598A JPH11330872A JP H11330872 A JPH11330872 A JP H11330872A JP 10130365 A JP10130365 A JP 10130365A JP 13036598 A JP13036598 A JP 13036598A JP H11330872 A JPH11330872 A JP H11330872A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、アナログ回路を
ＭＯＳ型の半導体集積回路で構成した場合、特に問題と
なるホットキャリアによる劣化を防止するためのＭＯＳ
トランジスタ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor for preventing deterioration due to hot carriers, which is particularly problematic when an analog circuit is constituted by a MOS type semiconductor integrated circuit.
It relates to a transistor circuit.
【０００２】[0002]
【従来の技術】近年、デジタル機器の増大とデジタル信
号処理技術の進歩によって、デジタル信号処理に適した
ＣＭＯＳ集積回路が半導体市場の大部分を占めるように
なってきている。ところが、映像や音声は入出力がアナ
ログであるためアナログで処理する方が簡単である。デ
ジタルで処理するにしても、Ａ／Ｄ、Ｄ／Ａ変換やその
前後のフィルタ処理およびクロック発生のための発振器
などにアナログ回路が必要である。アナログ回路にはバ
イポーラが向いており、ＣＭＯＳはアナログスイッチや
サンプルホールドなどの一部の回路を除いては不向きと
されてきた。2. Description of the Related Art In recent years, with the increase of digital devices and the advance of digital signal processing technology, CMOS integrated circuits suitable for digital signal processing have become the majority of the semiconductor market. However, since the input and output of video and audio are analog, it is easier to process them in analog. Even if digital processing is performed, an analog circuit is necessary for an oscillator for A / D and D / A conversion, for filtering before and after the conversion, and for clock generation. Bipolar is suitable for analog circuits, and CMOS has been considered unsuitable except for some circuits such as analog switches and sample and hold circuits.
【０００３】しかし、バイポーラやＢｉＣＭＯＳプロセ
スはややコスト高になる上に、ＣＭＯＳでのデジタルア
ナログ混載による１チップ化という要求が強い。このた
め、ＣＭＯＳによるアナログ信号処理を行う回路開発が
盛んになりつつある。However, the cost of the bipolar and BiCMOS processes is slightly higher, and there is a strong demand for a single chip by mixing digital and analog circuits in CMOS. For this reason, the development of circuits for performing analog signal processing by CMOS is becoming active.
【０００４】ところが最近、ＣＭＯＳ集積回路における
アナログ回路では「ホットキャリアによる劣化」が起こ
り易い、ということがわかってきた。これはチャネル中
を走行する電子がドレイン近傍の高電界により加速さ
れ、電離衝突により電子−正孔対が発生する。発生した
電子、正孔の中でシリコン−酸化膜での電位障壁よりも
高いエネルギーを持ったキャリアがゲート酸化膜中に注
入され、しきい値変動やコンダクタンス劣化を引き起こ
す、という現象である。However, it has recently been found that "degradation due to hot carriers" is likely to occur in analog circuits in CMOS integrated circuits. This is because electrons traveling in the channel are accelerated by a high electric field near the drain, and electron-hole pairs are generated by ionization collision. Carriers having higher energy than the potential barrier in the silicon-oxide film among the generated electrons and holes are injected into the gate oxide film, causing a threshold change and a deterioration in conductance.
【０００５】この現象は、長い時間かかって徐々に素子
特性を劣化させていくもので、ＩＣの製品寿命を短命に
終わらせる恐れがある。この劣化現象はＭＯＳトランジ
スタがＯＮ状態にあるとき起こり、しかもドレイン・ソ
ース間にかかる電圧が大きいほど劣化が進みやすい。Ｃ
ＭＯＳデジタル回路の場合は、ほとんどの回路はＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタを相補的に組み
合わせた回路構成をとるため、どちらか一方のＯＮ状態
にある素子もドレイン・ソース間の電圧が０となってホ
ットキャリアによる劣化は起こらない。[0005] This phenomenon gradually deteriorates the element characteristics over a long period of time, and may shorten the product life of the IC. This deterioration phenomenon occurs when the MOS transistor is in the ON state. In addition, the larger the voltage applied between the drain and the source, the more the deterioration proceeds. C
In the case of MOS digital circuits, most circuits are NMO
Since a circuit configuration in which the S transistor and the PMOS transistor are complementarily combined is adopted, the voltage between the drain and the source of one of the elements in the ON state becomes 0 and deterioration due to hot carriers does not occur.
【０００６】従って、劣化が進むのはＯＮ→ＯＦＦ、あ
るいはＯＦＦ→ＯＮ、に遷移する短い時間だけであり、
全動作時間に占める割合は非常に小さい。動作周波数が
上がっていくと、スイッチングの遷移状態にある時間の
全時間に対する割合は割合は上がっていくが、それでも
劣化が問題になるほどではない。Therefore, the deterioration proceeds only for a short time from ON → OFF or OFF → ON,
The proportion of the total operation time is very small. As the operating frequency increases, the ratio of the time in the switching transition state to the total time increases, but the deterioration is still not a problem.
【０００７】これに対し、ＣＭＯＳアナログ回路の場合
は、ほとんどのトランジスタは常にＯＮ状態にあり、常
にホットキャリアによる劣化が進みやすい条件にある。
同じ動作時間を経過したデジタル回路とアナログ回路で
あれば、アナログ回路の方がはるかに劣化しやすい。特
にアナログ回路において、ドレイン・ソース間にかかる
電圧が大きい素子ではもっとも劣化しやすいことにな
る。On the other hand, in the case of a CMOS analog circuit, most of the transistors are always in an ON state, and there is always a condition that deterioration due to hot carriers is likely to progress.
If a digital circuit and an analog circuit have passed the same operation time, the analog circuit is much more likely to deteriorate. In particular, in an analog circuit, an element in which a voltage applied between a drain and a source is large is most likely to deteriorate.
【０００８】図８は、このようなアナログ回路の従来の
一例を示す。トランジスタＭ1 はソース接地のアンプで
あり、トランジスタＭ2 は、トランジスタＭ1 の負荷と
して動作させている。この構成により入力Ｖinを増幅し
た信号を出力端Ｖout にて出力させる。FIG. 8 shows a conventional example of such an analog circuit. The transistor M1 is a source-grounded amplifier, and the transistor M2 is operated as a load for the transistor M1. With this configuration, a signal obtained by amplifying the input Vin is output at the output terminal Vout.
【０００９】トランジスタＭ4 〜Ｍ7 と抵抗Ｒ0 は、出
力の動作点電圧を与えるバイアス回路である。電源−Ｇ
ＮＤ間の抵抗Ｒ0 とトランジスタＭ7 で発生した直流電
流は、トランジスタＭ7 とＭ6 のカレントミラーで折り
返し、これをドレイン・ゲートをショートしたトランジ
スタＭ4 とＭ5 に流して、その電流に対するゲート・ソ
ース間電圧Ｖgsの２倍の電圧を発生させる。これをトラ
ンジスタＭ2 のゲートに供給すれば、出力端Ｖout のＤ
Ｃ電圧は、入力ＶinのＤＣ電圧と等しくなる。このよう
なバイアス設定にすれば入出力間でＤＣ電圧が等しいの
で、トランジスタＭ1 とＭ2 で構成するアンプ回路を容
易に多段接続することができる。The transistors M4 to M7 and the resistor R0 form a bias circuit for providing an output operating point voltage. Power supply-G
The DC current generated by the resistor R0 between the ND and the transistor M7 is turned back by the current mirror of the transistors M7 and M6, and the current flows through the transistors M4 and M5 whose drain and gate are short-circuited. Is generated. If this is supplied to the gate of the transistor M2, D
The C voltage is equal to the DC voltage of the input Vin. With such a bias setting, the DC voltage is the same between the input and output, so that multistage amplifier circuits composed of the transistors M1 and M2 can be easily connected.
【００１０】同じ導電型のＭＯＳトランジスタを２段縦
に並べて構成する回路は、ソース接地アンプ以外にも利
用される。たとえば、ＧＮＤ側のトランジスタＭ1 のゲ
ートにはバイアス電圧を与え、その上段のトランジスタ
Ｍ2 のゲートには入力信号を与えるとソースホロワ回路
となり、入力信号を低インピーダンス化して出力する回
路となる。また、同じ構成のままトランジスタＭ1 のゲ
ートに入力信号１を与え、トランジスタＭ2 のゲートに
入力信号２を与えると２つの入力信号の差信号を出力さ
せることができる。さらに、トランジスタＭ1 のゲート
とＭ2 のゲートにともに、ＤＣ電圧を与えればＤＣ電圧
の供給回路とすることもできる。[0010] A circuit in which MOS transistors of the same conductivity type are arranged vertically in two stages is used for other than a common source amplifier. For example, when a bias voltage is applied to the gate of the transistor M1 on the GND side and an input signal is applied to the gate of the transistor M2 in the upper stage, the source M becomes a source follower circuit, and the input signal is reduced in impedance and output. When the input signal 1 is supplied to the gate of the transistor M1 and the input signal 2 is supplied to the gate of the transistor M2, the difference signal between the two input signals can be output with the same configuration. Furthermore, if a DC voltage is applied to both the gate of the transistor M1 and the gate of the transistor M2, a DC voltage supply circuit can be provided.
【００１１】このように、同じ導電型のＭＯＳトランジ
スタを２段縦に並べて構成する回路は、多目的に利用で
きるため頻繁に使われる。しかし、出力をゲート・ソー
ス間電圧Ｖgsと同等の１Ｖ付近に選ぶことが多いため、
トランジスタＭ2 のドレイン・ソース間に大きな電圧が
かかり、前述のホットキャリアによる劣化が生じ易い。
たとえば、電源Ｖccが５Ｖで、出力端Ｖout のＤＣ電圧
が１Ｖだとすると、トランジスタＭ1 のドレイン・ソー
ス間には１Ｖしかかからないのに対し、トランジスタＭ
2 のドレイン・ソース間には４Ｖもの電圧がかかり、そ
れだけ劣化しやすいことになる。As described above, a circuit in which MOS transistors of the same conductivity type are vertically arranged in two stages is frequently used because it can be used for many purposes. However, since the output is often selected around 1 V, which is equivalent to the gate-source voltage Vgs,
A large voltage is applied between the drain and source of the transistor M2, and the above-described deterioration due to hot carriers is likely to occur.
For example, if the power supply Vcc is 5 V and the DC voltage at the output terminal Vout is 1 V, only 1 V is applied between the drain and the source of the transistor M1, whereas the transistor M1 is applied.
A voltage of as much as 4 V is applied between the drain and the source of No. 2, and the voltage is apt to deteriorate.
【００１２】[0012]
【発明が解決しようとする課題】以上述べたように、Ｃ
ＭＯＳ構成のＩＣ内のアナログ回路において、同じ導電
型のＭＯＳトランジスタを２段縦に並べて回路を構成す
る場合、ＮＭＯＳトランジスタの場合の電源側、ＰＭＯ
Ｓトランジスタの場合のＧＮＤ側のトランジスタでドレ
イン・ソース間電圧が大きくなることが多く、ホットキ
ャリアによる特性劣化によって、しきい値変動やコンダ
クタンスの劣化が起きやすい、という問題があった。As described above, C
In an analog circuit in a MOS-structured IC, when a MOS transistor of the same conductivity type is arranged vertically in two stages to form a circuit, the power supply side in the case of an NMOS transistor, PMO
In the case of the S transistor, the voltage between the drain and the source is often increased in the transistor on the GND side, and there has been a problem that threshold characteristics and conductance are likely to be deteriorated due to characteristic deterioration due to hot carriers.
【００１３】この発明は、ＣＭＯＳアナログ回路におい
てホットキャリアによる特性劣化の対策手段を提供する
ことにある。It is an object of the present invention to provide a countermeasure against a characteristic deterioration due to hot carriers in a CMOS analog circuit.
【００１４】[0014]
【課題を解決するための手段】上記した課題を解決する
ために、この発明のＭＯＳトランジスタ回路では、第１
のＭＯＳトランジスタと第２のＭＯＳトランジスタを同
じ導電型のＭＯＳ型トランジスタとし、第１のＭＯＳト
ランジスタのソースは第１の電源端子に接続し、第２の
ＭＯＳトランジスタのソースは第１のＭＯＳトランジス
タのドレインに接続し、第２のＭＯＳトランジスタのド
レインと第２の電源端子間に電圧降下回路を接続し、第
２のＭＯＳトランジスタのソースを信号出力位置とし、
第２のＭＯＳトランジスタのドレインからは信号を取り
出さないようにした。In order to solve the above-mentioned problems, a MOS transistor circuit according to the present invention has a first
And the second MOS transistor are MOS transistors of the same conductivity type, the source of the first MOS transistor is connected to the first power supply terminal, and the source of the second MOS transistor is connected to the first MOS transistor. Connected to the drain, a voltage dropping circuit is connected between the drain of the second MOS transistor and the second power supply terminal, and the source of the second MOS transistor is used as a signal output position;
A signal was not taken out from the drain of the second MOS transistor.
【００１５】このような構成とすることにより、同じ導
電型のＭＯＳトランジスタを２段縦に並べて回路を構成
する場合において、ＮＭＯＳトランジスタの場合の電源
側、ＰＭＯＳトランジスタの場合のＧＮＤ側のトランジ
スタでドレイン・ソース間電圧の一部を電圧降下回路に
分担できるため、トランジスタ１個あたりのドレイン・
ソース間電圧を低減させることができる。電圧降下回路
に接続するトランジスタのドレインは本来はＮＭＯＳト
ランジスタの場合は電源に、ＰＭＯＳトランジスタの場
合はＧＮＤに接続していた端子であり、この端子から信
号を取り出しているわけではないので、ここに電圧降下
回路（定電圧回路）を挿入しても回路動作的には全く変
わりはない。ホットキャリアによる特性劣化はドレイン
・ソース間電圧が小さいほど劣化が進みにくいので、上
記電圧降下回路を置くことによってトランジスタの特性
劣化を抑えることができる。With this configuration, when a circuit is formed by arranging MOS transistors of the same conductivity type vertically in two stages, the power supply side in the case of an NMOS transistor and the drain side in the GND side in the case of a PMOS transistor Since part of the source-to-source voltage can be shared by the voltage drop circuit, the drain per transistor
The source-to-source voltage can be reduced. The drain of the transistor connected to the voltage drop circuit is originally the terminal connected to the power supply in the case of the NMOS transistor, and the terminal connected to GND in the case of the PMOS transistor. The signal is not taken out from this terminal. Even if a voltage drop circuit (constant voltage circuit) is inserted, there is no change in circuit operation. Since the deterioration of characteristics due to hot carriers is less likely to progress as the drain-source voltage is smaller, deterioration of the characteristics of the transistor can be suppressed by providing the above-described voltage drop circuit.
【００１６】[0016]
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１の回路
図を用い、ホットキャリア対策を図った、この発明のＭ
ＯＳトランジスタ回路の一実施の形態について説明す
る。Embodiments of the present invention will be described below in detail with reference to the drawings. Using the circuit diagram of FIG. 1, M
One embodiment of an OS transistor circuit is described.
【００１７】図１において、対策する対象となる回路
は、ＮＭＯＳトランジスタＭ1 とＭ2を縦に２段並べて
その中間の接続点を出力とする回路である。このような
構成は、トランジスタＭ1 のゲートに入力信号を与え、
トランジスタＭ2 のゲートにバイアスを与えればソース
接地アンプであり、トランジスタＭ2 のゲートに入力信
号を与え、トランジスタＭ1 のゲートにバイアスを与え
ればソースホロワ回路であり、トランジスタＭ1 のゲー
トとトランジスタＭ2 のゲートにともに入力信号を与え
れば２つの入力信号の減算回路であり、トランジスタＭ
1 のゲートとトランジスタＭ2 のゲートにともにバイア
スをバイアス回路である、という他目的回路である。In FIG. 1, the circuit to be treated is a circuit in which NMOS transistors M1 and M2 are arranged vertically in two stages and an intermediate connection point is output. Such a configuration provides an input signal to the gate of transistor M1,
If a bias is applied to the gate of the transistor M2, a source-grounded amplifier is applied. If an input signal is applied to the gate of the transistor M2, and if a bias is applied to the gate of the transistor M1, a source follower circuit is provided. When an input signal is given, a subtraction circuit for two input signals is provided.
This is another circuit in which a bias circuit is used to apply a bias to both the gate of the transistor 1 and the gate of the transistor M2.
【００１８】このような回路は、従来の図８のようにト
ランジスタＭ2 のドレインを直接電源につないでいたの
では、トランジスタＭ2 のドレイン・ソース間に大きな
電圧がかかる。出力をゲート・ソース間電圧Ｖgsと同等
の１Ｖ付近に選ぶことが多いため、電源電圧の大部分が
トランジスタＭ2 のドレイン・ソース間にかかり、トラ
ンジスタＭ2 がホットキャリアによって劣化し易い。In such a circuit, a large voltage is applied between the drain and the source of the transistor M2 if the drain of the transistor M2 is directly connected to the power supply as shown in FIG. Since the output is often selected around 1 V, which is equivalent to the gate-source voltage Vgs, most of the power supply voltage is applied between the drain and source of the transistor M2, and the transistor M2 is easily deteriorated by hot carriers.
【００１９】そこで図１にあるように、トランジスタＭ
2 のドレインと電源Ｖcc との間に電圧降下回路１１を
挿入する。電圧降下回路１１は２端子間に定電圧を発生
させる回路であり、その電圧分だけトランジスタＭ2 の
ドレインにかかる電圧が下がる。従って、トランジスタ
Ｍ2 のドレイン・ソース間電圧はその電圧分だけ減るこ
とになり、ホットキャリアによる特性劣化を抑えること
ができる。Therefore, as shown in FIG.
2 and a voltage drop circuit 11 is inserted between the power supply Vcc and the drain. The voltage drop circuit 11 is a circuit for generating a constant voltage between two terminals, and the voltage applied to the drain of the transistor M2 is reduced by the voltage. Therefore, the voltage between the drain and the source of the transistor M2 is reduced by the voltage, and the characteristic deterioration due to hot carriers can be suppressed.
【００２０】この実施の形態では、ＮＭＯＳトランジス
タで構成した回路の例で示したが回路図の上下を入れ替
えＮＭＯＳをＰＭＯＳに変えた回路でも全く同様の電圧
降下回路によりホットキャリアによる特性劣化を対策す
ることができる。この場合は図１のトランジスタＭ2 に
相当するＰＭＯＳトランジスタのドレインとＧＮＤとの
間に電圧降下回路が入ることになる。In this embodiment, an example of a circuit constituted by NMOS transistors has been described. However, even in a circuit in which the circuit diagram is switched upside down and NMOS is replaced by PMOS, the same voltage drop circuit is used to prevent the characteristic deterioration due to hot carriers. be able to. In this case, a voltage drop circuit is inserted between the drain of the PMOS transistor corresponding to the transistor M2 in FIG. 1 and GND.
【００２１】このように、ＰＭＯＳ回路もＮＭＯＳ回路
の場合と全く同様なので、以下に説明する各実施の形態
ではＮＭＯＳを例にとって説明する。As described above, since the PMOS circuit is completely the same as the case of the NMOS circuit, the following embodiments will be described using the NMOS as an example.
【００２２】[0022]
【実施例】図２は、実際の電圧降下回路１１の第１の実
施例について説明するための回路図である。この回路は
ホットキャリア対策前の回路例として図８に示した回路
に対し、電圧降下回路１１としてＭＯＳトランジスタＭ
3 を挿入した点だけが異なる。対応する素子には図８と
同一の符号を付している。回路動作も図８と同じソース
接地アンプであり、入力信号Ｖinを反転増幅してＶout
より出力する。トランジスタＭ2 のドレイン電圧はトラ
ンジスタＭ3 のソース電圧で決まり、トランジスタＭ6
，Ｍ7 のゲート電圧からＮＭＯＳのゲート・ソース間
電圧Ｖgsだけ下がった電圧となる。さらにトランジスタ
Ｍ6 ，Ｍ7 のゲート電圧は電源ＶccからＰＭＯＳのゲー
ト・ソース間電圧Ｖgs分だけ下がった電圧である。FIG. 2 is a circuit diagram for explaining a first embodiment of the actual voltage drop circuit 11. In FIG. This circuit is different from the circuit shown in FIG.
The only difference is that 3 was inserted. Corresponding elements have the same reference numerals as in FIG. The circuit operation is also the same source-grounded amplifier as in FIG. 8, and the input signal Vin is inverted and amplified to Vout
Output more. The drain voltage of the transistor M2 is determined by the source voltage of the transistor M3.
, M7 are reduced by the gate-source voltage Vgs of the NMOS. Further, the gate voltages of the transistors M6 and M7 are voltages lower than the power supply Vcc by the voltage Vgs between the gate and source of the PMOS.
【００２３】従って、トランジスタＭ3 のドレイン・ソ
ース間電圧は、Ｖgs(NMOS)＋Ｖgs(PMOS)であり、トラン
ジスタＭ2 のドレイン・ソース間電圧は、トランジスタ
Ｍ3が無く直接Ｖccにつながっていた図８の例に対しこ
の電圧分だけ小さくなる。Therefore, the drain-source voltage of the transistor M3 is Vgs (NMOS) + Vgs (PMOS), and the drain-source voltage of the transistor M2 is directly connected to Vcc without the transistor M3. Is smaller by this voltage.
【００２４】たとえば、Ｖcc＝５Ｖとし、Ｖgs(NMOS)＝
Ｖgs(PMOS)＝１Ｖとした場合、従来の図８では、トラン
ジスタＭ1 のドレイン・ソース電圧は１Ｖ、トランジス
タＭ2 のドレイン・ソース電圧は４Ｖであったものが、
図２の回路では、トランジスタＭ1 のドレイン・ソース
電圧は１Ｖ、トランジスタＭ2 のドレイン・ソース電圧
は２Ｖ、トランジスタＭ3 のドレイン・ソース電圧は２
Ｖとなる。For example, when Vcc = 5V, Vgs (NMOS) =
When Vgs (PMOS) = 1 V, in FIG. 8, the drain-source voltage of the transistor M1 is 1V and the drain-source voltage of the transistor M2 is 4V in the conventional FIG.
In the circuit of FIG. 2, the drain-source voltage of the transistor M1 is 1V, the drain-source voltage of the transistor M2 is 2V, and the drain-source voltage of the transistor M3 is 2V.
V.
【００２５】このように、トランジスタＭ2 のドレイン
・ソース間電圧は、ホットキャリア対策された後には半
分に減らすことができ、ホットキャリアによる特性の劣
化を抑えることができる。As described above, the voltage between the drain and the source of the transistor M2 can be reduced by half after the countermeasures against the hot carriers, and the deterioration of the characteristics due to the hot carriers can be suppressed.
【００２６】図３は、実際の電圧降下回路１１の第２の
実施例を示す回路である。図２の回路がトランジスタＭ
1 のゲートを入力とする反転アンプだったのに対し、ト
ランジスタＭ1 のゲートを入力とするソースホロワ回路
に替え、電圧降下回路１１としてＭＯＳトランジスタＭ
3 を挿入した回路である。入力信号Ｖinを低インピーダ
ンス化して出力端Ｖout より出力する。トランジスタＭ
3 は図２の例のようにそのゲートをトランジスタＭ6 ，
Ｍ7 のゲートに接続しても良いが、ここでは別の方法と
してトランジスタＭ3 のゲートを電源Ｖccにつないだ例
を示した。トランジスタＭ2 のドレイン電圧は、トラン
ジスタＭ3 のゲート・ソース間電圧Ｖgs分だけ下がった
電圧となる。FIG. 3 is a circuit diagram showing a second embodiment of the actual voltage drop circuit 11. The circuit of FIG.
In contrast to the inverting amplifier having the gate of the transistor M1 as an input, a source follower circuit having the gate of the transistor M1 as an input is replaced with a MOS transistor M as a voltage drop circuit 11.
This is the circuit with 3 inserted. The input signal Vin is reduced in impedance and output from the output terminal Vout. Transistor M
3 has a gate connected to the transistor M6, as shown in FIG.
The gate of the transistor M3 may be connected to the gate of the transistor M7. However, here, as another method, an example is shown in which the gate of the transistor M3 is connected to the power supply Vcc. The drain voltage of the transistor M2 is reduced by the gate-source voltage Vgs of the transistor M3.
【００２７】この実施例は、図２の回路よりも降下電圧
は小さいが、電源電圧Ｖccが３．３Ｖ程度の場合は、こ
のような回路の方が適す。また、Ｖcc＝５Ｖのケースで
もトランジスタＭ3 の素子のＷ／Ｌを、他のＮＭＯＳト
ランジスタよりずっと小さくすることによって、必要十
分な降下電圧を確保することができる。Although the voltage drop of this embodiment is smaller than that of the circuit shown in FIG. 2, when the power supply voltage Vcc is about 3.3 V, such a circuit is more suitable. Further, even in the case of Vcc = 5V, a necessary and sufficient voltage drop can be secured by making the W / L of the transistor M3 much smaller than that of other NMOS transistors.
【００２８】図４は実際の電圧降下回路１１の第３の実
施例を示す回路図である。この実施例は、図３のトラン
ジスタＭ2 のＭＯＳトランジスタを差動化して差動増幅
器を構成したものである。新たに加えたトランジスタＭ
2'のソースをトランジスタＭ2 と共通にして差動回路を
構成し、トランジスタＭ2 のドレインにトランジスタＭ
3 のソースをつないでここを出力端子Ｖout とする。FIG. 4 is a circuit diagram showing a third embodiment of the actual voltage drop circuit 11. In this embodiment, a differential amplifier is formed by differentiating the MOS transistor of the transistor M2 in FIG. Newly added transistor M
The source of the transistor 2 'is shared with the transistor M2 to form a differential circuit, and the transistor M2 is connected to the drain of the transistor M2.
3 is connected to the output terminal Vout.
【００２９】このような回路とすることで、ＭＯＳ負荷
の差動アンプとして動作する。シングル出力の場合は、
トランジスタＭ2'のドレインは直接Ｖccにつなげば良い
が、それだとトランジスタＭ2'のドレイン・ソース間電
圧が大きくなりすぎて、トランジスタＭ2'がホットキャ
リアによって劣化しやすくなる。そこで、この対策とし
て電源ＶccとトランジスタＭ2'のドレインとの間に、ド
レインとソースを接続したトランジスタＭ3'を挿入し、
これを電圧降下回路とすることでトランジスタＭ2'のド
レイン・ソース間電圧を低減し、ホットキャリアによる
劣化を防いでいる。With such a circuit, the circuit operates as a MOS load differential amplifier. For single output,
The drain of the transistor M2 'may be connected directly to Vcc. However, in that case, the voltage between the drain and the source of the transistor M2' becomes too large, and the transistor M2 'is easily deteriorated by hot carriers. Therefore, as a countermeasure, a transistor M3 'having a drain and a source connected between the power supply Vcc and the drain of the transistor M2' is inserted.
By using this as a voltage drop circuit, the voltage between the drain and the source of the transistor M2 'is reduced, and deterioration due to hot carriers is prevented.
【００３０】図５は実際の電圧降下回路の第４の実施の
形態である。図３から図５の実施の形態がＭＯＳ素子に
より電圧降下回路を構成していたのに対し、電圧降下回
路に抵抗を用いたものである。対策の対象として示した
回路は図２の実施の形態と同じソース接地アンプであ
る。電圧降下回路としてトランジスタＭ2 のドレインと
Ｖccとの間に抵抗Ｒ1 を挿入しただけの回路である。こ
の抵抗によりトランジスタＭ2 のドレイン電圧は抵抗が
ない場合に比べ、抵抗Ｒ1 と電流ＩM1（トランジスタＭ
1 を流れる電流）の積で決まる電圧分だけ下がる。した
がってトランジスタＭ2 のドレイン・ソース電圧はこの
電圧だけ小さくなり、ホットキャリアによる劣化が抑え
られることになる。FIG. 5 shows a fourth embodiment of the actual voltage drop circuit. While the embodiments of FIGS. 3 to 5 constitute a voltage dropping circuit by MOS elements, a resistor is used in the voltage dropping circuit. The circuit shown as a countermeasure is the same source-grounded amplifier as in the embodiment of FIG. This is a circuit in which a resistor R1 is simply inserted between the drain of the transistor M2 and Vcc as a voltage drop circuit. Due to this resistance, the drain voltage of the transistor M2 and the current IM1 (the transistor M
(Current flowing through 1). Therefore, the drain-source voltage of the transistor M2 is reduced by this voltage, and deterioration due to hot carriers is suppressed.
【００３１】図６は、実際の電圧降下回路１１の第５の
実施例について説明するための回路図である。図５の実
施例に対し、ＰＭＯＳトランジスタＭ8 を加えただけの
違いである。図５では、降下電圧はすでに述べたように
抵抗Ｒ1 と電流ＩM1の積で決まった。ところが電流ＩM1
は入力信号によって変化するのでトランジスタＭ2 のド
レインに信号波形が現れる。これは基本動作上は何ら問
題ないがこれがトランジスタＭ2 のドレイン・ゲート間
容量を介してトランジスタＭ5 側に漏れ込み、バイアス
に信号が乗って波形ひずみや周波数特性劣化の原因にな
る。FIG. 6 is a circuit diagram for explaining a fifth embodiment of the actual voltage drop circuit 11. In FIG. This embodiment is different from the embodiment of FIG. 5 only in that a PMOS transistor M8 is added. In FIG. 5, the voltage drop is determined by the product of the resistor R1 and the current IM1 as described above. However, the current IM1
Changes with the input signal, a signal waveform appears at the drain of the transistor M2. Although this does not cause any problem in the basic operation, it leaks into the transistor M5 via the drain-gate capacitance of the transistor M2, and a signal is loaded on the bias to cause waveform distortion and frequency characteristic deterioration.
【００３２】そこで、トランジスタＭ8 を追加し、トラ
ンジスタＭ2 のドレイン端のインピーダンスを下げるこ
とによって、トランジスタＭ2 のドレイン端に現れる波
形を低減し、上記問題の発生を抑えるようにしたもので
ある。Therefore, by adding a transistor M8 and lowering the impedance of the drain end of the transistor M2, the waveform appearing at the drain end of the transistor M2 is reduced, and the occurrence of the above problem is suppressed.
【００３３】図のようにトランジスタＭ8 のゲートをト
ランジスタＭ5 のソースに接続しておけば、トランジス
タＭ2 のドレインはゲートとほぼ同電位にすることがで
きる。トランジスタＭ5 のドレイン・ソース間電圧Ｖgs
とトランジスタＭ8 のドレイン・ソース間電圧Ｖgsはほ
ぼ等しくなるようにトランジスタＭ8 のＷ／Ｌを設定す
れば、ドレイン・ソース間電圧を低く抑えることができ
る。If the gate of the transistor M8 is connected to the source of the transistor M5 as shown in the figure, the drain of the transistor M2 can be set at substantially the same potential as the gate. Drain-source voltage Vgs of transistor M5
If the W / L of the transistor M8 is set so that the voltage Vgs between the drain and the source of the transistor M8 becomes substantially equal to that of the transistor M8, the voltage between the drain and the source can be kept low.
【００３４】図７は、実際の電圧降下回路１１の第６の
実施例について説明するための回路図である。図３のソ
ースホロワ回路による実施例に対し、同じソースホロワ
回路が２系統あった場合にも、これを１つの電圧降下回
路で兼用して対策する例を示している。トランジスタＭ
1 とＭ2 とで構成する入力Ｖin1 出力Ｖout1の回路に対
し、これと全く同じ構成のトランジスタＭ1'とＭ2'とで
構成する入力Ｖin2 出力Ｖout2の回路が並列に存在する
例である。FIG. 7 is a circuit diagram for explaining a sixth embodiment of the actual voltage drop circuit 11. In FIG. As compared with the embodiment using the source follower circuit of FIG. 3, even in the case where there are two identical source follower circuits, a single voltage drop circuit is used as a countermeasure. Transistor M
In this example, a circuit having an input Vin2 and an output Vout2 constituted by transistors M1 'and M2' having exactly the same configuration exists in parallel with a circuit having an input Vin1 and an output Vout1 constituted by 1 and M2.
【００３５】この場合、トランジスタＭ2 のドレインと
トランジスタＭ2'のドレインとをともに電圧降下用のト
ランジスタＭ3 のソースに接続し、トランジスタＭ3 の
ドレインとゲートはともに電源Ｖccに接続する。In this case, both the drain of the transistor M2 and the drain of the transistor M2 'are connected to the source of the voltage dropping transistor M3, and both the drain and the gate of the transistor M3 are connected to the power supply Vcc.
【００３６】このようにすれば、トランジスタＭ2 のド
レイン電圧とトランジスタＭ2'のドレイン電圧はとも
に、トランジスタＭ3 のドレイン・ソース間電圧Ｖgs分
だけ下がった電圧となる。これによって、トランジスタ
Ｍ3 だけでトランジスタＭ2 とＭ2' のホットキャリア
対策効果を持たせることができる。In this way, the drain voltage of the transistor M2 and the drain voltage of the transistor M2 'are both reduced by the drain-source voltage Vgs of the transistor M3. As a result, the hot carrier countermeasure effect of the transistors M2 and M2 'can be provided only by the transistor M3.
【００３７】このような実施例は、ソースホロワ回路だ
けでなく２つの同じ導電型ＭＯＳトランジスタが縦に並
びかつ一方のドレインが電源またはＧＮＤに接続された
回路であればどのような回路にも適用できる。また、対
策を必要とする同じ回路が２個に限らず多数並んだ回路
においても、全く同様に１つの電圧降下回路ですべての
回路に対して、ホットキャリア対策効果を持たせること
ができ、同じ降下電圧分だけ各回路のトランジスタＭ2
のドレイン・ソース電圧を低減させることができる。Such an embodiment can be applied not only to a source follower circuit but also to any other circuit in which two same conductivity type MOS transistors are vertically arranged and one drain is connected to a power supply or GND. . In addition, even in a circuit in which a large number of the same circuits requiring countermeasures are provided, not only two but also a large number of circuits can be provided with the hot carrier countermeasure effect for all the circuits by one voltage drop circuit. Transistor M2 of each circuit by the amount of voltage drop
Drain-source voltage can be reduced.
【００３８】[0038]
【発明の効果】以上説明したように、この発明に係るＭ
ＯＳトランジスタ回路は、あらゆるＣＭＯＳアナログ回
路で問題となるホットキャリアによる素子特性の劣化に
対し、回路の本来の機能を損なうことなくこれを簡単に
対策することができる。As described above, the M according to the present invention is
The OS transistor circuit can easily take measures against deterioration of element characteristics due to hot carriers, which is a problem in any CMOS analog circuit, without impairing the original function of the circuit.
【図１】この発明のＭＯＳトランジスタ回路の一実施の
形態について説明するための回路図。FIG. 1 is a circuit diagram illustrating an embodiment of a MOS transistor circuit according to the present invention.
【図２】この発明に係る第１の実施例について説明する
ための回路図。FIG. 2 is a circuit diagram for explaining a first embodiment according to the present invention.
【図３】この発明に係る第２の実施例について説明する
ための回路図。FIG. 3 is a circuit diagram for explaining a second embodiment according to the present invention.
【図４】この発明に係る第３の実施例について説明する
ための回路図。FIG. 4 is a circuit diagram for explaining a third embodiment according to the present invention.
【図５】この発明に係る第４の実施例について説明する
ための回路図。FIG. 5 is a circuit diagram for explaining a fourth embodiment according to the present invention.
【図６】この発明に係る第５の実施例について説明する
ための回路図。FIG. 6 is a circuit diagram for explaining a fifth embodiment according to the present invention.
【図７】この発明に係る第６の実施例について説明する
ための回路図。FIG. 7 is a circuit diagram for explaining a sixth embodiment according to the present invention.
【図８】従来のＭＯＳトランジスタ回路について説明す
るための回路図。FIG. 8 is a circuit diagram for explaining a conventional MOS transistor circuit.
１１…電圧降下回路、Ｍ1 〜Ｍ8 ，Ｍ2'〜Ｍ3'…ＭＯＳ
トランジスタ、Ｖin…入力、Ｖout …出力端、Ｒ0 ，Ｒ
1 …抵抗、Ｖcc…電源、ＧＮＤ…接地。11. Voltage drop circuit, M1 to M8, M2 'to M3' ... MOS
Transistor, Vin input, Vout output terminal, R0, R
1 ... resistance, Vcc ... power supply, GND ... ground.
Claims (5)
ランジスタを有し、前記第１のＭＯＳトランジスタのソ
ースは、第１の電源端子に接続し、前記第２のＭＯＳト
ランジスタのソースは、前記第１のＭＯＳトランジスタ
のドレインに接続し、前記第２のＭＯＳトランジスタの
ドレインと第２の電源端子間に電圧降下回路を接続し、
前記第２のＭＯＳトランジスタのソースのみを信号出力
位置としてなることを特徴とするＭＯＳトランジスタ回
路。A first MOS transistor having the same conductivity type; a source of the first MOS transistor connected to a first power supply terminal; and a source of the second MOS transistor, A voltage drop circuit connected between the drain of the first MOS transistor and a drain of the second MOS transistor and a second power supply terminal;
A MOS transistor circuit, wherein only a source of the second MOS transistor is used as a signal output position.
トランジスタのドレインに第３のＭＯＳトランジスタの
ソースを接続し、第３のＭＯＳトランジスタのドレイン
は前記第２の電源端子に接続し、第３のＭＯＳトランジ
スタのゲートは第２の電源端子または第１の電源電圧と
第２の電源電圧の中間電圧である定電圧端子のいずれか
に接続して構成したことを特徴とする請求項１記載のＭ
ＯＳトランジスタ回路。2. The method according to claim 2, wherein the voltage drop circuit includes the second MOS transistor.
The source of the third MOS transistor is connected to the drain of the transistor, the drain of the third MOS transistor is connected to the second power supply terminal, and the gate of the third MOS transistor is connected to the second power supply terminal or the first power supply terminal. 3. The M according to claim 1, wherein the M is connected to one of a constant voltage terminal which is an intermediate voltage between the power supply voltage and the second power supply voltage.
OS transistor circuit.
トランジスタのドレインに第１の抵抗の一端を接続し、
第１の抵抗の他端を前記第２の電源端子に接続して構成
したことを特徴とする請求項１記載のＭＯＳトランジス
タ回路。3. The voltage drop circuit according to claim 2, wherein
One end of the first resistor is connected to the drain of the transistor,
2. The MOS transistor circuit according to claim 1, wherein the other end of the first resistor is connected to the second power supply terminal.
トランジスタのドレインに第１の抵抗の一端を接続し、
第１の抵抗の他端を前記第２の電源端子に接続し、第１
および第２のＭＯＳトランジスタと異なる導電型の第３
のＭＯＳトランジスタのソースを第２のＭＯＳトランジ
スタのドレインに接続し、第３のＭＯＳトランジスタの
ドレインを前記第１の電源端子に接続し、前記第３のＭ
ＯＳトランジスタのゲートを第１の電源電圧と第２の電
源電圧の中間電圧である定電圧端子に接続して構成した
ことを特徴とする請求項１記載のＭＯＳトランジスタ回
路。4. The voltage drop circuit according to claim 2, wherein
One end of the first resistor is connected to the drain of the transistor,
The other end of the first resistor is connected to the second power supply terminal,
And a third transistor having a conductivity type different from the second MOS transistor
Of the third MOS transistor is connected to the drain of the second MOS transistor, and the drain of the third MOS transistor is connected to the first power supply terminal.
2. The MOS transistor circuit according to claim 1, wherein a gate of the OS transistor is connected to a constant voltage terminal which is an intermediate voltage between the first power supply voltage and the second power supply voltage.
タで構成する複数個の回路に対し、これらの回路の第２
のＭＯＳトランジスタのドレイン端子を全て共通に接続
し、この接続点と前記第２の電源端子との間に共通の電
圧降下回路を設けたことを特徴とする請求項１記載のＭ
ＯＳトランジスタ回路。5. A method according to claim 1, wherein a plurality of circuits composed of the first and second MOS transistors are provided in a second circuit.
2. The M transistor according to claim 1, wherein all drain terminals of said MOS transistors are connected in common, and a common voltage drop circuit is provided between said connection point and said second power supply terminal.
OS transistor circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10130365A JPH11330872A (en) | 1998-05-13 | 1998-05-13 | Mos transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10130365A JPH11330872A (en) | 1998-05-13 | 1998-05-13 | Mos transistor circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330872A true JPH11330872A (en) | 1999-11-30 |
Family
ID=15032641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10130365A Pending JPH11330872A (en) | 1998-05-13 | 1998-05-13 | Mos transistor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330872A (en) |
-
1998
- 1998-05-13 JP JP10130365A patent/JPH11330872A/en active Pending
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