JPH11330804A - Ｌｎｂ基板 - Google Patents
Ｌｎｂ基板Info
- Publication number
- JPH11330804A JPH11330804A JP13815398A JP13815398A JPH11330804A JP H11330804 A JPH11330804 A JP H11330804A JP 13815398 A JP13815398 A JP 13815398A JP 13815398 A JP13815398 A JP 13815398A JP H11330804 A JPH11330804 A JP H11330804A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- fet
- substrate
- lnb
- land pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Control Of Motors That Do Not Use Commutators (AREA)
- Microwave Amplifiers (AREA)
- Structure Of Receivers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】
【課題】 ＦＥＴの端子を用いてＤＣブロックあるいは
ＢＰＦの一部を形成し、ランドパターンを縮小してＬＮ
Ｂ基板の小型化を可能にする。 【解決手段】 ＦＥＴ11(RF-Amp)のDrein 端子とＦＥＴ
12(RF-Amp)のGate端子とを受信波長の略１／４の長さで
平行にし近接させて配設し、ＤＣブロック13（直流分カ
ットと低周波発振を防止するハイパスフィルタ）を形成
し、ＦＥＴ12のＤ端子とＦＥＴ14(Mixer) のＧ端子とを
ランドパターン16、17を挟んで所要の間隔で近接させ、
所要の長さで平行に配設し、所要の周波数帯域を通過す
るＢＰＦ15を形成する。これらＦＥＴの端子に端子より
広い幅のランドパターンを設けないのでＦＥＴの間隔が
縮まり、ＬＮＢ基板を小型にすることができる。なお、
ＤＣブロックの各端子の部分の基板をランドパターンと
共に欠切し、誘電体損失を低減する。基板の欠切箇所の
下面にシールド板を取付ける。
ＢＰＦの一部を形成し、ランドパターンを縮小してＬＮ
Ｂ基板の小型化を可能にする。 【解決手段】 ＦＥＴ11(RF-Amp)のDrein 端子とＦＥＴ
12(RF-Amp)のGate端子とを受信波長の略１／４の長さで
平行にし近接させて配設し、ＤＣブロック13（直流分カ
ットと低周波発振を防止するハイパスフィルタ）を形成
し、ＦＥＴ12のＤ端子とＦＥＴ14(Mixer) のＧ端子とを
ランドパターン16、17を挟んで所要の間隔で近接させ、
所要の長さで平行に配設し、所要の周波数帯域を通過す
るＢＰＦ15を形成する。これらＦＥＴの端子に端子より
広い幅のランドパターンを設けないのでＦＥＴの間隔が
縮まり、ＬＮＢ基板を小型にすることができる。なお、
ＤＣブロックの各端子の部分の基板をランドパターンと
共に欠切し、誘電体損失を低減する。基板の欠切箇所の
下面にシールド板を取付ける。
Description
【０００１】
【発明の属する技術分野】本発明はＬＮＢ基板に係り、
マイクロストリップラインを用いたＬＮＢの高周波回路
の基板を小型化するものに関する。
マイクロストリップラインを用いたＬＮＢの高周波回路
の基板を小型化するものに関する。
【０００２】
【従来の技術】衛星放送等を受信するためのＬＮＢ（低
雑音周波数変換器）等の基板には、図１に示すブロック
図の回路を組み込み、第１RF-Amp（高周波増幅器）１と
第２RF-Amp２との結合部、およびＢＰＦ（バンドパスフ
ィルタ）３をランドパターン（基板上の導体で形成され
る）で形成したものがある。すなわち、図３に示すよう
に、ＦＥＴ（電界効果トランジスタ）11（第１RF-Amp
１）とＦＥＴ12（第２RF-Amp２）とを結合するＤＣブロ
ック31（ハイパスフィルタで、直流分をカットし低周波
発振を防止する）をＦＥＴ11のドレイン接続用のランド
パターン32とＦＥＴ12のゲート接続用のランドパターン
33とで形成し、ＢＰＦ34（ＢＰＦ３）をＦＥＴ12のドレ
イン接続用のランドパターン35とＦＥＴ13（Mixer ４）
のゲート接続用のランドパターン36との間にランドパタ
ーン16および17を配して形成している。ＬＮＢ基板のサ
イズは、これらＦＥＴ等の部品の占める面積以外に、Ｄ
ＣブロックおよびＢＰＦを形成するランドパターンの大
きさに依存する割合が大きい。しかし、ランドパターン
の長さは主に受信電波の波長から決まるので、短縮する
ことができず、ＬＮＢ基板の小型化の障害となる。
雑音周波数変換器）等の基板には、図１に示すブロック
図の回路を組み込み、第１RF-Amp（高周波増幅器）１と
第２RF-Amp２との結合部、およびＢＰＦ（バンドパスフ
ィルタ）３をランドパターン（基板上の導体で形成され
る）で形成したものがある。すなわち、図３に示すよう
に、ＦＥＴ（電界効果トランジスタ）11（第１RF-Amp
１）とＦＥＴ12（第２RF-Amp２）とを結合するＤＣブロ
ック31（ハイパスフィルタで、直流分をカットし低周波
発振を防止する）をＦＥＴ11のドレイン接続用のランド
パターン32とＦＥＴ12のゲート接続用のランドパターン
33とで形成し、ＢＰＦ34（ＢＰＦ３）をＦＥＴ12のドレ
イン接続用のランドパターン35とＦＥＴ13（Mixer ４）
のゲート接続用のランドパターン36との間にランドパタ
ーン16および17を配して形成している。ＬＮＢ基板のサ
イズは、これらＦＥＴ等の部品の占める面積以外に、Ｄ
ＣブロックおよびＢＰＦを形成するランドパターンの大
きさに依存する割合が大きい。しかし、ランドパターン
の長さは主に受信電波の波長から決まるので、短縮する
ことができず、ＬＮＢ基板の小型化の障害となる。
【０００３】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、ＤＣブロックあるいはＢＰＦを形成するランド
パターンの幅を狭め、ＬＮＢ基板の小型化を可能にする
ことを目的とする。
に鑑み、ＤＣブロックあるいはＢＰＦを形成するランド
パターンの幅を狭め、ＬＮＢ基板の小型化を可能にする
ことを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＬＮＢ基板においては、ＬＮＢ回路の第１
高周波増幅器に第１ＦＥＴを、第２高周波増幅器に第２
ＦＥＴを用い、前記第１ＦＥＴのドレイン端子と第２Ｆ
ＥＴのゲート端子とを受信電波の波長の略１／４の長さ
の範囲を近接させて平行に配設し、二増幅器間のハイパ
スフィルタを形成する。
め、本発明のＬＮＢ基板においては、ＬＮＢ回路の第１
高周波増幅器に第１ＦＥＴを、第２高周波増幅器に第２
ＦＥＴを用い、前記第１ＦＥＴのドレイン端子と第２Ｆ
ＥＴのゲート端子とを受信電波の波長の略１／４の長さ
の範囲を近接させて平行に配設し、二増幅器間のハイパ
スフィルタを形成する。
【０００５】また、ＬＮＢの周波数変換回路の第２高周
波増幅器に第２ＦＥＴを、周波数混合器に第３ＦＥＴを
用い、前記第２ＦＥＴのドレイン端子と第３ＦＥＴのゲ
ート端子とを、所要数のランドパターンを介在させ近接
させて平行に配設し、バンドパスフィルタを形成する。
波増幅器に第２ＦＥＴを、周波数混合器に第３ＦＥＴを
用い、前記第２ＦＥＴのドレイン端子と第３ＦＥＴのゲ
ート端子とを、所要数のランドパターンを介在させ近接
させて平行に配設し、バンドパスフィルタを形成する。
【０００６】なお、前記ドレイン端子およびゲート端子
の配設位置にそれぞれの端子と同一幅のランドパターン
を形成し、各端子を対応するランドパターンに半田付け
する。この場合、各ランドパターンにクリーム状の半田
を塗布し、ドレイン端子およびゲート端子を載置し、加
熱により半田付けする。
の配設位置にそれぞれの端子と同一幅のランドパターン
を形成し、各端子を対応するランドパターンに半田付け
する。この場合、各ランドパターンにクリーム状の半田
を塗布し、ドレイン端子およびゲート端子を載置し、加
熱により半田付けする。
【０００７】または、前記ドレイン端子およびゲート端
子の配設位置にランドパターンを設けず、各端子が空中
に載置されるようにする。
子の配設位置にランドパターンを設けず、各端子が空中
に載置されるようにする。
【０００８】この場合、ＬＮＢ基板のドレイン端子およ
びゲート端子に対応する部分を欠切し、誘電体損失の低
減を図る。
びゲート端子に対応する部分を欠切し、誘電体損失の低
減を図る。
【０００９】そして、ＬＮＢ基板の欠切部分の下面にシ
ールド板を取付けるようにする。
ールド板を取付けるようにする。
【００１０】
【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１はＬＮＢ基板に組み込
まれるＬＮＢ回路のブロック図、図２は本発明によるＬ
ＮＢ基板の一実施例の要部構成図、図３は図２の側断面
図である。
き図面を参照して説明する。図１はＬＮＢ基板に組み込
まれるＬＮＢ回路のブロック図、図２は本発明によるＬ
ＮＢ基板の一実施例の要部構成図、図３は図２の側断面
図である。
【００１１】図１において、１は第１RF-Amp、２は第２
RF-Ampで、ＦＥＴ等を用いて構成され、一次放射器より
入力される12GHz 帯または4GHz帯の高周波信号を増幅す
る。３はＢＰＦである。４はMixer （周波数混合器）
で、ＦＥＴ等を用いて構成され、ＢＰＦ３よりの信号と
局部発振器５よりの信号とを混合し、差の周波数（1GHz
帯）の中間周波信号を出力する。６はIF-Amp（中間周波
増幅器）で、Mixer ４よりの信号を増幅し、衛星放送受
信機等に出力する。
RF-Ampで、ＦＥＴ等を用いて構成され、一次放射器より
入力される12GHz 帯または4GHz帯の高周波信号を増幅す
る。３はＢＰＦである。４はMixer （周波数混合器）
で、ＦＥＴ等を用いて構成され、ＢＰＦ３よりの信号と
局部発振器５よりの信号とを混合し、差の周波数（1GHz
帯）の中間周波信号を出力する。６はIF-Amp（中間周波
増幅器）で、Mixer ４よりの信号を増幅し、衛星放送受
信機等に出力する。
【００１２】図２の11は第１ＦＥＴ（第１RF-Amp１）、
12は第２ＦＥＴ（第２RF-Amp２）で、それぞれゲート
（Ｇ）端子から入力される信号を増幅し、ドレイン
（Ｄ）端子より出力する。13はＤＣブロックで、第１Ｆ
ＥＴ11のＤ端子と第２ＦＥＴ12のＧ端子とを、受信電波
の波長の略１／４の長さの範囲を、損失が最小となる所
要の間隔を空けて近接させ、平行になるように配設し、
直流分をカットし、低周波発振を防止するハイパスフィ
ルタとする。14は第３ＦＥＴ（Mixer ４）である。15は
ＢＰＦ（ＢＰＦ３）で、第２ＦＥＴ12のＤ端子と第３Ｆ
ＥＴ14のＧ端子とを、ランドパターン16および17を挟
み、所要の帯域通過特性となるように近接させ平行に配
設する。第２ＦＥＴ12のＤ端子および第３ＦＥＴ14のＧ
端子をＢＰＦ15を構成する共振子の一つとして利用す
る。
12は第２ＦＥＴ（第２RF-Amp２）で、それぞれゲート
（Ｇ）端子から入力される信号を増幅し、ドレイン
（Ｄ）端子より出力する。13はＤＣブロックで、第１Ｆ
ＥＴ11のＤ端子と第２ＦＥＴ12のＧ端子とを、受信電波
の波長の略１／４の長さの範囲を、損失が最小となる所
要の間隔を空けて近接させ、平行になるように配設し、
直流分をカットし、低周波発振を防止するハイパスフィ
ルタとする。14は第３ＦＥＴ（Mixer ４）である。15は
ＢＰＦ（ＢＰＦ３）で、第２ＦＥＴ12のＤ端子と第３Ｆ
ＥＴ14のＧ端子とを、ランドパターン16および17を挟
み、所要の帯域通過特性となるように近接させ平行に配
設する。第２ＦＥＴ12のＤ端子および第３ＦＥＴ14のＧ
端子をＢＰＦ15を構成する共振子の一つとして利用す
る。
【００１３】第１ＦＥＴ11のＤ端子、第２ＦＥＴ12のＧ
端子、Ｄ端子、および第３ＦＥＴ14のＧ端子の部分のラ
ンドパターンを各端子とそれぞれ同じ幅に形成し、予め
ランドパターンにクリーム状の半田を塗布し、それぞれ
にＦＥＴの端子を乗せ、この部分を半田の溶融する温度
に加熱し、半田付けする。あるいは、これらの端子部分
にはランドパターンを設けないようにしてもよい。ま
た、図３に示すように、基板21のＤＣブロック13の部分
23（第１ＦＥＴ11のＤ端子および第２ＦＥＴ12のＧ端子
の部分）を欠切してもよい。これにより、各端子の至近
箇所の基板（誘電体）がなくなるため、誘電体損失が低
減する。基板の欠切により基板21の下面の導体パターン
22がなくなるので、欠切部分23の下面にシールド板24を
半田付け等により取付けるようにする。
端子、Ｄ端子、および第３ＦＥＴ14のＧ端子の部分のラ
ンドパターンを各端子とそれぞれ同じ幅に形成し、予め
ランドパターンにクリーム状の半田を塗布し、それぞれ
にＦＥＴの端子を乗せ、この部分を半田の溶融する温度
に加熱し、半田付けする。あるいは、これらの端子部分
にはランドパターンを設けないようにしてもよい。ま
た、図３に示すように、基板21のＤＣブロック13の部分
23（第１ＦＥＴ11のＤ端子および第２ＦＥＴ12のＧ端子
の部分）を欠切してもよい。これにより、各端子の至近
箇所の基板（誘電体）がなくなるため、誘電体損失が低
減する。基板の欠切により基板21の下面の導体パターン
22がなくなるので、欠切部分23の下面にシールド板24を
半田付け等により取付けるようにする。
【００１４】
【発明の効果】以上に説明したように、本発明によるＬ
ＮＢ基板によれば、ＦＥＴの端子によりＤＣブロック
（ハイパスフィルタ）を形成し、あるいはＢＰＦの共振
子とするもので、ＦＥＴの端子部分では端子より広いラ
ンドパターンを除去するので基板サイズの縮小が可能と
なる。
ＮＢ基板によれば、ＦＥＴの端子によりＤＣブロック
（ハイパスフィルタ）を形成し、あるいはＢＰＦの共振
子とするもので、ＦＥＴの端子部分では端子より広いラ
ンドパターンを除去するので基板サイズの縮小が可能と
なる。
【図１】本発明のＬＮＢ基板に組み込まれるＬＮＢ回路
の一例の要部ブロック図である。
の一例の要部ブロック図である。
【図２】本発明によるＬＮＢ基板の一実施例の要部構成
図である。
図である。
【図３】本発明によるＬＮＢ基板の一実施例の要部側面
図である。
図である。
【図４】従来のＬＮＢ基板の一例の要部構成図である。
１ 第１RF-Amp ２ 第２RF-Amp ３、15 ＢＰＦ ４ Mixer ５ 局部発振器 ６ IF-Amp 11 第１ＦＥＴ 12 第２ＦＥＴ 13 ＤＣブロック（ハイパスフィルタ） 14 第３ＦＥＴ 16、17 ランドパターン 21 基板 23 欠切部分 24 シールド板
Claims (7)
- 【請求項１】 ＬＮＢ回路の第１高周波増幅器に第１Ｆ
ＥＴを、第２高周波増幅器に第２ＦＥＴを用い、前記第
１ＦＥＴのドレイン端子と第２ＦＥＴのゲート端子とを
受信電波の波長の略１／４の長さの範囲を近接させて平
行に配設し、二増幅器間のハイパスフィルタを形成した
ＬＮＢ基板。 - 【請求項２】 ＬＮＢの周波数変換回路の第２高周波増
幅器に第２ＦＥＴを、周波数混合器に第３ＦＥＴを用
い、前記第２ＦＥＴのドレイン端子と第３ＦＥＴのゲー
ト端子とを、所要数のランドパターンを介在させ近接さ
せて平行に配設し、バンドパスフィルタを形成したＬＮ
Ｂ基板。 - 【請求項３】 前記ドレイン端子およびゲート端子の配
設位置にそれぞれの端子と同一幅のランドパターンを形
成し、各端子を対応するランドパターンに半田付けする
ようにした請求項１または２記載のＬＮＢ基板。 - 【請求項４】 前記各ランドパターンにクリーム状の半
田を塗布し、ドレイン端子およびゲート端子を乗せ、加
熱により半田付けするようにした請求項３記載のＬＮＢ
基板。 - 【請求項５】 前記ドレイン端子およびゲート端子の配
設位置にランドパターンを設けないようにした請求項１
または２記載のＬＮＢ基板。 - 【請求項６】 ＬＮＢ基板の前記ドレイン端子およびゲ
ート端子に対応する部分を欠切してなる請求項５記載の
ＬＮＢ基板。 - 【請求項７】 前記ＬＮＢ基板の欠切部分の下面にシー
ルド板を取付けてなる請求項６記載のＬＮＢ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13815398A JPH11330804A (ja) | 1998-05-20 | 1998-05-20 | Ｌｎｂ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13815398A JPH11330804A (ja) | 1998-05-20 | 1998-05-20 | Ｌｎｂ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330804A true JPH11330804A (ja) | 1999-11-30 |
Family
ID=15215266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13815398A Pending JPH11330804A (ja) | 1998-05-20 | 1998-05-20 | Ｌｎｂ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330804A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691472B1 (ko) | 2006-02-03 | 2007-03-12 | 삼성전자주식회사 | Ｄｇｓ를 이용한 대역 차단 특성을 갖는 ｄｃ ｂｌｏｃｋ |
-
1998
- 1998-05-20 JP JP13815398A patent/JPH11330804A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691472B1 (ko) | 2006-02-03 | 2007-03-12 | 삼성전자주식회사 | Ｄｇｓ를 이용한 대역 차단 특성을 갖는 ｄｃ ｂｌｏｃｋ |
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