JPH11330804A - Lnb基板 - Google Patents
Lnb基板Info
- Publication number
- JPH11330804A JPH11330804A JP13815398A JP13815398A JPH11330804A JP H11330804 A JPH11330804 A JP H11330804A JP 13815398 A JP13815398 A JP 13815398A JP 13815398 A JP13815398 A JP 13815398A JP H11330804 A JPH11330804 A JP H11330804A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- fet
- substrate
- lnb
- land pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Motors That Do Not Use Commutators (AREA)
- Microwave Amplifiers (AREA)
- Structure Of Receivers (AREA)
- Superheterodyne Receivers (AREA)
Abstract
(57)【要約】
【課題】 FETの端子を用いてDCブロックあるいは
BPFの一部を形成し、ランドパターンを縮小してLN
B基板の小型化を可能にする。 【解決手段】 FET11(RF-Amp)のDrein 端子とFET
12(RF-Amp)のGate端子とを受信波長の略1/4の長さで
平行にし近接させて配設し、DCブロック13(直流分カ
ットと低周波発振を防止するハイパスフィルタ)を形成
し、FET12のD端子とFET14(Mixer) のG端子とを
ランドパターン16、17を挟んで所要の間隔で近接させ、
所要の長さで平行に配設し、所要の周波数帯域を通過す
るBPF15を形成する。これらFETの端子に端子より
広い幅のランドパターンを設けないのでFETの間隔が
縮まり、LNB基板を小型にすることができる。なお、
DCブロックの各端子の部分の基板をランドパターンと
共に欠切し、誘電体損失を低減する。基板の欠切箇所の
下面にシールド板を取付ける。
BPFの一部を形成し、ランドパターンを縮小してLN
B基板の小型化を可能にする。 【解決手段】 FET11(RF-Amp)のDrein 端子とFET
12(RF-Amp)のGate端子とを受信波長の略1/4の長さで
平行にし近接させて配設し、DCブロック13(直流分カ
ットと低周波発振を防止するハイパスフィルタ)を形成
し、FET12のD端子とFET14(Mixer) のG端子とを
ランドパターン16、17を挟んで所要の間隔で近接させ、
所要の長さで平行に配設し、所要の周波数帯域を通過す
るBPF15を形成する。これらFETの端子に端子より
広い幅のランドパターンを設けないのでFETの間隔が
縮まり、LNB基板を小型にすることができる。なお、
DCブロックの各端子の部分の基板をランドパターンと
共に欠切し、誘電体損失を低減する。基板の欠切箇所の
下面にシールド板を取付ける。
Description
【0001】
【発明の属する技術分野】本発明はLNB基板に係り、
マイクロストリップラインを用いたLNBの高周波回路
の基板を小型化するものに関する。
マイクロストリップラインを用いたLNBの高周波回路
の基板を小型化するものに関する。
【0002】
【従来の技術】衛星放送等を受信するためのLNB(低
雑音周波数変換器)等の基板には、図1に示すブロック
図の回路を組み込み、第1RF-Amp(高周波増幅器)1と
第2RF-Amp2との結合部、およびBPF(バンドパスフ
ィルタ)3をランドパターン(基板上の導体で形成され
る)で形成したものがある。すなわち、図3に示すよう
に、FET(電界効果トランジスタ)11(第1RF-Amp
1)とFET12(第2RF-Amp2)とを結合するDCブロ
ック31(ハイパスフィルタで、直流分をカットし低周波
発振を防止する)をFET11のドレイン接続用のランド
パターン32とFET12のゲート接続用のランドパターン
33とで形成し、BPF34(BPF3)をFET12のドレ
イン接続用のランドパターン35とFET13(Mixer 4)
のゲート接続用のランドパターン36との間にランドパタ
ーン16および17を配して形成している。LNB基板のサ
イズは、これらFET等の部品の占める面積以外に、D
CブロックおよびBPFを形成するランドパターンの大
きさに依存する割合が大きい。しかし、ランドパターン
の長さは主に受信電波の波長から決まるので、短縮する
ことができず、LNB基板の小型化の障害となる。
雑音周波数変換器)等の基板には、図1に示すブロック
図の回路を組み込み、第1RF-Amp(高周波増幅器)1と
第2RF-Amp2との結合部、およびBPF(バンドパスフ
ィルタ)3をランドパターン(基板上の導体で形成され
る)で形成したものがある。すなわち、図3に示すよう
に、FET(電界効果トランジスタ)11(第1RF-Amp
1)とFET12(第2RF-Amp2)とを結合するDCブロ
ック31(ハイパスフィルタで、直流分をカットし低周波
発振を防止する)をFET11のドレイン接続用のランド
パターン32とFET12のゲート接続用のランドパターン
33とで形成し、BPF34(BPF3)をFET12のドレ
イン接続用のランドパターン35とFET13(Mixer 4)
のゲート接続用のランドパターン36との間にランドパタ
ーン16および17を配して形成している。LNB基板のサ
イズは、これらFET等の部品の占める面積以外に、D
CブロックおよびBPFを形成するランドパターンの大
きさに依存する割合が大きい。しかし、ランドパターン
の長さは主に受信電波の波長から決まるので、短縮する
ことができず、LNB基板の小型化の障害となる。
【0003】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、DCブロックあるいはBPFを形成するランド
パターンの幅を狭め、LNB基板の小型化を可能にする
ことを目的とする。
に鑑み、DCブロックあるいはBPFを形成するランド
パターンの幅を狭め、LNB基板の小型化を可能にする
ことを目的とする。
【0004】
【課題を解決するための手段】上記目的を達成するた
め、本発明のLNB基板においては、LNB回路の第1
高周波増幅器に第1FETを、第2高周波増幅器に第2
FETを用い、前記第1FETのドレイン端子と第2F
ETのゲート端子とを受信電波の波長の略1/4の長さ
の範囲を近接させて平行に配設し、二増幅器間のハイパ
スフィルタを形成する。
め、本発明のLNB基板においては、LNB回路の第1
高周波増幅器に第1FETを、第2高周波増幅器に第2
FETを用い、前記第1FETのドレイン端子と第2F
ETのゲート端子とを受信電波の波長の略1/4の長さ
の範囲を近接させて平行に配設し、二増幅器間のハイパ
スフィルタを形成する。
【0005】また、LNBの周波数変換回路の第2高周
波増幅器に第2FETを、周波数混合器に第3FETを
用い、前記第2FETのドレイン端子と第3FETのゲ
ート端子とを、所要数のランドパターンを介在させ近接
させて平行に配設し、バンドパスフィルタを形成する。
波増幅器に第2FETを、周波数混合器に第3FETを
用い、前記第2FETのドレイン端子と第3FETのゲ
ート端子とを、所要数のランドパターンを介在させ近接
させて平行に配設し、バンドパスフィルタを形成する。
【0006】なお、前記ドレイン端子およびゲート端子
の配設位置にそれぞれの端子と同一幅のランドパターン
を形成し、各端子を対応するランドパターンに半田付け
する。この場合、各ランドパターンにクリーム状の半田
を塗布し、ドレイン端子およびゲート端子を載置し、加
熱により半田付けする。
の配設位置にそれぞれの端子と同一幅のランドパターン
を形成し、各端子を対応するランドパターンに半田付け
する。この場合、各ランドパターンにクリーム状の半田
を塗布し、ドレイン端子およびゲート端子を載置し、加
熱により半田付けする。
【0007】または、前記ドレイン端子およびゲート端
子の配設位置にランドパターンを設けず、各端子が空中
に載置されるようにする。
子の配設位置にランドパターンを設けず、各端子が空中
に載置されるようにする。
【0008】この場合、LNB基板のドレイン端子およ
びゲート端子に対応する部分を欠切し、誘電体損失の低
減を図る。
びゲート端子に対応する部分を欠切し、誘電体損失の低
減を図る。
【0009】そして、LNB基板の欠切部分の下面にシ
ールド板を取付けるようにする。
ールド板を取付けるようにする。
【0010】
【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図1はLNB基板に組み込
まれるLNB回路のブロック図、図2は本発明によるL
NB基板の一実施例の要部構成図、図3は図2の側断面
図である。
き図面を参照して説明する。図1はLNB基板に組み込
まれるLNB回路のブロック図、図2は本発明によるL
NB基板の一実施例の要部構成図、図3は図2の側断面
図である。
【0011】図1において、1は第1RF-Amp、2は第2
RF-Ampで、FET等を用いて構成され、一次放射器より
入力される12GHz 帯または4GHz帯の高周波信号を増幅す
る。3はBPFである。4はMixer (周波数混合器)
で、FET等を用いて構成され、BPF3よりの信号と
局部発振器5よりの信号とを混合し、差の周波数(1GHz
帯)の中間周波信号を出力する。6はIF-Amp(中間周波
増幅器)で、Mixer 4よりの信号を増幅し、衛星放送受
信機等に出力する。
RF-Ampで、FET等を用いて構成され、一次放射器より
入力される12GHz 帯または4GHz帯の高周波信号を増幅す
る。3はBPFである。4はMixer (周波数混合器)
で、FET等を用いて構成され、BPF3よりの信号と
局部発振器5よりの信号とを混合し、差の周波数(1GHz
帯)の中間周波信号を出力する。6はIF-Amp(中間周波
増幅器)で、Mixer 4よりの信号を増幅し、衛星放送受
信機等に出力する。
【0012】図2の11は第1FET(第1RF-Amp1)、
12は第2FET(第2RF-Amp2)で、それぞれゲート
(G)端子から入力される信号を増幅し、ドレイン
(D)端子より出力する。13はDCブロックで、第1F
ET11のD端子と第2FET12のG端子とを、受信電波
の波長の略1/4の長さの範囲を、損失が最小となる所
要の間隔を空けて近接させ、平行になるように配設し、
直流分をカットし、低周波発振を防止するハイパスフィ
ルタとする。14は第3FET(Mixer 4)である。15は
BPF(BPF3)で、第2FET12のD端子と第3F
ET14のG端子とを、ランドパターン16および17を挟
み、所要の帯域通過特性となるように近接させ平行に配
設する。第2FET12のD端子および第3FET14のG
端子をBPF15を構成する共振子の一つとして利用す
る。
12は第2FET(第2RF-Amp2)で、それぞれゲート
(G)端子から入力される信号を増幅し、ドレイン
(D)端子より出力する。13はDCブロックで、第1F
ET11のD端子と第2FET12のG端子とを、受信電波
の波長の略1/4の長さの範囲を、損失が最小となる所
要の間隔を空けて近接させ、平行になるように配設し、
直流分をカットし、低周波発振を防止するハイパスフィ
ルタとする。14は第3FET(Mixer 4)である。15は
BPF(BPF3)で、第2FET12のD端子と第3F
ET14のG端子とを、ランドパターン16および17を挟
み、所要の帯域通過特性となるように近接させ平行に配
設する。第2FET12のD端子および第3FET14のG
端子をBPF15を構成する共振子の一つとして利用す
る。
【0013】第1FET11のD端子、第2FET12のG
端子、D端子、および第3FET14のG端子の部分のラ
ンドパターンを各端子とそれぞれ同じ幅に形成し、予め
ランドパターンにクリーム状の半田を塗布し、それぞれ
にFETの端子を乗せ、この部分を半田の溶融する温度
に加熱し、半田付けする。あるいは、これらの端子部分
にはランドパターンを設けないようにしてもよい。ま
た、図3に示すように、基板21のDCブロック13の部分
23(第1FET11のD端子および第2FET12のG端子
の部分)を欠切してもよい。これにより、各端子の至近
箇所の基板(誘電体)がなくなるため、誘電体損失が低
減する。基板の欠切により基板21の下面の導体パターン
22がなくなるので、欠切部分23の下面にシールド板24を
半田付け等により取付けるようにする。
端子、D端子、および第3FET14のG端子の部分のラ
ンドパターンを各端子とそれぞれ同じ幅に形成し、予め
ランドパターンにクリーム状の半田を塗布し、それぞれ
にFETの端子を乗せ、この部分を半田の溶融する温度
に加熱し、半田付けする。あるいは、これらの端子部分
にはランドパターンを設けないようにしてもよい。ま
た、図3に示すように、基板21のDCブロック13の部分
23(第1FET11のD端子および第2FET12のG端子
の部分)を欠切してもよい。これにより、各端子の至近
箇所の基板(誘電体)がなくなるため、誘電体損失が低
減する。基板の欠切により基板21の下面の導体パターン
22がなくなるので、欠切部分23の下面にシールド板24を
半田付け等により取付けるようにする。
【0014】
【発明の効果】以上に説明したように、本発明によるL
NB基板によれば、FETの端子によりDCブロック
(ハイパスフィルタ)を形成し、あるいはBPFの共振
子とするもので、FETの端子部分では端子より広いラ
ンドパターンを除去するので基板サイズの縮小が可能と
なる。
NB基板によれば、FETの端子によりDCブロック
(ハイパスフィルタ)を形成し、あるいはBPFの共振
子とするもので、FETの端子部分では端子より広いラ
ンドパターンを除去するので基板サイズの縮小が可能と
なる。
【図1】本発明のLNB基板に組み込まれるLNB回路
の一例の要部ブロック図である。
の一例の要部ブロック図である。
【図2】本発明によるLNB基板の一実施例の要部構成
図である。
図である。
【図3】本発明によるLNB基板の一実施例の要部側面
図である。
図である。
【図4】従来のLNB基板の一例の要部構成図である。
1 第1RF-Amp 2 第2RF-Amp 3、15 BPF 4 Mixer 5 局部発振器 6 IF-Amp 11 第1FET 12 第2FET 13 DCブロック(ハイパスフィルタ) 14 第3FET 16、17 ランドパターン 21 基板 23 欠切部分 24 シールド板
Claims (7)
- 【請求項1】 LNB回路の第1高周波増幅器に第1F
ETを、第2高周波増幅器に第2FETを用い、前記第
1FETのドレイン端子と第2FETのゲート端子とを
受信電波の波長の略1/4の長さの範囲を近接させて平
行に配設し、二増幅器間のハイパスフィルタを形成した
LNB基板。 - 【請求項2】 LNBの周波数変換回路の第2高周波増
幅器に第2FETを、周波数混合器に第3FETを用
い、前記第2FETのドレイン端子と第3FETのゲー
ト端子とを、所要数のランドパターンを介在させ近接さ
せて平行に配設し、バンドパスフィルタを形成したLN
B基板。 - 【請求項3】 前記ドレイン端子およびゲート端子の配
設位置にそれぞれの端子と同一幅のランドパターンを形
成し、各端子を対応するランドパターンに半田付けする
ようにした請求項1または2記載のLNB基板。 - 【請求項4】 前記各ランドパターンにクリーム状の半
田を塗布し、ドレイン端子およびゲート端子を乗せ、加
熱により半田付けするようにした請求項3記載のLNB
基板。 - 【請求項5】 前記ドレイン端子およびゲート端子の配
設位置にランドパターンを設けないようにした請求項1
または2記載のLNB基板。 - 【請求項6】 LNB基板の前記ドレイン端子およびゲ
ート端子に対応する部分を欠切してなる請求項5記載の
LNB基板。 - 【請求項7】 前記LNB基板の欠切部分の下面にシー
ルド板を取付けてなる請求項6記載のLNB基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13815398A JPH11330804A (ja) | 1998-05-20 | 1998-05-20 | Lnb基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13815398A JPH11330804A (ja) | 1998-05-20 | 1998-05-20 | Lnb基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11330804A true JPH11330804A (ja) | 1999-11-30 |
Family
ID=15215266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13815398A Pending JPH11330804A (ja) | 1998-05-20 | 1998-05-20 | Lnb基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11330804A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100691472B1 (ko) | 2006-02-03 | 2007-03-12 | 삼성전자주식회사 | Dgs를 이용한 대역 차단 특성을 갖는 dc block |
-
1998
- 1998-05-20 JP JP13815398A patent/JPH11330804A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100691472B1 (ko) | 2006-02-03 | 2007-03-12 | 삼성전자주식회사 | Dgs를 이용한 대역 차단 특성을 갖는 dc block |
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