JPH11330403A - トレンチキャパシタの製造方法 - Google Patents

トレンチキャパシタの製造方法

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JPH11330403A
JPH11330403A JP11098943A JP9894399A JPH11330403A JP H11330403 A JPH11330403 A JP H11330403A JP 11098943 A JP11098943 A JP 11098943A JP 9894399 A JP9894399 A JP 9894399A JP H11330403 A JPH11330403 A JP H11330403A
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trench
layer
poly
oxide
collar
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JP11098943A
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Martin Schrems
シュレムス マーティン
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Siemens AG
Original Assignee
Siemens AG
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 減少された電荷の漏れおよび増加されたキャ
パシタンスを有するトレンチキャパシタを提供する。 【解決手段】 基板３０１中にトレンチを形成させ；こ
のトレンチの下部に半導体材料３２０を備えさせ；この
半導体材料の上方にあるトレンチの上部中に誘電カラー
部を形成させ；半導体材料をトレンチの底部から除去
し；カラーおよびトレンチ側面に裏打ちされたノード誘
電層３６４をトレンチの底部に形成させ；トレンチキャ
パシタ３６０の電極として役立つドープされた半導体材
料でトレンチを充填し、この場合トレンチの底部の直径
は、有利には少なくともトレンチの上部にほぼ等しい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にデバイスお
よびデバイスの製造、よりいっそう詳述すれば、トレン
チキャパシタに関する。
【０００２】
【従来の技術】集積回路（ＩＣ）またはチップは、電荷
を蓄積させる目的のキャパシタに使用される。電荷を蓄
積させるためのキャパシタに使用されるＩＣの例は、メ
モリーＩＣ、例えばダイナミックランダムアクセスメモ
リー（ＤＲＡＭ）チップである。キャパシタ中の電荷の
レベル（”０”または”１”）は、データが１ビットで
あることを表わす。
【０００３】ＤＲＡＭチップは、列と桁によって相互接
続されたメモリーセルのアレーを含む。典型的には、列
および桁の接続は、それぞれワード線およびビット線と
呼称されている。メモリーセルからデーターを読み出す
かまたはメモリーセルにデーターを書き込むことは、適
当なワード線およびビット線を活性化することによって
達成される。
【０００４】典型的には、ＤＲＡＭメモリーセルは、キ
ャパシタに接続されたトランジスターを有している。ト
ランジスタは、チャンネルによって分離された２つの拡
散領域を含み、この場合このチャンネルの上には、ゲー
トが位置している。これらの拡散領域の間での電流の流
れ方向に依存して、一方はドレインと呼称され、他方
は、ソースと呼称される。「ドレイン」と「ソース」の
用語は、本明細書中で拡散領域に関連して相互に変えて
使用することができる。ゲートはワード線に結合され、
拡散領域の一方は、ビット線に結合されている。他方の
拡散領域は、キャパシタに結合されている。適当な電圧
をゲートに印加することにより、トランジスタ回路は入
れられ、キャパシタとビット線との間での接続を形成さ
せるために、拡散領域間のチャンネルに電流を流すこと
ができる。トランジスタの回路を切ることは、この接続
によりチャンネルを通しての電流の流れを阻止するのに
役立つ。
【０００５】キャパシタ中に蓄積された電荷は、そこか
らの電流の漏れにより超過時間を過ぎて浪費される。電
荷が不確定なレベル（閾値未満）に消費される前に、ノ
ードはリフレッシュされなければならない。
【０００６】デバイスを小さくすることが継続的に要求
されたことにより、より大きな密度ならびに小さな形状
寸法およびセル面積を有するＤＲＡＭの設計が簡易化さ
れた。より小さな面積を占めるセルを製造するために、
小さな構成要素、例えばキャパシタが使用される。しか
し、小さなキャパシタの使用は、蓄積容量の減少を生
じ、メモリーデバイスの性能および操作可能性に不利な
影響を及ぼしうる。
【０００７】例えば、センス増幅器は、セル中の情報を
確実に分別するために適当な信号レベルを必要とする。
蓄積キャパシタンスとビット線キャパシタンスとの比
は、信号レベルを定める場合には重要である。キャパシ
タンスが小さくなりすぎる場合には、この比も小さくて
よく、適当な信号を提供する。また、蓄積容量が小さい
場合には、リフレッシュの頻度数を高くすることが必要
とされる。
【０００８】通常、ＤＲＡＭに使用されるキャパシタの
１つの型は、トレンチキャパシタである。トレンチキャ
パシタは、シリコン基板中に形成された三次元構造体で
ある。トレンチキャパシタの容量またはキャパシタンス
の増加は、基板中により深くエッチングすることによっ
て達成されうる。例えば、トレンチキャパシタのキャパ
シタンスが増加することにより、セルの表面積が増加す
ることはない。
【０００９】常用のトレンチキャパシタは、基板中にエ
ッチングされたトレンチを有している。このトレンチ
は、典型的には（蓄積ノードと呼称される）キャパシタ
の電極として役立つｎ＋ドープされたポリで充填されて
いる。
【００１０】場合によっては、「埋め込み板」と呼称さ
れるキャパシタの第２電極は、ｎ＋ドーパントをドーパ
ント源からトレンチの下部を包囲する基板領域中に拡散
放出させる（outdiffusing）ことによって形成される。
ｎ＋ドープされたケイ酸塩ガラス、例えば砒素ドープさ
れたケイ酸塩ガラス（ＡＳＧ）は、ドーパント源として
役立つ。窒化物からなるノード誘電層は、キャパシタの
２個の電極を分離するために備えられている。
【００１１】トレンチの上部の場合には、誘電カラー
は、ノード接合部から埋め込み板への漏れを回避するた
めに備えられている。カラーが形成されるべきトレンチ
の上部中のノード誘電層は、カラーの形成前に除去され
る。窒化物の除去により、カラーに沿っての垂直方向へ
の漏れが回避される。
【００１２】しかし、窒化物層の上部が除去されること
により、カラーの底部とノード誘電層の上端との間の転
移点でピンホールが発生する。ピンホールは、ノード誘
電層の完全さを崩壊させ、かつトレンチからの電荷の漏
れの実質的な源である。これは、トレンチキャパシタの
保持時間を減少させ、性能に不利な影響を与える。
【００１３】ピンホールの形成を阻止するために、２工
程のトレンチエッチング方法が提案された。最初に、ト
レンチは、反応性イオンエッチング法（ＲＩＥ）によっ
てカラーの深さまで部分的にエッチングされる。ＲＩＥ
は、硬質エッチングマスクに対して選択的である。ＲＩ
Ｅに使用される典型的な化学薬品は、例えばＮＦ３／Ｈ
Ｂｒ／Ｈｅ／Ｏ２を含む。酸化物層は、析出され、エッ
チングされ、トレンチの側面上にカラーを形成させる。
ＲＩＥであるエッチングは、例えばＣＨＦ３／Ｈｅ／Ｏ
２、ＣＨＦ３／Ａｒ、Ｃ４Ｆ８／ＡｒまたはＣＦ４化学
薬品を使用することによりシリコンに対して選択的であ
る。トレンチの残りの部分は、カラー形成後にエッチン
グされる。更に、ノード誘電層は、カラー上およびトレ
ンチの側面の下部上に形成される。このような方法は、
ノード誘電層の上部を除去する必要性を排除し、したが
ってノード誘電層の形成の際のピンホールの形成を回避
させる。
【００１４】このような２工程のトレンチ形成は、ピン
ホールを回避する際に効果的であるけれども、シリコン
除去のための第２のＲＩＥ工程は、カラーの過度の腐食
を引き起こしうる。
【００１５】更に、カラーは、第２のＲＩＥトレンチエ
ッチングのための硬質エッチングマスクとして作用し、
この場合には、カラーの内周の直径に等しい直径を有す
るトレンチの下部が製造される。従って、トレンチの下
部は、カラーの外周の場合にほぼ等しい直径を有するト
レンチの上部よりも小さい。これは、キャパシタのキャ
パシタンスを減少させる場合には、望ましくないことで
ある。
【００１６】上記の記載から、減少された電荷の漏れお
よび増加されたキャパシタンスを有するトレンチキャパ
シタを提供することが望ましい。
【００１７】
【発明が解決しようとする課題】従って、本発明には、
上記に記載されたような課題が課された。
【００１８】
【課題を解決するための手段】本発明は、改善されたト
レンチキャパシタ、例えばメモリーセル中に使用される
ものに関する。１つの実施態様の場合、トレンチキャパ
シタは、ＤＲＡＭのＤＲＡＭセルまたは埋め込みＤＲＡ
Ｍチップ中に使用されている。トレンチキャパシタは、
トレンチを基板中に形成させることによって形成され
る。トレンチは、半導体材料で充填されている。１つの
実施態様の場合、半導体材料は、シリコン、例えば多結
晶性シリコン（ポリ）または無定型シリコンを有してい
る。トレンチの上部中の半導体材料は、除去され、、誘
電カラーがその中に形成される。次に、シリコン材料
は、トレンチの底部から除去される。その後に、トレン
チの底部でカラーおよびトレンチ側面と一列に並ぶノー
ド誘電層が形成される。トレンチは、トレンチキャパシ
タの１つの電極として役立つドープされた材料で充填さ
れている。
【００１９】
【発明の実施の形態】本発明は、トレンチキャパシタ、
例えばメモリーセル中に装備されるものに関する。説明
の目的のために、本発明には、トレンチキャパシタＤＲ
ＡＭセルの概念が記載されている。しかし、本発明は、
著しく広範囲にわたっており、一般にトレンチキャパシ
タセルにまで及んでいる。このようなセルは、例えばラ
ンダムアセセスメモリー（ＲＡＭ）、ダイナミックＲＡ
Ｍ（ＤＲＡＭ）、同期的ＤＲＡＭ（ＳＤＲＡＭ）、スタ
ティックＲＡＭ（ＳＲＡＭ）およびリードオンリーメモ
リー（ＲＯＭ）のような集積回路（ＩＣ）に使用されて
いる。他のＩＣは、論理デバイス、例えばプログラミン
グ可能な論理アレイ（ＰＬＡ）、アプリケーションスペ
スィフィックＩＣ（ＡＳＩＣ）、合併論理／メモリーＩ
Ｃ（埋め込みＤＲＡＭ）または任意の回路デバイスを含
む。
【００２０】典型的には、複数のＩＣは、同時に半導体
基板、例えばシリコンウェファー上に作製される。処理
後、このウェファーは、ＩＣを複数の個々のチップに分
離するために賽の目に切断される。次に、このチップ
は、例えばコンピューターシステム、携帯電話、パーソ
ナルデジタルアシスタント（ＰＤＡ）および他の製品の
ような消費者向けの製品に使用するために最終製品とし
て包装される。明細書の記載の検討のために、本発明に
は、単一セルを形成させるための概念が記載されてい
る。常用のトレンチキャパシタＤＲＡＭセルの記載は、
本発明を記載する前に提供される。
【００２１】図１には、常用のトレンチキャパシタＤＲ
ＡＭセル１００が示されている。このような常用のトレ
ンチキャパシタＤＲＡＭセルは、例えばネスビット（Ne
sbit）他、０．６μｍ２ ２５６Ｍｂ Trench DRAM Cell
With Self-Aligned BuriedStrap (BEST), IEDM 93-627
に記載されており、この刊行物は、参考のために本明細
書中に含まれている。典型的には、セルのアレイは、ワ
ード線およびビット線によって相互接続されており、Ｄ
ＲＡＭチップが形成される。
【００２２】ＤＲＡＭセルは、基板１０１中に形成され
たトレンチキャパシタ１６０を有している。基板は、ｐ
型ドーパント（ｐ−）、例えば硼素（Ｂ）で僅かにドー
プされている。トレンチは、典型的には、ｎ型ドーパン
ト（ｎ＋）、例えば砒素（Ａｓ）または燐（Ｐ）で著し
くドープされたポリシリコン（ポリ）１６１で充填され
ている。場合によっては、例えばＡｓでドープされた埋
め込み板１６５は、トレンチの下部を包囲する基板中に
備えられている。Ａｓは、トレンチの側面上に形成され
たドーパント源、例えばＡＳＧからシリコン基板中に拡
散される。ポリおよび埋め込み板は、キャパシタの電極
として役立つ。ノード誘電層１６４は、電極を分離して
いる。
【００２３】また、ＤＲＡＭセルは、トランジスタ１１
０をも有している。このトランジスタは、ゲート１１２
および拡散領域１１３および１１４を含む。チャンネル
１１７によって分離されている拡散領域は、ｎ型ドーパ
ント、例えば燐（Ｐ）を注入することによって形成され
る。「ノード接合部」と呼称されるノード拡散領域１２
５は、キャパシタをトランジスタに結合している。ノー
ド拡散領域は、埋め込みストラップ１６２を通してトレ
ンチポリからドーパントを拡散放出させることによって
形成される。
【００２４】カラー１６８は、トレンチの上部で形成さ
れる。本明細書中で使用されているように、トレンチの
上部は、カラーを含む部分に言及され、トレンチの下部
は、カラーの下方の部分を含む。カラーは、埋め込み板
へのノード接合部の漏れを回避する。漏れは、セルの保
持時間を崩壊するので、望ましいものではなく、この場
合には、性能に不利な影響を与えるリフレッシュの頻度
を増大させる。
【００２５】ｎ型ドーパント、例えばＰまたはＡｓを有
する埋め込みウェル１７０は、基板の表面の下方に備え
られている。埋め込みｎ型ウェル中のドーパントのピー
ク濃度は、カラーの底部付近にある。典型的には、ウェ
ルは、埋め込み板と比較して僅かにドープされている。
埋め込みウェルは、ＤＲＡＭセルの埋め込み板をアレイ
中に接続するのに役立つ。
【００２６】適当な電圧をゲートおよびビット線で供給
することによるトランジスタの活性化により、トレンチ
キャパシタはアクセスされる。一般に、ゲートはワード
線を形成し、拡散領域１１３は、接触子１８３を介して
ＤＲＡＭアレイ中でビット線１８５に結合されている。
ビット線１８５は、中間レベルの誘電層１８９によって
拡散領域から絶縁されている。
【００２７】浅いトレンチ絶縁部（ＳＴＩ）１８０は、
ＤＲＡＭセルを他のセルまたはデバイスから絶縁するた
めに備えられている。図示されているように、ワード線
１２０は、トレンチの上方に形成されており、ＳＴＩに
よってこのトレンチから絶縁されている。ワード線１２
０は、「パッスィングワード線（passing wordline）」
と呼称されている。このような配置は、フォルデッドビ
ット線アーキテクチャー（folded bitline architectur
e）と呼称される。ライナー（図示されていない）は、
ゲートから絶縁されているビット線接触子を裏打ちして
いる。
【００２８】図２〜４には、トレンチキャパシタを形成
させるための２工程のトレンチエッチング法が示されて
いる。図２に関連して、パッドスタック２０７は、基板
２０１の表面上に形成されている。基板は、トレンチキ
ャパシタの埋め込み板を接続するために使用されるｎ型
埋め込みウェルを含む。硬質マスク層２０６、パッド停
止層２０５およびパッド酸化物層２０４を含む種々の層
を有している。硬質マスク層は、領域２０２を定義する
ために常用のリソグラフィー法を使用することによりパ
ターン化され、この場合この領域中には、１つのトレン
チを形成させることができる。第１のＲＩＥは、カラー
の深さと等しい深さを有するトレンチ２０９を形成させ
るために実施される。
【００２９】酸化物層２６７、例えばＴＥＯＳは、パッ
ドスタックおよびトレンチの側面によって覆われている
ウェファー上に析出される。酸化物層は、カラーとして
役立つ。アニールは、酸化物層の密度を高めるために実
施され、酸化物の品質を改善する。
【００３０】図３に関連して、トレンチの底部での酸化
物は、除去される。例えば、酸化物プラズマエッチング
のようなＲＩＥは、過剰の酸化物を除去するために使用
される。第２のＲＩＥは、トレンチの下部を形成させる
ために実施される。第２のＲＩＥは、例えばシリコンプ
ラズマエッチングである。カラーは、ＲＩＥの間、エッ
チングマスクとして作用する。１つの結果として、トレ
ンチの下部は、トレンチの上部の幅Ｗ１よりも小さいＷ
２を有している。これは、トレンチキャパシタのキャパ
シタンスを減少させるので、望ましいものではない。ま
た、第２のＲＩＥは、カラーの上部を腐食する可能性が
あり、この場合には、キャパシタの保持時間に不利な影
響を与える漏れをまねく。
【００３１】トレンチの下部の形成後に、場合によって
はｎ型埋め込み板２６５が形成される。この埋め込み板
は、例えばガス相ドーピング、プラズマドーピングまた
はイオン注入によって形成される。また、ドープされた
ケイ酸塩ガラスは、トレンチ側面を裏打ちするために析
出され、ドーパント源を提供し、このドーパント源から
ドーパントは、アニールによって基板中に拡散される。
ドープされたケイ酸塩ガラスの除去は、例えばＢＨＦを
用いての化学的エッチングによって達成される。
【００３２】図４に関連して、ノード誘電層２６４は、
ウェファー上に析出され、トレンチ側面を裏打ちする。
次に、トレンチは、ポリ２７１で充填される。また、ト
レンチ充填法により、ウェファーの表面は、ポリで被覆
される。ポリは、ｎ型ドーパントで著しくドープされ
る。
【００３３】この方法は、継続され、図１に示されたよ
うにＤＲＡＭセルの残りの部分が形成される。これは、
トレンチ中へのポリ、カラーおよびノード誘電層の設置
およびストラップの形成、ＳＴＩを形成させるための絶
縁領域の定義、ゲートスタックを有する種々の層のパタ
ーン化、中間レベルの誘電層の析出、接触開口の形成お
よびビット線の形成を含む。このような方法は、例えば
ネスビット（Nesbit）他、０．６μｍ２ ２５６Ｍｂ Tr
ench DRAM Cell With Self-Aligned Buried Strap (BES
T), IEDM 93-627およびエル−カレー（El-Kareh）他、S
olid State Technology, p-89, (May 1997)に記載され
ており、これらの刊行物は、参考のために本明細書中に
含まれている。
【００３４】本発明によれば、改善されたトレンチキャ
パシタが備えられている。トレンチキャパシタは、カラ
ーの上方に形成されるノード誘電層を有し、この場合に
は、ノード誘電層の上部を除去する必要性は排除され
る。これは、カラーと誘電層の上端との転移部でのピン
ホールの形成を回避させる。付加的にトレンチの下部
は、少なくともトレンチの上部の幅または直径とほぼ等
しい幅または直径を有している。例えば、減少された漏
れおよび増加されたキャパシタンスが達成される。
【００３５】図５は、本発明の１つの実施態様によれ
ば、ＤＲＡＭセル３００中に使用されるトレンチキャパ
シタ３６０を示す。詳述すれば、ＤＲＡＭセルは、埋め
込みストラップを有する併合絶縁ノードトレンチ（ＭＩ
ＮＴ）セルである。他のセル配置、例えば表面ストラッ
プを利用するものも有用である。例えば０．２５μｍの
設計規則を使用する２５６メガビットＤＲＡＭチップの
場合のトレンチの典型的な寸法は、深さ約７〜８μｍお
よび開口約０．２５μｍ×０．５０μｍである。
【００３６】図示されているように、トレンチキャパシ
タは、基板３０１中に形成されている。この基板は、例
えば第１の電気型を有するドーパントで僅かにドープさ
れている。１つの実施態様の場合、基板は、ｐ型ドーパ
ント（ｐ−）、例えばＢで僅かにドープされている。著
しくドープされたｐ型（ｐ＋）基板の使用も有用であ
る。このような基板は、約１０１９ｃｍ−３のドーパン
ト濃度を有し、この場合ｐ−ｅｐｉ層の厚さは、典型的
には２〜３μｍである。Ｂの濃度は、約１．５×１０
１６ｃｍ−３である。ｐ型ウェル３５１は、アレイデバ
イス１１０を絶縁するために備えられている。ｐ型ウェ
ルのドーパント濃度は、約５×１０１７〜８×１０１７
ｃｍ−３である。
【００３７】本発明によれば、トレンチの下部は、効果
的にトレンチの上部のＷ１にほぼ等しいかまたはこのＷ
１よりも大きい幅または直径Ｗ２を有している。場合に
よっては、埋め込み板３６５は、トレンチの下部を包囲
している。図示されているように、埋め込み板は、トレ
ンチの上部と部分的に重なっている。埋め込み板は、キ
ャパシタの電極として役立つ。典型的には、トレンチ
は、第２の電気型を有するドーパントで著しくドープさ
れた半導体材料３２０からなる。この半導体材料は、例
えばポリである。ポリは、例えばｎ型ドーパント
（ｎ＋）、例えばＡｓまたはＰで著しくドープされてい
る。１つの実施態様において、ポリは、Ａｓで著しくド
ープされている。Ａｓの濃度は、約１０１９〜１０２０
ｃｍ−３である。
【００３８】ノード誘電層３６４は、キャパシタの電極
を分離する。本発明によれば、ノード誘電層は、カラー
の内側の側面およびトレンチの下部中のトレンチ側面を
裏打ちしている。誘電層は、例えば窒化物または窒化物
／酸化物からなる。酸化物／窒化物／酸化物または他の
適当な誘電層または層のスタック、例えば酸化物、窒化
酸化物またはＮＯＮＯも有用である。
【００３９】キャパシタの埋め込み板３６５をＤＲＡＭ
アレイ中の他のキャパシタと接続することにより、第２
の導電性のドーパントを有する埋め込みウェル３７０が
存在する。１つの実施態様の場合、埋め込みウェルは、
ｎ型ドーパント、例えばＡｓまたはＰによって形成され
ている。ウェルの濃度は、約１×１０１７〜１×１０
２０ｃｍ−３である。埋め込みウェルは、ｎ−型ｅｐｉ
層で形成されていてもよく、かつ基準電圧に接続されて
いる。ＤＲＡＭアレイ中のキャパシタの埋め込み板を普
通の基準電圧に接続した場合には、誘電層内の最大電界
は、最小化され、したがって信頼性が改善される。１つ
の実施態様の場合、基準電圧は、通常ＶＤＤ／２と呼称
されるビット線低レベルと高電圧限界点との中間であ
る。他の基準電圧、例えばアースも有用である。
【００４０】ストラップ３６２は、ドープされたポリ上
に備えられている。ドープされたポリ３６１からのドー
パントは、シリコン中に拡散放出され、この場合には、
ノード拡散領域３２５またはノード接合部が形成され、
トランジスタまたはキャパシタを結合させる。実例とな
る実施態様には、埋め込みストラップが記載されている
が、例えば表面ストラップの使用も有用である。
【００４１】カラーは、トレンチの上部内に備えられて
おり、埋め込み板の上面付近にまで延在している。図示
されているように、カラーは、埋め込みストラップ３６
２に適応させるために基板表面よりも下方に僅かに凹所
を形成している。カラーは、誘電性材料からなる。１つ
の実施態様の場合には、熱的酸化物層がまず形成され、
次にＴＥＯＳ層がその上に析出される。カラーは、埋め
込み板に対するノード接合部からの漏れを阻止するかま
たは減少させる。１つの実施態様の場合には、カラーは
約１．２μｍの深さおよび２０〜９０ｎｍの厚さであ
る。
【００４２】ＳＴＩ３８０は、トレンチの上端部分内に
備えられており、アレイ中の他のセルからＤＲＡＭセル
を絶縁し、かつ隣接したキャパシタ間でのストラップ形
成を回避させる。図示されているように、ＳＴＩは、ト
レンチの一部分と重なっており、残りの部分はそのまま
であり、トランジスタとキャパシタとの間に電流を流す
ことを可能にする。１つの実施態様においては、ＳＴＩ
は、名目上、トレンチ幅のほぼ半分と重なっている。Ｓ
ＴＩは、ストラップでの漏れを回避させるかまたはスト
ラップをストラップでの漏れに余儀なく至らせる。ＳＴ
Ｉの深さは、約０．２５μｍである。
【００４３】トランジスタ３１０は、ゲートスタック３
１２およびドレイン／ソース拡散領域３１３および３１
４を有している。拡散領域は、ｎ型ドーパント、例えば
ＡｓまたはＰを有している。拡散領域３１４は、ノード
接合部３２５に結合されている。「ワード線」とも呼称
されるゲートスタックは、ポリ３１５層からなる。典型
的には、ポリは、ｎ型ドーパントまたはｐ型ドーパント
でドープされている。場合によっては、金属ケイ化物層
（図示されていない）は、ポリ層上に形成され、ゲート
スタックのシート耐性を減少させる。ポリおよびケイ化
物は、ときどき「ポリサイド（polycide）」と呼称され
る。
【００４４】図示されているように、ゲートスタック
は、ワード線を絶縁するためのエッチングマスクとして
使用される窒化物層３１６でキャップされている。更
に、側面酸化物（図示されていない）およびライナー３
１７は、ワード線を絶縁するために使用される。ライナ
ーは、例えば窒化物または他の適当な材料からなる。ラ
イナーは、境界なしの接触子３８３の形成の間にエッチ
ングストップとして役立つ。この境界なしの接触子は、
拡散領域３１３とビット線３８５との間の接続を提供す
る。誘電層３８９、例えばＢＰＳＧまたは他の誘電性材
料、例えば酸化物は、ビット線を拡散領域から絶縁して
いる。ライナー（図示されていない）は、接触子をゲー
トから絶縁するために備えさせることができる。
【００４５】パッスィングワード線３２０は、ＳＴＩ３
８０の上方に形成されている。パッスィングワード線
は、ＳＴＩおよび厚手のキャップ酸化物によってトレン
チから絶縁されている。１つの実施態様において、パッ
スィングワード線の端縁は、実質的にトレンチ側面と整
合されている。このような配置は、フォルデッドビット
線アーキテクチャーと呼称される。例えば、開口または
オープンフォルデッドアーキテクチャー（open-folded
architecture）のような他の配置も有用である。
【００４６】記載したように、第１の電気型はｐ型であ
り、第２の電気型はｎ型である。また、本発明は、ｎ型
基板中に形成されたｐ型ポリを有するトレンチキャパシ
タに適用することができる。更に、望ましい電気特性を
達成させるために、基板、ウェル、埋め込み板および不
純物原子を有するＤＲＡＭセルの他の素子を著しくドー
プすることもできるし、僅かにドープすることもでき
る。
【００４７】第１の電気型はｐ型であり、かつ第２の電
気型はｎ型であるけれども、ｐ型ポリで充填されたトレ
ンチを有するｎ型基板内にＤＲＡＭセルを形成させるこ
とも有用である。更に、望ましい電気特性を達成させる
ために、基板、ウェル、埋め込み板および不純物原子を
有するＤＲＡＭセルの他の素子を著しくドープすること
もできるし、僅かにドープすることもできる。更に、垂
直トランジスタまたはセルレイアウト（cell layout）
の他の型の使用も有用である。
【００４８】図６〜１２は、本発明によりＤＲＡＭセル
を形成させるための１つの方法を示す。図６について云
えば、基板４０１が準備されており、この基板上にＤＲ
ＡＭセルが製造されている。基板の主要面は重要なもの
ではないが、任意の適当な方位、例えば（１００）、
（１１０）または（１１１）が有用である。例示的な実
施態様において、基板はｐ型ドーパント（ｐ−）、例え
ばＢで僅かにドープされている。Ｂの濃度は、約１〜２
×１０１６ｃｍ−３である。
【００４９】また、基板は、ｎ型埋め込みウェル４７０
も含む。埋め込みウェルは、ＰまたはＡｓドーパントか
らなる。１つの実施態様において、マスクは、埋め込み
ウェル領域を定義するためにパターン化されている。更
に、ｎ型ドーパントは、基板の埋め込みウェル領域中に
注入される。埋め込みウェルは、ｐ型ウェル４５１を基
板から絶縁するために役立ち、キャパシタの埋め込み板
の間に導電性ブリッジを形成させる。注入材料の濃度お
よびエネルギーは、約１．５ＭｅＶで約＞１×１０１３
ｃｍ−２である。また、埋め込みウェルは、注入によっ
て形成され、次に基板表面上でｅｐｉ層を成長させる。
このような技術は、ブロンナー（Bronner）他の米国特
許第５２５０８２９号明細書に記載されており、これ
は、参考のために本明細書中に記載されている。
【００５０】典型的には、パッドスタック４０７は、基
板の表面上に形成されている。パッドスタックは、例え
ばパッド酸化物層４０４および停止層４０５からなる。
その後の処理のために研磨またはエッチング停止層とし
て役立つ停止層は、例えば窒化物からなる。この停止層
の上方には、硬質マスク層４０６が存在する。硬質マス
クは、ＴＥＯＳからなる。他の材料、例えばＢＳＧも有
用であり、硬質マスクとして役立つ。
【００５１】付加的に、反射防止被膜（ＡＲＣ）は、リ
ソグラフィーによる分解を改善するために使用されても
よい。
【００５２】硬質マスク層は、常用のリソグラフィー技
術を使用することによりパターン化され、トレンチが形
成されるべき領域を定義する。これは、レジスト層の析
出および望ましいパターンを用いてのレジスト層の選択
的な露光を含む。更に、レジストは、現像され、ポジ型
のレジストを使用するかまたはネガ型のレジストを使用
するかに応じて、露光された部分が除去されるかまたは
未露光の部分が除去される。更に、パッドスタックの露
光された部分は、基板表面に対してエッチングされる。
この場合、反応性イオンエッチング（ＲＩＥ）は、深い
トレンチ４０８を形成する。
【００５３】半導体層４５２は、ウェファー上に析出さ
れ、この場合には、トレンチが充填される。半導体層
は、例えばシリコンからなる。１つの実施態様の場合、
半導体層はポリからなる。無定型シリコンも有用であ
る。約１０５０〜１１００℃までの温度安定性を有しか
つ窒化物または酸化物に対して選択的に除去されること
ができる無定型シリコンも有用である。ポリ層４１４
は、その後に除去されるので犠牲ポリ層と呼称される。
典型的には、天然の酸化物が形成され、トレンチがポリ
で充填される前にトレンチ側面は、裏打ちされる。酸化
物層は、典型的には例えば約０．３〜１ｎｍの厚さであ
る。ポリは、カラーの底面付近にまで埋め込まれてい
る。ポリの埋め込みは、例えばＣＭＰ、化学的乾式エッ
チング（ＣＤＥ）またはＲＩＥによるポリの平面化を含
み、トレンチ内でのポリの上面とパッドスタックの上面
との共通の平面状表面を形成させる。ＲＩＥはポリをト
レンチ内に埋め込むために実施される。好ましくは、ポ
リは単一工程でＣＤＥまたはＲＩＥによって平面化され
埋め込まれている。
【００５４】次に、誘電層４６７は、ウェファー上に析
出され、パッドスタックおよびトレンチ側面を被覆す
る。この誘電層は、カラーを形成させるために使用され
る。誘電層は、例えば酸化物からなる。１つの実施態様
において、誘電層は、最初に熱的酸化物層を成長させ、
次にＴＥＯＳを使用することにより１つの酸化物層を化
学的蒸着（ＣＶＤ）、例えばプラズマエンハンスト（pl
asma enhanced）ＣＶＤ（ＰＥＣＶＤ）または低圧ＣＶ
Ｄ（ＬＰＣＶＤ）によって析出させることによって形成
させる。ＣＶＤ酸化物は、アニールによって密度が高め
られてもよい。酸化物層は、垂直方向の漏れを阻止する
のに十分な厚さである。典型的には、この層は、約１０
〜５０ｎｍの厚さである。また、誘電層は、熱的酸化物
の層からなる。
【００５５】別の実施態様の場合、誘電層はＣＶＤ酸化
物から形成されている。ＣＶＤ酸化物の形成後、酸化物
の密度を高めるためにアニールを実施することができ
る。アニールは、例えばＡｒ、Ｎ２、Ｏ２、Ｈ２Ｏ、Ｎ
２Ｏ、ＮＯまたはＮＨ３環境中で実施される。酸化環
境、例えばＯ２またはＨ２Ｏは、ＣＶＤ酸化物に隣接し
て熱的酸化物層を形成させるために使用されることがで
きる。環境からの酸素は、ＣＶＤ酸化物を通じて拡散
し、基板表面上に熱的酸化物層を形成させる。これは、
必要に応じて、ＣＶＤ酸化物の析出前に熱的酸化工程を
必要とすることなく熱的酸化物を有利に形成させること
を可能にする。典型的には、アニールは、約０．５〜３
時間約１０００〜１１００℃の温度で実施される。
【００５６】図７について云えば、誘電層は、カラーを
穿孔するために例えばＲＩＥによってエッチングされ
る。カラーを穿孔する化学的ＲＩＥは、ポリおよび窒化
物に対して選択的に酸化物をエッチングするために使用
される。ＲＩＥは、誘電層をパッドスタックの表面およ
び開口の底部から除去する。誘電層は、シリコン側面上
に留まり、カラー４６８を形成させる。記載したよう
に、カラーの上面部分は、僅かに浸食され、テーパー上
面部分を形成する。
【００５７】図８について云えば、犠牲ポリ層は、トレ
ンチの底部から除去される。犠牲ポリ層の除去は、好ま
しくはＣＤＥによって達成される。薄い天然の酸化物層
は、典型的には露光されたトレンチ側面上に存在する。
この天然の酸化物層は、ＣＤＥエッチング停止層として
十分に役立つことができる。例えば、ＮＦ３＋Ｃｌ２化
学薬品を使用してのＣＤＥは、酸化物に対して比較的に
高い選択性をもってシリコンまたはポリをエッチングす
ることができ、エッチング停止層としての薄手の天然の
酸化物層を使用することによるポリの除去を可能にす
る。例えば、約４０００：１の選択性は、エッチング停
止層としての天然の酸化物層を使用することにより、ポ
リをトレンチから除去する場合に有効であることが見い
出された。
【００５８】１つの実施態様の場合、高度にＣｌ２を有
するＣＤＥは、酸化物に対するシリコンまたはポリのエ
ッチングの選択性を増大させるために使用される。約１
２ｓｃｃｍの流速は、効果的に零の酸化物エッチング速
度を生じ、他方、ポリのエッチング速度は、約２μｍ／
分の程度である。これは、天然の酸化物層を犠牲ポリ層
の除去のための有効なエッチング停止層として役立たせ
ることを可能にする。典型的に、天然の酸化物層の厚さ
は、約１ｎｍ、好ましくは約１．５ｎｍであるべきであ
る。
【００５９】また、例えばＫＯＨまたはＨＦ：ＨＮ
Ｏ３：ＣＨ３ＣＯＯＨを使用する湿式エッチングもポリ
を除去する場合には、有用である。しかし、ＫＯＨの使
用は、トレンチ側面上でのＫ汚染をまねく可能性があ
り、これは付加的な清浄化工程を必要としうる。また、
ＲＩＥは、ポリを除去する場合に有用である。それとい
うのも、ＲＩＥは、異方性であるからである。ポリのＲ
ＩＥによる除去に適当な化学薬品は、ＳＦ６を含む。酸
化物または窒化物、例えばＮＦ３／ＨＢｒに対して選択
的にポリをエッチングする他の適当な化学薬品も有用で
ある。酸化物または窒化物に対するポリのＲＩＥエッチ
ングの選択性は、平面状の表面上で約１００：１未満で
あるが、しかし、ＲＩＥエッチングの間のイオンの動作
方向が主に垂直方向であることにより、約２０００：１
を上廻って増大する。垂直方向の表面上での酸化物また
は窒化物に対するポリの高い選択性のために、カラーの
上部のみが浸食される。しかし、これは問題ではない。
それというのも、カラーは、基板の表面の下方で浸食さ
れていないからである。
【００６０】ポリの除去後、ｎ型ドーパント、例えばＡ
ｓまたはＰを有する埋め込み板４６５は、場合によって
は形成され、第２の電極として役立つ。カラーは、絶縁
マスクとして役立ち、カラーの下方の領域のみをドープ
させることができる。ドーパントの濃度は、約１×１０
１９〜１０２０ｃｍ−３である。埋め込み板を形成させ
るために、ＰＨ３またはＡｓＨ３を使用してのガス相の
ドーピング、プラズマドーピングまたはプラズマ浸漬イ
オン注入（ＰＩＩＩ）が使用される。このような技術
は、例えばランサム（Ransom）他, J. Electrochemica
l. Soc. 第１４１巻, No.5 (1994)第１３７８頁；米国
特許第５３４４３８１号明細書；米国特許第４９３７２
０５号明細書；および１９９８年２月２７日付け出願の
発明の名称が「集積回路内にトレンチキャパシタを形成
させるための改善された技術方法（IMPROVED TECHNIQUE
S FOR FORMING TRENCH CAPACITORS IN AN INTEGRATED C
IRCUIT）」の同時係属の米国特許出願ＵＳＳＮ（代理人
覚え書き番号９８ Ｐ ７４３０）に記載されており、
これは、参考のために本明細書中に記載されている。カ
ラーを絶縁マスクとして使用するイオン注入も有用であ
る。埋め込み板は、ドープされたケイ酸塩ガラス、例え
ばＡＳＧをドーパント源として使用することにより形成
されている。ドーパント源としてのドープされたケイ酸
塩ガラスの使用は、ベッカー（Becker）他, J. Electr
ochemical. Soc. 第１３６巻(1989)第３０３３頁に記載
されており、これは、参考のために本明細書中に記載さ
れている。ドープされたケイ酸塩ガラスを使用する場合
には、層は、埋め込み板の形成後に除去される。
【００６１】図９について云えば、ノード誘電層４６４
は、ウェファー上に析出され、パッドスタックの表面お
よびトレンチの内面を被覆している。誘電層は、キャパ
シタの板を分離するために使用されるノード誘電層とし
て役立つ。１つの実施態様において、誘電層は、ＮＯ被
膜スタックを有している。ＮＯ被膜スタックは、窒化物
層を析出させることによって形成され、この窒化物層
は、さらに再酸化される。窒化物層は、例えば熱的窒化
およびＦＴＰ工具中のＣＶＤ窒化物によって約６．５ｎ
ｍの厚さに形成される。窒化物層は、例えば約９００℃
の温度で再酸化される。窒化物層の再酸化により、窒化
物の縁部での厚さは増加される。誘電性被膜スタック、
例えば酸化物−窒化物−酸化物（ＯＮＯ）または酸化物
−窒化物−酸化物−窒化物（ＯＮＯＮ）の他の型も有用
である。また、薄手の酸化物、窒化物または窒化酸化物
被膜の使用も有用である。
【００６２】ポリ層４６１は、ウェファーの表面上に析
出され、トレンチを充填し、かつパッドスタックを被覆
する。ポリは、例えばＣＶＤまたは他の公知の技術によ
って析出される。図示されているように、ポリ層は相似
性を有している。ポリは、ｎ型ドーパント、例えばＰお
よびＡｓでドープされている。１つの実施態様の場合、
層はＡｓでドープされている。Ａｓの濃度は、約１×１
０１９〜１×１０２０ｃｍ−３である。トレンチは、Ａ
ｓでドープされたポリで充填されている。ドープされた
ポリは、キャパシタの１つの電極（またはノード電極）
として役立つ。また、層は無定形シリコンを有してい
る。材料は、その場でドープされることもできるし、そ
の後にドープされることもできる。
【００６３】図１０について云えば、ポリ層４６１は、
例えば適当な化学薬品、例えばＮＦ ３／Ｃｌ２またはＮ
Ｆ３／ＨＢｒまたはＳＦ６を使用することによりＣＤＥ
またはＲＩＥによって凹所へ埋め込まれる。１つの実施
態様の場合、ポリは、ほぼパッド窒化物のレベルで凹所
へ埋め込まれる。これは、その後の湿式エッチング処理
の間のアンダーカットからパッド酸化物を保護する。ア
ンダーカットが問題でない場合には、ポリは、埋め込み
ストラップの深さにまで凹所へ埋め込まれることができ
る。
【００６４】図１１について云えば、ポリの上方の残留
ノード誘電層は、例えばＤＨＦおよびＨＦ／グリセロー
ルを用いて湿式エッチングすることによって除去され
る。次に、マスク層は、例えばＢＨＦを使用することに
より湿式エッチングすることによって剥離される。硬質
マスクを使用するためのＣＤＥの使用も有用である。幾
つかの実施態様の場合、硬質マスク層は、処理の流れに
おいて、例えば深いトレンチの形成後に早期に除去され
る。図示されているように、トレンチ内のカラーおよび
誘電層は、十分に僅かに凹所へ埋め込まれている。
【００６５】１つの実施態様の場合、図１２に図示され
ているように、埋め込みストラップ４６２が形成されて
いる。埋め込みストラップの形成は、例えばエッチング
によって達成され、ドープされたポリ４１５がトレンチ
内に埋め込まれる。典型的には、エッチングはＲＩＥで
ある。ポリは、埋め込みストラップを形成させるのに十
分な深さにまで凹所へ埋め込まれる。１つの実施態様の
場合、ポリは、シリコン表面の下方約０．１０μｍにま
で凹所へ埋め込まれる。次に、カラーおよびノード誘電
層は、ドープされたポリの上面の下方に湿式エッチング
によって凹所へ埋め込まれる。ＢＨＦまたは他の酸化物
のエッチングのための化学薬品は、湿式エッチングにと
って有用である。ＣＤＥを使用することもできる。典型
的には、カラーの酸化物は、埋め込まれたポリの上面の
下方約５０ｎｍで凹所へ埋め込まれる。また、湿式エッ
チングにより、ノード誘電層は凹所へ埋め込まれる。し
かし、エッチングにより、ノード誘電層はカラー酸化物
よりも少なく凹所へ埋め込まれる。これは、より小さな
埋め込みストラップの開口を生じる。例えばＨＦ／グリ
セロールの化学薬品を使用することによる付加的な窒化
物のエッチングは、埋め込みストラップの開口を増大さ
せるために使用されることができる。埋め込みストラッ
プの開口を増大させることにより、有利に埋め込みスト
ラップの耐性は減少される。勿論、凹所の深さは、埋め
込みストラップの設計要件に依存する。
【００６６】ポリ層は、基板上に析出され、窒化物層お
よびトレンチの上方部を被覆する。無定形シリコンの使
用も有用である。典型的には、析出された層はドープさ
れていない。この層は、窒化物層４０５の下方に向かっ
て平面化されている。平面化後、トレンチ内のポリは、
例えば基板の表面の下方約０．０５μｍにまで凹所へ埋
め込まれ、ドープされたポリ４２０の上方で約０．１０
μｍの埋め込みストラップを留めている。また、単独の
ＲＩＥまたはＣＤＥ工程を使用することによる層の平面
化および凹所への埋め込みは、有用である。
【００６７】図１３について云えば、ＤＲＡＭセルの活
性領域（ＡＡ）が定義されている。反射防止被膜（ＡＲ
Ｃ）層は、基板表面上に析出され、窒化物停止層および
埋め込みストラップを被覆する。ＡＲＣは、ＡＡを定義
するためのリソグラフィー法による分解を改善するため
に使用される。レジスト層は、ＡＲＣ層上に形成され、
ＡＡエッチングマスクとして役立つ。更に、活性領域
は、常用のリソグラフィー法によって定義される。次
に、セルの非活性領域は、例えばＲＩＥによって異方的
にエッチングされる。非活性領域は、ＳＴＩ４８０が形
成される領域である。
【００６８】図示されているように、ＳＴＩは、トレン
チの一部と重なり、ストラップ４４０の一部を保護して
いる。その後のアニールにおいて、ドープされたポリの
ドーパントは、ストラップを通じて上方および上側に拡
散し、拡散領域４２５を形成させる。ＳＴＩの深さは、
約０．２５μｍである。典型的には、非活性領域は、酸
化物カラーの上面の下方でエッチングされる。１つの実
施態様において、非活性領域は、基板表面の下方約０．
２５μｍでエッチングされている。
【００６９】非活性領域がエッチングされた後、レジス
ト層およびＡＲＣ層は、除去される。レジストまたはＡ
ＲＣの残留物が残らないことを保証するために、清浄化
工程を使用することができる。酸素がシリコンおよびポ
リ側面中に拡散することを阻止するために、ライナー
（図示されていない）が設けられており、非活性領域を
保護している。このライナーは、例えば典型的には、窒
化物からなり、不動態化酸化物は、窒化物ライナーの形
成前に露光されたシリコン上で熱的に成長される。窒化
物層は、例えば低圧化学蒸着（ＬＰＣＶＤ）によって形
成される。窒化物ライナーは、基板表面上に形成され、
窒化物層および非活性ＳＴＩ領域を被覆する。
【００７０】誘電性材料は、基板の表面上に形成され
る。誘電性材料は、例えばＳｉＯ２からなる。１つの実
施態様において、誘電性材料は、ＴＥＯＳである。高密
度プラズマ（ＨＤＰ）酸化物または他の適当な絶縁材料
も有用である。誘電層の厚さは、非活性領域を充填する
のに十分なものである。誘電性材料は典型的には相似性
を有しているので、ＣＭＰのような平面化の概要が使用
される。このような概要は、ネスビット（Nesbit）他,
A 0.6μｍ２ ２５６Mb Trench DRAM Cell WithSelf-Al
igned Buried Strap (BEST), IEDM 93-627に記載されて
おり；この刊行物は、参考のために本明細書中に含まれ
ている。基板の表面は、ＳＴＩおよび窒化物層が実質的
に平面状であるような程度に研磨されている。
【００７１】更に、パッド停止層は、例えば湿式化学的
エッチングによって除去される。湿式化学的エッチング
は、酸化物に対して選択的である。パッド酸化物もこの
時点でシリコンに対して選択的な湿式化学的エッチング
によって除去される。パッド酸化物の除去後、酸化物層
は、ウェーファーの表面上に形成される。「ゲート犠牲
層」と呼称される酸化物層は、その後に注入のためのス
クリーン酸化物として役立つ。
【００７２】ＤＲＡＭセルのｎチャンネルアクセストラ
ンジスタに関連してｐ型ウェルのために１つの領域を定
義するために、レジスト層は、酸化物層の上面上に析出
され、適当にパターン化され、ｐ型ウェル領域が露光さ
れる。図示されているように、ｐ型ドーパント、例えば
硼素（Ｂ）は、ウェル領域中に注入される。ドーパント
は、十分な深さで注入され、パンチスルー（punchthrou
gh）を阻止し、シート耐性を減少させる。ドーパントの
プロフィールは、調整され、望ましい電気的特性、例え
ばゲート閾値電圧（Ｖｔ）を達成する。
【００７３】付加的に、ｎチャンネル支持回路のための
ｐ型ウェルも形成される。コンプリメンタリ（complime
tary）金属酸化物シリコン（ＣＭＯＳ）中のコンプリメ
ンタリ（complimetary）ウェルのために、ｎ型ウェルが
形成される。ｎ型ウェルの形成により、ｎ型ウェルの定
義および形成のために付加的にリソグラフィー工程およ
び注入工程が必要とされる。ｐ型ウェルを用いた場合と
同様に、ｎ型ウェルのプロフィールは、調整され、望ま
しい電気的特性を達成させる。ウェルが形成された後、
ゲート犠牲層は除去される。
【００７４】トランジスタのゲートを形成させるための
種々の層が形成される。これは、ゲート酸化物、ポリ層
４１６およびキャップ窒化物層４１８として役立つゲー
ト酸化物層４１５の形成を含む。典型的には、ポリ層
は、金属ケイ化物層４１７、例えばＷＳｉｘを含むこと
ができ、ポリサイドを形成させ、シート耐性を減少させ
る。更に、種々のゲート層は、パターン化され、トラン
ジスタ４１０のゲートスタック４１２を形成させる。パ
ッスィングゲートスタック（passing gate stack）４２
０は、典型的にはトレンチ上に形成され、ＳＴＩによっ
てトレンチから絶縁される。ソース／ドレイン拡散領域
４１３および４１４は、ｎ型ドーパント、例えばＰまた
はＡｓを注入することによって形成される。１つの実施
態様において、Ｐはソースおよびドレイン領域中に拡散
される。用量およびエネルギーは、望ましい操作特性を
達成させるドーパントプロフィールを得るために選択さ
れる。拡散およびゲートに対するソースおよびドレイン
の整合を改善するために、窒化物スペーサー（図示され
ていない）が使用されてもよい。拡散領域４１４は、拡
散領域４２５に接続されており、ノード接合部を形成し
ている。
【００７５】誘電層４８９は、ウェファー表面上に形成
され、ゲートおよび基板表面を被覆している。誘電層
は、例えばＢＰＳＧからなる。他の誘電層、例えばＴＥ
ＯＳも有用である。図示されているように、縁部のない
接触開口４８３は、エッチングされ、拡散領域４１３が
露光される。更に、接触開口は、導電性材料、例えばｎ
＋ドープされたポリシリコンで充填されており、その中
に接触スタッドを形成させる。ビット線を表わす金属層
４８５は、誘電層上に形成され、接触スタッドを介して
ソースと接触する。
【００７６】図１４は、本発明の１つの選択的な実施態
様を示す。図示されているように、トレンチキャパシタ
の下部の幅Ｗ２または直径は、トレンチキャパシタの上
部のＷ１よりも大きい。Ｗ２が増大することにより、キ
ャパシタのキャパシタンスは増大する。このような構造
を達成するために、犠牲ポリ層は、例えばＮＦ３／Ｃｌ
２化学薬品を使用することによりＣＤＥによって図７の
記載と同様に清浄化される。シリコンを選択的にエッチ
ングするための他の化学薬品も有用である。また、ＳＦ
６、ＮＦ３／ＨＢｒを使用するＲＩＥまたはＫＯＨ化学
薬品を使用することによる湿式エッチングも有用であ
る。トレンチの底部は、例えばＣＤＥエッチングによっ
て拡大される。トレンチの拡大は、例えばオザキ（T. O
zaki）他,"0.228 μｍ２ Trench Cell Technologies wi
th Bottle-shaped Capacitor for1 Gigabit DRAMs"に記
載されており、この刊行物は、参考のために本明細書中
に含まれている。ＣＤＥエッチングのための腐食液は、
トレンチ側面上の薄手の天然の酸化物をも除去するため
に選択される。これは、酸化物に対するエッチングの選
択性を減少させるためにＣｌ２の流束を減少させること
によって達成されるかまたは化学薬品を変えることによ
って達成される。
【００７７】湿式エッチングまたはＣＤＥは、隣接する
トレンチ中への延在または隣接するトレンチとの接触か
ら拡大を限定するけれども、犠牲ポリ層を除去する程度
に時間を要する。トレンチの底部の拡大は、隣接するト
レンチ間の最小間隔の約５０％未満、好ましくは隣接す
るトレンチ間の最小間隔の２０〜３０％未満である。隣
接するトレンチ間の間隔は、典型的には最低の基本原則
（ＧＲ）にほぼ等しいので、拡大はＧＲの５０％未満に
限定されるべきである。これは、例えば最小直径が２Ｇ
Ｒ未満である瓶形状のトレンチを提供する。好ましく
は、トレンチの拡大率は、ＧＲの約２０〜４０％であ
る。
【００７８】犠牲ポリ層およびエッチング停止層の除去
後、埋め込み板は、場合によっては形成されてよい。埋
め込み板を形成させるための種々の方法、例えば約１０
００〜１１００℃の温度で例えばＡｓＨ３またはＰＨ３
を用いての気相ドーピング、ＡｓまたはＰのイオン注
入、プラズマドーピング、またはプラズマ浸漬イオン注
入が有用である。更に、ドープされたポリは、析出さ
れ、ノード電極を形成させる。ドープされたポリは、こ
のポリがトレンチの下部を充填する場合に、トレンチ内
にボイド５７２を形成する。ボイドは、トレンチの下部
内に位置しているので、その後の処理またはデバイスの
機能に影響を及ぼすことはない。トレンチキャパシタを
増大させる他の方法、例えばトレンチ内の半球状シリコ
ン粒子（ＨＳＧ）の形成またはノード誘電層の析出前の
トレンチ側面の粗面化も有用である。
【００７９】図１５〜１７は、本発明によりＤＲＡＭセ
ルを形成させるための選択的な方法の一部を示す。図１
５について云えば、基板６０１が備えられている。図示
されているように、基板は、ｎ型埋め込みウェル６７０
を含む。例えば、パッド酸化物層４０４、研磨停止層４
０５および硬質マスク層４０６を含むパッドスタック４
０７は、基板の表面上に形成される。パッドスタック
は、パターン化され、トレンチ領域６０２を定義し、深
いトレンチ６０８がＲＩＥによってトレンチ領域内に形
成される。
【００８０】トレンチの形成後、エッチング停止層６７
６は、トレンチ側面上に析出される。エッチング停止層
は、トレンチ側面上の天然の酸化物層が薄すぎる場合
（約１ｎｍ未満）に特に有用であり、エッチング停止層
として十分に役立つ。エッチング停止層は、パッドスタ
ックを被覆し、トレンチ側面を裏打ちする。１つの実施
態様の場合には、エッチング停止層は、それに対して選
択的にポリを除去することができる材料からなる。エッ
チング停止層の厚さは、その後に析出された犠牲材料６
１５を、実質的に瓶形状のトレンチを避けるために側面
を拡大することなくトレンチから除去することができる
程度に十分である。必要とされる実際の厚さは、犠牲ポ
リ層の除去のために使用されるエッチングの処理条件に
依存して最適化される。典型的には、層の厚さは、約１
〜２０ｎｍ、好ましくは約１〜５ｎｍである。
【００８１】１つの実施態様において、エッチング停止
層は、種々の方法、例えば熱的成長またはＣＶＤによっ
て形成された誘電性材料、例えば酸化物、窒化物または
オキシニトリドからなる。好ましくは、エッチング停止
層は酸化物からなる。酸化物の使用により、有利には、
カラーの形成前の上部の除去の必要または犠牲ポリ層の
除去後の下部の除去の必要はなくなる。
【００８２】犠牲ポリ層６５２は、ウェファー上に析出
され、トレンチ６０８を充填する。犠牲ポリ層は、凹所
に設けられ、トレンチの上部からは除去される。ポリ
は、カラーのほぼ底部にまで凹所へ埋め込まれている。
場合によっては、トレンチの上部中のエッチング停止層
の露光された部分は、例えばＤＨＦ化学薬品からなる湿
式腐食剤を使用することにより除去される。次に、カラ
ー層６６７が形成され、トレンチ側面の上部および犠牲
ポリ層の上面を被覆する。カラー酸化物として役立つ誘
電層は、典型的にはＣＶＤ酸化物の下で薄手の熱的酸化
物からなる。場合によっては、アニールは、カラー層の
密度を高めるために実施されることができる。また、カ
ラー酸化物は、ＣＶＤ酸化物を析出させかつ酸化環境中
でＣＶＤ酸化物の密度を高めることによって形成され
る。これは、トレンチ／ＣＶＤ酸化物界面で熱的酸化物
層の形成を簡易化し、カラーの信頼性を改善する。
【００８３】図１６について云えば、カラー層はＲＩＥ
によってエッチングされ、カラー６６８を形成させる。
次に、犠牲ポリ層６５１は、ＲＩＥまたはＣＤＥを用い
て除去される。犠牲材料を除去する場合には、湿式エッ
チングも有用である。酸化物エッチング停止層により、
エッチングによる犠牲ポリ層の除去の間のトレンチ側面
の拡大が回避される。図１７について云えば、この場合
酸化物のエッチング停止層は除去される。更に、埋め込
み板６６５は、先に記載された方法を使用することによ
り、形成される。誘電層６６４は、ウェファー上に析出
され、カラーおよびトレンチの下部中のトレンチ側面を
被覆する。誘電層は、トレンチキャパシタのノード誘電
層として役立つ。更に、ドープされたポリ層６６１が析
出され、トレンチを充填する。トレンチキャパシタおよ
びメモリーセルを形成させる方法は、図９〜１３に示さ
れているように連続される。
【００８４】図１８〜２０は、本発明の選択的な実施態
様を示す。図示されているように、例えばパッド酸化物
層７０４、停止層７０５および硬質マスク層（図示され
ていない）からなるパッドスタック７０７は、基板の表
面上に形成される。パッドスタックは、パターン化さ
れ、トレンチ領域を定義する。ＲＩＥは、トレンチ領域
内に深いトレンチ７０８を形成させるために実施され
る。ｎ型埋め込みウェル６７０は、基板中にも設けられ
ている。
【００８５】硬質マスク層は、トレンチの形成後に剥離
され、基板表面上にパッド停止層７０５およびパッド酸
化物層７０４を留める。エッチング停止層７７６が形成
され、トレンチからの犠牲ポリ７５２の除去のためにエ
ッチング停止層として役立つ。エッチング停止層の形成
後、犠牲ポリ７５２の層は、析出され、トレンチを充填
する。犠牲ポリは、望ましい深さにまで凹所へ埋め込ま
れ、この場合のこの深さは、ほぼカラーの底部である。
エッチング停止層の露光された部分は、例えば湿式ＤＨ
ＦエッチングまたはＣＤＥによって除去されることがで
きる。また、エッチング停止層の露光された部分の除去
により、ＤＴ ＲＩＥ損傷および汚染が取り除かれ、そ
の後に形成されるカラーの信頼性が改善される。更に、
誘電層７６７は、析出され、トレンチの表面および側面
を被覆する。誘電層は、カラーを形成させるために使用
される。アニールは、誘電層の密度を高めるために実施
される。また、ＣＶＤ酸化物は、単一の熱処理工程でＣ
ＶＤ酸化物の密度を高めかつＣＶＤ酸化物の下方で熱的
酸化物を形成させるために、析出され、酸化環境中でア
ニールされる。
【００８６】図１９について云えば、ＲＩＥはカラー７
６８を形成させるために実施される。ＲＩＥ後、犠牲ポ
リ層およびエッチング停止層は除去される。図２０につ
いて云えば、埋め込み板７６５は、既述した方法を使用
することにより形成される。ノード電極７６４が形成さ
れる。更に、Ｎドープされたポリは、トレンチを充填す
る。この時点で、処理は、図１０〜１３の記載と同様に
連続される。
【００８７】図２１について云えば、本発明の選択的な
実施態様によるＤＲＡＭセルが示されている。図示され
ているように、ＤＲＡＭセルは、トランジスタ８１０に
結合されたトレンチキャパシタ８６０を含む。トレンチ
キャパシタ８６０は、トレンチの下部を包囲する埋め込
み板を除いて、図３に記載されたトレンチキャパシタ３
６０と同様である。埋め込み板なしのキャパシタの形成
には、図６〜１３、図１５〜１７および図１８〜２０に
記載された同様の一連の処理が続く。しかし、図８、図
１７および図２０の例に記載されたような埋め込み板を
形成させる工程は、省略される。これは、犠牲ポリの除
去後にノード誘電層が埋め込み板の形成の代わりに析出
されることを意味する。
【００８８】トレンチの下部の拡大を阻止するためのエ
ッチング停止層を使用する実施態様においては、ノード
誘電層は、犠牲ポリおよびエッチング停止層の除去後に
形成される。付加的に、図１４の瓶形状のトレンチキャ
パシタは、埋め込み板を形成させる方法を省略すること
によって埋め込み板なしに形成されてもよい。例えば、
ノード誘電層は、犠牲ポリの除去およびトレンチの下部
の拡大の後に形成される。
【００８９】本発明は、種々の実施態様に関連して特に
図示されかつ記載されているが、当業者であれば、本発
明の範囲を逸脱することなく本発明を変更し、改変しう
ることが想定されるべきである。従って、本発明の範囲
は、上記の明細書の記載に関連して定められるだけでな
く、上記の全ての記載に基づいて係属する請求項の記載
に関連しても定められるべきである。
【図面の簡単な説明】
【図１】常用のＤＲＡＭセルを示す略示断面図。
【図２】常用のＤＲＡＭセルを形成させる１つの方法の
第１の過程を示す略示断面図。
【図３】常用のＤＲＡＭセルを形成させる１つの方法の
第２の過程を示す略示断面図。
【図４】常用のＤＲＡＭセルを形成させる１つの方法の
第３の過程を示す略示断面図。
【図５】本発明の１つの実施態様によるＤＲＡＭセルを
示す略示断面図。
【図６】図５のＤＲＡＭセルを形成させるための本発明
による方法の１つの実施態様を示す略示断面図。
【図７】図５のＤＲＡＭセルを形成させるための本発明
による方法の１つの実施態様を示す略示断面図。
【図８】図５のＤＲＡＭセルを形成させるための本発明
による方法の１つの実施態様を示す略示断面図。
【図９】図５のＤＲＡＭセルを形成させるための本発明
による方法の１つの実施態様を示す略示断面図。
【図１０】図５のＤＲＡＭセルを形成させるための本発
明による方法の１つの実施態様を示す略示断面図。
【図１１】図５のＤＲＡＭセルを形成させるための本発
明による方法の１つの実施態様を示す略示断面図。
【図１２】図５のＤＲＡＭセルを形成させるための本発
明による方法の１つの実施態様を示す略示断面図。
【図１３】図５のＤＲＡＭセルを形成させるための本発
明による方法の１つの実施態様を示す略示断面図。
【図１４】本発明の選択的な実施態様を示す略示断面
図。
【図１５】ＤＲＡＭセルを形成させるための本発明によ
る方法の別の実施態様を示す略示断面図。
【図１６】ＤＲＡＭセルを形成させるための本発明によ
る方法の別の実施態様を示す略示断面図。
【図１７】ＤＲＡＭセルを形成させるための本発明によ
る方法の別の実施態様を示す略示断面図。
【図１８】ＤＲＡＭセルを形成させるための本発明によ
る方法のさらに別の実施態様を示す略示断面図。
【図１９】ＤＲＡＭセルを形成させるための本発明によ
る方法のさらに別の実施態様を示す略示断面図。
【図２０】ＤＲＡＭセルを形成させるための本発明によ
る方法のさらに別の実施態様を示す略示断面図。
【図２１】ＤＲＡＭセルを形成させるための本発明によ
る方法のさらに別の実施態様を示す略示断面図。
【符号の説明】
３０１ 基板、 ３２０ 半導体材料、 ３６０ トレ
ンチキャパシタ、 ３６４ ノード誘電層、 Ｗ１ ト
レンチの上部の幅または直径、 Ｗ２ トレンチの下部
の幅または直径

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 トレンチキャパシタの製造方法におい
    て、基板中にトレンチを形成させ；このトレンチの下部
    に半導体材料を備えさせ；この半導体材料の上方にある
    トレンチの上部中に誘電カラー部を形成させ；半導体材
    料をトレンチの底部から除去し；カラーおよびトレンチ
    側面に裏打ちされたノード誘電層をトレンチの底部に形
    成させ；トレンチキャパシタの電極として役立つドープ
    された半導体材料でトレンチを充填し、この場合トレン
    チの底部の直径は、有利には少なくともトレンチの上部
    にほぼ等しいことを特徴とする、トレンチキャパシタの
    製造方法。
JP11098943A 1998-04-06 1999-04-06 トレンチキャパシタの製造方法 Withdrawn JPH11330403A (ja)

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