JPH11317443A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH11317443A
JPH11317443A JP12253898A JP12253898A JPH11317443A JP H11317443 A JPH11317443 A JP H11317443A JP 12253898 A JP12253898 A JP 12253898A JP 12253898 A JP12253898 A JP 12253898A JP H11317443 A JPH11317443 A JP H11317443A
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JP
Japan
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semiconductor device
forming
manufacturing
oxide film
film
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JP12253898A
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Takeshi Yamazaki
武 山崎
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Sony Corp
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Sony Corp
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Abstract

PROBLEM TO BE SOLVED: To obtain a method of manufacturing a semiconductor device, wherein an element isolation insulating film is formed by shallow trench isolation(STI) technique, the surface of a substrate is flat, and the end of a trench is restrained from slumping. SOLUTION: A padded oxide film 9, a polysilicon layer 10, and a silicon nitride film 11 are sequentially deposited on a silicon substrate 1, and after element isolating trenches (STI) 6 are formed, an embedded oxide film is deposited in STI 6 and on the surface of the substrate 1, and a first chemical- mechanical polishing(CMP) is performed, until the polysilicon layer 10 on an isolated active region 5 becomes exposed and the embedded oxide film is removed. The exposed polysilicon layer 10 is thermally oxidized to decrease the CMP rate, and a second CMP is then performed to protect the embedded oxide film from excessive polishing.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、基板表面を均一に平坦化させ、トレ
ンチ端部の埋め込み酸化膜の落ち込みに起因するトラン
ジスタ特性の変動を抑制することが可能である半導体装
置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for uniformly flattening a substrate surface and suppressing fluctuations in transistor characteristics caused by a fall of a buried oxide film at a trench end. The present invention relates to a possible method for manufacturing a semiconductor device.

【０００２】[0002]

【従来の技術】半導体装置の微細化に伴い、素子分離領
域の面積を縮小するための素子分離形成技術の開発が積
極的に行われている。従来、汎用されてきた素子分離形
成技術としてはＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔ
ｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法がある。ＬＯＣＯＳ
法は素子形成間隔が広い領域、例えば周辺回路部分に
は、特に問題なく適用することができる。2. Description of the Related Art With the miniaturization of semiconductor devices, element isolation forming techniques for reducing the area of an element isolation region have been actively developed. Conventionally, LOCOS (Local Oxidat) has been used as a device isolation forming technology that has been widely used.
There is an ion of silicon method. LOCOS
The method can be applied to a region having a wide element formation interval, for example, a peripheral circuit portion without any problem.

【０００３】しかしながら、ＬＯＣＯＳ法によれば素子
形成間隔が狭い領域、例えばメモリセル部分において
は、ＬＯＣＯＳ形成のための熱酸化工程が十分に進行し
にくいため、周辺回路部分に比較してＬＯＣＯＳが薄く
形成され易く、絶縁特性が低下する場合がある。また、
ＬＯＣＯＳ端部にバーズビークが発生することによりア
クティブ領域の面積が減少したり、表面段差が著しくな
るという問題もある。上記のような問題を解消するた
め、素子分離形成技術はＬＯＣＯＳ法からＳＴＩ（Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を形
成する方法に移行してきている（例えば、特開平９−１
７２００７号公報記載の半導体装置の素子分離膜形成方
法）。However, according to the LOCOS method, the thermal oxidation process for forming the LOCOS does not sufficiently proceed in a region where the element formation interval is narrow, for example, in a memory cell portion, so that the LOCOS is thinner than the peripheral circuit portion. It is easy to form, and the insulation characteristics may be deteriorated. Also,
Due to the occurrence of bird's beaks at the LOCOS edge, there are also problems that the area of the active region is reduced and the surface step is significantly increased. In order to solve the above-mentioned problem, the element isolation forming technology has been changed from the LOCOS method to the STI (Sh
The method has been shifted to a method for forming an allow trench isolation (for example, Japanese Patent Application Laid-Open No. 9-1 / 1991).
72007, a method for forming an element isolation film of a semiconductor device).

【０００４】従来のＳＴＩ技術による素子分離形成方法
を、図７〜図１１を参照して以下に説明する。まず、図
７（Ａ）に示すようにシリコン基板２１上に犠牲膜（パ
ッド酸化膜）２２を膜厚１０〜２０ｎｍ程度で形成す
る。パッド酸化膜２２上にＳｉＮ膜２３を、例えばＣＶ
Ｄ法により膜厚１５０〜２００ｎｍ程度で形成する。次
に、フォトレジスト２４を全面に堆積してから、フォト
リソグラフィ工程によりフォトレジスト２４にアクティ
ブ領域のパターニングを行うと、図７（Ｂ）に示すよう
な構造となる。フォトレジスト２４をマスクとしてＳｉ
Ｎ膜２３およびパッド酸化膜２２のエッチングを行って
から、フォトレジスト２４を除去すると図８（Ａ）に示
すような構造となる。[0004] A conventional element isolation forming method using the STI technique will be described below with reference to FIGS. First, as shown in FIG. 7A, a sacrificial film (pad oxide film) 22 is formed on a silicon substrate 21 to a thickness of about 10 to 20 nm. An SiN film 23 is formed on the pad oxide film 22 by, for example, CV
It is formed with a film thickness of about 150 to 200 nm by Method D. Next, after the photoresist 24 is deposited on the entire surface, the active region is patterned on the photoresist 24 by a photolithography process, resulting in a structure as shown in FIG. 7B. Si using the photoresist 24 as a mask
When the photoresist 24 is removed after the N film 23 and the pad oxide film 22 are etched, a structure as shown in FIG. 8A is obtained.

【０００５】次に、図８（Ｂ）に示すように、パターニ
ングされたＳｉＮ膜２３をマスクとしてシリコン基板２
１を深さ３００〜４００ｎｍ程度エッチングし、アクテ
ィブ領域間にトレンチを形成する。さらに、熱酸化を行
い、トレンチの底部および側壁に熱酸化膜２５を形成す
る。これにより、図９（Ａ）に示すような構造となる。
次に、酸化シリコンからなる埋め込み酸化膜（ＨＤＰ；
ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ膜）２６を上
記のトレンチに埋め込む。これにより、図９（Ｂ）に示
すような構造となる。Next, as shown in FIG. 8B, the silicon substrate 2 is patterned using the patterned SiN film 23 as a mask.
1 is etched to a depth of about 300 to 400 nm to form a trench between the active regions. Further, thermal oxidation is performed to form a thermal oxide film 25 on the bottom and side walls of the trench. Thus, a structure as shown in FIG. 9A is obtained.
Next, a buried oxide film (HDP;
A high density plasma film 26 is buried in the trench. Thus, a structure as shown in FIG. 9B is obtained.

【０００６】続いて、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅ
ｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法により埋め
込み酸化膜２６表面の平坦化を行う。ＣＭＰによる研磨
を全面に均一に行うために、埋め込み酸化膜２６表面の
凸部は、ＣＭＰを行う前に予め除去する。図１０（Ａ）
に示すように、広いアクティブ領域以外を被覆するよう
なフォトレジスト２７を形成し、フォトレジスト２７を
マスクとして広いアクティブ領域上の埋め込み酸化膜２
６をエッチングにより除去する。その後、フォトレジス
ト２７を除去すると図１０（Ｂ）に示すような構造とな
る。次に、ＣＭＰによる研磨を行って埋め込み酸化膜２
６の表面を平坦化する。さらに、エッチングによりＳｉ
Ｎ膜２３およびパッド酸化膜２２を除去することによ
り、シリコン基板２１上にＳＴＩが形成される。[0006] Then, CMP (chemical me
The surface of the buried oxide film 26 is planarized by a chemical polishing method. In order to uniformly perform polishing by CMP, the convex portion on the surface of the buried oxide film 26 is removed in advance before performing CMP. FIG. 10 (A)
As shown in FIG. 5, a photoresist 27 is formed so as to cover areas other than the wide active area, and the buried oxide film 2 on the wide active area is formed using the photoresist 27 as a mask.
6 is removed by etching. Thereafter, when the photoresist 27 is removed, a structure as shown in FIG. Next, the buried oxide film 2 is polished by CMP.
6 is flattened. Furthermore, etching
By removing the N film 23 and the pad oxide film 22, an STI is formed on the silicon substrate 21.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、上記の
従来の半導体装置の製造方法においては、埋め込み酸化
膜の平坦化を行う際に、ＣＭＰ研磨の特性として、酸化
膜とＳｉＮ膜のエッチングの選択比がアクティブ領域の
面積率に応じて変化する。具体的には、図１１（Ａ）に
示すように広い素子分離絶縁膜に囲まれた孤立アクティ
ブ領域２８においては、対ＳｉＮ膜の選択比が確保でき
ないため、埋め込み酸化膜２６が過剰研磨される。逆
に、アクティブ領域の面積率が高い箇所においては対Ｓ
ｉＮ膜の選択比が確保されるため、研磨速度が遅くな
る。However, in the above-described conventional method for manufacturing a semiconductor device, when the buried oxide film is planarized, the etching selectivity between the oxide film and the SiN film is one of the characteristics of the CMP polishing. Changes according to the area ratio of the active region. Specifically, in the isolated active region 28 surrounded by a wide element isolation insulating film as shown in FIG. 11A, the buried oxide film 26 is excessively polished because the selectivity of the SiN film cannot be secured. . On the other hand, in a place where the area ratio of the active region is high,
Since the selectivity of the iN film is secured, the polishing rate is reduced.

【０００８】したがって、研磨が全面で均一に進行せ
ず、例えばＤＲＡＭ等のメモリセルとロジックを混載し
たチップにおいてはメモリセル部分とロジック部分とで
ＳＴＩの形状が異なってしまい、トランジスタの特性が
低下する場合がある。また、メモリセル部分において、
図１１（Ｂ）に示すようにシリコン基板２１よりも埋め
込み酸化膜２６の方が突出した状態となり、ゲート電極
加工時にポリシリコンの除去が不完全となる場合もあ
る。Therefore, polishing does not proceed uniformly over the entire surface, and for example, in a chip in which a memory cell and a logic such as a DRAM are mounted, the STI shape differs between the memory cell portion and the logic portion, and the characteristics of the transistor deteriorate. May be. In the memory cell portion,
As shown in FIG. 11B, the buried oxide film 26 protrudes more than the silicon substrate 21, and the removal of polysilicon may be incomplete at the time of processing the gate electrode.

【０００９】一方、ロジック部分の孤立アクティブ領域
２８近傍においては、ＣＭＰによる研磨が過剰に進行
し、図１１（Ｃ）に示すように埋め込み酸化膜２６がシ
リコン基板２１表面よりも陥没した状態となる。さら
に、従来の製造方法によれば、ＣＭＰ研磨後、ゲート酸
化膜を形成する前に、フッ酸系のエッチング液を用いた
等方性エッチングを行ってパッド酸化膜２２を除去す
る。このパッド酸化膜２２を除去する工程において、埋
め込み酸化膜２６のエッジ部分もフッ酸系エッチング液
により削り取られる。したがって、図１１（Ｃ）に示す
ように、トレンチ端部における落ち込み２９が助長され
ることになる。埋め込み酸化膜２６のエッジ部分に落ち
込み２９が発生すると、チャネル幅の縮小に従ってトレ
ンチ端部に電界が集中し、しきい値電圧Ｖth（ｔｈｒｅ
ｓｈｏｌｄ ｖｏｌｔａｇｅ）が低下する現象、すなわ
ち逆狭チャネル効果が現れる。On the other hand, in the vicinity of the isolated active region 28 in the logic portion, polishing by CMP proceeds excessively, and the buried oxide film 26 is recessed from the surface of the silicon substrate 21 as shown in FIG. . Furthermore, according to the conventional manufacturing method, the pad oxide film 22 is removed by performing isotropic etching using a hydrofluoric acid-based etchant before forming the gate oxide film after the CMP polishing. In the step of removing the pad oxide film 22, the edge portion of the buried oxide film 26 is also scraped off with a hydrofluoric acid-based etchant. Therefore, as shown in FIG. 11C, the depression 29 at the end of the trench is promoted. When the depression 29 occurs at the edge of the buried oxide film 26, the electric field concentrates on the trench end as the channel width decreases, and the threshold voltage V th (thre
In this case, a phenomenon that the threshold voltage (short voltage) decreases, that is, an inverse narrow channel effect appears.

【００１０】サブスレッショルド特性については一般
に、しきい値電圧Ｖth近傍あるいはそれ以下の電圧をゲ
ート電極に印加したときのドレイン電流は、ゲート電圧
を増加させると指数関数的に増加することが知られてい
る。したがって、ゲート電圧ＶG （Ｖ）に対してドレイ
ン電流ＩD （Ａ）の対数をプロットすると、サブスレッ
ショルド特性が良好な場合、サブスレッショルド領域に
おいては直線に近似される。Regarding the subthreshold characteristic, it is generally known that the drain current when a voltage close to or lower than the threshold voltage Vth is applied to the gate electrode increases exponentially as the gate voltage is increased. ing. Therefore, when the logarithm of the drain current I D (A) is plotted against the gate voltage V G (V), when the sub-threshold characteristic is good, it is approximated to a straight line in the sub-threshold region.

【００１１】しかしながら、上記のように埋め込み酸化
膜２６のエッジ部分における落ち込み２９が顕著な場合
には、しきい値電圧Ｖthの低下により、ゲート電圧ＶG
（Ｖ）に対してドレイン電流ＩD （Ａ）の対数をプロッ
トすると傾きが局所的に小さくなる。上記のような近似
直線からのプロットのずれは、ｋｉｎｋあるいはｈｕｍ
ｐと呼ばれている。サブスレッショルド特性を表すプロ
ットにｋｉｎｋが現れる条件においては、高速・低消費
電力のスイッチング動作を実現するのが困難となる。However, when the drop 29 at the edge portion of the buried oxide film 26 is remarkable as described above, the threshold voltage V th is lowered and the gate voltage V G is reduced.
When the logarithm of the drain current I D (A) is plotted against (V), the slope becomes locally small. The deviation of the plot from the above approximation line is indicated by the value of “kink” or “hum”.
It is called p. Under the condition where the link appears in the plot showing the sub-threshold characteristic, it is difficult to realize the switching operation with high speed and low power consumption.

【００１２】上記のような問題以外にも、ＳＴＩ形成後
に素子分離領域間に形成されるゲート酸化膜が劣化し易
くなること等、埋め込み酸化膜２６のエッジ部分の落ち
込み２９はトランジスタ特性に悪影響を及ぼす。本発明
は上記の問題点を鑑みてなされたものであり、したがっ
て本発明は、基板表面を均一に平坦化させ、トレンチ端
部の埋め込み酸化膜の落ち込みに起因するトランジスタ
特性の変動を抑制することが可能である半導体装置の製
造方法を提供することを目的とする。In addition to the problems described above, the depression 29 at the edge of the buried oxide film 26 adversely affects the transistor characteristics, such as the gate oxide film formed between the element isolation regions after the STI is formed. Exert. The present invention has been made in view of the above-described problems, and accordingly, the present invention has an object to uniformly flatten the substrate surface and to suppress a variation in transistor characteristics caused by a fall of a buried oxide film at a trench end. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of performing the following.

【００１３】[0013]

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
複数の素子形成領域を含有する半導体装置の製造方法に
おいて、前記半導体基板上に犠牲膜を形成する工程と、
前記犠牲膜上に保護層を形成する工程と、前記半導体基
板の前記犠牲膜および前記保護層が形成された領域内
に、素子形成領域を分離するための素子分離用溝を形成
する工程と、前記素子分離用溝に絶縁体を、一部が前記
半導体基板の基板面上に突出するように埋め込んで素子
分離絶縁膜を形成する工程と、前記素子分離絶縁膜に、
少なくとも１つの素子形成領域上の前記保護層が表出す
るまで第１の化学的機械研磨を行う工程と、前記素子分
離絶縁膜、前記保護層および前記犠牲膜に第２の化学的
機械研磨を行い、前記半導体基板の表面を平坦化する工
程と、前記半導体基板の素子形成領域上にゲート絶縁膜
を形成する工程とを有することを特徴とする。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is directed to a method of manufacturing a semiconductor device including a plurality of element formation regions on a semiconductor substrate. Forming a sacrificial film on the
Forming a protective layer on the sacrificial film, and forming an element isolation groove for isolating an element formation region in a region of the semiconductor substrate where the sacrificial film and the protective layer are formed; A step of forming an element isolation insulating film by embedding an insulator in the element isolation groove so that a part thereof protrudes above the substrate surface of the semiconductor substrate; and
Performing a first chemical mechanical polishing until the protective layer on at least one element formation region is exposed; and performing a second chemical mechanical polishing on the element isolation insulating film, the protective layer, and the sacrificial film. And a step of flattening the surface of the semiconductor substrate and a step of forming a gate insulating film on an element formation region of the semiconductor substrate.

【００１４】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板は、素子形成間隔が相対的に狭い領
域と、素子形成間隔が相対的に広い領域とを含有し、前
記第１の化学的機械研磨を行う工程は、前記素子形成間
隔が相対的に広い領域に形成された少なくとも１つの素
子形成領域上の前記保護層が表出するまで化学的機械研
磨を行う工程であることを特徴とする。また、本発明の
半導体装置の製造方法は、好適には、前記第１の化学的
機械研磨を行った後、前記保護層を体積膨張させ、前記
保護層を前記素子分離絶縁膜の表面より突出させる工程
を有することを特徴とする。In the method of manufacturing a semiconductor device according to the present invention, preferably, the semiconductor substrate includes a region where an element forming interval is relatively narrow and a region where an element forming interval is relatively wide. The step of performing chemical mechanical polishing is a step of performing chemical mechanical polishing until the protective layer on at least one element formation region formed in a region where the element formation interval is relatively large is exposed. It is characterized by. In the method of manufacturing a semiconductor device according to the present invention, preferably, after performing the first chemical mechanical polishing, the protective layer is expanded in volume, and the protective layer protrudes from the surface of the element isolation insulating film. And a step of causing

【００１５】これにより、素子形成間隔が相対的に広い
領域に形成された孤立アクティブ領域のＣＭＰ研磨速度
が低下する。したがって、広いトレンチにおける絶縁膜
の過剰な研磨が防止される。素子形成間隔が狭い領域、
例えばＤＲＡＭ等のメモリセル部分と、素子形成間隔が
広い領域、例えば周辺回路部分とを混載した半導体装置
においても均一な形状のＳＴＩが形成されるため、トラ
ンジスタ特性の変動が抑制される。As a result, the CMP polishing rate of the isolated active region formed in the region where the element formation interval is relatively wide decreases. Therefore, excessive polishing of the insulating film in the wide trench is prevented. Area where the element formation interval is narrow,
For example, even in a semiconductor device in which a memory cell portion such as a DRAM and a region having a large element formation interval, for example, a peripheral circuit portion, are mixed, an STI having a uniform shape is formed, so that variation in transistor characteristics is suppressed.

【００１６】上記の本発明の半導体装置の製造方法は、
好適には、前記半導体基板は、シリコン基板からなり、
前記犠牲膜を形成する工程は、前記シリコン基板表面を
熱酸化する工程であることを特徴とする。また、上記の
本発明の半導体装置の製造方法は、好適には、前記保護
層は、ポリシリコン層であり、前記保護層を体積膨張さ
せる工程は、前記ポリシリコン層を熱酸化することによ
り体積膨張させる工程であることを特徴とする。The method of manufacturing a semiconductor device according to the present invention is as follows.
Preferably, the semiconductor substrate is made of a silicon substrate,
The step of forming the sacrificial film is a step of thermally oxidizing the surface of the silicon substrate. In the method of manufacturing a semiconductor device according to the present invention, preferably, the protection layer is a polysilicon layer, and the step of expanding the volume of the protection layer is performed by thermally oxidizing the polysilicon layer. It is a step of expanding.

【００１７】これにより、化学的機械研磨の保護層とし
てのポリシリコン層が酸化シリコン層となり、約２倍に
体積膨張する。したがって、酸化シリコンとなることに
より化学的研磨速度が低下し、また、保護層の体積膨張
により機械的研磨速度も低下する。素子形成間隔が相対
的に広い領域に形成された孤立アクティブ領域のＣＭＰ
研磨速度が低下することにより、広いトレンチにおいて
絶縁膜の過剰な研磨が防止される。したがって、トレン
チ端部の落ち込みに起因するトランジスタ特性の変動を
抑制することが可能となる。As a result, the polysilicon layer serving as a protective layer for chemical mechanical polishing becomes a silicon oxide layer, and expands in volume about twice. Therefore, the chemical polishing rate is reduced by forming silicon oxide, and the mechanical polishing rate is also reduced due to volume expansion of the protective layer. CMP of an isolated active region formed in a region where a device forming interval is relatively wide
By reducing the polishing rate, excessive polishing of the insulating film in a wide trench is prevented. Therefore, it is possible to suppress the fluctuation of the transistor characteristics due to the fall of the trench end.

【００１８】また、ポリシリコン層が熱酸化されること
により、ＳＴＩエッジ部分に擬似バーズビークが形成さ
れる。したがって、続く工程でフッ酸を用いたエッチン
グを行った場合にも、トレンチ端部の落ち込みを抑制す
ることが可能となる。トレンチ端部の落ち込みがなく、
かつＳＴＩ表面がシリコン基板面よりもわずかに高い位
置にある断面構造の場合、上述したサブスレッショルド
特性を表すプロットにおけるｋｉｎｋが解消されること
が知られている（Ａ．Ｈ．Ｐｅｒｅｒａ ｅｔ．ａ
ｌ．，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ．，６７９
（１９９５））。本発明の半導体装置の製造方法によれ
ば、上記のようなトレンチ端部の落ち込みがなく、かつ
ＳＴＩ表面がシリコン基板面よりもわずかに高い位置に
ある断面構造の半導体装置が形成されるため、サブスレ
ッショルド特性におけるｋｉｎｋが解消される。Further, a pseudo bird's beak is formed at the STI edge portion by thermally oxidizing the polysilicon layer. Therefore, even when etching using hydrofluoric acid is performed in the subsequent step, it is possible to suppress the trench edge from dropping. There is no drop at the trench end,
In the case of a cross-sectional structure in which the STI surface is slightly higher than the silicon substrate surface, it is known that the above-mentioned kink in the plot showing the sub-threshold characteristic is eliminated (AH Perera et.a.).
l. , IEDM Tech. Digest. , 679
(1995)). According to the method of manufacturing a semiconductor device of the present invention, a semiconductor device having a cross-sectional structure in which the trench end is not dropped as described above and the STI surface is slightly higher than the silicon substrate surface is formed. Kink in the subthreshold characteristic is eliminated.

【００１９】上記の本発明の半導体装置の製造方法は、
好適には、前記素子分離絶縁膜を形成する工程は、前記
保護層上に、前記絶縁体に比較して研磨速度の遅い材料
からなるストッパー層を形成する工程と、前記素子分離
用溝内および前記ストッパー層上に、前記絶縁体を堆積
させる工程とを有することを特徴とする。上記の本発明
の半導体装置の製造方法は、好適には、前記ストッパー
層は、窒化シリコンからなることを特徴とする。さら
に、上記の本発明の半導体装置の製造方法は、好適に
は、前記絶縁体は酸化シリコンからなることを特徴とす
る。The method for manufacturing a semiconductor device according to the present invention described above comprises:
Preferably, the step of forming the element isolation insulating film includes, on the protective layer, a step of forming a stopper layer made of a material having a lower polishing rate as compared with the insulator; Depositing the insulator on the stopper layer. In the above-described method for manufacturing a semiconductor device according to the present invention, preferably, the stopper layer is made of silicon nitride. Further, in the above-described method for manufacturing a semiconductor device according to the present invention, preferably, the insulator is made of silicon oxide.

【００２０】これにより、ストッパー層としての窒化シ
リコン膜に被覆されたポリシリコン層は、熱酸化工程に
おいても酸化されず、トレンチ側壁との界面が表面積を
小さくするように収縮するため、丸まった断面となる。
これにより、トレンチ端部における電界集中が抑制さ
れ、逆狭チャネル効果などによるトランジスタ特性の低
下を防止することができる。As a result, the polysilicon layer covered with the silicon nitride film as the stopper layer is not oxidized even in the thermal oxidation step, and the interface with the trench sidewall shrinks so as to reduce the surface area. Becomes
As a result, the electric field concentration at the trench end is suppressed, and the deterioration of the transistor characteristics due to the inverse narrow channel effect or the like can be prevented.

【００２１】上記の本発明の半導体装置の製造方法は、
好適には、前記第１の化学的機械研磨を行う前に、前記
素子形成間隔が相対的に狭い領域に形成された前記素子
分離絶縁膜を予めエッチングにより除去する工程を有す
ることを特徴とする。また、上記の本発明の半導体装置
の製造方法は、好適には、前記第２の化学的機械研磨を
行った後、前記犠牲膜および前記保護層の残りをエッチ
ングにより除去する工程を有することを特徴とする。The method of manufacturing a semiconductor device according to the present invention is as follows.
Preferably, before the first chemical mechanical polishing, a step of removing the element isolation insulating film formed in a region where the element formation interval is relatively narrow by etching in advance is provided. . Preferably, the method of manufacturing a semiconductor device according to the present invention includes a step of removing the remaining of the sacrificial film and the protective layer by etching after performing the second chemical mechanical polishing. Features.

【００２２】上記の本発明の半導体装置の製造方法によ
れば、第１の化学的機械研磨、高温酸化および第２の化
学的機械研磨という一連のプロセスにより基板表面の平
坦化が実現できるため、マスク形成のためのフォトリソ
グラフィ工程を伴うエッチング工程を特に増加させる必
要はない。したがって、本発明の半導体装置の製造方法
は、低コストで実施することが可能である。According to the method of manufacturing a semiconductor device of the present invention, the substrate surface can be planarized by a series of first chemical mechanical polishing, high-temperature oxidation, and second chemical mechanical polishing. It is not necessary to particularly increase the number of etching steps involving a photolithography step for forming a mask. Therefore, the method for manufacturing a semiconductor device of the present invention can be implemented at low cost.

【００２３】[0023]

【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して下記に説
明する。図１（Ａ）は本実施形態の半導体装置の製造方
法により製造される、半導体装置の基板部分を表す断面
図である。シリコン基板１上に、素子形成間隔が相対的
に狭い領域としてＤＲＡＭ等のメモリセル領域２、広い
アクティブ領域３および狭いアクティブ領域４が形成さ
れ、一方、素子形成間隔が相対的に広い領域内に孤立ア
クティブ領域５が形成されている。各素子間には素子分
離のためのＳＴＩ６が形成されており、ＳＴＩ６には酸
化膜７を介して、酸化シリコンからなるＨＤＰ（ｈｉｇ
ｈ ｄｅｎｓｉｔｙｐｌａｓｍａ）膜が埋め込まれてい
る。各素子形成領域（アクティブ領域）上にはゲート絶
縁膜８が形成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings. FIG. 1A is a cross-sectional view illustrating a substrate portion of a semiconductor device manufactured by the method for manufacturing a semiconductor device according to the present embodiment. On a silicon substrate 1, a memory cell region 2, such as a DRAM, a wide active region 3, and a narrow active region 4 are formed as regions where the element formation intervals are relatively narrow, while the element formation intervals are relatively large. An isolated active area 5 is formed. An STI 6 for element isolation is formed between the elements, and an HDP (high) made of silicon oxide is formed on the STI 6 via an oxide film 7.
h densityplasma) film is embedded. A gate insulating film 8 is formed on each element formation region (active region).

【００２４】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図１（Ｂ）に示すよう
に、シリコン基板１上に犠牲膜（パッド酸化膜）９とし
て熱酸化膜を膜厚１０〜２０ｎｍ程度で形成する。パッ
ド酸化膜９は、後述する素子分離絶縁膜形成工程におい
て、酸化防止マスクとして用いられるＳｉＮ膜１１のス
トレスがシリコン基板１に影響を及ぼすのを防ぐ目的で
設けられる。Next, a method of manufacturing the semiconductor device according to the present embodiment will be described. First, as shown in FIG. 1B, a thermal oxide film is formed on the silicon substrate 1 as a sacrificial film (pad oxide film) 9 to a thickness of about 10 to 20 nm. The pad oxide film 9 is provided for the purpose of preventing the stress of the SiN film 11 used as an oxidation prevention mask from affecting the silicon substrate 1 in a later-described element isolation insulating film forming step.

【００２５】パッド酸化膜９上に、後述するＣＭＰ工程
において保護層となるポリシリコン層１０を、例えばＣ
ＶＤ法により膜厚５０ｎｍ程度形成する。ポリシリコン
層１０としては不純物の導入されていないポリシリコン
であっても、リン等の不純物が導入されたポリシリコン
であってもいずれでもよい。ポリシリコンにリン等の不
純物を導入することにより、後述するポリシリコン層１
０の熱酸化工程においてポリシリコンの酸化速度を高く
することができる。ポリシリコン層１０の上層に、後述
するＣＭＰ工程においてストッパー層となる窒化シリコ
ン（ＳｉＮ）膜１１を、例えばＣＶＤ法により膜厚１５
０〜２００ｎｍ程度で形成する。On the pad oxide film 9, a polysilicon layer 10 serving as a protective layer in a CMP process described later is
The film is formed to a thickness of about 50 nm by a VD method. The polysilicon layer 10 may be either polysilicon into which an impurity has not been introduced or polysilicon into which an impurity such as phosphorus has been introduced. By introducing impurities such as phosphorus into the polysilicon, a polysilicon layer 1 to be described later is formed.
In the zero thermal oxidation step, the oxidation rate of polysilicon can be increased. A silicon nitride (SiN) film 11 serving as a stopper layer in a later-described CMP process is formed on the polysilicon layer 10 by, for example, a CVD method to a thickness of 15 nm.
It is formed with a thickness of about 0 to 200 nm.

【００２６】次に、フォトレジスト１２を全面に堆積し
てから、フォトリソグラフィ工程によりフォトレジスト
１２にアクティブ領域のパターニングを行う。これによ
り、図２（Ａ）に示すような構造となる。フォトレジス
ト１２をマスクとしてＳｉＮ膜１１、ポリシリコン層１
０およびパッド酸化膜９のエッチングを行ってから、フ
ォトレジスト１２を除去する。これにより、図２（Ｂ）
に示すような構造となる。Next, after the photoresist 12 is deposited on the entire surface, the active region is patterned on the photoresist 12 by a photolithography process. Thus, a structure as shown in FIG. SiN film 11 and polysilicon layer 1 using photoresist 12 as a mask
After the etching of the pad oxide film 9 and the pad oxide film 9, the photoresist 12 is removed. Thereby, FIG. 2 (B)
The structure is as shown in FIG.

【００２７】次に、図３（Ａ）に示すように、パターニ
ングされたＳｉＮ膜１１をマスクとしてシリコン基板１
を深さ３００〜４００ｎｍ程度エッチングし、アクティ
ブ領域間にトレンチを形成する。トレンチを形成するた
めのエッチングは、例えば、ＲＩＥ（反応性イオンエッ
チング）により行う。さらに熱酸化を行い、トレンチの
底部および側壁に酸化膜７を形成する。この熱酸化は、
例えば、塩酸を１％含有するドライ酸化雰囲気中で１０
００℃に加熱して行うことができる。これにより、図３
（Ｂ）に示すような構造となる。Next, as shown in FIG. 3A, the silicon substrate 1 is patterned using the patterned SiN film 11 as a mask.
Is etched to a depth of about 300 to 400 nm to form a trench between the active regions. The etching for forming the trench is performed by, for example, RIE (reactive ion etching). Further, thermal oxidation is performed to form an oxide film 7 on the bottom and side walls of the trench. This thermal oxidation
For example, in a dry oxidizing atmosphere containing 1% hydrochloric acid, 10%
It can be carried out by heating to 00 ° C. As a result, FIG.
The structure is as shown in FIG.

【００２８】トレンチを形成するためシリコン基板１に
ドライエッチングを行うと、シリコン基板１にダメージ
が与えられるが、熱酸化により酸化膜７を形成するとシ
リコン基板１のダメージがある程度、回復する。また、
酸化膜７を形成することによりトレンチ上端のコーナー
部分が丸みを帯びた形状となるため、続く工程で埋め込
み酸化膜（ＨＤＰ膜）１３を堆積させる際に空隙（ボイ
ド）が発生するのを防ぐことができる。When dry etching is performed on the silicon substrate 1 to form a trench, the silicon substrate 1 is damaged. However, when the oxide film 7 is formed by thermal oxidation, damage to the silicon substrate 1 is recovered to some extent. Also,
By forming the oxide film 7, the corner portion at the upper end of the trench becomes rounded. Therefore, it is necessary to prevent generation of voids when depositing the buried oxide film (HDP film) 13 in a subsequent step. Can be.

【００２９】次に、ＨＤＰ法により、埋め込み酸化膜
（ＨＤＰ膜）１３を上記のトレンチに堆積させる。埋め
込み酸化膜１３の形成は、原料として例えばＯ3 −ＴＥ
ＯＳ（テトラエトキシシラン）を用い、例えば、マイク
ロ波電子サイクロトロン共鳴プラズマ（ＥＣＲ）ＣＶＤ
法により行うことができる。埋め込み酸化膜としてＨＤ
Ｐ膜を用いることにより、膜収縮が少なく、アスペクト
比が高い箇所においても段差被覆性（ステップカバレー
ジ）に優れた素子分離絶縁膜が形成される。Next, a buried oxide film (HDP film) 13 is deposited in the trench by the HDP method. The buried oxide film 13 is formed by, for example, using O 3 -TE
For example, microwave electron cyclotron resonance plasma (ECR) CVD using OS (tetraethoxysilane)
It can be performed by the method. HD as buried oxide film
By using the P film, an element isolation insulating film having excellent step coverage (step coverage) is formed even in a portion having a small film shrinkage and a high aspect ratio.

【００３０】さらに、バイアススパッタ法の適用、すな
わち、埋め込み酸化膜１３を堆積させる際に、シリコン
基板１側にもセルフバイアスがかかるように高周波電力
を印加して、シリコン基板１上で絶縁膜（酸化膜）をエ
ッチングしながら堆積させることにより、テーパ状の側
壁をもつ素子分離絶縁膜（ＳＴＩ）６が形成される。バ
イアススパッタ法によれば、平坦面と段差側面でスパッ
タ／エッチング速度が異なるため、プラズマが素子特性
に損傷を与えない範囲でセルフバイアス条件を適当に選
択することにより、平坦化された表面が得られる。以上
により、図４（Ａ）に示すような構造となる。Further, when applying the bias sputtering method, that is, when depositing the buried oxide film 13, high-frequency power is applied so that a self-bias is also applied to the silicon substrate 1 side, and an insulating film ( By depositing the oxide film while etching, an element isolation insulating film (STI) 6 having a tapered side wall is formed. According to the bias sputtering method, a sputter / etching rate is different between a flat surface and a step side surface. Therefore, by appropriately selecting a self-bias condition within a range where plasma does not damage device characteristics, a flattened surface can be obtained. Can be Thus, a structure as shown in FIG.

【００３１】ＣＭＰによる研磨を全面に均一に行うため
に、埋め込み酸化膜１３表面の凸部は、ＣＭＰを行う前
に予め除去する。図４（Ｂ）に示すように、広いアクテ
ィブ領域３以外を被覆するようなフォトレジスト１４を
形成し、フォトレジスト１４をマスクとして広いアクテ
ィブ領域３上の埋め込み酸化膜１３にエッチングを行
う。その後、フォトレジスト１４を除去すると図５
（Ａ）に示すような構造となる。In order to uniformly perform polishing by CMP over the entire surface, the protrusions on the surface of the buried oxide film 13 are removed before performing CMP. As shown in FIG. 4B, a photoresist 14 is formed so as to cover the area other than the wide active area 3, and the buried oxide film 13 on the wide active area 3 is etched using the photoresist 14 as a mask. Thereafter, when the photoresist 14 is removed, FIG.
The structure is as shown in FIG.

【００３２】次に、ＣＭＰ法により埋め込み酸化膜１３
表面を平坦化する。ＣＭＰ研磨の特性として、酸化膜と
ＳｉＮ膜のエッチングの選択比はアクティブ領域の面積
率に応じて変化する。図５（Ｂ）に示すように広い素子
分離絶縁膜中に形成された孤立アクティブ領域５におい
ては、対ＳｉＮ膜の選択比が確保できないため、埋め込
み酸化膜１３が過剰に研磨される。逆に、アクティブ領
域の面積率が高い箇所においては、対ＳｉＮ膜の選択比
が確保されるため、研磨速度が遅くなる。そこで、ＣＭ
Ｐ研磨を均一に行うために、最も研磨速度が高くなる孤
立アクティブ領域５をモニターし、この領域において埋
め込み酸化膜１３およびＳｉＮ膜１１が除去され、ポリ
シリコン層１０が露出した時点で、第１のＣＭＰ研磨を
終了させる。Next, the buried oxide film 13 is formed by the CMP method.
Flatten the surface. As a characteristic of the CMP polishing, the etching selectivity of the oxide film and the SiN film changes according to the area ratio of the active region. In the isolated active region 5 formed in the wide element isolation insulating film as shown in FIG. 5B, the buried oxide film 13 is excessively polished because the selectivity of the SiN film to the isolated active region 5 cannot be ensured. Conversely, in a portion where the area ratio of the active region is high, the selection ratio of the SiN film is secured, so that the polishing rate is reduced. So, CM
In order to perform the P polishing uniformly, the isolated active region 5 where the polishing rate is the highest is monitored, and when the buried oxide film 13 and the SiN film 11 are removed in this region and the polysilicon layer 10 is exposed, Is finished.

【００３３】その後、図６（Ａ）に示すように、孤立ア
クティブ領域５のポリシリコン層１０が露出した状態で
高温酸化炉に入れ、ポリシリコン層１０の酸化を行う。
この熱処理の条件は、例えば、１０００〜１１００℃に
おけるＯ2 酸化とし、２０〜３０分程度の加熱とする。
この酸化によりポリシリコン層１０が熱酸化膜１０’に
変化して、孤立アクティブ領域５上のＣＭＰの研磨速度
が下がる。また、酸化させる前のポリシリコン層１０に
比較して体積が約２倍に増加するため、孤立アクティブ
領域５が周辺の埋め込み酸化膜１３に比較して突出した
状態となる。これにより、機械的研磨速度も下がるた
め、孤立アクティブ領域５の過剰研磨を抑制することが
可能となる。Thereafter, as shown in FIG. 6A, the polysilicon layer 10 in the isolated active region 5 is exposed to a high-temperature oxidation furnace and the polysilicon layer 10 is oxidized.
The conditions of this heat treatment are, for example, O 2 oxidation at 1000 to 1100 ° C. and heating for about 20 to 30 minutes.
This oxidation turns the polysilicon layer 10 into a thermal oxide film 10 ′, and reduces the CMP polishing rate on the isolated active region 5. Further, since the volume is increased about twice as much as that of the polysilicon layer 10 before being oxidized, the isolated active region 5 is in a state of being protruded as compared with the surrounding buried oxide film 13. Accordingly, the mechanical polishing rate is also reduced, so that it is possible to suppress excessive polishing of the isolated active region 5.

【００３４】一方、トレンチ端部（側壁）において埋め
込み酸化膜１３に接するポリシリコン層１０の界面が、
表面積を小さくするように収縮するため、図６（Ａ）に
示すように丸まった断面となる。これにより、トレンチ
端部における埋め込み酸化膜の落ち込みが抑制され、逆
狭チャネル効果などによるトランジスタ特性の低下を防
止することができる。On the other hand, the interface of the polysilicon layer 10 in contact with the buried oxide film 13 at the trench end (side wall)
Since the shrinkage is performed so as to reduce the surface area, the cross section is rounded as shown in FIG. As a result, the fall of the buried oxide film at the trench end is suppressed, and a decrease in transistor characteristics due to an inverse narrow channel effect or the like can be prevented.

【００３５】また、ポリシリコン層１０が熱酸化される
ことにより、トレンチ端部にも熱酸化膜が形成され擬似
バーズビークとなる。したがって、続く工程でゲート酸
化膜８を形成する前に、フッ酸を用いたエッチングを行
った場合にも、トレンチ端部に埋め込み酸化膜１３の落
ち込みが発生するのを抑制することができる。Further, when the polysilicon layer 10 is thermally oxidized, a thermal oxide film is formed also at the end of the trench to form a pseudo bird's beak. Therefore, even if etching using hydrofluoric acid is performed before the gate oxide film 8 is formed in the subsequent step, it is possible to prevent the buried oxide film 13 from dropping at the trench end.

【００３６】次に、図６（Ｂ）に示すように再度ＣＭＰ
を行い、最終的な研磨とする。この研磨は、孤立アクテ
ィブ領域５以外のアクティブ領域上に形成された埋め込
み酸化膜１３が、完全に除去されるまで行う。その後、
ＳｉＮ膜１１が残存する場合には必要に応じてホットリ
ン酸を用いたエッチングにより除去し、ポリシリコン層
１０を露出させる。Next, as shown in FIG.
And final polishing. This polishing is performed until the buried oxide film 13 formed on the active region other than the isolated active region 5 is completely removed. afterwards,
If the SiN film 11 remains, it is removed by etching using hot phosphoric acid, if necessary, to expose the polysilicon layer 10.

【００３７】その後、ポリシリコン層１０をケミカルド
ライエッチングにより等方的に除去する。これにより、
図１（Ａ）に示すように、アクティブ領域の面積率によ
らず半導体装置の表面が均一に平坦化される。さらに、
公知の方法により犠牲酸化膜（不図示）を形成してシリ
コン基板１表面に不純物の導入を行う。続いて、ゲート
酸化膜８および配線金属層などを公知の方法により形成
する。これにより、基板表面が均一に平坦化され、トレ
ンチ端部の埋め込み酸化膜の落ち込みに起因するトラン
ジスタ特性の変動が抑制された半導体装置が得られる。Thereafter, the polysilicon layer 10 is isotropically removed by chemical dry etching. This allows
As shown in FIG. 1A, the surface of the semiconductor device is uniformly flattened regardless of the area ratio of the active region. further,
A sacrificial oxide film (not shown) is formed by a known method, and impurities are introduced into the surface of the silicon substrate 1. Subsequently, a gate oxide film 8, a wiring metal layer, and the like are formed by a known method. As a result, a semiconductor device is obtained in which the surface of the substrate is uniformly flattened and the variation in transistor characteristics due to the depression of the buried oxide film at the trench end is suppressed.

【００３８】上記の本発明の実施形態の半導体装置の製
造方法によれば、素子形成間隔が相対的に広い領域に形
成された孤立アクティブ領域のＣＭＰ研磨速度が低下す
るため、広いトレンチにおける絶縁膜の過剰な研磨が防
止される。したがって、メモリセル部分と周辺回路部分
とが混載された半導体装置においても均一な形状のＳＴ
Ｉを形成することができる。本発明の半導体装置の製造
方法は、上記の実施の形態に限定されない。例えば、Ｈ
ＤＰ膜の成膜は上記のＥＣＲ法以外のプラズマＣＶＤ法
によっても行うことが可能である。その他、本発明の要
旨を逸脱しない範囲で、種々の変更が可能である。According to the method of manufacturing a semiconductor device according to the embodiment of the present invention, the CMP rate of the isolated active region formed in the region where the element formation interval is relatively large is reduced, so that the insulating film in the wide trench is formed. Excessive polishing is prevented. Therefore, even in a semiconductor device in which a memory cell portion and a peripheral circuit portion are mixedly mounted, a semiconductor device having a uniform shape ST
I can be formed. The method for manufacturing a semiconductor device of the present invention is not limited to the above embodiment. For example, H
The DP film can be formed by a plasma CVD method other than the ECR method. In addition, various changes can be made without departing from the gist of the present invention.

【００３９】[0039]

【発明の効果】本発明の半導体装置の製造方法によれ
ば、化学的機械研磨の保護層を熱酸化させて化学的研磨
速度を低下させるのと同時に、体積膨張させて機械的研
磨速度も低下させるため、孤立アクティブ領域のＣＭＰ
研磨速度が低下し、絶縁膜の過剰な研磨が防止される。
本発明の半導体装置の製造方法によれば、保護層が熱酸
化され、ＳＴＩエッジ部分に擬似バーズビークが形成さ
れる。また、ストッパー層に被覆された保護層のトレン
チとの界面が熱酸化工程により収縮するため、トレンチ
端部の落ち込みが抑制される。これにより、トレンチ端
部における電界集中が抑制され、逆狭チャネル効果など
のトランジスタ特性の低下が防止される。本発明の半導
体装置の製造方法によれば、マスク形成のためのフォト
リソグラフィ工程を伴うエッチング工程を特に増加させ
る必要がなく、低コストで基板の平坦化を実現すること
が可能となる。According to the method of manufacturing a semiconductor device of the present invention, the protective layer for chemical mechanical polishing is thermally oxidized to lower the chemical polishing rate, and at the same time, the volume is expanded to lower the mechanical polishing rate. CMP of the isolated active area
The polishing rate is reduced, and excessive polishing of the insulating film is prevented.
According to the method for manufacturing a semiconductor device of the present invention, the protective layer is thermally oxidized, and a pseudo bird's beak is formed at the STI edge. In addition, since the interface of the protective layer covered with the stopper layer and the trench is contracted by the thermal oxidation process, the drop at the trench end is suppressed. As a result, electric field concentration at the trench end is suppressed, and deterioration of transistor characteristics such as an inverse narrow channel effect is prevented. According to the method for manufacturing a semiconductor device of the present invention, it is not necessary to particularly increase an etching step involving a photolithography step for forming a mask, and it is possible to realize flattening of a substrate at low cost.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（Ａ）は本発明の半導体装置の製造方法により
製造される半導体装置の断面図である。（Ｂ）は本発明
の半導体装置の製造方法の製造工程を示す断面図であ
る。FIG. 1A is a cross-sectional view of a semiconductor device manufactured by a method of manufacturing a semiconductor device according to the present invention. (B) is a sectional view showing a manufacturing step of a method for manufacturing a semiconductor device of the present invention;

【図２】本発明の半導体装置の製造方法の製造工程を示
す断面図である。FIG. 2 is a cross-sectional view illustrating a manufacturing process of a method for manufacturing a semiconductor device according to the present invention.

【図３】本発明の半導体装置の製造方法の製造工程を示
す断面図である。FIG. 3 is a cross-sectional view illustrating a manufacturing process of a method for manufacturing a semiconductor device according to the present invention.

【図４】本発明の半導体装置の製造方法の製造工程を示
す断面図である。FIG. 4 is a cross-sectional view showing a manufacturing step of the method for manufacturing a semiconductor device according to the present invention.

【図５】本発明の半導体装置の製造方法の製造工程を示
す断面図である。FIG. 5 is a cross-sectional view showing a manufacturing step of the method for manufacturing a semiconductor device according to the present invention.

【図６】本発明の半導体装置の製造方法の製造工程を示
す断面図である。FIG. 6 is a cross-sectional view showing a manufacturing step of the method for manufacturing a semiconductor device according to the present invention.

【図７】従来の半導体装置の製造方法の製造工程を示す
断面図である。FIG. 7 is a cross-sectional view showing a manufacturing step of a conventional method for manufacturing a semiconductor device.

【図８】従来の半導体装置の製造方法の製造工程を示す
断面図である。FIG. 8 is a cross-sectional view showing a manufacturing step in a conventional method for manufacturing a semiconductor device.

【図９】従来の半導体装置の製造方法の製造工程を示す
断面図である。FIG. 9 is a cross-sectional view showing a manufacturing step of a conventional method for manufacturing a semiconductor device.

【図１０】従来の半導体装置の製造方法の製造工程を示
す断面図である。FIG. 10 is a cross-sectional view showing a manufacturing step in a conventional method for manufacturing a semiconductor device.

【図１１】従来の半導体装置の製造方法の製造工程を示
す断面図である。FIG. 11 is a cross-sectional view showing a manufacturing step in a conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

１、２１…シリコン基板、２…メモリセル領域、３…広
いアクティブ領域、４…狭いアクティブ領域、５、２８
…孤立アクティブ領域、６…ＳＴＩ（ｓｈａｌｌｏｗ
ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）、７、２５…酸化
膜（熱酸化膜）、８…ゲート酸化膜、９、２２…犠牲酸
化膜（パッド酸化膜）、１０…ポリシリコン層、１１、
２３…窒化シリコン（ＳｉＮ）膜、１２、１４、２４、
２７…フォトレジスト、１３、２６…埋め込み酸化膜
（ＨＤＰ；ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ
膜）、２９…埋め込み酸化膜エッジ部分の落ち込み。1, 21: silicon substrate, 2: memory cell area, 3: wide active area, 4: narrow active area, 5, 28
... isolated active area, 6 ... STI (shallow
7, 25 ... oxide film (thermal oxide film), 8 ... gate oxide film, 9, 22 ... sacrificial oxide film (pad oxide film), 10 ... polysilicon layer, 11,
23 ... Silicon nitride (SiN) film, 12, 14, 24,
27: photoresist, 13, 26: buried oxide film (HDP; high density plasma)
Film), 29: Fall in edge of buried oxide film.

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】半導体基板上に複数の素子形成領域を含有
する半導体装置の製造方法において、 前記半導体基板上に犠牲膜を形成する工程と、 前記犠牲膜上に保護層を形成する工程と、 前記半導体基板の前記犠牲膜および前記保護層が形成さ
れた領域内に、素子形成領域を分離するための素子分離
用溝を形成する工程と、 前記素子分離用溝に絶縁体を、一部が前記半導体基板の
基板面上に突出するように埋め込んで素子分離絶縁膜を
形成する工程と、 前記素子分離絶縁膜に、少なくとも１つの素子形成領域
上の前記保護層が表出するまで第１の化学的機械研磨を
行う工程と、 前記素子分離絶縁膜、前記保護層および前記犠牲膜に第
２の化学的機械研磨を行い、前記半導体基板の表面を平
坦化する工程と、 前記半導体基板の素子形成領域上にゲート絶縁膜を形成
する工程とを有する半導体装置の製造方法。1. A method of manufacturing a semiconductor device including a plurality of element formation regions on a semiconductor substrate, comprising: forming a sacrificial film on the semiconductor substrate; forming a protective layer on the sacrificial film; Forming an element isolation groove for isolating an element formation region in a region of the semiconductor substrate where the sacrificial film and the protection layer are formed; and forming an insulator in the element isolation groove. Forming an element isolation insulating film by embedding so as to protrude above the substrate surface of the semiconductor substrate; and a first step until the protective layer on at least one element formation region is exposed in the element isolation insulating film. Performing a chemical mechanical polishing; performing a second chemical mechanical polishing on the element isolation insulating film, the protective layer and the sacrificial film to planarize the surface of the semiconductor substrate; On the forming area Forming a gate insulating film. 【請求項２】前記半導体基板は、素子形成間隔が相対的
に狭い領域と、素子形成間隔が相対的に広い領域とを含
有し、 前記第１の化学的機械研磨を行う工程は、前記素子形成
間隔が相対的に広い領域に形成された少なくとも１つの
素子形成領域上の前記保護層が表出するまで化学的機械
研磨を行う工程である請求項１記載の半導体装置の製造
方法。2. The semiconductor substrate according to claim 1, wherein said semiconductor substrate includes a region having a relatively small element formation interval and a region having a relatively large element formation interval. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the step of performing chemical mechanical polishing is performed until the protective layer on at least one element formation region formed in a region where a formation interval is relatively large is exposed. 【請求項３】前記第１の化学的機械研磨を行った後、前
記保護層を体積膨張させ、前記保護層を前記素子分離絶
縁膜の表面より突出させる工程を有する請求項１記載の
半導体装置の製造方法。3. The semiconductor device according to claim 1, further comprising a step of expanding the volume of the protective layer after the first chemical mechanical polishing, and projecting the protective layer from the surface of the element isolation insulating film. Manufacturing method. 【請求項４】前記半導体基板は、シリコン基板からな
り、 前記犠牲膜を形成する工程は、前記シリコン基板表面を
熱酸化する工程である請求項１記載の半導体装置の製造
方法。4. The method according to claim 1, wherein the semiconductor substrate is made of a silicon substrate, and the step of forming the sacrificial film is a step of thermally oxidizing the surface of the silicon substrate. 【請求項５】前記保護層は、ポリシリコン層であり、 前記保護層を体積膨張させる工程は、前記ポリシリコン
層を熱酸化することにより体積膨張させる工程である請
求項３記載の半導体装置の製造方法。5. The semiconductor device according to claim 3, wherein the protection layer is a polysilicon layer, and the step of expanding the volume of the protection layer is a step of expanding the volume of the polysilicon layer by thermal oxidation. Production method. 【請求項６】前記素子分離絶縁膜を形成する工程は、前
記保護層上に、前記絶縁体に比較して研磨速度の遅い材
料からなるストッパー層を形成する工程と、 前記素子分離用溝内および前記ストッパー層上に、前記
絶縁体を堆積させる工程とを有する請求項１記載の半導
体装置の製造方法。6. The step of forming said element isolation insulating film includes: forming a stopper layer made of a material having a lower polishing rate than said insulator on said protective layer; And a step of depositing said insulator on said stopper layer. 【請求項７】前記ストッパー層は、窒化シリコンからな
る請求項６記載の半導体装置の製造方法。7. The method according to claim 6, wherein said stopper layer is made of silicon nitride. 【請求項８】前記絶縁体は、酸化シリコンからなる請求
項１記載の半導体装置の製造方法。8. The method according to claim 1, wherein said insulator is made of silicon oxide. 【請求項９】前記第１の化学的機械研磨を行う前に、前
記素子形成間隔が相対的に狭い領域に形成された前記素
子分離絶縁膜を予めエッチングにより除去する工程を有
する請求項１記載の半導体装置の製造方法。9. The method according to claim 1, further comprising the step of, prior to performing the first chemical mechanical polishing, removing the element isolation insulating film formed in the region where the element formation interval is relatively narrow by etching in advance. Of manufacturing a semiconductor device. 【請求項１０】前記第２の化学的機械研磨を行った後、
前記犠牲膜および前記保護層の残りをエッチングにより
除去する工程を有する請求項１記載の半導体装置の製造
方法。10. After performing the second chemical mechanical polishing,
2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of removing the remainder of said sacrificial film and said protective layer by etching.
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