JPH11317087A - Nonvolatile memory and programming method therefor - Google Patents

Nonvolatile memory and programming method therefor

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JPH11317087A
JPH11317087A JP1362799A JP1362799A JPH11317087A JP H11317087 A JPH11317087 A JP H11317087A JP 1362799 A JP1362799 A JP 1362799A JP 1362799 A JP1362799 A JP 1362799A JP H11317087 A JPH11317087 A JP H11317087A
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JP
Japan
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threshold voltage
voltage
difference
control gate
memory cell
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Application number
JP1362799A
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Japanese (ja)
Inventor
Toki Ri
東起 李
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

PROBLEM TO BE SOLVED: To improve the reliability of storage of multibit data by programming one data state so as to have a threshold voltage distribution and making differences among adjacent distributions corresponding to respective data states uneven. SOLUTION: States in which two-bit data are enabled are distributed in a voltage equal to or lower than a critical threshold voltage Vmax. Threshold voltage distributions corresponding to respective states are 0.4 V. The difference between a lower threshold voltage distribution (a) and a higher threshold voltage distribution (b) and the difference between b' and b" are not equal on the basis of respective selection voltages Vg1, Vg2 and Vg3. Moreover, the higher the threshold voltage is, the larger the difference between b and b', the difference between b' and b" become. Consequently, a bit failure phenomenon in which electric charge stored on a floating gate is induced by an inverse F-N tunnelling current and various leakage sources can be prevented.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体メモリ装置
に関するものであり、より詳しくは、電気的に消去及び
プログラムできるセルにマルチ−ビットデータを貯蔵す
る不揮発性メモリ装置及びそのプログラム方法に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a non-volatile memory device for storing multi-bit data in electrically erasable and programmable cells and a programming method thereof. is there.

【０００２】[0002]

【従来の技術】図１は、従来技術による２ビットデータ
の可能な状態に対応するスレショルド電圧分布を示す図
面である。そして、図２は、従来技術のプログラム方法
によるプログラム電圧及びプログラム基準電圧の変化を
示す波形図である。2. Description of the Related Art FIG. 1 is a diagram showing a threshold voltage distribution corresponding to a possible state of 2-bit data according to the prior art. FIG. 2 is a waveform diagram showing changes in a program voltage and a program reference voltage according to a conventional programming method.

【０００３】１例に、電気的に消去及びプログラムでき
るＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌ
ｅ ａｎｄ ｐｒｏｇａｍｍｂｌｅ ＲＯＭを、以下、
ＥＥＰＲＯＭと称する）セルが４つの可能な状態を有す
ると仮定してみよう。この場合、可能な状態は、“０
０”、“０１”、“１０”、そして“１１”である。図
１に図示されたように、状態“００”は、消去された状
態を示し、状態“０１”−“１１”は、プログラムされ
た状態を示す。ここで、プログラムされた状態のスレシ
ョルド電圧分布は、大略０．４Ｖであり、分布は、工程
変化及びいろいろ変数によって異なって形成することが
できる。[0003] One example is an electrically erasable and programmable ROM (Electrically Erasable) ROM.
e and programmable ROM,
Suppose a cell (referred to as an EEPROM) has four possible states. In this case, the possible state is “0”.
0, “01”, “10”, and “11.” As shown in FIG. 1, state “00” indicates an erased state, and states “01”-“11” indicate 5 shows a programmed state, wherein the threshold voltage distribution of the programmed state is approximately 0.4 V, and the distribution can be formed differently depending on process variations and various variables.

【０００４】ＥＥＰＲＯＭセルは、各状態に対応するプ
ログラム基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、そしてＶｒ
ｅｆ３に基づいて一連のプログラム及びプログラム検証
動作（ｐｒｏｇｒａｍ ａｎｄ ｐｒｏｇｒａｍ ｖｅ
ｒｆｉｃａｉｔｏｎ ｏｐｅｒａｔｉｏｎｓ）を通して
要求される状態にプログラムされる。各状態に対応する
プログラム基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、そしてＶ
ｒｅｆ３は、図１及び図２に図示されたように、各々
０．４Ｖ、１．６Ｖ、そして２．８Ｖである。プログラ
ム基準電圧の各々間隙は、１．２Ｖに一定に分布され
る。The EEPROM cells have program reference voltages Vref1, Vref2, and Vr corresponding to each state.
Based on ef3, a series of programs and a program verification operation (program and program
rficaton operations) to be programmed to the required state. The program reference voltages Vref1, Vref2, and V corresponding to each state
ref3 is 0.4V, 1.6V, and 2.8V, respectively, as illustrated in FIGS. Each gap of the program reference voltage is uniformly distributed at 1.2V.

【０００５】ＥＥＰＲＯＭセルの制御ゲートに各状態に
対応する選択電圧（図１のＶｇ１、Ｖｇ２、そしてＶｇ
３）を順次、供給して、前述された過程を通して、プロ
グラムされたＥＥＰＲＯＭセルのデータ状態は、感知増
幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）（図３参照）
（例えば、ページバッファ）を通して感知される。Select voltages (Vg1, Vg2, and Vg in FIG. 1) corresponding to each state are applied to the control gate of the EEPROM cell.
3) is sequentially supplied, and through the above-described process, the data state of the programmed EEPROM cell is changed to a sense amplifier (see FIG. 3).
(Eg, a page buffer).

【０００６】任意の選択電圧を基準として低いスレショ
ルド電圧分布と高いスレショルド電圧分布の間の間隙
は、次のような理由で設定される。ＥＥＰＲＯＭセルに
貯蔵されたデータ状態は、感知増幅器によって感知され
る。この時、選択電圧とＥＥＰＲＯＭセルのスレショル
ド電圧の差によって発生し、ＥＥＰＲＯＭセルを通して
流れる電流量を十分に感知できるかの可否を基準とし
て、選択電圧とそれの割に低いスレショルド電圧の間の
間隙（又は、マージン）が決定される。これは、図１の
記号（ａ）に表示されている。The gap between the low threshold voltage distribution and the high threshold voltage distribution with respect to an arbitrary selection voltage is set for the following reasons. The data state stored in the EEPROM cell is sensed by a sense amplifier. At this time, the gap between the selection voltage and a relatively low threshold voltage, which is generated due to the difference between the selection voltage and the threshold voltage of the EEPROM cell, based on whether or not the amount of current flowing through the EEPROM cell can be sufficiently sensed, is determined. Or, a margin) is determined. This is indicated by the symbol (a) in FIG.

【０００７】これと反対に、選択電圧の割に高いスレシ
ョルド電圧分布を有するデータ状態では、漏洩電流、工
程変化、電源変化等を考慮して、選択電圧とそれの割に
高いスレショルド電圧の間の間隙（又は、マージン）が
決定される。これは、図１の記号（ｂ）に表示されてい
る。図１及び図２に図示されたように、任意の選択電圧
を基準として、低く、高い状態の間のマージン（ａ）及
び（ｂ）、そしてプログラム検証電圧の間の間隙は、同
一の間隙に分布されている。On the other hand, in a data state having a threshold voltage distribution higher than the selection voltage, a leakage current, a process change, a power supply change, and the like are taken into consideration, and the data between the selection voltage and the relatively high threshold voltage is taken into consideration. The gap (or margin) is determined. This is indicated by the symbol (b) in FIG. As illustrated in FIGS. 1 and 2, the margins (a) and (b) between the low and high states, and the gap between the program verify voltages, with respect to any selected voltage, are the same. Are distributed.

【０００８】半導体メモリ装置は、技術の発達によって
高集積化及び後続化の傾向にある。そのような傾向によ
ってより高い集積度を有する半導体メモリ装置の実現の
ため、前述されたように、１つのメモリセルに少なくと
も２ビットのデータが貯蔵できるマルチ技術が研究開発
されている。マルチ技術は、１つのメモリセルにマルチ
−ビットデータが貯蔵できるため、単一ビット（ｓｉｎ
ｇｌｅ ｂｉｔ）の割に信頼性（ｒｅｌｉａｂｉｌｉｔ
ｙ）が下がる。結果的に、マルチ−ビットデータを貯蔵
する不揮発性メモリ装置が実用化されるための重要な課
題に信頼性問題が登場している。Semiconductor memory devices tend to be highly integrated and succeeding as technology advances. In order to realize a semiconductor memory device having a higher degree of integration due to such a tendency, as described above, a multi-technology capable of storing at least 2-bit data in one memory cell has been researched and developed. The multi technology is capable of storing multi-bit data in one memory cell.
gle bit) but reliability (reliabilit)
y) falls. As a result, a reliability problem has emerged as an important issue for a non-volatile memory device storing multi-bit data to be put to practical use.

【０００９】[0009]

【発明が解決しようとする課題】従って、本発明の目的
は、向上されたマルチ−ビットデータを貯蔵する不揮発
性メモリ装置の信頼性（ｒｅｌｉａｂｉｌｉｔｙ）を向
上させることができるプログラム方法を提供することで
ある。SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a programming method capable of improving the reliability of a nonvolatile memory device storing improved multi-bit data. is there.

【００１０】本発明の他の目的は、向上された信頼性を
有し、マルチ−ビットデータを貯蔵し、不揮発性メモリ
装置を提供することである。It is another object of the present invention to provide a nonvolatile memory device having improved reliability and storing multi-bit data.

【００１１】[0011]

【課題を解決するための手段】上述のような目的を達成
するための本発明の一特徴によると、電気的に消去及び
プログラムでき、フローティングゲート及び制御ゲート
を有する少なくとも１つのメモリセルを含むが、メモリ
セルは、複数の可能なデータ状態を示す複数の均等なス
レショルド電圧分布のうち、１つのスレショルド電圧分
布を有する不揮発性メモリ装置のプログラム方法におい
て、可能なデータ状態のうち、１つのデータ状態のスレ
ショルド電圧分布を有するようにプログラムするが、可
能なデータ状態、各々に対応するスレショルド電圧分布
のうち、隣接な分布の差が不均等である。According to one aspect of the present invention, there is provided at least one memory cell which can be electrically erased and programmed and has a floating gate and a control gate. The memory cell may be configured to have one threshold voltage distribution among a plurality of equal threshold voltage distributions indicating a plurality of possible data states. , The possible data states, and the difference between adjacent distributions among the corresponding threshold voltage distributions are unequal.

【００１２】この望ましい態様において、可能なデータ
状態、各々に対応するスレショルド電圧分布の間の差
は、スレショルド電圧が大きければ大きいほどさらに大
きい。In this preferred embodiment, the difference between the possible data states, the threshold voltage distribution corresponding to each, is greater the greater the threshold voltage.

【００１３】この望ましい態様において、メモリセルの
制御ゲートに印加される電圧を基準として、データ状
態、各々に対応するスレショルド電圧と対応する制御ゲ
ート電圧の間の電圧差は、均等である。In this preferred embodiment, with respect to the voltage applied to the control gate of the memory cell, the data state, the voltage difference between the respective threshold voltage and the corresponding control gate voltage are equal.

【００１４】この望ましい態様において、読出動作時、
データ状態、各々に対応する制御ゲートに印加されるゲ
ート電圧とゲート電圧の割に高いスレショルド電圧の間
の電圧差は不均等であるが、スレショルド電圧が大きけ
れば大きいほどもっと大きい。In this desirable mode, in the read operation,
The data difference between the gate voltage applied to the corresponding control gate and the threshold voltage, which is higher than the gate voltage, is unequal, but the greater the threshold voltage, the greater the difference.

【００１５】この望ましい態様において、制御ゲート電
圧の間の差は、不均等である。In this preferred embodiment, the difference between the control gate voltages is unequal.

【００１６】この望ましい態様において、プログラム段
階から、メモリセルは、Ｆ−Ｎトンネリングによってプ
ログラムされる。In this preferred embodiment, from the programming stage, the memory cells are programmed by FN tunneling.

【００１７】本発明の他の特徴によると、不揮発性メモ
リ装置において、電気的に消去及びプログラムでき、フ
ローティングゲート及び制御ゲートを有する少なくとも
１つのメモリセルと、メモリセルは、複数の可能なデー
タ状態を示す複数の均等なスレショルド電圧分布のう
ち、１つのスレショルド電圧分布を有し、プログラム動
作の間、メモリセルの制御ゲートに順次的に変化するプ
ログラム電圧を提供し、可能なデータ状態のうち、１つ
のデータ状態のスレショルド電圧分布を有するようにプ
ログラムする手段を含むが、可能なデータ状態、各々に
対応するスレショルド電圧分布のうち、隣接する分布の
間の差が不均等である。According to another feature of the invention, in a non-volatile memory device, at least one memory cell having a floating gate and a control gate, which can be electrically erased and programmed, and wherein the memory cell has a plurality of possible data states. Has a threshold voltage distribution among a plurality of uniform threshold voltage distributions, and provides a program voltage that sequentially changes to a control gate of a memory cell during a program operation, and among possible data states, It includes means for programming to have a threshold voltage distribution for one data state, but the possible data states, the threshold voltage distribution corresponding to each one, are unequal in differences between adjacent distributions.

【００１８】この望ましい態様において、メモリセル
は、Ｆ−Ｎトンネリングによってプログラムされる。In this preferred embodiment, the memory cells are programmed by FN tunneling.

【００１９】この望ましい態様において、可能なデータ
状態、各々に対応するスレショルド電圧分布の間の差
は、スレショルド電圧が大きければ大きいほどさらに大
きい。In this preferred embodiment, the difference between the possible data states, the threshold voltage distribution corresponding to each, is greater the greater the threshold voltage.

【００２０】この望ましい態様において、メモリセルの
制御ゲートに印加される電圧を基準として、データ状
態、各々に対応するスレショルド電圧と対応する制御ゲ
ート電圧の間の電圧差は、均等である。In this preferred embodiment, with respect to the voltage applied to the control gate of the memory cell, the data state, the voltage difference between the respective threshold voltage and the corresponding control gate voltage is equal.

【００２１】この望ましい態様において、読出動作時、
データ状態、各々に対応する制御ゲートに印加されるゲ
ート電圧とゲート電圧の割に高いスレショルド電圧の間
の電圧差は、不均等であるが、スレショルド電圧が大き
ければ大きいほどさらに大きい。In this desirable mode, at the time of reading operation,
The data difference between the gate voltage applied to the control gate corresponding to each data state and the threshold voltage higher than the gate voltage is unequal, but is larger as the threshold voltage is larger.

【００２２】このような方法によって、Ｆ−Ｎトンネリ
ングを利用したメモリ装置で限界スレショルド電圧値を
設定してそれより低い電圧下で、可能なデータ状態に対
応するスレショルド電圧を設定することによって信頼性
を向上させることができる。According to the above method, a threshold voltage value is set in a memory device using FN tunneling, and a threshold voltage corresponding to a possible data state is set under a lower threshold voltage value. Can be improved.

【００２３】[0023]

【発明の実施の形態】以下、本発明による参照図面、図
３乃至図７に基づいて詳細に説明される。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a preferred embodiment of the present invention.

【００２４】図３は、不揮発性メモリ装置の構成を概略
的に示すブロック図である。FIG. 3 is a block diagram schematically showing a configuration of the nonvolatile memory device.

【００２５】本発明の背景技術の１例による不揮発性メ
モリ装置は、図３に図示されたように、メモリセルアレ
ー（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１００、ワ
ードライン電圧発生回路（ｗｏｒｄｌｉｎｅ ｖｏｌｔ
ａｇｅ ｇｅｎｅｒａｔｉｎｇ ｃｉｒｃｕｉｔ）１２
０、行デコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）１４０、そ
して感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）１
６０とを含む。メモリセルアレー１００は、図面には図
示しなかったが、行と列に配列された複数の電気的に消
去及びプログラムできるＲＯＭセルで構成される。ワー
ドライン電圧発生回路１２０は、各動作モードに関連さ
れた相異なるワードライン電圧を発生する。As shown in FIG. 3, a nonvolatile memory device according to an example of the background art of the present invention includes a memory cell array 100, a word line voltage generation circuit (wordline voltage), and the like.
age generating circuit) 12
0, a row decoder 140, and a sense amplifier 1
60. Although not shown in the drawing, the memory cell array 100 includes a plurality of electrically erasable and programmable ROM cells arranged in rows and columns. The word line voltage generating circuit 120 generates a different word line voltage associated with each operation mode.

【００２６】例えば、プログラムモードから、図２に図
示されたように、順次、変化するプログラム電圧（Ｖｐ
ｇｍ）及びプログラム基準電圧Ｖｒｅｆ１−Ｖｒｅｆ３
を発生する。そして、感知増幅器１６０は、読出／検証
モードから選択されたセルに貯蔵されたデータ状態を感
知増幅し、プログラムモードから選択されたセルに関連
された列上に要求されるデータ状態に対応する電圧を伝
達する。For example, as shown in FIG. 2, from the program mode, the program voltage (Vp
gm) and the program reference voltages Vref1-Vref3
Occurs. The sense amplifier 160 senses and amplifies a data state stored in the cell selected from the read / verify mode, and generates a voltage corresponding to a required data state on a column associated with the cell selected from the program mode. To communicate.

【００２７】メモリセルアレー１００、ワードライン電
圧発生回路１２０、行デコーダ１４０、そして感知増幅
器１６０は、この分野の知識を持っている者によく知ら
れているため、それらに対する詳細回路は、図示しなか
った。Since the memory cell array 100, the word line voltage generation circuit 120, the row decoder 140, and the sense amplifier 160 are well known to those skilled in the art, detailed circuits for them are shown in FIG. Did not.

【００２８】図４は、Ｆ−Ｎトンネリングを利用したＥ
ＥＰＲＯＭセルに対するプログラム動作を構造的に示す
断面図である。図５は、逆Ｆ−Ｎトネリングによるスレ
ショルド電圧の変化を模擬実験した結果を示す図面であ
る。FIG. 4 shows E using FN tunneling.
FIG. 3 is a cross-sectional view structurally showing a program operation for an EPROM cell. FIG. 5 is a diagram illustrating a result of a simulation experiment on a change in threshold voltage due to reverse FN tunneling.

【００２９】電気的に消去及びプログラムできるＲＯＭ
（ＥＥＰＲＯＭ）セルは、ホット電子注入（ｈｏｔ ｅ
ｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）とコールド電子
トンネリング（ｃｏｌｄ ｅｌｅｃｔｒｏｎ ｔｕｎｎ
ｅｌｉｎｇ）を利用してプログラムされる。前者は、ア
バランシェ（ａｖａｌａｎｃｈｅ）を利用し、後者は、
トンネリング、即ちＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍ）トンネリングを利用することは、この分野の通
常的な知識を持っている者に自明である。プログラム方
法の共通点は、ＥＥＰＲＯＭセルのフローティングゲー
ト１０に（−）電子を注入するという点である。そし
て、注入された電子の量によってＥＥＰＲＯＭセルのス
レショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇ
ｅ）が決定される。図４に図示されたように、ＥＥＰＲ
ＯＭセルは、（−）電子が蓄積されるフローティングゲ
ート（ｆｌｏａｔｉｎｇ ｇａｔｅ）１０及びプログラ
ム電圧Ｖｐｇｍが印加される制御ゲート（ｃｉｎｔｒｏ
ｌｇａｔｅ）１２を有する。Electrically Erasable and Programmable ROM
(EEPROM) cells use hot electron injection (hot e).
Electron Injection and Cold Electron Tunneling
eling). The former uses avalanche, and the latter uses
Tunneling, that is, FN (Fowler-Nordh)
eim) The use of tunneling is self-evident to those of ordinary skill in the art. The common feature of the programming method is that (-) electrons are injected into the floating gate 10 of the EEPROM cell. Then, a threshold voltage (threshold voltage) of the EEPROM cell is determined according to an amount of injected electrons.
e) is determined. As shown in FIG.
The OM cell includes a floating gate 10 for storing (-) electrons and a control gate (cintro) to which a program voltage Vpgm is applied.
lgate) 12.

【００３０】以下、Ｆ−Ｎトンネリングを利用してＥＥ
ＰＲＯＭセルに単一ビット、又はマルチ−ビットデータ
を貯蔵する方法が概略的に説明される。Hereinafter, EE using FN tunneling will be described.
A method for storing single-bit or multi-bit data in a PROM cell is schematically described.

【００３１】制御ゲート１２には、プログラム電圧Ｖｐ
ｇｍ（例えば、１８Ｖ）が印加される。プログラム電圧
Ｖｐｇｍによってフローティングゲート１０に所定レベ
ルのフローティングゲート電圧が発生する。この時、発
生したフローティングゲート電圧と０Ｖにバイアスされ
るバルク１４の電圧差によって発生する電界によってチ
ャンネルに電流が流れる。これをＦ−Ｎ電流と称し、下
記した式（１）のように表現される。The control gate 12 has a program voltage Vp
gm (for example, 18 V) is applied. A predetermined level of floating gate voltage is generated in floating gate 10 by program voltage Vpgm. At this time, a current flows through the channel due to an electric field generated by a difference between the generated floating gate voltage and the voltage of the bulk 14 biased to 0V. This is referred to as an FN current and is expressed as in the following equation (1).

【００３２】[0032]

【数１】 (Equation 1)

【００３３】式（１）から、記号Ａは、Ｆ−Ｎダイオー
ド面積を示し、記号ＴOXは、トンネリング酸化膜、又は
ゲート酸化膜１６の厚さを示す。ここで、トンネリング
酸化膜１６は、図４から、フローティングゲート１０と
バルク１４との間に形成されている。電圧ＶFGは、フロ
ーティングゲート１０に発生される電圧であり、記号Ｊ
F及びＥFがはＦ−Ｎダイオードパラメター定数である。
式（１）に表記された電流量によってフローティングゲ
ート１０に電荷が注入され、注入された電荷量によって
フローティングゲート１０の電位が変化される。即ち、
セルの初期スレショルド電圧（消去された状態に対応す
るスレショルド電圧）が変わる。From equation (1), the symbol A indicates the area of the FN diode, and the symbol T OX indicates the thickness of the tunneling oxide film or the gate oxide film 16. Here, the tunneling oxide film 16 is formed between the floating gate 10 and the bulk 14 from FIG. The voltage V FG is a voltage generated at the floating gate 10,
F and E F is is F-N diode parameters over constants.
Electric charges are injected into the floating gate 10 according to the amount of current expressed in the equation (1), and the potential of the floating gate 10 is changed according to the amount of injected electric charge. That is,
The initial threshold voltage of the cell (the threshold voltage corresponding to the erased state) changes.

【００３４】例えば、セルの制御ゲート１２に印加され
るプログラム電圧Ｖｐｇｍが１８Ｖであり、制御ゲート
１２とフローティングゲート１０との間のキャパシタン
スＣ１とフローティングゲート１０とバスク１４との間
のキャパシタンスＣ２が同一であると仮定しよう。その
ため、フローティングゲート１０に発生される電圧ＶFG
は、１／２Ｖｐｇｍ［｛Ｃ１／（Ｃ１＋Ｃ２）｝×Ｖｐ
ｇｍ（１８Ｖ）］になる。For example, the program voltage Vpgm applied to the control gate 12 of the cell is 18 V, and the capacitance C1 between the control gate 12 and the floating gate 10 and the capacitance C2 between the floating gate 10 and the basque 14 are the same. Let's assume that Therefore, the voltage V FG generated in the floating gate 10
Is Ｖ Vpgm [{C1 / (C1 + C2)} × Vp
gm (18 V)].

【００３５】そして、面積（Ａ）が０．５μｍ×０．５
μｍであり、厚さＴOXが１００ であり、Ｆ−Ｎパラメ
ターＪF及びＥF、各々は１．１×１０-16［Ａ／Ｖ2］及
び２．４×１０8［Ｖ／Ｃｍ］であるとき、Ｆ−Ｎ電流
ＩF-Nは、１．０６×１０-12［Ａ］である。任意のプロ
グラム時間の間に、Ｆ−Ｎ電流ＩF-Nによって、フロー
ティングゲート１０に電荷が注入され、その注入された
電荷量によってセルのスレショルド電圧が増加するよう
になる。The area (A) is 0.5 μm × 0.5
μm, the thickness T OX is 100, and the FN parameters J F and E F are 1.1 × 10 -16 [A / V 2 ] and 2.4 × 10 8 [V / Cm], respectively. , The FN current IFN is 1.06 × 10 −12 [A]. During an arbitrary programming time, an electric charge is injected into the floating gate 10 by the FN current IFN , and the threshold voltage of the cell is increased by the amount of the injected electric charge.

【００３６】セルのフローティングゲート１０に注入さ
れた電荷量が徐々に増加すると、セルのスレショルド電
圧も増加する反面、フローティングゲート１０の電位は
低くくなる。その結果、チャンネルとフローティングゲ
ート１０との間の電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌ
ｄ）がプログラム過程で発生される電界の方向と反対方
向に増加する。この時、電界を時間による数学式で表現
すると、下記した式（２）のように表現することができ
る。When the amount of charge injected into the floating gate 10 of the cell gradually increases, the threshold voltage of the cell also increases, but the potential of the floating gate 10 decreases. As a result, an electric field between the channel and the floating gate 10 (electric field)
d) increases in the direction opposite to the direction of the electric field generated in the programming process. At this time, when the electric field is expressed by a mathematical expression according to time, it can be expressed as the following expression (2).

【００３７】[0037]

【数２】 (Equation 2)

【００３８】ここで、ＶT（ｔ）＝ＶT_init−ΔＶ
T（ｔ）であり、記号ＣFGは、フローティングゲートカ
ップリング比であり、記号ＣCGは、制御ゲートカップリ
ング比を示す。そして、電圧ＶT_initは、プログラムさ
れたセルスレショルドで電圧（ｔｈｒｅｓｈｏｌｄ ｖ
ｏｌｔａｇｅ）を意味する。もしプログラムされたセル
のスレショルド電圧ＶT_initによって逆に発生する電界
Ｅ（ｔ）が十分に大きいと、フローティングゲート１０
からチャンネルに逆Ｆ−Ｎ電流ＩR（ｔ）も増加するよ
うになる。時間によって流れる逆Ｆ−Ｎ電流ＩR（ｔ）
は、式（３）のように表現することができる。Here, V T (t) = V T — init −ΔV
T (t), the symbol C FG is the floating gate coupling ratio, and the symbol C CG is the control gate coupling ratio. Then, the voltage V T_init is equal to the voltage (threshold v) at the programmed cell threshold.
alt.). If the electric field E (t) generated by the threshold voltage V T_init of the programmed cell is large enough, the floating gate 10
, The reverse FN current I R (t) also increases in the channel. Reverse FN current I R (t) flowing with time
Can be expressed as in equation (3).

【００３９】[0039]

【数３】 (Equation 3)

【００４０】セルのフローティングゲート１０に貯蔵さ
れた電荷が逆Ｆ−Ｎ電流ＩR（ｔ）によって抜ける電荷
量は、式（４）のように表現されることができ、その結
果スレショルド電圧は、スレショルド電圧が初期プログ
ラムされた初期スレショルド電圧ＶT_initの割に低くく
なる。これを数学式で表現すると、式（５）のようであ
る。The amount of the charge stored in the floating gate 10 of the cell and released by the reverse FN current I R (t) can be expressed by Equation (4). As a result, the threshold voltage becomes Kunar low in spite of the initial threshold voltage V T_init that the threshold voltage is the initial program. When this is expressed by a mathematical expression, it is as shown in Expression (5).

【００４１】[0041]

【数４】 (Equation 4)

【００４２】[0042]

【数５】 (Equation 5)

【００４３】ここで、電圧ＶT(tDR)は、常用化されたフ
ラッシュＥＥＰＲＯＭセルのデータ維持時間（ｔＤＲ＝
１０ｙｅａｒｓ）にプログラムされたデータが持続され
る時間を示す。通常的に、そのような時間ｔＤＲは、製
品明細書（ｓｐｅｃｉｆｉｃａｔｉｏｎ）に明示されて
いる。Here, the voltage VT (tDR) is equal to the data retention time (tDR =
10 years) indicates the duration of the data programmed. Typically, such a time tDR is specified in the specification.

【００４４】前述された過程を模擬実験（ｓｉｍｕｌａ
ｔｉｏｎ）した結果の図面が図５に図示されている。図
５から分かるように、製品化されたＥＥＰＲＯＭセルの
データ維持時間（ｄａｔａ ｒｅｔｅｎｔｉｏｎ ｐｅ
ｒｉｏｄ）が経過した後、状態“１１”に対応するスレ
ショルド電圧が大略０．６Ｖ低下した。選択電圧（即
ち、制御ゲート電圧）が印加される場合、ＥＥＰＲＯＭ
セルは、初期のオフセル（ｏｆｆ ｃｅｌｌ）からオン
セル（ｏｎ ｃｅｌｌ）に感知される。その結果、マル
チ−ビットデータを貯蔵する不揮発性メモリ装置の信頼
性が低下することがある。これと反対に図５から分かる
ように、余りの状態“１０”及び“０１”のスレショル
ド電圧は、データ維持時間ｔＤＲの間に殆ど変化されな
い。The above process was simulated (simula).
The resulting drawing is shown in FIG. As can be seen from FIG. 5, the data retention time (data retention time) of the commercialized EEPROM cell is shown.
After the elapse of period (riod), the threshold voltage corresponding to the state “11” dropped by about 0.6 V. When a select voltage (ie, control gate voltage) is applied, the EEPROM
A cell is sensed from an initial off cell to an on cell. As a result, the reliability of the nonvolatile memory device storing the multi-bit data may be reduced. In contrast, as can be seen from FIG. 5, the threshold voltages of the remaining states “10” and “01” are hardly changed during the data retention time tDR.

【００４５】そのため、製品を設計するとき、予め逆Ｆ
−Ｎトンネリングによるスレショルド電圧の変化を考慮
して、各状態に対応するスレショルド電圧を、できるだ
け少ない逆Ｆ−Ｎトンネリングが発生する電圧以下に分
布させることによって、前述された信頼性問題が予め防
止できる。そのような電圧を以下限界スレショルド電圧
Ｖｍａｘと称する。Therefore, when designing a product, reverse F
The above-described reliability problem can be prevented in advance by distributing the threshold voltage corresponding to each state below the voltage at which inverse FN tunneling occurs as much as possible in consideration of the change in the threshold voltage due to -N tunneling. . Such a voltage is hereinafter referred to as a limit threshold voltage Vmax.

【００４６】図６は、本発明による２ビットデータの可
能な状態に対応するスレショルド電圧分布を示す図面で
ある。そして、図７は、本発明のプログラム方法による
プログラム電圧及びプログラム基準電圧の変化を示す波
形図である。FIG. 6 is a diagram illustrating threshold voltage distributions corresponding to possible states of 2-bit data according to the present invention. FIG. 7 is a waveform diagram showing changes in the program voltage and the program reference voltage according to the programming method of the present invention.

【００４７】本発明による２ビットデータの可能な状態
は、限界スレショルド電圧Ｖｍａｘ以下で分布される。
各状態に対応するスレショルド電圧分布（ｔｈｒｅｓｈ
ｏｌｄ ｖｏｌｔａｇｅ ｄｉｓｔｒｉｂｕｔｉｏｎ）
は０．４Ｖである。前述された逆Ｆ−Ｎトンネリング現
象の可能性は、各状態に対応するスレショルド電圧が高
ければ高いほど大きい。これを基づいて、本発明による
セル分布は、従来とは等しくない。例えば、図１から、
選択電圧を基準として低く、高いスレショルド電圧の間
のマージンａ及びｂは、０．４Ｖに同一である。The possible states of the 2-bit data according to the present invention are distributed below the threshold voltage Vmax.
The threshold voltage distribution (thresh) corresponding to each state
old voltage distribution)
Is 0.4V. The possibility of the above-described inverse FN tunneling phenomenon increases as the threshold voltage corresponding to each state increases. Based on this, the cell distribution according to the invention is not equal to the prior art. For example, from FIG.
The margins a and b between the low and high threshold voltages with respect to the selection voltage are equal to 0.4V.

【００４８】これと反対に、本発明によるセル分布は、
逆Ｆ−Ｎトンネリング現象を考慮して限界スレショルド
電圧Ｖｍａｘ以下で分布され、各選択電圧Ｖｇ１、Ｖｇ
２、そしてＶｇ３を基準として低いスレショルド電圧ａ
と高いスレショルド電圧ｂ、ｂ’、そしてｂ”の間の差
は、等しくない。On the contrary, the cell distribution according to the invention is:
The selection voltages Vg1 and Vg are distributed below the threshold voltage Vmax in consideration of the reverse FN tunneling phenomenon.
2, and a low threshold voltage a with respect to Vg3
And the high threshold voltages b, b ', and b "are not equal.

【００４９】例えば、選択電圧Ｖｇ２とＥＥＰＲＯＭセ
ルのスレショルド電圧（０．６Ｖ）の差によって発生
し、ＥＥＰＲＯＭセルを通して流れる電流量を充分に感
知できるかの可否を基準として、選択電圧Ｖｇ２とそれ
の割に低いスレショルド電圧０．６Ｖの間の間隙（又
は、マージン）は、０．４Ｖである。これと反対に、選
択電圧Ｖｇ２とそれの割に高いスレショルド電圧（１．
３Ｖ）（即ち、プログラム基準電圧−Ｖｒｅｆ２）の間
の間隙（又は、マージン）は、０．３Ｖである。For example, the selection voltage Vg2 and a ratio of the selection voltage Vg2 to the threshold voltage of the EEPROM cell are determined based on whether the amount of current flowing through the EEPROM cell can be sufficiently sensed. The gap (or margin) between the lower threshold voltage 0.6V is 0.4V. On the contrary, the selection voltage Vg2 and a threshold voltage (1.
3V) (ie, the program reference voltage-Vref2) is 0.3V.

【００５０】その上に、各選択電圧Ｖｇ１、Ｖｇ２、そ
してＶｇ３を基準として高いスレショルド電圧（即ち、
プログラム基準電圧−Ｖｒｅｆ１、Ｖｒｅｆ２、そして
Ｖｒｅｆ３）と各選択電圧Ｖｇ１、Ｖｇ２、そしてＶｇ
３の間の差は、スレショルド電圧が高ければ高いほど大
きい。即ち、スレショルド電圧が高けれべ高いほど逆Ｆ
−Ｎトンネリングが発生する可能制は高く、スレショル
ド電圧が低ければ低いほど逆Ｆ−Ｎトンネリングが発生
する可能性は低い。On top of that, a high threshold voltage (that is, a high threshold voltage with respect to each of the selection voltages Vg1, Vg2, and Vg3)
Program reference voltages -Vref1, Vref2, and Vref3) and the respective selection voltages Vg1, Vg2, and Vg.
The difference between the three is greater the higher the threshold voltage. That is, the higher the threshold voltage, the higher the inverse F
The probability of occurrence of -N tunneling is high, and the lower the threshold voltage, the lower the possibility of occurrence of reverse FN tunneling.

【００５１】結果的に、限界スレショルド電圧Ｖｍａｘ
以下で、各データ状態に対応するスレショルド電圧を分
布させることによって、予め信頼性が低下することが防
止できる。これだけではなく、逆Ｆ−Ｎトンネリングが
発生する可能性がスレショルド電圧が高ければ高いほど
大きいため、マージンｂ、ｂ’、ｂ”は、スレショルド
電圧が高ければ高いほどさらに大きく割り当て、スレシ
ョルド電圧が低ければ低いほどさらに小さく割り当て
る。As a result, the limit threshold voltage Vmax
Hereinafter, by distributing the threshold voltage corresponding to each data state, it is possible to prevent the reliability from being lowered in advance. Not only this, but the higher the threshold voltage, the greater the possibility that reverse FN tunneling will occur. Therefore, the margins b, b ', and b "are allotted more as the threshold voltage is higher, and the threshold voltage is lower. The lower the lower, the smaller the allocation.

【００５２】そのため、逆Ｆ−Ｎトンネリングを利用し
たプログラム動作時フローティングゲート１０に貯蔵さ
れた電荷が逆Ｆ−Ｎトンネリング電流ＩR（ｔ）及び様
々な漏洩源（ｌｅａｋａｇｅ ｓｏｕｒｃｅ）によって
消失されて誘発されることのあるビット失敗現象を確率
的に予め防止できる。Therefore, during the program operation using the reverse FN tunneling, the charge stored in the floating gate 10 is lost and induced by the reverse FN tunneling current I R (t) and various leakage sources. It is possible to stochastically prevent a bit failure phenomenon that may occur.

【００５３】以上から、本発明による回路の構成及び動
作の説明をし、及び図面によって図示したが、これは例
として挙げて説明したに過ぎず、本発明の技術的思想を
外れない範囲内で多様な変化及び変更が可能である。As described above, the configuration and operation of the circuit according to the present invention have been described and shown in the drawings. However, this has been described only by way of example, and without departing from the technical idea of the present invention. Various changes and modifications are possible.

【００５４】[0054]

【発明の効果】限界スレショルド電圧を設定して電圧の
割に低い電圧下で、Ｆ−Ｎトンネリングを利用して電気
的に消去及びプログラムできるＲＯＭ（ＥＥＰＲＯＭ）
セルをプログラムすることによって、セルから誘発され
る逆Ｆ−Ｎ電流によるビット失敗現象が防止できる。そ
の結果、信頼性が向上された不揮発性メモリ装置を具現
できる。According to the present invention, a ROM (EEPROM) that can be electrically erased and programmed by using FN tunneling at a lower voltage than a voltage by setting a limit threshold voltage.
By programming the cell, bit failure due to reverse FN current induced from the cell can be prevented. As a result, a nonvolatile memory device having improved reliability can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 従来技術による２ビットデータの可能な状態
に対応するスレショルド電圧分布を示す図面である。FIG. 1 illustrates a threshold voltage distribution corresponding to a possible state of 2-bit data according to the related art.

【図２】 従来技術のプログラム方法によるプログラム
電圧及びプログラム基準電圧の変化を示し波形図であ
る。FIG. 2 is a waveform diagram showing changes in a program voltage and a program reference voltage according to a conventional programming method.

【図３】 不揮発性メモリ装置の概略的な構成を示すブ
ロック図である。FIG. 3 is a block diagram illustrating a schematic configuration of a nonvolatile memory device.

【図４】 Ｆ−Ｎトンネリングを利用したプログラム動
作を構造的に示す断面図である。FIG. 4 is a cross-sectional view structurally showing a program operation using FN tunneling.

【図５】 逆Ｆ−Ｎトンネリングによるスレショルド電
圧の変化を示す図面である。FIG. 5 is a diagram illustrating a change in threshold voltage due to reverse FN tunneling.

【図６】 本発明による２ビットデータの可能な状態に
対応するスレショルド電圧分布を示す図面である。FIG. 6 is a diagram illustrating threshold voltage distributions corresponding to possible states of 2-bit data according to the present invention;

【図７】 本発明のプログラム方法によるプログラム電
圧及びプログラム基準電圧の変化を示す波形図である。FIG. 7 is a waveform diagram showing changes in a program voltage and a program reference voltage according to the programming method of the present invention.

【符号の説明】[Explanation of symbols]

１００：メモリセルアレー １２０：ワードライン電圧発生回路 １４０：行デコーダ １６０：感知増幅器 100: memory cell array 120: word line voltage generation circuit 140: row decoder 160: sense amplifier

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 ──────────────────────────────────────────────────続 き Continued on front page (51) Int.Cl. 6 Identification code FI H01L 29/792

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 電気的に消去及びプログラムができ、フ
ローティングゲート及び制御ゲートを有する少なくとも
１つのメモリセルを含み、前記メモリセルは、複数の可
能なデータ状態を示す複数の均等なスレショルド電圧分
布のうち、１つのスレショルド電圧分布を有する不揮発
性メモリ装置のプログラム方法において、 前記可能なデータ状態のうち、１つのデータ状態のスレ
ショルド電圧分布を有するようにプログラムするが、前
記可能なデータ状態、各々に対応するスレショルド電圧
分布のうち、隣接する分布の差が不均等なことを特徴と
するプログラム方法。1. An electronically erasable and programmable memory cell comprising at least one memory cell having a floating gate and a control gate, the memory cell having a plurality of uniform threshold voltage distributions indicative of a plurality of possible data states. A method of programming a nonvolatile memory device having one threshold voltage distribution, wherein programming is performed so as to have a threshold voltage distribution of one data state among the possible data states. A program method, wherein, among corresponding threshold voltage distributions, differences between adjacent distributions are unequal. 【請求項２】 前記可能なデータ状態、各々に対応する
スレショルド電圧分布の間の差は、スレショルド電圧が
大きければ大きいほどさらに大きいことを特徴とする請
求項１に記載のプログラム方法。2. The method of claim 1, wherein the difference between the threshold voltage distributions corresponding to the possible data states and the respective threshold voltages increases as the threshold voltage increases. 【請求項３】 前記メモリセルの制御ゲートに印加され
る電圧を基準として、前記データ状態、各々に対応する
スレショルド電圧と対応する前記制御ゲート電圧の間の
電圧差は、均等なことを特徴とする請求項２に記載のプ
ログラム方法。3. The voltage difference between a threshold voltage corresponding to each of the data states and a corresponding control gate voltage with respect to a voltage applied to a control gate of the memory cell. The method according to claim 2, wherein 【請求項４】 読出動作時、前記データ状態、各々に対
応する前記制御ゲートに印加されるゲート電圧と前記ゲ
ート電圧の割に高いスレショルド電圧の間の電圧差は不
均等であるが、スレショルド電圧が大きければ大きいほ
どさらに大きいことを特徴とする請求項２に記載のプロ
グラム方法。4. In a read operation, a voltage difference between a gate voltage applied to the control gate corresponding to each data state and a threshold voltage higher than the gate voltage is unequal. 3. The method according to claim 2, wherein the larger is the larger, the larger is. 【請求項５】 前記制御ゲート電圧の間の差は、不均等
なことを特徴とする請求項４に記載のプログラム方法。5. The method of claim 4, wherein a difference between the control gate voltages is unequal. 【請求項６】 前記プログラム段階から、メモリセル
は、Ｆ−Ｎトンネリングによってプログラムされること
を特徴とする請求項１に記載のプログラム方法。6. The method of claim 1, wherein the memory cells are programmed by FN tunneling from the programming step. 【請求項７】 不揮発性メモリ装置において、 電気的に消去及びプログラムでき、フローティングゲー
ト及び制御ゲートを有する少なくとも１つのメモリセル
と、 前記メモリセルは、複数の可能なデータ状態を示す複数
の均等なスレショルド電圧分布のうち、１つのスレショ
ルド電圧分布を有し、 プログラム動作の間、前記メモリセルの制御ゲートに順
次的に変化するプログラム電圧を提供し、前記可能なデ
ータ状態のうち、１つのデータ状態のスレショルド電圧
分布を有するようにプログラムする手段を含むが、 前記可能なデータ状態、各々に対応するスレショルド電
圧分布のうち、隣接する分布の間の差が不均等なことを
特徴とする不揮発性メモリ装置。7. A non-volatile memory device, comprising: at least one memory cell that is electrically erasable and programmable and has a floating gate and a control gate; and wherein the memory cell has a plurality of uniform data states indicating a plurality of possible data states. Providing one of a threshold voltage distribution and a sequentially changing program voltage to a control gate of the memory cell during a program operation; and providing one of a possible data state among the possible data states. A non-volatile memory, comprising means for programming to have a threshold voltage distribution of: the possible data states, wherein the difference between adjacent distributions of the corresponding threshold voltage distribution is unequal. apparatus. 【請求項８】 前記メモリセルは、Ｆ−Ｎトンネリング
によってプログラムされることを特徴とする請求項７に
記載の不揮発性メモリ装置。8. The non-volatile memory device according to claim 7, wherein the memory cells are programmed by FN tunneling. 【請求項９】 前記可能なデータ状態、各々に対応する
スレショルド電圧分布の間の差は、スレショルド電圧が
大きければ大きいほどもっと大きいことを特徴とする請
求項７に記載の不揮発性メモリ装置。9. The non-volatile memory device according to claim 7, wherein the difference between the threshold voltage distribution corresponding to each of the possible data states, the greater the threshold voltage. 【請求項１０】 前記メモリセルの制御ゲートに印加さ
れる電圧を基準として、前記データ状態、各々に対応す
るスレショルド電圧と対応する前記制御ゲート電圧の間
の電圧差は、均等なことを特徴とする請求項７に記載の
不揮発性メモリ装置。10. The voltage difference between a threshold voltage corresponding to each of the data states and a corresponding control gate voltage with respect to a voltage applied to a control gate of the memory cell. The nonvolatile memory device according to claim 7, wherein: 【請求項１１】 読出動作時、前記データ状態、各々に
対応する前記制御ゲートに印加されるゲート電圧と前記
ゲート電圧の割に高いスレショルド電圧の間の電圧差は
不均等であるが、スレショルド電圧が大きければ大きい
ほどさらに大きいことを特徴とする請求項７に記載の不
揮発性メモリ装置。11. In a read operation, a voltage difference between a gate voltage applied to the control gate corresponding to each data state and a threshold voltage higher than the gate voltage is unequal, but the threshold voltage is not equal. 8. The non-volatile memory device according to claim 7, wherein the larger the value, the larger the value.
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184191A (en) * 2000-12-15 2002-06-28 Denso Corp Multivalue write and read method for non-volatile semiconductor memory
US6760257B2 (en) * 2002-08-29 2004-07-06 Macronix International Co., Ltd. Programming a flash memory cell
EP1571674A2 (en) * 2004-03-05 2005-09-07 Infineon Technologies AG Method for operating an electrically erasable and programmable memory cell and corresponding memory device
US7489558B2 (en) 2006-02-01 2009-02-10 Samsung Electronics Co., Ltd. Program method of flash memory capable of compensating read margin reduced due to charge loss
JP2009099206A (en) * 2007-10-17 2009-05-07 Toshiba Corp Resistance change memory device
JP2009123292A (en) * 2007-11-15 2009-06-04 Toshiba Corp Semiconductor memory device
US7843722B2 (en) 2007-01-18 2010-11-30 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device and programming method thereof
JP2011501335A (en) * 2007-10-10 2011-01-06 マイクロン テクノロジー， インク． Unequal threshold voltage range in MLC NAND
JP2013037761A (en) * 2012-10-17 2013-02-21 Toshiba Corp Storage medium
JP2022511447A (en) * 2019-02-20 2022-01-31 長江存儲科技有限責任公司 How to program the memory system

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101403429B1 (en) 2007-10-09 2014-06-03 삼성전자주식회사 Apparatus and method of multi-bit programming
KR101105645B1 (en) * 2010-02-05 2012-01-18 국민대학교산학협력단 Methods of operating and fabricating nanoparticle-based nonvolatile memory devices

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4517503B2 (en) * 2000-12-15 2010-08-04 株式会社デンソー Multilevel writing and reading method of nonvolatile semiconductor memory device
JP2002184191A (en) * 2000-12-15 2002-06-28 Denso Corp Multivalue write and read method for non-volatile semiconductor memory
US6760257B2 (en) * 2002-08-29 2004-07-06 Macronix International Co., Ltd. Programming a flash memory cell
EP1571674A2 (en) * 2004-03-05 2005-09-07 Infineon Technologies AG Method for operating an electrically erasable and programmable memory cell and corresponding memory device
EP1571674A3 (en) * 2004-03-05 2007-01-17 Infineon Technologies AG Method for operating an electrically erasable and programmable memory cell and corresponding memory device
US7489558B2 (en) 2006-02-01 2009-02-10 Samsung Electronics Co., Ltd. Program method of flash memory capable of compensating read margin reduced due to charge loss
US7843722B2 (en) 2007-01-18 2010-11-30 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device and programming method thereof
JP2011501335A (en) * 2007-10-10 2011-01-06 マイクロン テクノロジー， インク． Unequal threshold voltage range in MLC NAND
JP2009099206A (en) * 2007-10-17 2009-05-07 Toshiba Corp Resistance change memory device
JP2009123292A (en) * 2007-11-15 2009-06-04 Toshiba Corp Semiconductor memory device
US8208333B2 (en) 2007-11-15 2012-06-26 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2013037761A (en) * 2012-10-17 2013-02-21 Toshiba Corp Storage medium
JP2022511447A (en) * 2019-02-20 2022-01-31 長江存儲科技有限責任公司 How to program the memory system
US11386970B2 (en) 2019-02-20 2022-07-12 Yangtze Memory Technologies Co., Ltd. Method for programming a memory system

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Publication number Publication date
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