JPH11317083A - 半導体記憶回路とその制御方法 - Google Patents
半導体記憶回路とその制御方法Info
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- JPH11317083A JPH11317083A JP10121981A JP12198198A JPH11317083A JP H11317083 A JPH11317083 A JP H11317083A JP 10121981 A JP10121981 A JP 10121981A JP 12198198 A JP12198198 A JP 12198198A JP H11317083 A JPH11317083 A JP H11317083A
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- memory cell
- circuit
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Abstract
(57)【要約】
【課題】 ワード線が増加した場合のビット線負荷容量
増加による非選択カラムセルへの誤書き込みを防止した
SRAMを提供する。 【解決手段】 ワード線WA1 に複数のメモリセルが接
続され、カラム信号COAL0で選択されたビット線B
A1 上のデータDAA1 を前記メモリセルC11に書き込
むようにした半導体記憶回路において、書き込み時、非
選択メモリセルC 12を構成するインバータの基板k電位
を選択セルC11とは異なる所定の電位に制御することで
非選択メモリセルへの誤書き込みを防止することを特徴
とする。
増加による非選択カラムセルへの誤書き込みを防止した
SRAMを提供する。 【解決手段】 ワード線WA1 に複数のメモリセルが接
続され、カラム信号COAL0で選択されたビット線B
A1 上のデータDAA1 を前記メモリセルC11に書き込
むようにした半導体記憶回路において、書き込み時、非
選択メモリセルC 12を構成するインバータの基板k電位
を選択セルC11とは異なる所定の電位に制御することで
非選択メモリセルへの誤書き込みを防止することを特徴
とする。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶回路と
その制御方法とその制御方法に係わり、特に、セルにデ
ータを書込む際、隣接するセルの誤書込みを防止した特
にSRAMに好適な半導体記憶回路に関する。
その制御方法とその制御方法に係わり、特に、セルにデ
ータを書込む際、隣接するセルの誤書込みを防止した特
にSRAMに好適な半導体記憶回路に関する。
【0002】
【従来の技術】図4は従来のスタティックRAMの構成
を示すものでメモリセルE11〜Emnは、ワード線WA1
〜WAm ,WB1 〜WBm でワード選択回路WSに、ビ
ット線BA1 〜BAn ,BB1 〜BBn でカラム選択回
路A1 〜An/2 とプリチャージ回路P1に接続されてい
る。また、メモリセルE11は、P型トランジスタQ3
7,Q38とN型トランジスタQ39,Q40,Q4
1,Q42で構成され、Q37,Q38のソースは正電
源VDDに、Q39,Q40のソースは第1負電源VS
Sに接続され、Q37とQ39のゲート、ドレインはそ
れぞれ接続されてインバータを形成し、Q38,Q40
のゲート、ドレインもそれぞれ接続されてインバータを
形成している。Q37,Q39のゲートはN10で、Q
42のドレインに接続され、Q38,Q40のゲートは
N9でQ37,Q39のドレインと接続されている。Q
41のゲートはワード線WA1 に、ソースとドレインは
ビット線BA1 とN9に接続されている。Q42のゲー
トはワード線WB1 に、ソースとドレインはビット線B
B1 とN10に接続されている。
を示すものでメモリセルE11〜Emnは、ワード線WA1
〜WAm ,WB1 〜WBm でワード選択回路WSに、ビ
ット線BA1 〜BAn ,BB1 〜BBn でカラム選択回
路A1 〜An/2 とプリチャージ回路P1に接続されてい
る。また、メモリセルE11は、P型トランジスタQ3
7,Q38とN型トランジスタQ39,Q40,Q4
1,Q42で構成され、Q37,Q38のソースは正電
源VDDに、Q39,Q40のソースは第1負電源VS
Sに接続され、Q37とQ39のゲート、ドレインはそ
れぞれ接続されてインバータを形成し、Q38,Q40
のゲート、ドレインもそれぞれ接続されてインバータを
形成している。Q37,Q39のゲートはN10で、Q
42のドレインに接続され、Q38,Q40のゲートは
N9でQ37,Q39のドレインと接続されている。Q
41のゲートはワード線WA1 に、ソースとドレインは
ビット線BA1 とN9に接続されている。Q42のゲー
トはワード線WB1 に、ソースとドレインはビット線B
B1 とN10に接続されている。
【0003】従来のスタティックRAMの書き込み動作
は、ビット線BA1 ,BA2 はプリチャージ回路P1に
よりプリチャージされ、その後カラム選択回路A1 がカ
ラム選択信号のCOLA0,COLA1を受け、COL
A0が‘H’、COLA1が‘L’の場合、書き込みデ
ータDAA1 をビット線BA1 に伝える。その後、アド
レスADを受けたワード選択回路WSが、WA1 を
‘H’にし、メモリセルE 11に書き込みを行う。メモリ
セルE12のN11が‘L’を保持していた場合、Q47
がONすると、ビット線BB1 のハイインピーダンス状
態のプリチャージされた電位により、N11の電位が持
ち上げられ、ビット線の容量が大きい場合、Q43,Q
45(Q44,Q46)で構成されるインバータが反転
し、誤書き込みが発生する。
は、ビット線BA1 ,BA2 はプリチャージ回路P1に
よりプリチャージされ、その後カラム選択回路A1 がカ
ラム選択信号のCOLA0,COLA1を受け、COL
A0が‘H’、COLA1が‘L’の場合、書き込みデ
ータDAA1 をビット線BA1 に伝える。その後、アド
レスADを受けたワード選択回路WSが、WA1 を
‘H’にし、メモリセルE 11に書き込みを行う。メモリ
セルE12のN11が‘L’を保持していた場合、Q47
がONすると、ビット線BB1 のハイインピーダンス状
態のプリチャージされた電位により、N11の電位が持
ち上げられ、ビット線の容量が大きい場合、Q43,Q
45(Q44,Q46)で構成されるインバータが反転
し、誤書き込みが発生する。
【0004】特に、集積度が増すと、ワード数の増加に
ともないビット線の負荷容量が増加し、その容量により
ビット線が電位を保持し、その電位により非選択カラム
セルへの誤書き込みを起こす可能性があった。なお、特
開平9−180458号公報には、基板電位又はソース
電位を制御することで、消費電力を低減させたデータ記
憶装置が開示されている。
ともないビット線の負荷容量が増加し、その容量により
ビット線が電位を保持し、その電位により非選択カラム
セルへの誤書き込みを起こす可能性があった。なお、特
開平9−180458号公報には、基板電位又はソース
電位を制御することで、消費電力を低減させたデータ記
憶装置が開示されている。
【0005】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ワード数が増加
し、ビット線の負荷容量が増加した場合においても非選
択セルへの誤書込みを防止した半導体記憶回路とその制
御方法を提供するものである。
した従来技術の欠点を改良し、特に、ワード数が増加
し、ビット線の負荷容量が増加した場合においても非選
択セルへの誤書込みを防止した半導体記憶回路とその制
御方法を提供するものである。
【0006】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶回路の第1態様は、ワード線に複数のメモリセ
ルが接続され、カラム信号で選択されたビット線上のデ
ータを前記メモリセルに書込むようにした半導体記憶回
路において、書込み時、非選択メモリセルを構成するイ
ンバータの基板電位を選択セルとはことなる所定の電位
に制御することで非選択メモリセルへの誤書込みを防止
することを特徴とするものであり、又、第2態様は、カ
ラム信号で制御されて前記基板電位を選択するための電
位選択回路を設け、この電位選択回路を介して選択され
た電位を非選択メモリセルを構成するインバータの基板
電位にすることを特徴とするものであり、又、第3態様
は、ワード線に複数のメモリセルが接続され、カラム信
号で選択されたビット線上のデータを前記メモリセルに
書込むようにした半導体記憶回路において、書込み時、
非選択メモリセルを構成するインバータのソース電位を
選択セルとはことなる所定の電位に制御することで非選
択メモリセルへの誤書込みを防止することを特徴とする
ものであり、又、第4態様は、カラム信号で制御されて
前記ソース電位を選択するための電位選択回路を設け、
この電位選択回路を介して選択された電位を非選択メモ
リセルを構成するインバータのソース電位にすることを
特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶回路の第1態様は、ワード線に複数のメモリセ
ルが接続され、カラム信号で選択されたビット線上のデ
ータを前記メモリセルに書込むようにした半導体記憶回
路において、書込み時、非選択メモリセルを構成するイ
ンバータの基板電位を選択セルとはことなる所定の電位
に制御することで非選択メモリセルへの誤書込みを防止
することを特徴とするものであり、又、第2態様は、カ
ラム信号で制御されて前記基板電位を選択するための電
位選択回路を設け、この電位選択回路を介して選択され
た電位を非選択メモリセルを構成するインバータの基板
電位にすることを特徴とするものであり、又、第3態様
は、ワード線に複数のメモリセルが接続され、カラム信
号で選択されたビット線上のデータを前記メモリセルに
書込むようにした半導体記憶回路において、書込み時、
非選択メモリセルを構成するインバータのソース電位を
選択セルとはことなる所定の電位に制御することで非選
択メモリセルへの誤書込みを防止することを特徴とする
ものであり、又、第4態様は、カラム信号で制御されて
前記ソース電位を選択するための電位選択回路を設け、
この電位選択回路を介して選択された電位を非選択メモ
リセルを構成するインバータのソース電位にすることを
特徴とするものである。
【0007】又、本発明に係る半導体記憶回路の制御方
法の第1態様は、ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを選択
された前記メモリセルに書込むようにした半導体記憶回
路の制御方法において、書込み時、非選択メモリセルを
構成するインバータの閾値を制御することで非選択メモ
リへの誤書込みを防止することを特徴とするものであ
り、又、第2態様は、ワード線に複数のメモリセルが接
続され、カラム信号で選択されたビット線上のデータを
選択された前記メモリセルに書込むようにした半導体記
憶回路の制御方法において、前記ビット線をプリチャー
ジする第1段階と、前記ビット線を選択すると共に書込
みデータをビット線に導く第2の段階と、非選択の前記
メモリセルの閾値を所定の電位に制御する第3の段階
と、前記ワード線を選択する第4の段階と、前記ビット
線とワード線とで選択されたメモリセルに前記データを
書込む第5の段階と、を含み選択セルへデータを書込む
ことを特徴とするものである。
法の第1態様は、ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを選択
された前記メモリセルに書込むようにした半導体記憶回
路の制御方法において、書込み時、非選択メモリセルを
構成するインバータの閾値を制御することで非選択メモ
リへの誤書込みを防止することを特徴とするものであ
り、又、第2態様は、ワード線に複数のメモリセルが接
続され、カラム信号で選択されたビット線上のデータを
選択された前記メモリセルに書込むようにした半導体記
憶回路の制御方法において、前記ビット線をプリチャー
ジする第1段階と、前記ビット線を選択すると共に書込
みデータをビット線に導く第2の段階と、非選択の前記
メモリセルの閾値を所定の電位に制御する第3の段階
と、前記ワード線を選択する第4の段階と、前記ビット
線とワード線とで選択されたメモリセルに前記データを
書込む第5の段階と、を含み選択セルへデータを書込む
ことを特徴とするものである。
【0008】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図1を参照すると、
メモリセルC11〜Cmnは、ワード線WA1 〜WAm ,W
B 1 〜WBm でワード線選択回路WSに接続され、ビッ
ト線BA1 〜BAn ,BB 1 〜BBn でカラム選択回路
A1 〜An とプリチャージ回路P1に接続されている。
また、EA1 〜EAn ,EB1 〜EBn で電位選択回路
B1 〜Bn/2 に接続されている。
て図面を参照して詳細に説明する。図1を参照すると、
メモリセルC11〜Cmnは、ワード線WA1 〜WAm ,W
B 1 〜WBm でワード線選択回路WSに接続され、ビッ
ト線BA1 〜BAn ,BB 1 〜BBn でカラム選択回路
A1 〜An とプリチャージ回路P1に接続されている。
また、EA1 〜EAn ,EB1 〜EBn で電位選択回路
B1 〜Bn/2 に接続されている。
【0009】ワード選択回路WSはアドレス入力ADを
受け、ワード線WA1 〜WAm ,WB1 〜WBm の選択
を行う。カラム選択回路A1 〜An/2 は、カラム選択信
号COLを受け、書き込みデータDA1 〜DAn/2 を選
択したビット線に伝達する。電位選択回路B1 〜Bn/2
は、カラム選択信号COLを受け、メモリセルC11〜C
mnの電位を制御する。
受け、ワード線WA1 〜WAm ,WB1 〜WBm の選択
を行う。カラム選択回路A1 〜An/2 は、カラム選択信
号COLを受け、書き込みデータDA1 〜DAn/2 を選
択したビット線に伝達する。電位選択回路B1 〜Bn/2
は、カラム選択信号COLを受け、メモリセルC11〜C
mnの電位を制御する。
【0010】本発明の回路によれば、メモリセルへの書
き込み動作を開始する前に、ビット線BA1 〜BAn ,
BB1 〜BBn はプリチャージ回路P1によりプリチャ
ージされる。その際、カラム選択信号COLを受けたカ
ラム選択回路A1 〜An/2 が、選択されたビット線に書
き込みデータを伝達されせる。このとき、カラム選択信
号COLを受けた電位選択回路B1 〜Bn/2 は、EA1
〜EAn ,EB1 〜EBn により非選択セルのメモリセ
ルのC11〜Cmnの電位を制御する。
き込み動作を開始する前に、ビット線BA1 〜BAn ,
BB1 〜BBn はプリチャージ回路P1によりプリチャ
ージされる。その際、カラム選択信号COLを受けたカ
ラム選択回路A1 〜An/2 が、選択されたビット線に書
き込みデータを伝達されせる。このとき、カラム選択信
号COLを受けた電位選択回路B1 〜Bn/2 は、EA1
〜EAn ,EB1 〜EBn により非選択セルのメモリセ
ルのC11〜Cmnの電位を制御する。
【0011】この状態で、書き込みアドレスを受けワー
ド線選択回路が目的のワード線を選択する。ワード線に
接続されるメモリセルには、カラム選択されたセルと非
選択セルがあるが、選択されたセルのビット線には、書
き込みデータが伝達されており、書き込みが行われる。
非選択セルについては、ビット線はプリチャージされた
ハイインピーダンス状態になっている。また、EA1 〜
EAn ,EB1 〜EB n/2 により非選択セルの電位を制
御されており、ビットのプリチャージ電位をセルに書き
込むのを防止する。
ド線選択回路が目的のワード線を選択する。ワード線に
接続されるメモリセルには、カラム選択されたセルと非
選択セルがあるが、選択されたセルのビット線には、書
き込みデータが伝達されており、書き込みが行われる。
非選択セルについては、ビット線はプリチャージされた
ハイインピーダンス状態になっている。また、EA1 〜
EAn ,EB1 〜EB n/2 により非選択セルの電位を制
御されており、ビットのプリチャージ電位をセルに書き
込むのを防止する。
【0012】
【実施例】以下に、本発明に係わる半導体記憶回路とそ
の制御方法の具体例を図面を参照しながら詳細に説明す
る。図1、2は、本発明に係わる半導体記憶回路の具体
例の構造を示す図であって、これらの図には、ワード線
WA1 に複数のメモリセルが接続され、カラム信号CO
AL0で選択されたビット線BA1 上のデータDAA1
を前記メモリセルC11に書込むようにした半導体記憶回
路において、書込み時、非選択メモリセルC12を構成す
るインバータの基板KN電位を選択セルC11とは異なる
所定の電位に制御することで非選択メモリセルへの誤書
込みを防止する半導体記憶回路が示され、更に、カラム
信号COAL0で制御する電位選択回路B1 を設け、こ
の電位選択回路B1 を介して非選択メモリセルC12を構
成するインバータの基板KN電位を制御する半導体記憶
回路が示されている。
の制御方法の具体例を図面を参照しながら詳細に説明す
る。図1、2は、本発明に係わる半導体記憶回路の具体
例の構造を示す図であって、これらの図には、ワード線
WA1 に複数のメモリセルが接続され、カラム信号CO
AL0で選択されたビット線BA1 上のデータDAA1
を前記メモリセルC11に書込むようにした半導体記憶回
路において、書込み時、非選択メモリセルC12を構成す
るインバータの基板KN電位を選択セルC11とは異なる
所定の電位に制御することで非選択メモリセルへの誤書
込みを防止する半導体記憶回路が示され、更に、カラム
信号COAL0で制御する電位選択回路B1 を設け、こ
の電位選択回路B1 を介して非選択メモリセルC12を構
成するインバータの基板KN電位を制御する半導体記憶
回路が示されている。
【0013】次に、本発明の具体例を図2を参照して説
明する。図2は、本発明の具体例を示すもので、電位選
択回路B1 は、N型トランジスタQ13,Q14,Q1
5,Q16,Q17,Q18,Q19,Q20で構成さ
れている。N型トランジスタQ13のゲートはカラム選
択信号COLA0に、ソースは第1負電源VSSに、ド
レインはEA1 によりメモリセル列C11〜Cm1にそれぞ
れ接続され、N型トランジスタQ14のゲートはカラム
選択信号COLA1に、ソースは第2負電源VSS2
に、ドレインはEA1 によりメモリセル列C 11〜C
m1に、N型トランジスタQ15のゲートはカラム選択信
号COLB0に、ソースは第1負電源VSSに、ドレイ
ンはEB1 によりメモリセル列C11〜Cm1に、N型トラ
ンジスタQ16のゲートはカラム選択信号COLB1
に、ソースは第2負電源VSS2に、ドレインはEB1
によりメモリセル列C11〜Cm1に、N型トランジスタQ
17のゲートはカラム選択信号COLA1に、ソースは
第1負電源VSSに、ドレインはEA2 によりメモリセ
ル列C12〜Cm2に、N型トランジスタQ18のゲートは
カラム選択信号COLA0に、ソースは第2負電源VS
S2に、ドレインはEA2 によりメモリセル列C12〜C
m2に、N型トランジスタQ19のゲートはカラム選択信
号COLB1に、ソースは第1負電源VSSに、ドレイ
ンはEB2 によりメモリセル列C12〜Cm2に、N型トラ
ンジスタQ20のゲートはカラム選択信号COLB0
に、ソースは第2負電源VSS2に、ドレインはEB2
によりメモリセル列C12〜Cm2にそれぞれ接続されてい
る。
明する。図2は、本発明の具体例を示すもので、電位選
択回路B1 は、N型トランジスタQ13,Q14,Q1
5,Q16,Q17,Q18,Q19,Q20で構成さ
れている。N型トランジスタQ13のゲートはカラム選
択信号COLA0に、ソースは第1負電源VSSに、ド
レインはEA1 によりメモリセル列C11〜Cm1にそれぞ
れ接続され、N型トランジスタQ14のゲートはカラム
選択信号COLA1に、ソースは第2負電源VSS2
に、ドレインはEA1 によりメモリセル列C 11〜C
m1に、N型トランジスタQ15のゲートはカラム選択信
号COLB0に、ソースは第1負電源VSSに、ドレイ
ンはEB1 によりメモリセル列C11〜Cm1に、N型トラ
ンジスタQ16のゲートはカラム選択信号COLB1
に、ソースは第2負電源VSS2に、ドレインはEB1
によりメモリセル列C11〜Cm1に、N型トランジスタQ
17のゲートはカラム選択信号COLA1に、ソースは
第1負電源VSSに、ドレインはEA2 によりメモリセ
ル列C12〜Cm2に、N型トランジスタQ18のゲートは
カラム選択信号COLA0に、ソースは第2負電源VS
S2に、ドレインはEA2 によりメモリセル列C12〜C
m2に、N型トランジスタQ19のゲートはカラム選択信
号COLB1に、ソースは第1負電源VSSに、ドレイ
ンはEB2 によりメモリセル列C12〜Cm2に、N型トラ
ンジスタQ20のゲートはカラム選択信号COLB0
に、ソースは第2負電源VSS2に、ドレインはEB2
によりメモリセル列C12〜Cm2にそれぞれ接続されてい
る。
【0014】メモリセルC11は、P型トランジスタQ
1,Q2、N型トランジスタQ3,Q4,Q5,Q6で
構成され、Q1,Q2のソース及び基板KPは電源VD
Dに、Q3,Q4のソースは第1負電源VSSに接続さ
れている。Q1のドレインは、Q3のドレインと、ま
た、Q1のゲートは、Q3のゲートと接続されインバー
タを形成している。Q2のドレインは、Q4のドレイン
と、また、Q2のゲートは、Q4のゲートと接続されイ
ンバータを形成している。Q1,Q3のゲートは、ノー
ドN2でQ2,Q4のドレインと接続され、Q2,Q4
のゲートは、ノードN1でQ1,Q3のドレインと接続
されている。Q5のゲートはワード線WA1に、ソー
ス、ドレインはビット線BA1 、ノードN1に接続され
ている。Q6のゲートはワード線WB1 に、ソース、ド
レインはビット線BB1 、ノードN2に接続されてい
る。また、Q3の基板KNはEA1 に、Q4の基板KN
はEB1 により、電位選択回路B1 に接続されている。
1,Q2、N型トランジスタQ3,Q4,Q5,Q6で
構成され、Q1,Q2のソース及び基板KPは電源VD
Dに、Q3,Q4のソースは第1負電源VSSに接続さ
れている。Q1のドレインは、Q3のドレインと、ま
た、Q1のゲートは、Q3のゲートと接続されインバー
タを形成している。Q2のドレインは、Q4のドレイン
と、また、Q2のゲートは、Q4のゲートと接続されイ
ンバータを形成している。Q1,Q3のゲートは、ノー
ドN2でQ2,Q4のドレインと接続され、Q2,Q4
のゲートは、ノードN1でQ1,Q3のドレインと接続
されている。Q5のゲートはワード線WA1に、ソー
ス、ドレインはビット線BA1 、ノードN1に接続され
ている。Q6のゲートはワード線WB1 に、ソース、ド
レインはビット線BB1 、ノードN2に接続されてい
る。また、Q3の基板KNはEA1 に、Q4の基板KN
はEB1 により、電位選択回路B1 に接続されている。
【0015】同様に、メモリセルC12は、P型トランジ
スタQ7,Q8、N型トランジスタQ9,Q10,Q1
1,Q12で構成され、Q7,Q8のソース及び基板K
Pは電源VDDに、Q9,Q10のソースは第1負電源
VSSに接続されている。Q7のドレインは、Q9のド
レインと、また、Q7のゲートはQ9のゲートと接続さ
れインバータを形成している。Q8のドレインはQ10
のドレインと、また、Q8のゲートはQ10のゲートと
接続されインバータを形成している。Q7、Q9のゲー
トは、ノードN4でQ8,Q10のドレインと接続さ
れ、Q8,Q10のゲートは、ノードN3でQ7,Q9
のドレインと接続されている。Q11のゲートはワード
線WA1 に、ソース、ドレインはビット線BA2 、ノー
ドN3に接続されている。Q12のゲートはワード線W
B2 に、ソース、ドレインはビット線BB2 、ノードN
4に接続されている。また、Q9の基板KNはEA
2 に、Q10の基板KNはEB2 により、電位選択回路
B1 に接続されている。
スタQ7,Q8、N型トランジスタQ9,Q10,Q1
1,Q12で構成され、Q7,Q8のソース及び基板K
Pは電源VDDに、Q9,Q10のソースは第1負電源
VSSに接続されている。Q7のドレインは、Q9のド
レインと、また、Q7のゲートはQ9のゲートと接続さ
れインバータを形成している。Q8のドレインはQ10
のドレインと、また、Q8のゲートはQ10のゲートと
接続されインバータを形成している。Q7、Q9のゲー
トは、ノードN4でQ8,Q10のドレインと接続さ
れ、Q8,Q10のゲートは、ノードN3でQ7,Q9
のドレインと接続されている。Q11のゲートはワード
線WA1 に、ソース、ドレインはビット線BA2 、ノー
ドN3に接続されている。Q12のゲートはワード線W
B2 に、ソース、ドレインはビット線BB2 、ノードN
4に接続されている。また、Q9の基板KNはEA
2 に、Q10の基板KNはEB2 により、電位選択回路
B1 に接続されている。
【0016】次に、図2の回路の動作について、図を参
照して説明する。ビット線BA1 〜BAn ,BB1 〜B
Bn は書込み動作を行う前に、プリチャージ回路P1に
よりプリチャージされる。その後、カラム選択信号CO
LA0、COLA1でビット線BA1 〜BAn のカラム
選択が行われ、COLA0が‘H’、COLA1が
‘L’の時、BA1 とBA2 では、BA1 が選択され、
DAA 1 から書き込みデータが伝えられる。また、カラ
ム選択信号COLA0、COLA1を受け、電位選択回
路B1 はQ13とQ18のトランジスタがONし、EA
1 の電位をVSSに、EA2 の電位をVSS2にする。
ここで、VSS2はVSSより低い電位とする。その
後、書き込みアドレスADを受けたワード選択回路WS
が、ワード線を選択しWA1 を‘H’にすると、メモリ
セルC11のQ5とメモリセルC12のQ11のトランジス
タがONし、ビット線BA1 に伝えられたDAA1 のデ
ータがメモリセルC11に書き込まれる。一方、ビット線
BA2 のハイインピーダンス状態のプリチャージ電位
は、ノードN3に伝えられる。Q11がONする前のN
3の電位が‘L’の場合、Q11がONすると、‘L’
レベルから‘H’側に持ち上がる。しかし、Q9の基板
電位はVSS2になっており、基板バイアス効果により
Q9のしきい値電圧が上がっており、Q7とQ9で構成
されるインバータは反転しない。これにより誤書き込み
が防止される。Q11がONする前のノードN3の電位
が‘H’の場合、Q11がONしてもノードN3の電位
は‘H’のままなので、メモリセルの内容は変化しな
い。
照して説明する。ビット線BA1 〜BAn ,BB1 〜B
Bn は書込み動作を行う前に、プリチャージ回路P1に
よりプリチャージされる。その後、カラム選択信号CO
LA0、COLA1でビット線BA1 〜BAn のカラム
選択が行われ、COLA0が‘H’、COLA1が
‘L’の時、BA1 とBA2 では、BA1 が選択され、
DAA 1 から書き込みデータが伝えられる。また、カラ
ム選択信号COLA0、COLA1を受け、電位選択回
路B1 はQ13とQ18のトランジスタがONし、EA
1 の電位をVSSに、EA2 の電位をVSS2にする。
ここで、VSS2はVSSより低い電位とする。その
後、書き込みアドレスADを受けたワード選択回路WS
が、ワード線を選択しWA1 を‘H’にすると、メモリ
セルC11のQ5とメモリセルC12のQ11のトランジス
タがONし、ビット線BA1 に伝えられたDAA1 のデ
ータがメモリセルC11に書き込まれる。一方、ビット線
BA2 のハイインピーダンス状態のプリチャージ電位
は、ノードN3に伝えられる。Q11がONする前のN
3の電位が‘L’の場合、Q11がONすると、‘L’
レベルから‘H’側に持ち上がる。しかし、Q9の基板
電位はVSS2になっており、基板バイアス効果により
Q9のしきい値電圧が上がっており、Q7とQ9で構成
されるインバータは反転しない。これにより誤書き込み
が防止される。Q11がONする前のノードN3の電位
が‘H’の場合、Q11がONしてもノードN3の電位
は‘H’のままなので、メモリセルの内容は変化しな
い。
【0017】WB1 が‘H’になった場合も同様な動作
により、誤書き込みを防止できる。図3は、本発明の別
の具体例を示すもので、メモリセルD11は、P型トラン
ジスタQ25,26、N型トランジスタQ27,Q2
8,Q29,Q30で構成され、Q25,Q26のソー
スは電源VDDに、Q27ソースは電位選択回路B1の
出力EA1 に、Q28のソースは電位選択回路B1 の出
力EB1 に接続されている。Q25のドレインはQ27
のドレインと、また、Q25のゲートは、Q27のゲー
トと接続されインバータを形成している。Q26のドレ
インは、Q28のドレインと、また、Q26のゲートは
Q28のゲートと接続されインバータを形成している。
Q25,Q27のゲートは、ノードN5でQ26,Q2
8のドレインと接続され、Q26,Q28のゲートは、
ノードN6でQ25,Q27のドレインと接続されてい
る。Q29のゲートはワード線WA1 と、ソース、ドレ
インはビット線BA1 、ノードN6にそれぞれ接続され
ている。Q30のゲートはワード線WB1 と、ソース、
ドレインはビット線BB1 、ノードN5にそれぞれ接続
されている。
により、誤書き込みを防止できる。図3は、本発明の別
の具体例を示すもので、メモリセルD11は、P型トラン
ジスタQ25,26、N型トランジスタQ27,Q2
8,Q29,Q30で構成され、Q25,Q26のソー
スは電源VDDに、Q27ソースは電位選択回路B1の
出力EA1 に、Q28のソースは電位選択回路B1 の出
力EB1 に接続されている。Q25のドレインはQ27
のドレインと、また、Q25のゲートは、Q27のゲー
トと接続されインバータを形成している。Q26のドレ
インは、Q28のドレインと、また、Q26のゲートは
Q28のゲートと接続されインバータを形成している。
Q25,Q27のゲートは、ノードN5でQ26,Q2
8のドレインと接続され、Q26,Q28のゲートは、
ノードN6でQ25,Q27のドレインと接続されてい
る。Q29のゲートはワード線WA1 と、ソース、ドレ
インはビット線BA1 、ノードN6にそれぞれ接続され
ている。Q30のゲートはワード線WB1 と、ソース、
ドレインはビット線BB1 、ノードN5にそれぞれ接続
されている。
【0018】電位選択回路の回路構成は第1の具体例と
同じであるが、VSS2の電位が、VSSより高くなる
点が異なる。カラム選択回路、ワード選択回路について
は、第1の具体例と同様である。次に、図3の回路の動
作について、図を参照して説明する。ビット線BA1 〜
BAn ,BB1 〜BBn は書き込み動作を行う前に、プ
リチャージ回路P1によりプリチャージされる。その
後、カラム選択信号COLA0、COLA1でビット線
BA1 〜BAn のカラム選択が行われ、COLA0が
‘H’、COLA1が‘L’の時、BA1 とBA2 では
BA1 が選択され、DAA 1 から書き込みデータが伝え
られる。また、カラム選択信号COLA0、COLA1
を受け、電位選択回路B1 はQ13とQ18のトランジ
スタがONし、EA 1 の電位をVSSに、EA2 の電位
をVSS2にする。ここで、VSS2はVSSより高い
電位とする。その後、書き込みアドレスADを受けたワ
ード選択回路NSがワード線を選択しWA1 を‘H’に
すると、メモリセルD11のQ29とメモリセルD12のQ
35のトランジスタがONし、ビット線BA1 に伝えら
れたDAA1 のデータがメモリセルD11に書き込まれ
る。一方、ビット線BA2 のハイインピーダンス状態の
プリチャージ電位は、ノードN7に伝えられる。Q35
がONする前のN7の電位が‘L’の場合、Q35がO
Nすると、‘L’レベルから‘H’側に持ち上がる。し
かし、Q33のソース電位はVSS2になっており、Q
33のしきい値電圧が上がっており、Q31とQ33で
構成されるインバータは反転しない。これにより誤書き
込みが防止される。Q35がONする前のN7の電位が
‘H’の場合、Q35がONしてもノードN7の電位は
‘H’のままなので、メモリセルの内容は変化しない。
同じであるが、VSS2の電位が、VSSより高くなる
点が異なる。カラム選択回路、ワード選択回路について
は、第1の具体例と同様である。次に、図3の回路の動
作について、図を参照して説明する。ビット線BA1 〜
BAn ,BB1 〜BBn は書き込み動作を行う前に、プ
リチャージ回路P1によりプリチャージされる。その
後、カラム選択信号COLA0、COLA1でビット線
BA1 〜BAn のカラム選択が行われ、COLA0が
‘H’、COLA1が‘L’の時、BA1 とBA2 では
BA1 が選択され、DAA 1 から書き込みデータが伝え
られる。また、カラム選択信号COLA0、COLA1
を受け、電位選択回路B1 はQ13とQ18のトランジ
スタがONし、EA 1 の電位をVSSに、EA2 の電位
をVSS2にする。ここで、VSS2はVSSより高い
電位とする。その後、書き込みアドレスADを受けたワ
ード選択回路NSがワード線を選択しWA1 を‘H’に
すると、メモリセルD11のQ29とメモリセルD12のQ
35のトランジスタがONし、ビット線BA1 に伝えら
れたDAA1 のデータがメモリセルD11に書き込まれ
る。一方、ビット線BA2 のハイインピーダンス状態の
プリチャージ電位は、ノードN7に伝えられる。Q35
がONする前のN7の電位が‘L’の場合、Q35がO
Nすると、‘L’レベルから‘H’側に持ち上がる。し
かし、Q33のソース電位はVSS2になっており、Q
33のしきい値電圧が上がっており、Q31とQ33で
構成されるインバータは反転しない。これにより誤書き
込みが防止される。Q35がONする前のN7の電位が
‘H’の場合、Q35がONしてもノードN7の電位は
‘H’のままなので、メモリセルの内容は変化しない。
【0019】WB1 が‘H’になった場合も同様な動作
により、誤書き込みを防止できる。
により、誤書き込みを防止できる。
【0020】
【発明の効果】以上のように、本発明によれば、非選択
カラムセルへの誤書き込みを防ぐことができ、ビット線
の負荷容量の増加を可能にし、ワード数の増加を可能に
する。これにより、大規模なスタティックRAMの構成
が可能になる。
カラムセルへの誤書き込みを防ぐことができ、ビット線
の負荷容量の増加を可能にし、ワード数の増加を可能に
する。これにより、大規模なスタティックRAMの構成
が可能になる。
【図1】本発明に係る半導体記憶回路のブロック図であ
る。
る。
【図2】本発明の具体例の回路図である。
【図3】本発明の別の具体例の回路図である。
【図4】従来のスタティックRAMの回路図である。
C11〜Cmn,D11〜Dmn,E11〜Emn メモリセル AD アドレス入力 A1 〜An/2 カラム選択回路 B1 〜Bn/2 電位選択回路 BA1 〜BAn ,BB1 〜BBn ビット線 COL,COLA0,COLA1,COLB0,COL
B1 カラム選択信号 DAA1 〜DAAn/2 ,DAB1 〜DABn/2 入力
データ EA1 〜EAn ,EB1 〜EBn 電位選択回路出力 P1 プリチャージ回路 VDD 正電源 VSS 第1負電源 VSS2 第2負電源 WA1 〜WAm ,WB1 〜WBm ワード線 WS ワード選択回路
B1 カラム選択信号 DAA1 〜DAAn/2 ,DAB1 〜DABn/2 入力
データ EA1 〜EAn ,EB1 〜EBn 電位選択回路出力 P1 プリチャージ回路 VDD 正電源 VSS 第1負電源 VSS2 第2負電源 WA1 〜WAm ,WB1 〜WBm ワード線 WS ワード選択回路
Claims (6)
- 【請求項1】 ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを前記
メモリセルに書込むようにした半導体記憶回路におい
て、 書込み時、非選択メモリセルを構成するインバータの基
板電位を選択セルとはことなる所定の電位に制御するこ
とで非選択メモリセルへの誤書込みを防止することを特
徴とする半導体記憶回路。 - 【請求項2】 カラム信号で制御されて前記基板電位を
選択するための電位選択回路を設け、この電位選択回路
を介して選択された電位を非選択メモリセルを構成する
インバータの基板電位にすることを特徴とする請求項1
記載の半導体記憶回路。 - 【請求項3】 ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを前記
メモリセルに書込むようにした半導体記憶回路におい
て、 書込み時、非選択メモリセルを構成するインバータのソ
ース電位を選択セルとはことなる所定の電位に制御する
ことで非選択メモリセルへの誤書込みを防止することを
特徴とする半導体記憶回路。 - 【請求項4】 カラム信号で制御されて前記ソース電位
を選択するための電位選択回路を設け、この電位選択回
路を介して選択された電位を非選択メモリセルを構成す
るインバータのソース電位にすることを特徴とする請求
項3記載の半導体記憶回路。 - 【請求項5】 ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを選択
された前記メモリセルに書込むようにした半導体記憶回
路の制御方法において、 書込み時、非選択メモリセルを構成するインバータの閾
値を制御することで非選択メモリへの誤書込みを防止す
ることを特徴とする半導体記憶回路の制御方法。 - 【請求項6】 ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを選択
された前記メモリセルに書込むようにした半導体記憶回
路の制御方法において、 前記ビット線をプリチャージする第1段階と、 前記ビット線を選択すると共に書込みデータをビット線
に導く第2の段階と、 非選択の前記メモリセルの閾値を所定の電位に制御する
第3の段階と、 前記ワード線を選択する第4の段階と、 前記ビット線とワード線とで選択されたメモリセルに前
記データを書込む第5の段階と、 を含み選択セルへデータを書込むことを特徴とする半導
体記憶回路の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10121981A JPH11317083A (ja) | 1998-05-01 | 1998-05-01 | 半導体記憶回路とその制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10121981A JPH11317083A (ja) | 1998-05-01 | 1998-05-01 | 半導体記憶回路とその制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11317083A true JPH11317083A (ja) | 1999-11-16 |
Family
ID=14824630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10121981A Pending JPH11317083A (ja) | 1998-05-01 | 1998-05-01 | 半導体記憶回路とその制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11317083A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9589609B2 (en) | 2014-09-25 | 2017-03-07 | Socionext Inc. | Bit-line voltage boosting methods for static RAM and semiconductor device including static RAM |
-
1998
- 1998-05-01 JP JP10121981A patent/JPH11317083A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9589609B2 (en) | 2014-09-25 | 2017-03-07 | Socionext Inc. | Bit-line voltage boosting methods for static RAM and semiconductor device including static RAM |
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