JPH11317083A - 半導体記憶回路とその制御方法 - Google Patents
半導体記憶回路とその制御方法Info
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- JPH11317083A JPH11317083A JP10121981A JP12198198A JPH11317083A JP H11317083 A JPH11317083 A JP H11317083A JP 10121981 A JP10121981 A JP 10121981A JP 12198198 A JP12198198 A JP 12198198A JP H11317083 A JPH11317083 A JP H11317083A
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Abstract
(57)【要約】
【課題】 ワード線が増加した場合のビット線負荷容量
増加による非選択カラムセルへの誤書き込みを防止した
ＳＲＡＭを提供する。 【解決手段】 ワード線ＷＡ1 に複数のメモリセルが接
続され、カラム信号ＣＯＡＬ０で選択されたビット線Ｂ
Ａ1 上のデータＤＡＡ1 を前記メモリセルＣ11に書き込
むようにした半導体記憶回路において、書き込み時、非
選択メモリセルＣ 12を構成するインバータの基板ｋ電位
を選択セルＣ11とは異なる所定の電位に制御することで
非選択メモリセルへの誤書き込みを防止することを特徴
とする。
増加による非選択カラムセルへの誤書き込みを防止した
ＳＲＡＭを提供する。 【解決手段】 ワード線ＷＡ1 に複数のメモリセルが接
続され、カラム信号ＣＯＡＬ０で選択されたビット線Ｂ
Ａ1 上のデータＤＡＡ1 を前記メモリセルＣ11に書き込
むようにした半導体記憶回路において、書き込み時、非
選択メモリセルＣ 12を構成するインバータの基板ｋ電位
を選択セルＣ11とは異なる所定の電位に制御することで
非選択メモリセルへの誤書き込みを防止することを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶回路と
その制御方法とその制御方法に係わり、特に、セルにデ
ータを書込む際、隣接するセルの誤書込みを防止した特
にＳＲＡＭに好適な半導体記憶回路に関する。
その制御方法とその制御方法に係わり、特に、セルにデ
ータを書込む際、隣接するセルの誤書込みを防止した特
にＳＲＡＭに好適な半導体記憶回路に関する。
【０００２】
【従来の技術】図４は従来のスタティックＲＡＭの構成
を示すものでメモリセルＥ11〜Ｅmnは、ワード線ＷＡ1
〜ＷＡm ，ＷＢ1 〜ＷＢm でワード選択回路ＷＳに、ビ
ット線ＢＡ1 〜ＢＡn ，ＢＢ1 〜ＢＢn でカラム選択回
路Ａ1 〜Ａn/2 とプリチャージ回路Ｐ１に接続されてい
る。また、メモリセルＥ11は、Ｐ型トランジスタＱ３
７，Ｑ３８とＮ型トランジスタＱ３９，Ｑ４０，Ｑ４
１，Ｑ４２で構成され、Ｑ３７，Ｑ３８のソースは正電
源ＶＤＤに、Ｑ３９，Ｑ４０のソースは第１負電源ＶＳ
Ｓに接続され、Ｑ３７とＱ３９のゲート、ドレインはそ
れぞれ接続されてインバータを形成し、Ｑ３８，Ｑ４０
のゲート、ドレインもそれぞれ接続されてインバータを
形成している。Ｑ３７，Ｑ３９のゲートはＮ１０で、Ｑ
４２のドレインに接続され、Ｑ３８，Ｑ４０のゲートは
Ｎ９でＱ３７，Ｑ３９のドレインと接続されている。Ｑ
４１のゲートはワード線ＷＡ1 に、ソースとドレインは
ビット線ＢＡ1 とＮ９に接続されている。Ｑ４２のゲー
トはワード線ＷＢ1 に、ソースとドレインはビット線Ｂ
Ｂ1 とＮ１０に接続されている。
を示すものでメモリセルＥ11〜Ｅmnは、ワード線ＷＡ1
〜ＷＡm ，ＷＢ1 〜ＷＢm でワード選択回路ＷＳに、ビ
ット線ＢＡ1 〜ＢＡn ，ＢＢ1 〜ＢＢn でカラム選択回
路Ａ1 〜Ａn/2 とプリチャージ回路Ｐ１に接続されてい
る。また、メモリセルＥ11は、Ｐ型トランジスタＱ３
７，Ｑ３８とＮ型トランジスタＱ３９，Ｑ４０，Ｑ４
１，Ｑ４２で構成され、Ｑ３７，Ｑ３８のソースは正電
源ＶＤＤに、Ｑ３９，Ｑ４０のソースは第１負電源ＶＳ
Ｓに接続され、Ｑ３７とＱ３９のゲート、ドレインはそ
れぞれ接続されてインバータを形成し、Ｑ３８，Ｑ４０
のゲート、ドレインもそれぞれ接続されてインバータを
形成している。Ｑ３７，Ｑ３９のゲートはＮ１０で、Ｑ
４２のドレインに接続され、Ｑ３８，Ｑ４０のゲートは
Ｎ９でＱ３７，Ｑ３９のドレインと接続されている。Ｑ
４１のゲートはワード線ＷＡ1 に、ソースとドレインは
ビット線ＢＡ1 とＮ９に接続されている。Ｑ４２のゲー
トはワード線ＷＢ1 に、ソースとドレインはビット線Ｂ
Ｂ1 とＮ１０に接続されている。
【０００３】従来のスタティックＲＡＭの書き込み動作
は、ビット線ＢＡ1 ，ＢＡ2 はプリチャージ回路Ｐ１に
よりプリチャージされ、その後カラム選択回路Ａ1 がカ
ラム選択信号のＣＯＬＡ０，ＣＯＬＡ１を受け、ＣＯＬ
Ａ０が‘Ｈ’、ＣＯＬＡ１が‘Ｌ’の場合、書き込みデ
ータＤＡＡ1 をビット線ＢＡ1 に伝える。その後、アド
レスＡＤを受けたワード選択回路ＷＳが、ＷＡ1 を
‘Ｈ’にし、メモリセルＥ 11に書き込みを行う。メモリ
セルＥ12のＮ１１が‘Ｌ’を保持していた場合、Ｑ４７
がＯＮすると、ビット線ＢＢ1 のハイインピーダンス状
態のプリチャージされた電位により、Ｎ１１の電位が持
ち上げられ、ビット線の容量が大きい場合、Ｑ４３，Ｑ
４５（Ｑ４４，Ｑ４６）で構成されるインバータが反転
し、誤書き込みが発生する。
は、ビット線ＢＡ1 ，ＢＡ2 はプリチャージ回路Ｐ１に
よりプリチャージされ、その後カラム選択回路Ａ1 がカ
ラム選択信号のＣＯＬＡ０，ＣＯＬＡ１を受け、ＣＯＬ
Ａ０が‘Ｈ’、ＣＯＬＡ１が‘Ｌ’の場合、書き込みデ
ータＤＡＡ1 をビット線ＢＡ1 に伝える。その後、アド
レスＡＤを受けたワード選択回路ＷＳが、ＷＡ1 を
‘Ｈ’にし、メモリセルＥ 11に書き込みを行う。メモリ
セルＥ12のＮ１１が‘Ｌ’を保持していた場合、Ｑ４７
がＯＮすると、ビット線ＢＢ1 のハイインピーダンス状
態のプリチャージされた電位により、Ｎ１１の電位が持
ち上げられ、ビット線の容量が大きい場合、Ｑ４３，Ｑ
４５（Ｑ４４，Ｑ４６）で構成されるインバータが反転
し、誤書き込みが発生する。
【０００４】特に、集積度が増すと、ワード数の増加に
ともないビット線の負荷容量が増加し、その容量により
ビット線が電位を保持し、その電位により非選択カラム
セルへの誤書き込みを起こす可能性があった。なお、特
開平９−１８０４５８号公報には、基板電位又はソース
電位を制御することで、消費電力を低減させたデータ記
憶装置が開示されている。
ともないビット線の負荷容量が増加し、その容量により
ビット線が電位を保持し、その電位により非選択カラム
セルへの誤書き込みを起こす可能性があった。なお、特
開平９−１８０４５８号公報には、基板電位又はソース
電位を制御することで、消費電力を低減させたデータ記
憶装置が開示されている。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ワード数が増加
し、ビット線の負荷容量が増加した場合においても非選
択セルへの誤書込みを防止した半導体記憶回路とその制
御方法を提供するものである。
した従来技術の欠点を改良し、特に、ワード数が増加
し、ビット線の負荷容量が増加した場合においても非選
択セルへの誤書込みを防止した半導体記憶回路とその制
御方法を提供するものである。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶回路の第１態様は、ワード線に複数のメモリセ
ルが接続され、カラム信号で選択されたビット線上のデ
ータを前記メモリセルに書込むようにした半導体記憶回
路において、書込み時、非選択メモリセルを構成するイ
ンバータの基板電位を選択セルとはことなる所定の電位
に制御することで非選択メモリセルへの誤書込みを防止
することを特徴とするものであり、又、第２態様は、カ
ラム信号で制御されて前記基板電位を選択するための電
位選択回路を設け、この電位選択回路を介して選択され
た電位を非選択メモリセルを構成するインバータの基板
電位にすることを特徴とするものであり、又、第３態様
は、ワード線に複数のメモリセルが接続され、カラム信
号で選択されたビット線上のデータを前記メモリセルに
書込むようにした半導体記憶回路において、書込み時、
非選択メモリセルを構成するインバータのソース電位を
選択セルとはことなる所定の電位に制御することで非選
択メモリセルへの誤書込みを防止することを特徴とする
ものであり、又、第４態様は、カラム信号で制御されて
前記ソース電位を選択するための電位選択回路を設け、
この電位選択回路を介して選択された電位を非選択メモ
リセルを構成するインバータのソース電位にすることを
特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶回路の第１態様は、ワード線に複数のメモリセ
ルが接続され、カラム信号で選択されたビット線上のデ
ータを前記メモリセルに書込むようにした半導体記憶回
路において、書込み時、非選択メモリセルを構成するイ
ンバータの基板電位を選択セルとはことなる所定の電位
に制御することで非選択メモリセルへの誤書込みを防止
することを特徴とするものであり、又、第２態様は、カ
ラム信号で制御されて前記基板電位を選択するための電
位選択回路を設け、この電位選択回路を介して選択され
た電位を非選択メモリセルを構成するインバータの基板
電位にすることを特徴とするものであり、又、第３態様
は、ワード線に複数のメモリセルが接続され、カラム信
号で選択されたビット線上のデータを前記メモリセルに
書込むようにした半導体記憶回路において、書込み時、
非選択メモリセルを構成するインバータのソース電位を
選択セルとはことなる所定の電位に制御することで非選
択メモリセルへの誤書込みを防止することを特徴とする
ものであり、又、第４態様は、カラム信号で制御されて
前記ソース電位を選択するための電位選択回路を設け、
この電位選択回路を介して選択された電位を非選択メモ
リセルを構成するインバータのソース電位にすることを
特徴とするものである。
【０００７】又、本発明に係る半導体記憶回路の制御方
法の第１態様は、ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを選択
された前記メモリセルに書込むようにした半導体記憶回
路の制御方法において、書込み時、非選択メモリセルを
構成するインバータの閾値を制御することで非選択メモ
リへの誤書込みを防止することを特徴とするものであ
り、又、第２態様は、ワード線に複数のメモリセルが接
続され、カラム信号で選択されたビット線上のデータを
選択された前記メモリセルに書込むようにした半導体記
憶回路の制御方法において、前記ビット線をプリチャー
ジする第１段階と、前記ビット線を選択すると共に書込
みデータをビット線に導く第２の段階と、非選択の前記
メモリセルの閾値を所定の電位に制御する第３の段階
と、前記ワード線を選択する第４の段階と、前記ビット
線とワード線とで選択されたメモリセルに前記データを
書込む第５の段階と、を含み選択セルへデータを書込む
ことを特徴とするものである。
法の第１態様は、ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを選択
された前記メモリセルに書込むようにした半導体記憶回
路の制御方法において、書込み時、非選択メモリセルを
構成するインバータの閾値を制御することで非選択メモ
リへの誤書込みを防止することを特徴とするものであ
り、又、第２態様は、ワード線に複数のメモリセルが接
続され、カラム信号で選択されたビット線上のデータを
選択された前記メモリセルに書込むようにした半導体記
憶回路の制御方法において、前記ビット線をプリチャー
ジする第１段階と、前記ビット線を選択すると共に書込
みデータをビット線に導く第２の段階と、非選択の前記
メモリセルの閾値を所定の電位に制御する第３の段階
と、前記ワード線を選択する第４の段階と、前記ビット
線とワード線とで選択されたメモリセルに前記データを
書込む第５の段階と、を含み選択セルへデータを書込む
ことを特徴とするものである。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１を参照すると、
メモリセルＣ11〜Ｃmnは、ワード線ＷＡ1 〜ＷＡm ，Ｗ
Ｂ 1 〜ＷＢm でワード線選択回路ＷＳに接続され、ビッ
ト線ＢＡ1 〜ＢＡn ，ＢＢ 1 〜ＢＢn でカラム選択回路
Ａ1 〜Ａn とプリチャージ回路Ｐ１に接続されている。
また、ＥＡ1 〜ＥＡn ，ＥＢ1 〜ＥＢn で電位選択回路
Ｂ1 〜Ｂn/2 に接続されている。
て図面を参照して詳細に説明する。図１を参照すると、
メモリセルＣ11〜Ｃmnは、ワード線ＷＡ1 〜ＷＡm ，Ｗ
Ｂ 1 〜ＷＢm でワード線選択回路ＷＳに接続され、ビッ
ト線ＢＡ1 〜ＢＡn ，ＢＢ 1 〜ＢＢn でカラム選択回路
Ａ1 〜Ａn とプリチャージ回路Ｐ１に接続されている。
また、ＥＡ1 〜ＥＡn ，ＥＢ1 〜ＥＢn で電位選択回路
Ｂ1 〜Ｂn/2 に接続されている。
【０００９】ワード選択回路ＷＳはアドレス入力ＡＤを
受け、ワード線ＷＡ1 〜ＷＡm ，ＷＢ1 〜ＷＢm の選択
を行う。カラム選択回路Ａ1 〜Ａn/2 は、カラム選択信
号ＣＯＬを受け、書き込みデータＤＡ1 〜ＤＡn/2 を選
択したビット線に伝達する。電位選択回路Ｂ1 〜Ｂn/2
は、カラム選択信号ＣＯＬを受け、メモリセルＣ11〜Ｃ
mnの電位を制御する。
受け、ワード線ＷＡ1 〜ＷＡm ，ＷＢ1 〜ＷＢm の選択
を行う。カラム選択回路Ａ1 〜Ａn/2 は、カラム選択信
号ＣＯＬを受け、書き込みデータＤＡ1 〜ＤＡn/2 を選
択したビット線に伝達する。電位選択回路Ｂ1 〜Ｂn/2
は、カラム選択信号ＣＯＬを受け、メモリセルＣ11〜Ｃ
mnの電位を制御する。
【００１０】本発明の回路によれば、メモリセルへの書
き込み動作を開始する前に、ビット線ＢＡ1 〜ＢＡn ，
ＢＢ1 〜ＢＢn はプリチャージ回路Ｐ１によりプリチャ
ージされる。その際、カラム選択信号ＣＯＬを受けたカ
ラム選択回路Ａ1 〜Ａn/2 が、選択されたビット線に書
き込みデータを伝達されせる。このとき、カラム選択信
号ＣＯＬを受けた電位選択回路Ｂ1 〜Ｂn/2 は、ＥＡ1
〜ＥＡn ，ＥＢ1 〜ＥＢn により非選択セルのメモリセ
ルのＣ11〜Ｃmnの電位を制御する。
き込み動作を開始する前に、ビット線ＢＡ1 〜ＢＡn ，
ＢＢ1 〜ＢＢn はプリチャージ回路Ｐ１によりプリチャ
ージされる。その際、カラム選択信号ＣＯＬを受けたカ
ラム選択回路Ａ1 〜Ａn/2 が、選択されたビット線に書
き込みデータを伝達されせる。このとき、カラム選択信
号ＣＯＬを受けた電位選択回路Ｂ1 〜Ｂn/2 は、ＥＡ1
〜ＥＡn ，ＥＢ1 〜ＥＢn により非選択セルのメモリセ
ルのＣ11〜Ｃmnの電位を制御する。
【００１１】この状態で、書き込みアドレスを受けワー
ド線選択回路が目的のワード線を選択する。ワード線に
接続されるメモリセルには、カラム選択されたセルと非
選択セルがあるが、選択されたセルのビット線には、書
き込みデータが伝達されており、書き込みが行われる。
非選択セルについては、ビット線はプリチャージされた
ハイインピーダンス状態になっている。また、ＥＡ1 〜
ＥＡn ，ＥＢ1 〜ＥＢ n/2 により非選択セルの電位を制
御されており、ビットのプリチャージ電位をセルに書き
込むのを防止する。
ド線選択回路が目的のワード線を選択する。ワード線に
接続されるメモリセルには、カラム選択されたセルと非
選択セルがあるが、選択されたセルのビット線には、書
き込みデータが伝達されており、書き込みが行われる。
非選択セルについては、ビット線はプリチャージされた
ハイインピーダンス状態になっている。また、ＥＡ1 〜
ＥＡn ，ＥＢ1 〜ＥＢ n/2 により非選択セルの電位を制
御されており、ビットのプリチャージ電位をセルに書き
込むのを防止する。
【００１２】
【実施例】以下に、本発明に係わる半導体記憶回路とそ
の制御方法の具体例を図面を参照しながら詳細に説明す
る。図１、２は、本発明に係わる半導体記憶回路の具体
例の構造を示す図であって、これらの図には、ワード線
ＷＡ1 に複数のメモリセルが接続され、カラム信号ＣＯ
ＡＬ０で選択されたビット線ＢＡ1 上のデータＤＡＡ1
を前記メモリセルＣ11に書込むようにした半導体記憶回
路において、書込み時、非選択メモリセルＣ12を構成す
るインバータの基板ＫＮ電位を選択セルＣ11とは異なる
所定の電位に制御することで非選択メモリセルへの誤書
込みを防止する半導体記憶回路が示され、更に、カラム
信号ＣＯＡＬ０で制御する電位選択回路Ｂ1 を設け、こ
の電位選択回路Ｂ1 を介して非選択メモリセルＣ12を構
成するインバータの基板ＫＮ電位を制御する半導体記憶
回路が示されている。
の制御方法の具体例を図面を参照しながら詳細に説明す
る。図１、２は、本発明に係わる半導体記憶回路の具体
例の構造を示す図であって、これらの図には、ワード線
ＷＡ1 に複数のメモリセルが接続され、カラム信号ＣＯ
ＡＬ０で選択されたビット線ＢＡ1 上のデータＤＡＡ1
を前記メモリセルＣ11に書込むようにした半導体記憶回
路において、書込み時、非選択メモリセルＣ12を構成す
るインバータの基板ＫＮ電位を選択セルＣ11とは異なる
所定の電位に制御することで非選択メモリセルへの誤書
込みを防止する半導体記憶回路が示され、更に、カラム
信号ＣＯＡＬ０で制御する電位選択回路Ｂ1 を設け、こ
の電位選択回路Ｂ1 を介して非選択メモリセルＣ12を構
成するインバータの基板ＫＮ電位を制御する半導体記憶
回路が示されている。
【００１３】次に、本発明の具体例を図２を参照して説
明する。図２は、本発明の具体例を示すもので、電位選
択回路Ｂ1 は、Ｎ型トランジスタＱ１３，Ｑ１４，Ｑ１
５，Ｑ１６，Ｑ１７，Ｑ１８，Ｑ１９，Ｑ２０で構成さ
れている。Ｎ型トランジスタＱ１３のゲートはカラム選
択信号ＣＯＬＡ０に、ソースは第１負電源ＶＳＳに、ド
レインはＥＡ1 によりメモリセル列Ｃ11〜Ｃm1にそれぞ
れ接続され、Ｎ型トランジスタＱ１４のゲートはカラム
選択信号ＣＯＬＡ１に、ソースは第２負電源ＶＳＳ２
に、ドレインはＥＡ1 によりメモリセル列Ｃ 11〜Ｃ
m1に、Ｎ型トランジスタＱ１５のゲートはカラム選択信
号ＣＯＬＢ０に、ソースは第１負電源ＶＳＳに、ドレイ
ンはＥＢ1 によりメモリセル列Ｃ11〜Ｃm1に、Ｎ型トラ
ンジスタＱ１６のゲートはカラム選択信号ＣＯＬＢ１
に、ソースは第２負電源ＶＳＳ２に、ドレインはＥＢ1
によりメモリセル列Ｃ11〜Ｃm1に、Ｎ型トランジスタＱ
１７のゲートはカラム選択信号ＣＯＬＡ１に、ソースは
第１負電源ＶＳＳに、ドレインはＥＡ2 によりメモリセ
ル列Ｃ12〜Ｃm2に、Ｎ型トランジスタＱ１８のゲートは
カラム選択信号ＣＯＬＡ０に、ソースは第２負電源ＶＳ
Ｓ２に、ドレインはＥＡ2 によりメモリセル列Ｃ12〜Ｃ
m2に、Ｎ型トランジスタＱ１９のゲートはカラム選択信
号ＣＯＬＢ１に、ソースは第１負電源ＶＳＳに、ドレイ
ンはＥＢ2 によりメモリセル列Ｃ12〜Ｃm2に、Ｎ型トラ
ンジスタＱ２０のゲートはカラム選択信号ＣＯＬＢ０
に、ソースは第２負電源ＶＳＳ２に、ドレインはＥＢ2
によりメモリセル列Ｃ12〜Ｃm2にそれぞれ接続されてい
る。
明する。図２は、本発明の具体例を示すもので、電位選
択回路Ｂ1 は、Ｎ型トランジスタＱ１３，Ｑ１４，Ｑ１
５，Ｑ１６，Ｑ１７，Ｑ１８，Ｑ１９，Ｑ２０で構成さ
れている。Ｎ型トランジスタＱ１３のゲートはカラム選
択信号ＣＯＬＡ０に、ソースは第１負電源ＶＳＳに、ド
レインはＥＡ1 によりメモリセル列Ｃ11〜Ｃm1にそれぞ
れ接続され、Ｎ型トランジスタＱ１４のゲートはカラム
選択信号ＣＯＬＡ１に、ソースは第２負電源ＶＳＳ２
に、ドレインはＥＡ1 によりメモリセル列Ｃ 11〜Ｃ
m1に、Ｎ型トランジスタＱ１５のゲートはカラム選択信
号ＣＯＬＢ０に、ソースは第１負電源ＶＳＳに、ドレイ
ンはＥＢ1 によりメモリセル列Ｃ11〜Ｃm1に、Ｎ型トラ
ンジスタＱ１６のゲートはカラム選択信号ＣＯＬＢ１
に、ソースは第２負電源ＶＳＳ２に、ドレインはＥＢ1
によりメモリセル列Ｃ11〜Ｃm1に、Ｎ型トランジスタＱ
１７のゲートはカラム選択信号ＣＯＬＡ１に、ソースは
第１負電源ＶＳＳに、ドレインはＥＡ2 によりメモリセ
ル列Ｃ12〜Ｃm2に、Ｎ型トランジスタＱ１８のゲートは
カラム選択信号ＣＯＬＡ０に、ソースは第２負電源ＶＳ
Ｓ２に、ドレインはＥＡ2 によりメモリセル列Ｃ12〜Ｃ
m2に、Ｎ型トランジスタＱ１９のゲートはカラム選択信
号ＣＯＬＢ１に、ソースは第１負電源ＶＳＳに、ドレイ
ンはＥＢ2 によりメモリセル列Ｃ12〜Ｃm2に、Ｎ型トラ
ンジスタＱ２０のゲートはカラム選択信号ＣＯＬＢ０
に、ソースは第２負電源ＶＳＳ２に、ドレインはＥＢ2
によりメモリセル列Ｃ12〜Ｃm2にそれぞれ接続されてい
る。
【００１４】メモリセルＣ11は、Ｐ型トランジスタＱ
１，Ｑ２、Ｎ型トランジスタＱ３，Ｑ４，Ｑ５，Ｑ６で
構成され、Ｑ１，Ｑ２のソース及び基板ＫＰは電源ＶＤ
Ｄに、Ｑ３，Ｑ４のソースは第１負電源ＶＳＳに接続さ
れている。Ｑ１のドレインは、Ｑ３のドレインと、ま
た、Ｑ１のゲートは、Ｑ３のゲートと接続されインバー
タを形成している。Ｑ２のドレインは、Ｑ４のドレイン
と、また、Ｑ２のゲートは、Ｑ４のゲートと接続されイ
ンバータを形成している。Ｑ１，Ｑ３のゲートは、ノー
ドＮ２でＱ２，Ｑ４のドレインと接続され、Ｑ２，Ｑ４
のゲートは、ノードＮ１でＱ１，Ｑ３のドレインと接続
されている。Ｑ５のゲートはワード線ＷＡ1に、ソー
ス、ドレインはビット線ＢＡ1 、ノードＮ１に接続され
ている。Ｑ６のゲートはワード線ＷＢ1 に、ソース、ド
レインはビット線ＢＢ1 、ノードＮ２に接続されてい
る。また、Ｑ３の基板ＫＮはＥＡ1 に、Ｑ４の基板ＫＮ
はＥＢ1 により、電位選択回路Ｂ1 に接続されている。
１，Ｑ２、Ｎ型トランジスタＱ３，Ｑ４，Ｑ５，Ｑ６で
構成され、Ｑ１，Ｑ２のソース及び基板ＫＰは電源ＶＤ
Ｄに、Ｑ３，Ｑ４のソースは第１負電源ＶＳＳに接続さ
れている。Ｑ１のドレインは、Ｑ３のドレインと、ま
た、Ｑ１のゲートは、Ｑ３のゲートと接続されインバー
タを形成している。Ｑ２のドレインは、Ｑ４のドレイン
と、また、Ｑ２のゲートは、Ｑ４のゲートと接続されイ
ンバータを形成している。Ｑ１，Ｑ３のゲートは、ノー
ドＮ２でＱ２，Ｑ４のドレインと接続され、Ｑ２，Ｑ４
のゲートは、ノードＮ１でＱ１，Ｑ３のドレインと接続
されている。Ｑ５のゲートはワード線ＷＡ1に、ソー
ス、ドレインはビット線ＢＡ1 、ノードＮ１に接続され
ている。Ｑ６のゲートはワード線ＷＢ1 に、ソース、ド
レインはビット線ＢＢ1 、ノードＮ２に接続されてい
る。また、Ｑ３の基板ＫＮはＥＡ1 に、Ｑ４の基板ＫＮ
はＥＢ1 により、電位選択回路Ｂ1 に接続されている。
【００１５】同様に、メモリセルＣ12は、Ｐ型トランジ
スタＱ７，Ｑ８、Ｎ型トランジスタＱ９，Ｑ１０，Ｑ１
１，Ｑ１２で構成され、Ｑ７，Ｑ８のソース及び基板Ｋ
Ｐは電源ＶＤＤに、Ｑ９，Ｑ１０のソースは第１負電源
ＶＳＳに接続されている。Ｑ７のドレインは、Ｑ９のド
レインと、また、Ｑ７のゲートはＱ９のゲートと接続さ
れインバータを形成している。Ｑ８のドレインはＱ１０
のドレインと、また、Ｑ８のゲートはＱ１０のゲートと
接続されインバータを形成している。Ｑ７、Ｑ９のゲー
トは、ノードＮ４でＱ８，Ｑ１０のドレインと接続さ
れ、Ｑ８，Ｑ１０のゲートは、ノードＮ３でＱ７，Ｑ９
のドレインと接続されている。Ｑ１１のゲートはワード
線ＷＡ1 に、ソース、ドレインはビット線ＢＡ2 、ノー
ドＮ３に接続されている。Ｑ１２のゲートはワード線Ｗ
Ｂ2 に、ソース、ドレインはビット線ＢＢ2 、ノードＮ
４に接続されている。また、Ｑ９の基板ＫＮはＥＡ
2 に、Ｑ１０の基板ＫＮはＥＢ2 により、電位選択回路
Ｂ1 に接続されている。
スタＱ７，Ｑ８、Ｎ型トランジスタＱ９，Ｑ１０，Ｑ１
１，Ｑ１２で構成され、Ｑ７，Ｑ８のソース及び基板Ｋ
Ｐは電源ＶＤＤに、Ｑ９，Ｑ１０のソースは第１負電源
ＶＳＳに接続されている。Ｑ７のドレインは、Ｑ９のド
レインと、また、Ｑ７のゲートはＱ９のゲートと接続さ
れインバータを形成している。Ｑ８のドレインはＱ１０
のドレインと、また、Ｑ８のゲートはＱ１０のゲートと
接続されインバータを形成している。Ｑ７、Ｑ９のゲー
トは、ノードＮ４でＱ８，Ｑ１０のドレインと接続さ
れ、Ｑ８，Ｑ１０のゲートは、ノードＮ３でＱ７，Ｑ９
のドレインと接続されている。Ｑ１１のゲートはワード
線ＷＡ1 に、ソース、ドレインはビット線ＢＡ2 、ノー
ドＮ３に接続されている。Ｑ１２のゲートはワード線Ｗ
Ｂ2 に、ソース、ドレインはビット線ＢＢ2 、ノードＮ
４に接続されている。また、Ｑ９の基板ＫＮはＥＡ
2 に、Ｑ１０の基板ＫＮはＥＢ2 により、電位選択回路
Ｂ1 に接続されている。
【００１６】次に、図２の回路の動作について、図を参
照して説明する。ビット線ＢＡ1 〜ＢＡn ，ＢＢ1 〜Ｂ
Ｂn は書込み動作を行う前に、プリチャージ回路Ｐ１に
よりプリチャージされる。その後、カラム選択信号ＣＯ
ＬＡ０、ＣＯＬＡ１でビット線ＢＡ1 〜ＢＡn のカラム
選択が行われ、ＣＯＬＡ０が‘Ｈ’、ＣＯＬＡ１が
‘Ｌ’の時、ＢＡ1 とＢＡ2 では、ＢＡ1 が選択され、
ＤＡＡ 1 から書き込みデータが伝えられる。また、カラ
ム選択信号ＣＯＬＡ０、ＣＯＬＡ１を受け、電位選択回
路Ｂ1 はＱ１３とＱ１８のトランジスタがＯＮし、ＥＡ
1 の電位をＶＳＳに、ＥＡ2 の電位をＶＳＳ２にする。
ここで、ＶＳＳ２はＶＳＳより低い電位とする。その
後、書き込みアドレスＡＤを受けたワード選択回路ＷＳ
が、ワード線を選択しＷＡ1 を‘Ｈ’にすると、メモリ
セルＣ11のＱ５とメモリセルＣ12のＱ１１のトランジス
タがＯＮし、ビット線ＢＡ1 に伝えられたＤＡＡ1 のデ
ータがメモリセルＣ11に書き込まれる。一方、ビット線
ＢＡ2 のハイインピーダンス状態のプリチャージ電位
は、ノードＮ３に伝えられる。Ｑ１１がＯＮする前のＮ
３の電位が‘Ｌ’の場合、Ｑ１１がＯＮすると、‘Ｌ’
レベルから‘Ｈ’側に持ち上がる。しかし、Ｑ９の基板
電位はＶＳＳ２になっており、基板バイアス効果により
Ｑ９のしきい値電圧が上がっており、Ｑ７とＱ９で構成
されるインバータは反転しない。これにより誤書き込み
が防止される。Ｑ１１がＯＮする前のノードＮ３の電位
が‘Ｈ’の場合、Ｑ１１がＯＮしてもノードＮ３の電位
は‘Ｈ’のままなので、メモリセルの内容は変化しな
い。
照して説明する。ビット線ＢＡ1 〜ＢＡn ，ＢＢ1 〜Ｂ
Ｂn は書込み動作を行う前に、プリチャージ回路Ｐ１に
よりプリチャージされる。その後、カラム選択信号ＣＯ
ＬＡ０、ＣＯＬＡ１でビット線ＢＡ1 〜ＢＡn のカラム
選択が行われ、ＣＯＬＡ０が‘Ｈ’、ＣＯＬＡ１が
‘Ｌ’の時、ＢＡ1 とＢＡ2 では、ＢＡ1 が選択され、
ＤＡＡ 1 から書き込みデータが伝えられる。また、カラ
ム選択信号ＣＯＬＡ０、ＣＯＬＡ１を受け、電位選択回
路Ｂ1 はＱ１３とＱ１８のトランジスタがＯＮし、ＥＡ
1 の電位をＶＳＳに、ＥＡ2 の電位をＶＳＳ２にする。
ここで、ＶＳＳ２はＶＳＳより低い電位とする。その
後、書き込みアドレスＡＤを受けたワード選択回路ＷＳ
が、ワード線を選択しＷＡ1 を‘Ｈ’にすると、メモリ
セルＣ11のＱ５とメモリセルＣ12のＱ１１のトランジス
タがＯＮし、ビット線ＢＡ1 に伝えられたＤＡＡ1 のデ
ータがメモリセルＣ11に書き込まれる。一方、ビット線
ＢＡ2 のハイインピーダンス状態のプリチャージ電位
は、ノードＮ３に伝えられる。Ｑ１１がＯＮする前のＮ
３の電位が‘Ｌ’の場合、Ｑ１１がＯＮすると、‘Ｌ’
レベルから‘Ｈ’側に持ち上がる。しかし、Ｑ９の基板
電位はＶＳＳ２になっており、基板バイアス効果により
Ｑ９のしきい値電圧が上がっており、Ｑ７とＱ９で構成
されるインバータは反転しない。これにより誤書き込み
が防止される。Ｑ１１がＯＮする前のノードＮ３の電位
が‘Ｈ’の場合、Ｑ１１がＯＮしてもノードＮ３の電位
は‘Ｈ’のままなので、メモリセルの内容は変化しな
い。
【００１７】ＷＢ1 が‘Ｈ’になった場合も同様な動作
により、誤書き込みを防止できる。図３は、本発明の別
の具体例を示すもので、メモリセルＤ11は、Ｐ型トラン
ジスタＱ２５，２６、Ｎ型トランジスタＱ２７，Ｑ２
８，Ｑ２９，Ｑ３０で構成され、Ｑ２５，Ｑ２６のソー
スは電源ＶＤＤに、Ｑ２７ソースは電位選択回路Ｂ1の
出力ＥＡ1 に、Ｑ２８のソースは電位選択回路Ｂ1 の出
力ＥＢ1 に接続されている。Ｑ２５のドレインはＱ２７
のドレインと、また、Ｑ２５のゲートは、Ｑ２７のゲー
トと接続されインバータを形成している。Ｑ２６のドレ
インは、Ｑ２８のドレインと、また、Ｑ２６のゲートは
Ｑ２８のゲートと接続されインバータを形成している。
Ｑ２５，Ｑ２７のゲートは、ノードＮ５でＱ２６，Ｑ２
８のドレインと接続され、Ｑ２６，Ｑ２８のゲートは、
ノードＮ６でＱ２５，Ｑ２７のドレインと接続されてい
る。Ｑ２９のゲートはワード線ＷＡ1 と、ソース、ドレ
インはビット線ＢＡ1 、ノードＮ６にそれぞれ接続され
ている。Ｑ３０のゲートはワード線ＷＢ1 と、ソース、
ドレインはビット線ＢＢ1 、ノードＮ５にそれぞれ接続
されている。
により、誤書き込みを防止できる。図３は、本発明の別
の具体例を示すもので、メモリセルＤ11は、Ｐ型トラン
ジスタＱ２５，２６、Ｎ型トランジスタＱ２７，Ｑ２
８，Ｑ２９，Ｑ３０で構成され、Ｑ２５，Ｑ２６のソー
スは電源ＶＤＤに、Ｑ２７ソースは電位選択回路Ｂ1の
出力ＥＡ1 に、Ｑ２８のソースは電位選択回路Ｂ1 の出
力ＥＢ1 に接続されている。Ｑ２５のドレインはＱ２７
のドレインと、また、Ｑ２５のゲートは、Ｑ２７のゲー
トと接続されインバータを形成している。Ｑ２６のドレ
インは、Ｑ２８のドレインと、また、Ｑ２６のゲートは
Ｑ２８のゲートと接続されインバータを形成している。
Ｑ２５，Ｑ２７のゲートは、ノードＮ５でＱ２６，Ｑ２
８のドレインと接続され、Ｑ２６，Ｑ２８のゲートは、
ノードＮ６でＱ２５，Ｑ２７のドレインと接続されてい
る。Ｑ２９のゲートはワード線ＷＡ1 と、ソース、ドレ
インはビット線ＢＡ1 、ノードＮ６にそれぞれ接続され
ている。Ｑ３０のゲートはワード線ＷＢ1 と、ソース、
ドレインはビット線ＢＢ1 、ノードＮ５にそれぞれ接続
されている。
【００１８】電位選択回路の回路構成は第１の具体例と
同じであるが、ＶＳＳ２の電位が、ＶＳＳより高くなる
点が異なる。カラム選択回路、ワード選択回路について
は、第１の具体例と同様である。次に、図３の回路の動
作について、図を参照して説明する。ビット線ＢＡ1 〜
ＢＡn ，ＢＢ1 〜ＢＢn は書き込み動作を行う前に、プ
リチャージ回路Ｐ１によりプリチャージされる。その
後、カラム選択信号ＣＯＬＡ０、ＣＯＬＡ１でビット線
ＢＡ1 〜ＢＡn のカラム選択が行われ、ＣＯＬＡ０が
‘Ｈ’、ＣＯＬＡ１が‘Ｌ’の時、ＢＡ1 とＢＡ2 では
ＢＡ1 が選択され、ＤＡＡ 1 から書き込みデータが伝え
られる。また、カラム選択信号ＣＯＬＡ０、ＣＯＬＡ１
を受け、電位選択回路Ｂ1 はＱ１３とＱ１８のトランジ
スタがＯＮし、ＥＡ 1 の電位をＶＳＳに、ＥＡ2 の電位
をＶＳＳ２にする。ここで、ＶＳＳ２はＶＳＳより高い
電位とする。その後、書き込みアドレスＡＤを受けたワ
ード選択回路ＮＳがワード線を選択しＷＡ1 を‘Ｈ’に
すると、メモリセルＤ11のＱ２９とメモリセルＤ12のＱ
３５のトランジスタがＯＮし、ビット線ＢＡ1 に伝えら
れたＤＡＡ1 のデータがメモリセルＤ11に書き込まれ
る。一方、ビット線ＢＡ2 のハイインピーダンス状態の
プリチャージ電位は、ノードＮ７に伝えられる。Ｑ３５
がＯＮする前のＮ７の電位が‘Ｌ’の場合、Ｑ３５がＯ
Ｎすると、‘Ｌ’レベルから‘Ｈ’側に持ち上がる。し
かし、Ｑ３３のソース電位はＶＳＳ２になっており、Ｑ
３３のしきい値電圧が上がっており、Ｑ３１とＱ３３で
構成されるインバータは反転しない。これにより誤書き
込みが防止される。Ｑ３５がＯＮする前のＮ７の電位が
‘Ｈ’の場合、Ｑ３５がＯＮしてもノードＮ７の電位は
‘Ｈ’のままなので、メモリセルの内容は変化しない。
同じであるが、ＶＳＳ２の電位が、ＶＳＳより高くなる
点が異なる。カラム選択回路、ワード選択回路について
は、第１の具体例と同様である。次に、図３の回路の動
作について、図を参照して説明する。ビット線ＢＡ1 〜
ＢＡn ，ＢＢ1 〜ＢＢn は書き込み動作を行う前に、プ
リチャージ回路Ｐ１によりプリチャージされる。その
後、カラム選択信号ＣＯＬＡ０、ＣＯＬＡ１でビット線
ＢＡ1 〜ＢＡn のカラム選択が行われ、ＣＯＬＡ０が
‘Ｈ’、ＣＯＬＡ１が‘Ｌ’の時、ＢＡ1 とＢＡ2 では
ＢＡ1 が選択され、ＤＡＡ 1 から書き込みデータが伝え
られる。また、カラム選択信号ＣＯＬＡ０、ＣＯＬＡ１
を受け、電位選択回路Ｂ1 はＱ１３とＱ１８のトランジ
スタがＯＮし、ＥＡ 1 の電位をＶＳＳに、ＥＡ2 の電位
をＶＳＳ２にする。ここで、ＶＳＳ２はＶＳＳより高い
電位とする。その後、書き込みアドレスＡＤを受けたワ
ード選択回路ＮＳがワード線を選択しＷＡ1 を‘Ｈ’に
すると、メモリセルＤ11のＱ２９とメモリセルＤ12のＱ
３５のトランジスタがＯＮし、ビット線ＢＡ1 に伝えら
れたＤＡＡ1 のデータがメモリセルＤ11に書き込まれ
る。一方、ビット線ＢＡ2 のハイインピーダンス状態の
プリチャージ電位は、ノードＮ７に伝えられる。Ｑ３５
がＯＮする前のＮ７の電位が‘Ｌ’の場合、Ｑ３５がＯ
Ｎすると、‘Ｌ’レベルから‘Ｈ’側に持ち上がる。し
かし、Ｑ３３のソース電位はＶＳＳ２になっており、Ｑ
３３のしきい値電圧が上がっており、Ｑ３１とＱ３３で
構成されるインバータは反転しない。これにより誤書き
込みが防止される。Ｑ３５がＯＮする前のＮ７の電位が
‘Ｈ’の場合、Ｑ３５がＯＮしてもノードＮ７の電位は
‘Ｈ’のままなので、メモリセルの内容は変化しない。
【００１９】ＷＢ1 が‘Ｈ’になった場合も同様な動作
により、誤書き込みを防止できる。
により、誤書き込みを防止できる。
【００２０】
【発明の効果】以上のように、本発明によれば、非選択
カラムセルへの誤書き込みを防ぐことができ、ビット線
の負荷容量の増加を可能にし、ワード数の増加を可能に
する。これにより、大規模なスタティックＲＡＭの構成
が可能になる。
カラムセルへの誤書き込みを防ぐことができ、ビット線
の負荷容量の増加を可能にし、ワード数の増加を可能に
する。これにより、大規模なスタティックＲＡＭの構成
が可能になる。
【図１】本発明に係る半導体記憶回路のブロック図であ
る。
る。
【図２】本発明の具体例の回路図である。
【図３】本発明の別の具体例の回路図である。
【図４】従来のスタティックＲＡＭの回路図である。
Ｃ11〜Ｃmn，Ｄ11〜Ｄmn，Ｅ11〜Ｅmn メモリセル ＡＤ アドレス入力 Ａ1 〜Ａn/2 カラム選択回路 Ｂ1 〜Ｂn/2 電位選択回路 ＢＡ1 〜ＢＡn ，ＢＢ1 〜ＢＢn ビット線 ＣＯＬ，ＣＯＬＡ０，ＣＯＬＡ１，ＣＯＬＢ０，ＣＯＬ
Ｂ１ カラム選択信号 ＤＡＡ1 〜ＤＡＡn/2 ，ＤＡＢ1 〜ＤＡＢn/2 入力
データ ＥＡ1 〜ＥＡn ，ＥＢ1 〜ＥＢn 電位選択回路出力 Ｐ１ プリチャージ回路 ＶＤＤ 正電源 ＶＳＳ 第１負電源 ＶＳＳ２ 第２負電源 ＷＡ1 〜ＷＡm ，ＷＢ1 〜ＷＢm ワード線 ＷＳ ワード選択回路
Ｂ１ カラム選択信号 ＤＡＡ1 〜ＤＡＡn/2 ，ＤＡＢ1 〜ＤＡＢn/2 入力
データ ＥＡ1 〜ＥＡn ，ＥＢ1 〜ＥＢn 電位選択回路出力 Ｐ１ プリチャージ回路 ＶＤＤ 正電源 ＶＳＳ 第１負電源 ＶＳＳ２ 第２負電源 ＷＡ1 〜ＷＡm ，ＷＢ1 〜ＷＢm ワード線 ＷＳ ワード選択回路
Claims (6)
- 【請求項１】 ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを前記
メモリセルに書込むようにした半導体記憶回路におい
て、 書込み時、非選択メモリセルを構成するインバータの基
板電位を選択セルとはことなる所定の電位に制御するこ
とで非選択メモリセルへの誤書込みを防止することを特
徴とする半導体記憶回路。 - 【請求項２】 カラム信号で制御されて前記基板電位を
選択するための電位選択回路を設け、この電位選択回路
を介して選択された電位を非選択メモリセルを構成する
インバータの基板電位にすることを特徴とする請求項１
記載の半導体記憶回路。 - 【請求項３】 ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを前記
メモリセルに書込むようにした半導体記憶回路におい
て、 書込み時、非選択メモリセルを構成するインバータのソ
ース電位を選択セルとはことなる所定の電位に制御する
ことで非選択メモリセルへの誤書込みを防止することを
特徴とする半導体記憶回路。 - 【請求項４】 カラム信号で制御されて前記ソース電位
を選択するための電位選択回路を設け、この電位選択回
路を介して選択された電位を非選択メモリセルを構成す
るインバータのソース電位にすることを特徴とする請求
項３記載の半導体記憶回路。 - 【請求項５】 ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを選択
された前記メモリセルに書込むようにした半導体記憶回
路の制御方法において、 書込み時、非選択メモリセルを構成するインバータの閾
値を制御することで非選択メモリへの誤書込みを防止す
ることを特徴とする半導体記憶回路の制御方法。 - 【請求項６】 ワード線に複数のメモリセルが接続さ
れ、カラム信号で選択されたビット線上のデータを選択
された前記メモリセルに書込むようにした半導体記憶回
路の制御方法において、 前記ビット線をプリチャージする第１段階と、 前記ビット線を選択すると共に書込みデータをビット線
に導く第２の段階と、 非選択の前記メモリセルの閾値を所定の電位に制御する
第３の段階と、 前記ワード線を選択する第４の段階と、 前記ビット線とワード線とで選択されたメモリセルに前
記データを書込む第５の段階と、 を含み選択セルへデータを書込むことを特徴とする半導
体記憶回路の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121981A JPH11317083A (ja) | 1998-05-01 | 1998-05-01 | 半導体記憶回路とその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121981A JPH11317083A (ja) | 1998-05-01 | 1998-05-01 | 半導体記憶回路とその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317083A true JPH11317083A (ja) | 1999-11-16 |
Family
ID=14824630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10121981A Pending JPH11317083A (ja) | 1998-05-01 | 1998-05-01 | 半導体記憶回路とその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9589609B2 (en) | 2014-09-25 | 2017-03-07 | Socionext Inc. | Bit-line voltage boosting methods for static RAM and semiconductor device including static RAM |
-
1998
- 1998-05-01 JP JP10121981A patent/JPH11317083A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9589609B2 (en) | 2014-09-25 | 2017-03-07 | Socionext Inc. | Bit-line voltage boosting methods for static RAM and semiconductor device including static RAM |
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