JPH11312139A - シリアルバス拡張回路 - Google Patents

Abstract

(57)【要約】 【課題】 シリアルバスコントローラにより制御される
同一のシルアルバスシステム上に、全く同じスレーブタ
ーゲットアドレスを持つ複数のデバイスが存在する場合
においても、各デバイス間でのアクセスの競合による誤
動作を防止する。 【解決手段】 デバイス３とデバイス５とが全く同じ固
有アドレスを持つ場合でも、マイクロコントローラ２と
デバイス５との間でデータ転送を行う場合、データ転送
の「開始」条件を生成すると、次にスレーブターゲット
アドレスとしてデバイス５の固有アドレスではなく、シ
リアルバス拡張回路１の固有アドレスを送出し、その後
に、デバイス５のスレーブターゲットアドレスを送出す
る。シリアルバス拡張回路１は、Ｉ２Ｃバス１１上にシ
リアルバス拡張回路１の固有アドレスを認識すると、Ｉ
ＳＣバス１２上にはその次からの転送データを送出し、
マイクロコントローラ２とデバイス５との間のデータ転
送を確立する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルバス拡張
回路に関し、特に、１つのシリアルバス上に複数のデバ
イスが接続され、各々のデバイスが共通の通信手順によ
り他の所望のデバイスとデータの送受信を行いシステム
を構成するシリアルバスシステムにて、ターゲットとな
るデバイスを選択する方法に特徴を有するシリアルバス
拡張回路に関する。

【０００２】

【従来の技術】従来、システム内で１つのシリアルバス
上に複数のデバイスを接続して制御する場合は、既知の
Ｉ２Ｃバスシステムを用いている。このＩ２Ｃバスシス
テムは、１９９５年のフィリップス・データ・ハンドブ
ックＩＣ２２の９４頁より記載される「Ｔｈｅ Ｉ２Ｃ
−ｂｕｓ ａｎｄ ｈｏｗ ｔｏ ｕｓｅ ｉｔ（ｉｎ
ｃｌｕｄｉｎｇ ｓｐｅｃｉｆｉｃａｔｉｏｎｓ）」等
に示されている。

【０００３】Ｉ２Ｃバスシステムは、双方向２線シリア
ルバスを介して相互接続され、所定の伝送手順（プロト
コル）に従ってデータの送受信を行うデバイスを有する
直列バスシステムであり、上記２線のうちの一方は２値
アドレスおよびデータ用の信号ＳＤＡであり、他方は２
値クロック用の信号ＳＣＬである。

【０００４】当該システム内の特定の機能に依存して、
各デバイスは送信装置又は受信装置又はこれら双方とし
て動作する。

【０００５】上記ＳＤＡおよびＳＣＬは、プルアップ抵
抗を介して正の電圧源に接続されており、各デバイスが
データの送受信を行っていない場合はＨＩＧＨに固定さ
れている。各デバイスの出力段は、オープンコレクタ又
はオープンドレインを具備するバスへのインターフェー
スを有し、当該Ｉ２Ｃバスに対する全てのインターフェ
ースの所要のワイヤード・アンド接続をなす。

【０００６】また、各デバイスはＳＤＡおよびＳＣＬを
駆動させる場合、ある特別な条件の場合以外に、ＳＣＬ
がＨＩＧＨの状態である時にＳＤＡの状態を変化させる
ことは許されていない。

【０００７】次に、図１７および図１８を用いてＩ２Ｃ
バスの基本的な動作を説明する。

【０００８】図１７は、従来のＩ２Ｃバスシステムの接
続例を示す図であり、図１８は、図１７に示したＩ２バ
スシステム動作を説明するためのタイミングチャートで
ある。

【０００９】図１７において、マイクロコントローラ１
００１およびマイクロコントローラ１００２は、データ
転送トランザクションにおけるマスターと成り得る送受
信装置で、データ転送トランザクション時にマスターと
して動作する場合にＳＣＬ上にクロック信号を発生す
る。

【００１０】デバイス１００３およびデバイス１００４
は、データ転送トランザクションにおけるスレーブとし
て動作する送受信装置で、マスターとなる送受信装置に
より発生するクロック信号を用いて、ＳＤＡライン上の
データの取り込み、もしくはＳＤＡライン上へのデータ
の送り出しを行う。各々のスレーブと成り得るマイクロ
コントローラおよびデバイスは、それぞれ固有のスレー
ブターゲットアドレスを持ち、データ転送トランザクシ
ョンのスレーブターゲットの認証はその固有のスレーブ
ターゲットアドレスをデコードすることにより行う。

【００１１】データ転送トランザクションは、マスター
となる送受信装置による「開始」条件の発生により始ま
る。「開始」条件はマスターとなる送受信装置により、
図１８に示した“Ｓ”のように、ＳＣＬがＨＩＧＨの状
態である時にＳＤＡの状態をＨＩＧＨからＬＯＷに遷移
させることにより発生する。

【００１２】また、マスターとなる送受信装置は、
“Ｐ”のように、ＳＣＬがＨＩＧＨの状態である時にＳ
ＤＡの状態をＬＯＷからＨＩＧＨに遷移させることによ
りデータ転送トランザクションの「停止」条件を発生す
る。「開始」条件が発生された後は、その「開始」条件
を発生したマスターによって「停止」条件が発生される
までバスはビジー状態となる。

【００１３】ＳＤＡ上に出力される各データ長は常に８
ビット単位で、各データの転送の後には、受信装置によ
り確認応答ビットが挿入される。

【００１４】ここで、マイクロコントローラ１００１が
マスターとなりデバイス１００３をスレーブターゲット
としてデータ転送トランザクションを行う場合、マイク
ロコントローラ１００１は、バスの状態がフリーである
ことを確認した後にバス上に「開始」条件を発生し、次
にＳＣＬ上にクロック信号を発生させ、そのクロック信
号に乗じてターゲットとなるデバイス１００３のスレー
ブターゲットアドレスをＳＤＡ上に送出する。

【００１５】「開始」条件が発生されると、バスに接続
されるマイクロコントローラ１００２、デバイス１００
３，１００４は、マイクロコントローラ１００１より伝
送されるスレーブターゲットアドレスを待ち、取り込ん
だ後にそのスレーブターゲットアドレスが自アドレスで
あるかどうかを判定する。

【００１６】デバイス１００３は、マイクロコントロー
ラ１００１より送出されたデバイス１００３のスレーブ
ターゲットアドレスにより、そのトランザクションがデ
バイス１００３へのアクセスであることを認識し、スレ
ーブターゲットアドレスの後に続くデータを取得する。
任意のデータの引き渡しが終了した後、マイクロコント
ローラ１００１はバス上に「停止」条件を発生しデータ
転送トランザクションを終了させる。

【００１７】また、従来のシリアルバスシステムを構成
する方法に対して、１つのシリアルバスをスイッチおよ
びスイッチ制御回路を用いることにより、複数のシリア
ルバスに擬似的に分割した構成を有する方法が知られて
いる（特開平８−８４１５４号公報参照）。

【００１８】図１９は、従来装置の構成例を示すブロッ
ク図である。

【００１９】マイクロコンピュータ２００１の内部に
は、Ｉ２Ｃバスマスタインタフェース２００２とスイッ
チ制御回路２００３が設けられている。データライン２
０２０Ａおよびクロックライン２０２０Ｂによって構成
されるＩ２Ｃバス２０２０は、Ｉ２Ｃバスマスタインタ
フェース２００２に接続されている。さらにＩ２Ｃバス
２０２０は、Ｉ２Ｃバス２０２１，０２２およびＩ２Ｃ
バス２０２３に分岐されており、それぞれの入力部に
は、スイッチ２００４，２００７，２０１０が設けられ
ている（Ｉ２Ｃバス２０２１にはスイッチ２００４、Ｉ
２Ｃバス２０２２にはスイッチ２００７、Ｉ２Ｃバス２
０２３にはスイッチ２０１０が、それぞれ設けられてい
る）。

【００２０】さらに、Ｉ２Ｃバス２０２１からＩ２Ｃバ
ス２０２３にはそれぞれプルアップ抵抗２００５，２０
０８，２０１１が接続され、所定の電源電圧に接続され
ている。そして、Ｉ２Ｃバス２０２１にはデバイス２０
０６Ａ，２００６Ｂが、Ｉ２Ｃバス２０２２にはデバイ
ス２００９Ａ，２００９Ｂが、Ｉ２Ｃバス２０２３には
デバイス２０１２Ａ，２０１２Ｂがそれぞれ接続されて
いる。デバイス２００６Ａ，２００６Ｂ，２００９Ａ，
２００９Ｂ，２０１１Ａ，２０１１Ｂは、Ｉ２Ｃインタ
フェースを含んだデバイスである。スイッチ制御回路２
００３は、Ｉ２Ｃバスマスタインタフェース２００２か
ら供給されるトランザクションのスレーブターゲットア
ドレスを判別し、スイッチ２００４，２００７，２０１
０のうちデータ転送先または転送元のスレーブデバイス
が存在するスイッチのみをオンにし、他のスイッチをオ
フするように構成されている。

【００２１】次に、上記のように構成された従来例の動
作を説明する。

【００２２】Ｉ２Ｃバスマスタインタフェース２００２
が、どのデバイスにもアクセスしていない場合、スイッ
チ制御回路２００３は、Ｉ２Ｃバスがフリーであること
を認識しスイッチ２００４，２００７，２０１０をオフ
の状態にする。

【００２３】Ｉ２Ｃバスマスタインタフェース２００２
とデバイス２００６Ａとの間でアクセスが行われる場
合、スイッチ制御回路２００３はＩ２Ｃバスマスタイン
タフェース２００２から供給されるスレーブターゲット
アドレスからターゲットデバイスを認識し、デバイス２
００６Ａの接続されているＩ２Ｃバス２０２１のスイッ
チ２００４をオンの状態にして他のスイッチをオフにす
る。これにより他のＩ２Ｃバス２０２２，２０２３が同
時期にバスに接続されている状態を作ることなくＩ２Ｃ
バス２０２０とＩ２Ｃバス２０２１とを接続することが
できる。

【００２４】

【発明が解決しようとする課題】しかしながら、上述し
たような従来のものにおいては、以下に記載するような
問題点がある。

【００２５】（１）図１７に示したようなシリアルバス
システムにおいては、接続されているデバイス間のアク
セス先の認証を、スレーブデバイス側で、マスターデバ
イスにより示されるスレーブターゲットアドレスをデコ
ードすることによって行っているため、シリアルバスシ
ステム内のすべてのデバイスが同一の信号ラインに接続
されていると、同じスレーブターゲットアドレスを持つ
デバイス同士でアクセスの競合が発生し、動作が不安定
になってしまう。そのため、同じスレーブターゲットア
ドレスを持つデバイスを複数、同一のシリアルバスシス
テム内に配置することができない。

【００２６】（２）図１９に示したような装置において
は、シリアルバスを分配するためスイッチのオン・オフ
を制御する必要があるため、図１７に示したようなシリ
アルバス自体にスイッチを設けてバスを切り換える構成
となっており、スイッチに接続されるデバイスを振り分
けることにより、同一のシリアルバスシステム内に同じ
スレーブターゲットアドレスを持つデバイスを接続する
ことができるが、システム的に制御信号が増加してしま
う。

【００２７】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、シリアルバ
スコントローラから見た１つのシリアルバスシステム上
に、全く同じスレーブターゲットアドレスを持つ複数の
デバイスが存在する場合でも、アクセスの競合が発生し
動作が不安定になることのないシリアルバス拡張回路を
提供することを目的とする。

【００２８】また、シリアルバスシステムを拡張した場
合でも他の意味を持つ制御信号を必要とすることなく、
システム内に比較的小規模の回路、もしくはデバイスを
設置するだけで、バス調停を行うことができるシリアル
バス拡張回路を提供することを目的とする。

【００２９】

【課題を解決するための手段】本発明のシリアルバス拡
張回路は、データ転送におけるアクセス先の認証をスレ
ーブデバイス側で、マスターデバイスにより示されるス
レーブターゲットアドレスをデコードすることによって
行うシリアルバスシステム内に、同一の固有アドレスを
持つデバイスが複数存在しても、アクセスの競合が発生
することを防止する。より具体的には、シリアルバスシ
ステムのアクセスの開始および停止を検出するＳＴＡＲ
Ｔ／ＳＴＯＰ条件制御手段（図２の６１）と、拡張バス
の固有アドレスを格納する自アドレス格納手段（図１の
７）と、シリアルバスシステムのクロックラインとデー
タラインを用いてデータを記憶するデータ記憶手段（図
１の８）と、拡張バスに対するアクセスであることを認
証するバスアクセス認証手段（図２の６２）と、拡張バ
スへのアクセスの場合にアクセスを認証したことをコン
トローラに応答を返す拡張バス確認応答手段（図２の６
３）と、シリアルバスシステムのデータラインの接続も
しくは非接続を制御するデータラインイネーブル制御手
段（図２の６４）と、シリアルバスシステムのクロック
ラインの接続もしくは非接続を制御するクロックライン
イネーブル制御手段（図２の６５）と、アクセスが書き
込みであるか読み出しであるかを検出しデータラインの
接続方法を制御するＲ／Ｗ制御手段（図２の６６）と、
アクセス先のデバイスによるアクセス認証の返答時にシ
リアルバスシステムのデータラインの接続方向を制御す
るスレーブデバイス確認応答制御手段（図２の６７）
と、外部からの制御により拡張シリアルバスシステムの
クロックラインに対しシリアルバスシステムのクロック
ラインとの接続を行うクロックライン接続手段（図１の
９）と、外部からの制御により拡張シリアルバスシステ
ムのデータラインに対しシリアルバスシステムのデータ
ラインとの接続を行うデータライン接続手段（図１の１
０）とを有する。

【００３０】また、拡張バスのアドレスを任意に設定す
る事ができることも他の特徴である。

【００３１】具体的には、シリアルバス上で最初に行わ
れるデータ転送を認識し初期化制御を行う初期化制御手
段（図１３の１６）と、シリアルバス上で最初に行われ
るデータ転送を初期化情報として記憶する初期化情報記
憶手段（図１３の１５）とを含む。

【００３２】（作用）本発明では、データ転送トランザ
クションにおいてマスターとして動作するデバイスより
示される、スレーブターゲットアドレスを直接シリアル
バスシステム上に送出するのではなく、本発明における
シリアルバス拡張回路のスレーブターゲットアドレスを
送出してから、スレーブデバイスのスレーブターゲット
アドレスを送出するため、同一のシリアルバスシステム
内に同じスレーブターゲットアドレスをもつデバイスを
複数配置できる。

【００３３】また、本発明では、シリアルバスシステム
自体の通信手順をもとにシリアルバスの分配を行ってお
り、シリアルバスの分配にあたって他のスイッチ等の制
御が必要とされないため、シリアルバスシステムを拡張
する場合においても、シリアルバス自体の信号ライン以
外に制御信号を必要としない。

【００３４】さらに、本発明では、シリアルバスシステ
ム自体の通信手順をもとにシリアルバスの分配を行って
いるため、分配数が増えることがあっても、規模を特定
する必要がなく、多段にわたって分配することが可能な
ため、シリアルバスシステムを構築する際に既存のシリ
アルバスインタフェースデバイスを使用できる。もしく
は、別の制御信号を必要とする専用デバイスを必要とし
ない。

【００３５】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００３６】図１は、本発明のシリアルバス拡張回路を
応用したＩ２Ｃバスラインシステムの実施の一形態の構
成例を示すブロック図である。

【００３７】主制御部６は、Ｉ２Ｃバス１１と接続さ
れ、データ転送トランザクションにおいてマスターとし
て振る舞うマイクロコントローラ２によるデータ転送を
監視し、自アドレスレジスタ７およびシフトレジスタ８
の値を用いて、クロックライン制御部９とデータライン
制御部１０に対する制御信号を発生する。自アドレスレ
ジスタ７は、シリアルバス拡張回路１が有する固有の自
アドレスを格納している。シフトレジスタ８は、Ｉ２Ｃ
バス１１と接続され、ＳＤＡ１１ｂ上に転送されるシリ
アルデータを、ＳＣＬ１１ａを用いて逐次格納する。ク
ロックライン制御部９は、主制御部６の制御信号によ
り、ＳＣＬ１１ａとＳＣＬ１２ａとの間の接続もしくは
非接続を制御する。データライン制御部１０は、主制御
部６の制御信号により、ＳＤＡ１１ｂとＳＤＡ１２ｂと
の間の接続もしくは非接続および、その接続方向を制御
する。プルアップ抵抗１３は、Ｉ２Ｃバス１１およびＩ
２Ｃバス１２に接続される各デバイスが、データの送受
信を行っていないときに、Ｉ２Ｃバス１１およびＩ２Ｃ
バス１２のレベルをＨＩＧＨに固定される。プルアップ
抵抗１３は、Ｉ２Ｃバス１１，１２のバス負荷容量（キ
ャパシタンス）が大きくならないよう特に１ｋΩ〜１０
ｋΩが好ましい。

【００３８】次に、主制御部６の詳細な構成について説
明する。

【００３９】図２は、図１に示した主制御部６の構成例
を示すブロック図である。

【００４０】図２において、ＳＴＡＲＴ／ＳＴＯＰ条件
制御回路６１は、Ｉ２Ｃバス１１から、Ｉ２Ｃバスライ
ンシステムの通信手順における「開始」条件と「停止」
条件とを検出し、「開始」条件から「停止」条件が発生
されるまでの期間を示すバスビジー信号を発生する。ま
た、ＳＴＡＲＴ／ＳＴＯＰ条件制御回路６１は、マイク
ロコントローラ２により生成されるＩ２Ｃバス１１上の
データ転送トランザクションにおいて、データ転送の最
初の１バイトおよびそれに付加される確認応答区間をＳ
ＣＬ１１ａの立ち下がりエッジを用いて計数し、その計
数値をアドレスバイトクロックカウントデータとして出
力する。バスアクセス認証部６２は、ＳＣＬ１１ａ、ア
ドレスバイトクロックカウントデータおよびバスビジー
信号を用いて、自アドレスレジスタ７およびシフトレジ
スタ８の自アドレスデータおよびシフトレジスタデータ
から、マイクロコントローラ２により示されるスレーブ
ターゲットアドレスが、シリアルバス拡張回路１の自ア
ドレスであるか否かを認識し、その認証情報を示すバス
イネーブル信号を発生する。

【００４１】拡張バス確認応答制御部６３は、ＳＣＬ１
１ａ、アドレスバイトクロックカウントデータおよびバ
スイネーブル信号を用いて、マイクロコントローラ２に
より示されるスレーブターゲットアドレスが、シリアル
バス拡張回路１の自アドレスである場合に、マイクロコ
ントローラ２に対して示す確認応答パルスの制御を行う
拡張バス確認応答制御信号を発生する。

【００４２】データラインイネーブル制御部６４は、Ｓ
ＣＬ１１ａ、アドレスバイトクロックカウントデータお
よびバスイネーブル信号を用いて、マイクロコントロー
ラ２により示されるスレーブターゲットアドレスが、シ
リアルバス拡張回路１の自アドレスである場合に、ＳＤ
Ａ１１ｂとＳＤＡ１２ｂとの間の接続もしくは非接続の
制御を行うデータラインイネーブル信号を発生する。

【００４３】クロックラインイネーブル制御部６５は、
ＳＣＬ１１ａ、アドレスバイトクロックカウントデータ
およびバスイネーブル信号を用いて、マイクロコントロ
ーラ２により示されるスレーブターゲットアドレスが、
シリアルバス拡張回路１の自アドレスである場合に、Ｓ
ＣＬ１１ａとＳＣＬ１２ａとの間の接続もしくは非接続
の制御を行うクロックラインイネーブル信号を発生す
る。また、クロックラインイネーブル制御部６５は、マ
イクロコントローラ２により生成されるＩ２Ｃバス１１
上のデータ転送トランザクションにおいて、データ転送
の最初の１バイトおよびそれに付加される確認応答区間
以外のデータバイトおよびそれに付加される確認応答区
間を、ＳＣＬ１１ａの立ち下がりエッジを用いて計数
し、その計数値をデータバイトクロックカウントデータ
として出力する。

【００４４】Ｒ／Ｗ制御部６６は、ＳＣＬ１１ａ、ＳＤ
Ａ１１ｂ、データバイトクロックカウントデータおよび
バスイネーブル信号を用いて、マイクロコントローラ２
により生成されるデータ転送トランザクションが、書き
込みトランザクションであるか、読み出しトランザクシ
ョンであるかを示すＲ／Ｗ制御信号を発生する。

【００４５】スレーブデバイス確認応答制御部６７は、
ＳＣＬ１１ａ、データバイトクロックカウントデータお
よびクロックラインイネーブル信号を用いて、Ｉ２Ｃバ
ス１２に接続されるスレーブデバイスからの確認応答の
ためのスレーブデバイス確認応答制御信号を発生する。

【００４６】次に、図１および図２に示した回路の動作
について説明する。

【００４７】図３は、図１及び図２に示した回路の動作
を説明するための図である。

【００４８】通常、Ｉ２Ｃバスシステムのようなシリア
ルバスシステムでは、データ転送トランザクションにお
いてスレーブとして動作し得るデバイスが各々固有アド
レスを持ち、マスターとして動作し得るコントローラか
ら示されるスレーブターゲットアドレスの認証を行い、
それぞれのスレーブとして動作し得るデバイスとアクセ
スを行う。本発明ではデバイス３とデバイス５が全く同
じ固有アドレスを持つものと仮定して、データ転送トラ
ンザクションにおいてマスターとして動作するマイクロ
コントローラ２とスレーブとして動作するデバイス５と
の間でデータ転送を行う。

【００４９】図３を参照すると、Ｔ０１において、マイ
クロコントローラ２は、デバイス５との間でデータ転送
を行うため、Ｉ２Ｃバス１１上に「開始」条件を生成す
る。

【００５０】ＳＴＡＲＴ／ＳＴＯＰ条件制御回路６１
は、Ｉ２Ｃバス１１上にマイクロコントローラ２により
「開始」条件が生成されると、Ｉ２Ｃバス１１がビジー
状態となったことを示すバスビジー信号を発生しバスア
クセス認証部６２に供給する。また、ＳＴＡＲＴ／ＳＴ
ＯＰ条件制御部６１は、マイクロコントローラ２より
「開始」条件が生成されるとＳＣＬ１１ａの立ち下がり
エッジの計数を開始してアドレスバイトクロックカウン
トデータを発生し、バスアクセス認証部６２、拡張バス
確認応答制御部６３、データラインイネーブル制御部６
４およびクロックラインイネーブル制御部６５に供給す
る。

【００５１】図３を参照すると、マイクロコントローラ
２は、データ転送トランザクションの「開始」条件を生
成すると、次にスレーブターゲットアドレスとして、デ
バイス５の固有アドレスではなくシリアルバス拡張回路
１の固有アドレスをＩ２Ｃバス１１上に出力する。

【００５２】バスアクセス認証部６２は、ＳＣＬ１１
ａ、バスビジー信号およびアドレスバイトクロックカウ
ントデータを受け、バスビジー信号がアクティブな状態
の場合に、Ｔ０２において、マイクロコントローラ２に
より示されるターゲットスレーブアドレスが確定する
と、Ｔ０３で予め定められたシリアルバス拡張回路１自
信の自アドレスを格納した自アドレスレジスタ７の自ア
ドレスデータと、シフトレジスタ８からのシフトレジス
タデータを比較し、一致もしくは不一致を示すバスイネ
ーブル信号を発生して、拡張バス確認応答制御部６３、
データラインイネーブル制御部６４およびクロックライ
ンイネーブル制御部６５に供給する。

【００５３】拡張バス確認応答制御部６３は、ＳＣＬ１
１ａ、バスイネーブル信号およびアドレスバイトクロッ
クカウントデータを受け、アドレスデータバイトクロッ
クカウントデータをデコードし、バスイネーブル信号の
状態がアクティブである場合に、Ｔ０４〜Ｔ０５の区間
で、マイクロコントローラ２に対して確認応答を返すた
めの拡張バス確認応答制御信号を発生し、データライン
制御部１０に供給する。

【００５４】データラインイネーブル制御部６４は、Ｓ
ＣＬ１１ａ、バスイネーブル信号およびアドレスバイト
クロックカウントデータを受け、アドレスデータバイト
クロックカウントデータをデコードし、バスイネーブル
信号の示す状態がアクティブである場合に、Ｔ０４にお
いて、Ｉ２Ｃバス１１とＩ２Ｃバス１２のデータライン
である、ＳＤＡ１１ｂとＳＤＡ１２ｂとの間の接続もし
くは非接続を制御するデータラインイネーブル信号を発
生し、データライン制御部１０に供給する。

【００５５】クロックラインイネーブル制御部６５は、
ＳＣＬ１１ａ、バスイネーブル信号およびアドレスバイ
トクロックカウントデータを受け、アドレスデータバイ
トクロックカウントデータをデコードし、バスイネーブ
ル信号の示す状態がアクティブの場合に、Ｔ０５におい
て、Ｉ２Ｃバス１１とＩ２Ｃバス１２のクロックライン
であるＳＣＬ１１ａとＳＣＬ１２ａとの間の接続もしく
は非接続を制御するクロックラインイネーブル信号を発
生し、クロックライン制御部９に供給する。クロックラ
インイネーブル制御部６５はまた、Ｔ０５においてクロ
ックラインイネーブル信号をアクティブな状態に制御す
ると、それ以降のＳＣＬ１１ａの立ち下がりエッジの計
数を開始してデータバイトクロックカウントデータを発
生し、Ｒ／Ｗ制御部６６およびスレーブデバイス確認応
答制御部６７に供給する。クロックラインイネーブル制
御部６５よるＳＣＬ１１ａの立ち下がりエッジの計数
は、１バイトおよびそれに付加される確認応答の区間で
一度クリアされ、バスイネーブル信号が非アクティブな
状態となるまで再度計数し直すものとする。

【００５６】図３を参照すると、Ｉ２Ｃバス１１上の状
態によってＩ２Ｃバス１２を制御することにより、Ｉ２
Ｃバス１２上には、Ｔ０１におけるマイクロコントロー
ラ２によるＩ２Ｃバス１１上の「開始」条件と、それ以
降に示されるシリアルバス拡張回路１の固有アドレスが
現れることはない。また、Ｔ０５において、クロックラ
インイネーブル信号をアクティブとして、Ｉ２Ｃバス１
１上のＳＣＬ１１ａと、Ｉ２Ｃバス１２上のＳＣＬ１２
ａを接続状態にする以前に、Ｔ０４においてデータライ
ンイネーブル信号をアクティブとし、Ｉ２Ｃバス１１上
のＳＤＡ１１ｂと、Ｉ２Ｃバス１２上のＳＤＡ１２ｂを
接続状態にすることによって、Ｉ２Ｃバス１２上に「開
始」条件を生成することができる。

【００５７】図３を参照すると、マイクロコントローラ
２は、データ転送トランザクションの「開始」条件を生
成し、スレーブターゲットアドレスとしてシリアルバス
拡張回路１の固有アドレスをＩ２Ｃバス１１上に出力し
た後、デバイス５の固有アドレスおよびデバイス５に対
する書き込みデータをＩ２Ｃバス１１上に連続して出力
する。同時にデバイス５の固有アドレスおよびデバイス
５に対する書き込みデータは、シリアルバス拡張回路１
により生成されたＴ０４におけるＩ２Ｃバス１２上の
「開始」条件以降、クロックライン制御部９およびデー
タライン制御部１０によりＳＣＬ１１ａとＳＣＬ１２
ａ、ＳＤＡ１１ｂとＳＤＡ１２ｂとが接続されているた
めＩ２Ｃバス１２上にも出力される。

【００５８】Ｒ／Ｗ制御部６６は、クロックラインイネ
ーブル信号、ＳＣＬ１１ａおよびデータバイトクロック
カウントデータを受け、データバイトクロックカウント
データをデコードし、クロックラインイネーブル信号の
状態がアクティブである場合に、Ｔ０６における、マイ
クロコントローラ２により示されるデバイス５の固有ア
ドレスに付与されるＲ／Ｗ制御ビットを取得し、Ｔ０８
において、マイクロコントローラ２とデバイス５との間
のデータ転送が、書き込みトランザクションであるか、
もしくは読み出しトランザクションであるかを示すＲ／
Ｗ制御信号を発生し、データライン制御部１０に供給す
る。

【００５９】スレーブデバイス確認応答制御部６７は、
クロックラインイネーブル信号、ＳＣＬ１１ａおよびデ
ータバイトクロックカウントデータを受け、データバイ
トクロックカウントデータをデコードし、クロックライ
ンイネーブル信号の状態がアクティブである場合に、Ｔ
０７〜Ｔ０８の区間で、データ転送時におけるデバイス
５もしくはマイクロコントローラ２からの確認応答を返
すタイミングを制御するスレーブデバイス確認応答制御
信号を発生し、データライン制御部１０に供給する。

【００６０】ＳＴＡＲＴ／ＳＴＯＰ条件制御部６１は、
Ｔ０９において、Ｉ２Ｃバス１２上の「停止」条件を認
識すると、バスビジー信号を非アクティブ状態にドライ
ブし、ＳＣＬ１１ａの立ち下がりエッジの計数を停止
し、クリアする。また、Ｔ０９において、バスイネーブ
ル信号、データラインイネーブル信号およびクロックラ
インイネーブル信号も同時に非アクティブ状態にドライ
ブされ、ＳＴＡＲＴ／ＳＴＯＰ条件制御部６１、バスア
クセス認証部６２、データラインイネーブル制御部６
４、クロックラインイネーブル制御部６５およびＲ／Ｗ
制御部６６もそれぞれリセットされる。

【００６１】図３を参照すると、Ｔ０４において、Ｉ２
Ｃバス１２上にシリアルバス拡張回路１によって「開
始」条件が生成された後、Ｉ２Ｃバス１２上にはマイク
ロコントローラ２から示されるデバイス５の固有アドレ
スおよびデバイス５への書き込みデータが出力され、ま
たＴ０９において、「停止」条件が生成されている。さ
らに、それぞれのデータ転送ごとのデバイス５からの確
認応答もＴ０７〜Ｔ０８の区間で返すため、擬似的にマ
イクロコントローラ２と、デバイス５との間でのデータ
転送を行うことができる。

【００６２】図３においては、マイクロコントローラ２
からデバイス５への書き込みトランザクションの例を記
したが、読み出しトランザクションの場合にも、データ
ライン制御部１０が、Ｒ／Ｗ制御部６６からのＲ／Ｗ制
御信号により、マイクロコントローラ２より示されるデ
バイス５の固有アドレスに続くデータ転送に対して、そ
の接続方向を反転されることにより実現することができ
る。

【００６３】

【実施例】図４は、図１に示したクロックライン制御部
９の一実施例を示す図である。

【００６４】図４において、クロックライン制御部９
は、ＡＮＤゲート９１およびＦＥＴ９２から構成され
る。ＦＥＴ９２は、ＡＮＤゲート９１によるクロックラ
インイネーブル信号のインバート信号と、ＳＣＬ１１ａ
のインバート信号の論理積をゲート入力とし、ソースは
接地され、ドレインはオープンドレインとなっておりＳ
ＣＬ１２ａに接続される。クロックラインイネーブル信
号が非アクティブの状態の場合、ＦＥＴ９２はＯＦＦさ
れ、ＳＣＬ１２ａはハイインピーダンス状態となってプ
ルアップ抵抗１３によってＨＩＧＨに固定される。クロ
ックラインイネーブル信号がアクティブの状態の場合、
ＳＣＬ１１ａがＬＯＷとなると、ＦＥＴ９２はＯＮとな
りＳＣＬ１１ａと同様にＬＯＷとなる。つまり、クロッ
クラインイネーブル信号がアクティブの場合のみ、ＳＣ
Ｌ１１ａの状態をＳＣＬ１２ａにそのまま伝達する。

【００６５】図５は、図１に示したデータライン制御部
１０の一実施例を示す図である。

【００６６】図５において、データライン制御部１０
は、ＦＥＴ１０１，１０２、ＡＮＤゲート１０３〜１０
８、ＯＲゲート１０９，１０ＡおよびＮＯＴゲート１０
Ｂから構成される。

【００６７】ＯＲゲート１０Ａは、ＡＮＤゲート１０５
によるＲ／Ｗ制御信号のインバート信号とスレーブデバ
イス確認応答制御信号の論理積と、ＡＮＤゲート１０６
によるＲ／Ｗ制御信号とスレーブデバイス確認応答制御
信号との論理積の論理和を出力する。ＯＲゲート１０Ａ
の出力は、Ｒ／Ｗ制御信号がＬＯＷの時はスレーブデバ
イス確認応答制御信号となり、また、ＨＩＧＨの時はス
レーブデバイス確認応答制御信号のインバート信号とな
る。ＡＮＤゲート１０７は、ＯＲゲート１０Ａの出力信
号とデータラインイネーブル信号のインバート信号との
論理積を出力する。ＦＥＴ１０２は、ＡＮＤゲート１０
３による、ＡＮＤゲート１０７の出力とＳＤＡ１１ｂの
インバート信号の論理積をゲート入力とし、ソースは接
地され、ドレインはオープンドレインとなっておりＳＤ
Ａ１２ｂに接続される。

【００６８】ＡＮＤゲート１０４は、ＡＮＤゲート１０
８の出力とＳＤＡ１２ｂのインバート信号との論理積を
出力する。

【００６９】ＦＥＴ１０１は、ＯＲゲート１０９によ
る、ＡＮＤゲート１０４の出力と拡張バス確認応答制御
信号のインバート信号との論理和をゲート入力とし、ソ
ースは接地され、ドレインはオープンドレインとなって
おりＳＤＡ１１ｂと接続される。データラインイネーブ
ル信号が非アクティブの状態ではＦＥＴ１０１およびＦ
ＥＴ１０２はＯＦＦされ、ＳＤＡ１１ｂおよびＳＤＡ１
２ｂはハイインピーダンス状態となってプルアップ抵抗
１３によってＨＩＧＨに固定される。データラインイネ
ーブル信号がアクティブの状態では、Ｒ／Ｗ制御信号が
書き込みを示す状態ではＳＤＡ１１ｂとＳＤＡ１２ｂ
は、ＳＤＡ１１ｂからＳＤＡ１２ｂへの方向でデータが
転送するよう接続される。ただし、スレーブデバイス確
認応答制御信号がアクティブの状態では接続方向が反転
され、ＳＤＡ１２ｂからＳＤＡ１１ｂへの方向でデータ
が転送するように接続する。また、データラインイネー
ブル信号がアクティブの状態で、Ｒ／Ｗ制御信号が読み
出しを示す状態では、ＳＤＡ１１ｂとＳＤＡ１２ｂは、
ＳＤＡ１２ｂからＳＤＡ１１ｂへの方向でデータが転送
するよう接続される。ただし、スレーブデバイス確認応
答制御信号がアクティブの状態では接続方向が反転さ
れ、ＳＤＡ１１ｂからＳＤＡ１２ｂへの方向でデータが
転送するように接続される。

【００７０】図６は、図２に示したＳＴＡＲＴ／ＳＴＯ
Ｐ条件制御回路６１の一実施例を示すブロック図であ
る。

【００７１】図６において、ＳＴＡＲＴ／ＳＴＯＰ条件
制御回路６１は、ＸＮＯＲゲート６１１，６１２、Ｄタ
イプフリップフロップ（以下、Ｄ−Ｆ／Ｆを称する）６
１３，６１４、ＸＯＲゲート６１５、ＯＲゲート６１
６、カウンタ６１７およびデコーダ６１８から構成され
る。

【００７２】Ｄ−Ｆ／Ｆ６１３は、ＳＤＡ１１ｂをクロ
ック入力とし、Ｄ−Ｆ／Ｆ６１３のインバート出力と、
ＳＣＬ１１ａとの排他的論理和のインバート信号をラッ
チすることにより、ＳＣＬ１１ａがＨＩＧＨの時にＳＤ
Ａ１１ｂが立ち下がる度（「開始」条件の度）にその出
力を反転する。

【００７３】Ｄ−Ｆ／Ｆ６１４は、Ｄ−Ｆ／Ｆ６１４の
インバート出力と、ＳＣＬ１１ａとの排他的論理和のイ
ンバート信号をデータ入力とし、ＳＤＡ１１ｂの立ち上
がりエッジでそれをラッチすることにより、ＳＣＬ１１
ａがＨＩＧＨの時にＳＤＡ１１ｂが立ち上がる度（「停
止」条件の度）にその出力を反転する。

【００７４】Ｄ−Ｆ／Ｆ６１３およびＤ−Ｆ／Ｆ６１４
の出力は、それぞれＸＯＲゲート６１５に入力され排他
的論理和をとることによりＩ２Ｃバス１１ａがビジー状
態であることを示すバスビジー信号を発生する。

【００７５】カウンタ６１７は、ＯＲゲート６１６によ
る、バスビジー信号とデコーダ６１８のインバート出力
との論理和をイネーブル入力とし、ＯＲゲート６１６の
出力がアクティブな状態である場合に、ＳＣＬ１１ａの
立ち下がりエッジを計数し、その計数値をアドレスバイ
トクロックカウントデータとして出力する。また、バス
ビジー信号は、カウンタ６１７のリセット端子に接続さ
れ、バスビジー信号が非アクティブな状態ではカウンタ
６１７をリセットする。

【００７６】デコーダ６１８は、予め定められた設定値
とカウンタ６１７の計数値が一致したときに一致信号を
発生する。デコーダ６１８により一致信号が発生される
と、カウンタ６１７はＳＣＬ１１ａの立ち下がりエッジ
の計数を停止し、その値を保持する。デコーダ６１８に
は予め定められた設定値として、たとえば１０が設定さ
れる。

【００７７】図７は、図２に示したバスアクセス認証部
６２の一実施例を示すブロック図である。

【００７８】図７において、バスアクセス認証部６２
は、デコーダ６２１、比較器６２２、ＡＮＤゲート６２
３、ＸＮＯＲゲート６２４およびＤ−Ｆ／Ｆ６２５から
構成される。

【００７９】デコーダ６２１は、予め定められた設定値
とアドレスバイトクロックカウントデータが一致したと
きに一致信号を発生する。

【００８０】比較器６２２は、自アドレスレジスタ７に
予め格納された自アドレスデータとシフトレジスタ８の
シフトレジスタデータを比較し、一致したときに一致信
号を発生する。

【００８１】ＡＮＤゲート６２３は、デコーダ６２１か
らの一致信号と比較器６２２からの一致信号の論理積を
とる。

【００８２】Ｄ−Ｆ／Ｆ６２５は、Ｄ−Ｆ／Ｆ６２５の
インバート出力と、ＡＮＤゲート６２３の出力信号との
排他的論理和のインバート信号をデータ入力として、Ｓ
ＤＡ１１ｂの立ち下がりエッジでそれをラッチし、マイ
クロコントローラ２の示すスレーブターゲットアドレス
とシリアルバス拡張回路１の持つ自アドレスとが一致し
たことを示すバスイネーブル信号を発生する。また、Ｄ
−Ｆ／Ｆ６２５は、バスビジー信号によりリセットされ
る。デコーダ６２１には予め定められた設定値として、
たとえば７が設定される。

【００８３】図８は、図２に示した拡張バス確認応答制
御部６３の一実施例を示すブロック図である。

【００８４】図８において、拡張バス確認応答制御部６
３は、デコーダ６３１、ＯＲゲート６３２およびＤ−Ｆ
／Ｆ６３３から構成される。

【００８５】デコーダ６３１は、予め定められた設定値
とアドレスバイトクロックカウントデータが一致したと
きに一致信号を発生する。Ｄ−Ｆ／Ｆ６３３は、バスア
クセス認証部６３により発生されるバスイネーブル信号
とデコーダ６３１からの一致信号との論理和をデータ入
力として、ＳＤＡ１１ｂの立ち下がりエッジでそれをラ
ッチし、マイクロコントローラ２に対して返すシリアル
バス拡張回路１からの確認応答のためのタイミングを示
す拡張バス確認応答制御信号を発生する。デコーダ６３
１には予め定められた設定値として、たとえば８が設定
される。

【００８６】図９は、図２に示したデータラインイネー
ブル制御部６４の一実施例を示すブロック図である。

【００８７】図９において、データラインイネーブル制
御部６４は、デコーダ６４１、ＸＮＯＲ６４２およびＤ
−Ｆ／Ｆ６４３から構成される。

【００８８】デコーダ６４１は、予め定められた設定値
とアドレスバイトクロックカウントデータが一致したと
きに一致信号を発生する。Ｄ−Ｆ／Ｆ６４３は、Ｄ−Ｆ
／Ｆ６４３のインバート出力とデコーダ６４１からの一
致信号との排他的論理和のインバート信号を入力データ
として、ＳＤＡ１１ｂの立ち下がりエッジでそれをラッ
チし、データライン制御部１０に対しＳＤＡ１１ｂとＳ
ＤＡ１２ｂとの間の接続もしくは非接続を制御するデー
タラインイネーブル信号を発生する。また、Ｄ−Ｆ／Ｆ
６４３は、バスアクセス認証部６３により発生されるバ
スイネーブル信号によりリセットされる。デコーダ６４
１には予め定められた設定値として、たとえば８が設定
される。

【００８９】図１０は、図２に示したクロックラインイ
ネーブル制御部６５の一実施例を示すブロック図であ
る。

【００９０】図１０において、クロックラインイネーブ
ル制御部６５は、デコーダ６５１、ＸＮＯＲ６５２、Ｄ
−Ｆ／Ｆ６５３、カウンタ６５４、ＯＲゲート６５５お
よびデコーダ６５６から構成される。

【００９１】デコーダ６５１は、予め定められた設定値
とアドレスバイトクロックカウントデータが一致したと
きに一致信号を発生する。

【００９２】Ｄ−Ｆ／Ｆ６５３は、Ｄ−Ｆ／Ｆ６５３の
インバート出力とデコーダ６５１からの一致信号との排
他的論理和のインバート信号を入力データとして、ＳＤ
Ａ１１ｂの立ち下がりエッジでそれをラッチし、クロッ
クライン制御部９に対しＳＣＬ１１ａとＳＣＬ１２ａと
の間の接続もしくは非接続を制御するクロックラインイ
ネーブル信号を発生する。また、Ｄ−Ｆ／Ｆ６５３は、
バスイネーブル信号によりリセットされる。

【００９３】カウンタ６５４は、ＯＲゲート６５５によ
る、バスイネーブル信号とデコーダ６５６のインバート
出力との論理和をイネーブル入力とし、ＳＣＬ１１ａの
立ち下がりエッジを計数し、その計数値をデータバイト
クロックカウントデータとして出力する。カウンタ６５
４はまた、ＯＲゲート６５５による、バスイネーブル信
号とデコーダ６５６からの一致信号の論理和によりリセ
ットされる。デコーダ６５６は予め定められた設定値と
カウンタ６５４の計数値が一致したときに一致信号を発
生する。デコーダ６５１には予め定められた設定値とし
て、たとえば９が設定され、デコーダ６５６には予め定
められた設定値として、たとえば９が設定される。

【００９４】図１１は、図２に示したＲ／Ｗ制御部６６
の一実施例を示すブロック図である。

【００９５】図１１において、Ｒ／Ｗ制御部６６は、Ｎ
ＯＴゲート６６１、ＡＮＤゲート６６２，６６５、デコ
ーダ６６３、Ｄ−Ｆ／Ｆ６６４，６６６〜６６８から構
成される。

【００９６】デコーダ６６３は、予め定められた設定値
とデータバイトクロックカウントデータが一致したとき
に一致信号を発生する。

【００９７】Ｄ−Ｆ／Ｆ６６４は、デコーダ６６３の一
致信号をデータ入力とし、ＳＣＬ１１ａの立ち下がりエ
ッジにおいてそれをラッチする。Ｄ−Ｆ／Ｆ６６４はま
た、ＡＮＤゲート６６２による、クロックラインイネー
ブル信号とＤ−Ｆ／Ｆ６６４の出力信号の論理積により
セットされ、ＳＣＬ１１ａによって１度でも一致信号が
アクティブな状態でデータをラッチするとリセットされ
るまでその値を保持する。Ｄ−Ｆ／Ｆ６６６は、ＳＤＡ
１１ｂをデータ入力とし、ＡＮＤゲート６６５によるＤ
−Ｆ／Ｆ６６４のインバート出力と、デコーダ６６３か
らの一致信号と、ＳＣＬ１１ａとの論理積をクロックと
して、マイクロコントローラ２より示されるスレーブタ
ーゲットアドレスに付加されるＲ／Ｗ制御ビットをラッ
チする。

【００９８】Ｄ−Ｆ／Ｆ６６７，６６８は、ＳＣＬ１１
ａをクロック入力とし、Ｄ−Ｆ／Ｆ６６７のデータ入力
にはＤ−Ｆ／Ｆ６６６の出力を、Ｄ−Ｆ／Ｆ６６８のデ
ータ入力には６６７の出力信号とすることにより、Ｄ−
Ｆ／Ｆ６６６から出力されるＲ／Ｗ制御ビットをラッチ
した値を、ＳＣＬ１１ａの２立ち下がりエッジ分出力を
遅らせ、マイクロコントローラ２が生成するデータ転送
トランザクションが、書き込みトランザクションである
か、読み出しトランザクションであるかを示すＲ／Ｗ制
御信号を発生する。Ｄ−Ｆ／Ｆ６６４，６６６〜６６８
はまた、クロックラインイネーブル信号によりリセット
される。デコーダ６６３には予め定められた設定値とし
て、たとえば７が設定される。

【００９９】図１２は、図２に示したスレーブデバイス
確認応答制御部６７の一実施例を示すブロック図であ
る。

【０１００】図１２において、スレーブデバイス確認応
答制御部６７は、デコーダ６７１およびＤ−Ｆ／Ｆ６７
２より構成される。

【０１０１】デコーダ６７１は、予め定められた設定値
とデータバイトクロックカウントデータが一致したとき
に一致信号を発生する。Ｄ−Ｆ／Ｆ６７２は、デコーダ
６７１の一致信号をデータ入力として、ＳＣＬ１１ａの
立ち下がりエッジにおいてそれをラッチし、マイクロコ
ントローラ２とスレーブターゲットデバイスであるデバ
イス５との間のデータ転送を行う際の確認応答を行うタ
イミングを示すスレーブデバイス確認応答制御信号を発
生する。デコーダ６７１には予め定められた設定値とし
て、たとえば７が設定される。

【０１０２】（他の実施の形態）次に、本発明の他の実
施の形態について説明する。

【０１０３】図１３は、本発明のシリアルバス拡張回路
を応用したＩ２Ｃバスラインシステムの実施の他の形態
の構成例を示すブロック図であり、図１４は、図１３に
示した主制御部１４の構成例を示すブロック図である。

【０１０４】図１４を参照すると、本形態における主制
御部１４では、図２に示した主制御部６と比較すると、
初期化動作時に主制御部６内部の動作を制限する初期化
ビジー信号と初期化確認応答制御信号とを新たに入力と
して持ち、また、主制御部６の内部におけるバスビジー
信号とアドレスバイトクロックカウントデータとを外部
に出力し、さらに、ＳＴＡＲＴ／ＳＴＯＰ条件制御部６
１とバスアクセス認証部６２の間に初期化制御時にバス
ビジー信号をマスクするためのＡＮＤゲート６８と、拡
張バス確認応答制御信号と初期化確認応答制御信号との
論理和をとり出力するＯＲゲート６９が設けられてい
る。

【０１０５】また、図１３を参照すると、本形態におい
ては、図１に示したものと比較すると、Ｉ２Ｃバス１１
と主制御部１４との間に初期化制御部１６が、初期化制
御部１６と主制御部１４の間に外部からの制御により書
き換え可能な自アドレスレジスタ１５が設けられてい
る。

【０１０６】図１に示した自アドレスレジスタ７は、予
め定められたシリアルバス拡張回路１自身の固有アドレ
スを格納していたため、使用するスレーブデバイスによ
ってはシリアルバス拡張回路１の固有アドレスと全く同
じ値になってしまう場合が生じ汎用性に支障をきたす。

【０１０７】しかし、本形態においては、マイクロコン
トローラ２より生成されるＩ２Ｃバス１１上に対する最
初のデータ転送トランザクションを、シリアルバス拡張
回路１への最初のアクセスと認識し、初期化制御として
マイクロコントローラ２より示される仮想のスレーブタ
ーゲットアドレスを、シリアルバス拡張回路１の自アド
レスとして取得し、自アドレスレジスタへ記憶させるこ
とにより、シリアルバス拡張回路１に対し任意の固有ア
ドレスを設定できる。

【０１０８】図１５は、図１４に示した初期化制御部１
６の構成例を示すブロック図である。

【０１０９】図１５において、初期化制御部１６は、デ
コーダ１６１、Ｄ−Ｆ／Ｆ１６２，１６３およびシフト
レジスタ１６４から構成される。

【０１１０】デコーダ１６１は、予め定められた設定値
とアドレスバイトクロックカウントデータとが一致した
ときに一致信号を発生し、Ｄ−Ｆ／Ｆ１６２に供給す
る。

【０１１１】Ｄ−Ｆ／Ｆ１６２は、デコーダ１６１から
の一致信号をデータ入力とし、ＳＣＬ１１ａによってそ
れをラッチすることにより、初期化時のシリアルバス拡
張回路１からの確認応答のタイミングを示す初期化確認
応答制御信号を発生する。

【０１１２】Ｄ−Ｆ／Ｆ１６３は、Ｄ−Ｆ／Ｆ１６３の
反転出力をデータ入力とし、バスビジー信号によってこ
れをラッチし、シリアルバス拡張回路１の初期化制御が
終了したことを示すバスビジー信号を発生する。また、
Ｄ−Ｆ／Ｆ１６３は、Ｄ−Ｆ／Ｆ１６３の出力によって
セットされる。Ｄ−Ｆ／Ｆ１６３は、バスビジー信号に
より出力の値が変化された後は、セット入力に対してＤ
−Ｆ／Ｆ１６３の出力が接続されているため、その値を
変化させることはない。

【０１１３】シフトレジスタ１６４は、ＳＣＬ１１ａの
立ち上がりエッジでＳＤＡ１１ｂの値をサンプリングす
るシフトレジスタで、レジスタに記憶された値を初期化
データとして出力し、自アドレスレジスタ１５に供給す
る。デコーダ１６１に予め設定される設定値として、た
とえば８が設定される。

【０１１４】次に、本形態の動作について説明する。

【０１１５】図１６は、図１４及び図１５に示した回路
の動作を説明するための図である。

【０１１６】図１６を参照すると、Ｔ１０１において、
ＳＴＡＲＴ／ＳＴＯＰ条件制御部６１は、Ｉ２Ｃバス１
１上に「開始」条件を認識するとバスビジー信号をアク
ティブにして、「開始」条件以降のＳＣＬ１１ａの立ち
下がりエッジの計数を開始し、アドレスバイトクロック
カウントデータを出力する。初期化制御部１６は、アド
レスバイトクロックカウントデータを元に、Ｔ１０２〜
Ｔ１０３の区間において、シリアルバス拡張回路１の初
期化時の確認応答を返すための初期化確認応答制御信号
を発生する。

【０１１７】主制御部１４は、初期化確認応答制御信号
を入力すると、拡張バス確認応答信号との論理和をとり
データ制御部１０へ供給する。

【０１１８】データ制御部１０は、初期化確認応答制御
信号のタイミングでＳＤＡ１１ｂをＬＯＷにドライブし
マイクロコントローラ２に対して確認応答を返す。

【０１１９】図１６を参照すると、Ｔ１０４において、
マイクロコントローラ２から生成される「停止」条件に
よりバスビジー信号が非アクティブな状態に変化する
と、初期化ビジー信号を非アクティブな状態と変化さ
せ、初期化制御が終了したことを表す。また、初期化ビ
ジー信号は初期化データとともに、自アドレスレジスタ
に供給され、Ｔ１０４において、非アクティブな状態と
なるタイミングで自アドレスレジスタに対し初期化デー
タを記憶させる。主制御部１４は、ＡＮＤゲート６８に
よってバスビジー信号を初期化ビジー信号でマスクして
いるため、初期化ビジー信号が非アクティブな状態にな
るまで動作を行わない。

【０１２０】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。

【０１２１】（１）データ転送トランザクションにおい
てマスターとして動作するデバイスより示されるスレー
ブターゲットアドレスを直接シリアルバスシステム上に
送出するのではなく、本発明におけるシリアルバス拡張
回路のスレーブターゲットアドレスを送出してから、ス
レーブデバイスのスレーブターゲットアドレスを送出す
るため、同一のシリアルバスシステム内に同じスレーブ
ターゲットアドレスをもつデバイスを複数配置でき、そ
れにより、誤動作の発生を防ぐことができる。

【０１２２】（２）シリアルバスシステム自体の通信手
順をもとにシリアルバスの分配を行っており、シリアル
バスの分配にあたって他のスイッチ等の制御が必要とさ
れないため、シリアルバスシステムを拡張する場合にお
いても、シリアルバス自体の信号ライン以外に制御信号
が不要となる。

【０１２３】（３）上述したように、シリアルバスシス
テム自体の通信手順をもとにシリアルバスの分配を行っ
ているため、分配数が増えることがあっても、規模を特
定する必要がなく、多段にわたって分配することが可能
であるため、シリアルバスシステムを構築する際に既存
のシリアルバスインタフェースデバイスを使用できる。
もしくは、別の制御信号を必要とする専用デバイスが不
要となる。

【図面の簡単な説明】

【図１】本発明のシリアルバス拡張回路を応用したＩ２
Ｃバスラインシステムの実施の一形態の構成例を示すブ
ロック図である。

【図２】図１に示した主制御部の構成例を示すブロック
図である。

【図３】図１及び図２に示した回路の動作を説明するた
めの図である。

【図４】図１に示したクロックライン制御部の一実施例
を示す図である。

【図５】図１に示したデータライン制御部の一実施例を
示す図である。

【図６】図２に示したＳＴＡＲＴ／ＳＴＯＰ条件制御回
路の一実施例を示すブロック図である。

【図７】図２に示したバスアクセス認証部の一実施例を
示すブロック図である。

【図８】図２に示した拡張バス確認応答制御部の一実施
例を示すブロック図である。

【図９】図２に示したデータラインイネーブル制御部の
一実施例を示すブロック図である。

【図１０】図２に示したクロックラインイネーブル制御
部の一実施例を示すブロック図である。

【図１１】図２に示したＲ／Ｗ制御部の一実施例を示す
ブロック図である。

【図１２】図２に示したスレーブデバイス確認応答制御
部の一実施例を示すブロック図である。

【図１３】本発明のシリアルバス拡張回路を応用したＩ
２Ｃバスラインシステムの実施の他の形態の構成例を示
すブロック図である。

【図１４】図１３に示した主制御部の構成例を示すブロ
ック図である。

【図１５】図１４に示した初期化制御部の構成例を示す
ブロック図である。

【図１６】図１４及び図１５に示した回路の動作を説明
するための図である。

【図１７】従来のＩ２Ｃバスシステムの接続例を示す図
である。

【図１８】図１７に示したＩ２バスシステム動作を説明
するためのタイミングチャートである。

【図１９】従来のシリアルバスシステムのブロック図で
ある。

【符号の説明】

１ シリアルバス拡張回路 ２ マイクロコントローラ ３〜５ デバイス ６，１４ 主制御部 ７，１５ 自アドレスレジスタ ８，１６４ シフトレジスタ ９ クロックライン制御部 １０ データライン制御部 １１，１２ Ｉ２Ｃバス １１ａ，１２ａ ＳＣＬ １１ｂ，１２ｂ ＳＤＡ １３ プルアップ抵抗 １６ 初期化制御部 ６１ ＳＴＡＲＴ／ＳＴＯＰ条件制御部 ６２ バスアクセス認証部 ６３ 拡張バス確認応答制御部 ６４ データラインイネーブル制御部 ６５ クロックラインイネーブル制御部 ６６ Ｒ／Ｗ制御部 ６７ スレーブデバイス確認応答制御部 ６８，９１，１０３〜１０８，６２３，６６２，６６５
ＡＮＤゲート ６９，１０９，１０Ａ，６１６，６３２，６５５ Ｏ
Ｒゲート ９２，１０１，１０２ ＦＥＴ １０Ｂ，６６１ ＮＯＴゲート １６１ デコーダ １６２，１６３，６１３，６１４，６２５，６３３，６
４３，６５３，６６４，６６６〜６６８，６７２ Ｄ
−Ｆ／Ｆ ６１１，６１２，６２４，６４２，６５２ ＸＮＯ
Ｒゲート ６１５ ＸＯＲゲート ６１７，６５４ カウンタ ６１８，６２１，６３１，６４１，６５１，６５６，６
６３，６７１ デコーダ ６２２ 比較器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 クロックラインとデータラインとの２つ
   の信号線により構成されるシリアルバスを拡張するシリ
   アルバス拡張回路において、 前記シリアルバス上で、前記クロックライン上の信号と
   前記データライン上の信号との２つの信号を制御してデ
   ータ転送における通信手順を生成するシリアルバス制御
   手段と、 前記シリアルバスとは独立し、前記シリアルバス制御手
   段により前記シリアルバスと同等に制御できる様に拡張
   したシリアルバスを生成するために前記シリアルバス上
   におけるデータ転送の開始および停止を検出するＳＴＡ
   ＲＴ／ＳＴＯＰ条件検出手段と、 拡張されるシリアルバス自体を示す固有アドレスを予め
   格納する自アドレス格納手段と、 前記クロックラインと前記データラインとを用いて前記
   データライン上のデータを記憶するデータ記憶手段と、 前記ＳＴＡＲＴ／ＳＴＯＰ条件制御手段による検出結果
   に基づいて前記自アドレス格納手段と前記データ記憶手
   段とのデータを比較するバスアクセス認証手段と、 前記バスアクセス認証手段による比較結果に基づいて、
   前記シリアルバス制御手段に対して示す確認応答のため
   の制御を行う拡張バス確認応答手段と、 前記バスアクセス認証手段による検出結果に基づいて、
   前記シリアルバスのデータラインと前記拡張されるシリ
   アルバスのデータラインとの接続もしくは非接続を制御
   するデータラインイネーブル制御手段と、 前記バスアクセス認証手段による検出結果に基づいて、
   前記シリアルバスのクロックラインと前記拡張されるシ
   リアルバスのクロックラインとの、接続もしくは非接続
   を制御するクロックラインイネーブル制御手段と、 前記クロックラインイネーブル制御手段による制御によ
   って、データ転送が書き込みであるか読み出しであるか
   を検出し、データラインの接続方向を制御するＲ／Ｗ制
   御手段と、 前記クロックラインイネーブル制御手段による制御によ
   って、前記シリアルバスのデータラインと前記拡張され
   るシリアルバスのデータラインとの接続方向を制御する
   スレーブデバイス確認応答制御手段と、 前記クロックラインイネーブル制御手段による制御によ
   って、前記シリアルバスのクロックラインと前記拡張さ
   れるシリアルバスのクロックラインとの接続を行うクロ
   ックライン接続手段と、 前記拡張バス確認応答手段、前記データラインイネーブ
   ル制御手段、前記Ｒ／Ｗ制御手段及び前記スレーブデバ
   イス確認応答制御手段の制御によって、前記シリアルバ
   スのデータラインと前記拡張されるシリアルバスのデー
   タラインとの接続を行うデータライン接続手段とを有す
   ることを特徴とするシリアルバス拡張回路。
2. 【請求項２】 請求項１に記載のシリアルバス拡張回路
   において、 前記シリアルバス上で最初に行われるデータ転送を初期
   化期間として判断し、初期化期間における前記シリアル
   バス制御手段より示される転送データを記憶する初期化
   データ記憶手段と、 初期化期間が終了したことを検出する初期化終了検出手
   段とを有することを特徴とするシリアルバス拡張回路。
3. 【請求項３】 請求項１に記載のシリアルバス拡張回路
   において、 前記初期化データ記憶手段によって記憶された初期化デ
   ータを、前記拡張されるシリアルバスの固有アドレスと
   して格納する自アドレス格納手段を有することを特徴と
   するシリアルバス拡張回路。
4. 【請求項４】 請求項１に記載のシリアルバス拡張回路
   において、 前記初期化終了検出手段による検出結果に基づいて、前
   記シリアルバス制御手段に対して示す確認応答のための
   制御を停止する拡張バス確認応答手段と、 前記初期化終了検出手段による検出結果に基づいて、前
   記シリアルバスのデータラインと前記拡張されるシリア
   ルバスのデータラインとの接続もしくは非接続の制御を
   停止するデータラインイネーブル制御手段と、 前記初期化終了検出手段による検出結果に基づいて、前
   記シリアルバスのクロックラインと前記拡張されるシリ
   アルバスのクロックラインとの接続もしくは非接続の制
   御を停止するクロックラインイネーブル制御手段と、 前記初期化終了検出手段による検出結果に基づいて、デ
   ータラインの接続方向の制御を停止するＲ／Ｗ制御手段
   と、 前記初期化終了検出手段による検出結果に基づいて、前
   記シリアルバスのデータラインと前記拡張されるシリア
   ルバスのデータラインとの接続方向の制御を停止するス
   レーブデバイス確認応答制御手段とを有することを特徴
   とするシリアルバス拡張回路。