JPH1131031A - Bus module - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide the bus module which prevents a transmission error when transmitting data between an arithmetic module which has a processor and memory modules having memories each accessed by the arithmetic module. SOLUTION: A transmission control circuit 1 and the bus module equipped with respective repeating circuits 2-1 and 2-2 having transmission skew correcting circuits correcting skews of the transmitted data and respective connection parts 2-1...3-6 are arranged between a CPU module 4 and the memory modules 5-1...5-6. Then the skews of the transmitted data are corrected.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、プロセッサを有す
る演算モジュールと、その演算モジュールによりアクセ
スされるメモリを有する複数のメモリモジュールとの間
のデータの伝送を担うバスモジュールに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus module for transferring data between an arithmetic module having a processor and a plurality of memory modules having a memory accessed by the arithmetic module.

【０００２】[0002]

【従来の技術】従来より、アドレス信号線，データ信号
線，制御信号線からなるバス配線を経由して、プロセッ
サを有する演算モジュールとメモリとの間のデータの伝
送が行なわれている。図４は、従来の、最も一般的に用
いられているバス配線の構成を示す図である。2. Description of the Related Art Conventionally, data has been transmitted between an arithmetic module having a processor and a memory via a bus line composed of an address signal line, a data signal line, and a control signal line. FIG. 4 is a diagram showing a configuration of a conventional, most commonly used bus wiring.

【０００３】図４に示すＣＰＵモジュール（演算モジュ
ール）４１と伝送制御回路４２がバス配線４３で接続さ
れ、また伝送制御回路４２と複数のメモリ４４それぞれ
がバス配線４５で接続されている。伝送制御回路４２
は、ＣＰＵモジュール４１から出力されたアドレス信
号，データ信号，制御信号をバス配線４３を経由して入
力し、入力されたアドレス信号に基づいて、複数のメモ
リ４４のうちのいずれかのメモリ４４を指定するための
信号を生成し、生成された信号をバス配線４５を経由し
て伝送することによりそのメモリ４４を指定し、さらに
バス配線４５を経由して、そのメモリ４４にデータを格
納したりあるいはそのメモリ４４に格納されているデー
タを読み出してＣＰＵモジュール４１に伝送したりす
る。このようなバス配線が採用されたパーソナルコンピ
ュータでは、一般に、ＣＰＵモジュールと伝送制御回路
を接続するバス配線、および伝送制御回路とメインメモ
リ（ＤＲＡＭ）を接続するバス配線は、それぞれ１００
本程度あり、ワークステーションでは１０００本を超え
る例もある。A CPU module (arithmetic module) 41 and a transmission control circuit 42 shown in FIG. 4 are connected by a bus wiring 43, and the transmission control circuit 42 and a plurality of memories 44 are connected by a bus wiring 45. Transmission control circuit 42
Inputs an address signal, a data signal, and a control signal output from the CPU module 41 via the bus wiring 43, and stores one of the plurality of memories 44 based on the input address signal. A signal for designation is generated, the generated signal is transmitted via the bus wiring 45, the memory 44 is specified, and data is stored in the memory 44 via the bus wiring 45. Alternatively, data stored in the memory 44 is read and transmitted to the CPU module 41. In a personal computer employing such a bus wiring, generally, the bus wiring connecting the CPU module and the transmission control circuit and the bus wiring connecting the transmission control circuit and the main memory (DRAM) are each 100.
There are about a few, and there are cases where the number of workstations exceeds 1,000.

【０００４】図５は、特表平５−５０７３７４号公報に
提案されたバス配線の構成を示す図である。ＣＰＵモジ
ュール５１とメモリ５２との間に配置された伝送制御回
路５３により、ＣＰＵモジュール５１とメモリ５２間の
信号が時分割多重（パラレル／シリアル変換）され、こ
れにより伝送制御回路５３とメモリ５２を接続するバス
配線５４の本数の低減化が図られている。またバス配線
５４全ては直線的に配置され、これらバス配線５４全て
の端部に終端抵抗５５が接続されており、これによりバ
ス配線５４のインピーダンスマッチングが図られてい
る。さらに、バス配線５４の配線長が短くかつ等しくさ
れるとともに、互いに異なる方向にクロック信号を伝送
するための２本のクロック配線５６が設けられており、
バス配線５４のデータ信号を、そのバス配線５４のデー
タ信号と同じ伝送方向のクロック信号に同期して伝送す
ることにより、バス配線５４一本当りの伝送周波数が６
００ＭＨｚまで高められている。このバス配線の構成で
は、バス配線５４の本数が少ないため、コンパクトな配
線板を得ることができる。FIG. 5 is a diagram showing a configuration of a bus wiring proposed in Japanese Patent Publication No. Hei 5-507374. The signal between the CPU module 51 and the memory 52 is time-division multiplexed (parallel / serial conversion) by the transmission control circuit 53 arranged between the CPU module 51 and the memory 52, thereby the transmission control circuit 53 and the memory 52 The number of bus lines 54 to be connected is reduced. Further, all of the bus lines 54 are linearly arranged, and a terminating resistor 55 is connected to the ends of all of the bus lines 54 so that impedance matching of the bus lines 54 is achieved. Further, the length of the bus wiring 54 is made shorter and equal, and two clock wirings 56 for transmitting clock signals in mutually different directions are provided.
By transmitting the data signal on the bus line 54 in synchronization with the clock signal in the same transmission direction as the data signal on the bus line 54, the transmission frequency per bus line 54 becomes 6
It has been raised to 00 MHz. In the configuration of the bus wiring, the number of the bus wirings 54 is small, so that a compact wiring board can be obtained.

【０００５】[0005]

【発明が解決しようとする課題】しかし、図４に示す、
伝送制御回路に複数のメモリそれぞれがバス配線で接続
された構成では、バス配線の本数に比例して、伝送のた
めの消費電力が増加するとともに配線板の面積も増加す
るため、コストアップするという問題がある。またバス
配線の本数が多いと、各配線長を等しくすることは困難
であり、従って配線容量に差が発生し伝送スキューが生
じて伝送エラーが発生するという問題がある。またバス
配線に多数のメモリが接続されると、バス配線の付加容
量が増加し、そのバス配線のＣＲ時定数による制限を受
け伝送周波数を高くすることが困難であり、また波形の
立上り時間が遅れて小さくつぶれた状態になり、伝送エ
ラーが生じ易いという問題が発生する。このバス配線の
構成では、今後、ＣＰＵモジュールとメモリとの間のデ
ータ伝送の益々の高速化に対応するために、バス配線の
本数を増加させて信号のビット幅の増大化（バンド幅の
増大化）を図ることが考えられる。しかし、バス配線の
本数を増加させると、前述したように、伝送のための消
費電力の増加や配線板の面積の増加、および伝送エラー
が生じるという問題が発生する。However, as shown in FIG.
In a configuration in which a plurality of memories are connected to the transmission control circuit by bus wiring, power consumption for transmission increases and the area of the wiring board increases in proportion to the number of bus wirings, which increases costs. There's a problem. If the number of bus lines is large, it is difficult to make the lengths of the respective lines equal, so that there is a problem that a difference occurs in the wiring capacity, a transmission skew occurs, and a transmission error occurs. Further, when a large number of memories are connected to the bus wiring, the additional capacity of the bus wiring increases, and it is difficult to increase the transmission frequency due to the limitation by the CR time constant of the bus wiring. The state becomes small and is crushed with a delay, which causes a problem that a transmission error easily occurs. In the configuration of the bus wiring, in order to cope with the ever-increasing speed of data transmission between the CPU module and the memory, the number of bus wirings is increased to increase the bit width of the signal (bandwidth increase). Can be considered. However, when the number of bus wirings is increased, as described above, problems such as an increase in power consumption for transmission, an increase in the area of the wiring board, and a transmission error occur.

【０００６】一方、特表平５−５０７３７４号公報に提
案された、バス配線の本数の低減化、およびインピーダ
ンスのマッチングが図られたバス配線の構成では、多数
のメモリを接続したりあるいは配線長を長くしたりする
と付加容量が増加し、このため伝送周波数を高くするこ
とが困難であり、また伝送エラーが生じるという問題が
発生する。さらに、直線的に配置されたバス配線のパタ
ーン幅やスペースは、インピーダンスをマッチングする
ために所定の寸法に定められており、配線板におけるパ
ターン設計の自由度が小さいという欠点も有する。従っ
てこの構成は、大容量メモリを必要とする画像処理装置
やワークステーションなどには適しておらず、小容量の
メモリを接続する場合に限られると考えられる。On the other hand, in the configuration of the bus wiring proposed in Japanese Patent Application Laid-Open No. 5-507374, in which the number of bus wirings is reduced and impedance matching is achieved, a large number of memories are connected or the wiring length is increased. , The additional capacity increases, which makes it difficult to increase the transmission frequency and causes a problem that a transmission error occurs. Furthermore, the pattern width and space of the bus wiring arranged linearly are set to predetermined dimensions in order to match impedance, and there is a disadvantage that the degree of freedom in pattern design on the wiring board is small. Therefore, this configuration is not suitable for an image processing apparatus or a workstation that requires a large-capacity memory, and is considered to be limited to a case where a small-capacity memory is connected.

【０００７】本発明は、上記事情に鑑み、伝送エラーが
防止されたバスモジュールを提供することを目的とす
る。[0007] In view of the above circumstances, an object of the present invention is to provide a bus module in which transmission errors are prevented.

【０００８】[0008]

【課題を解決するための手段】上記目的を達成する本発
明のバスモジュールは、プロセッサを有する演算モジュ
ールと、それぞれがその演算モジュールによりアクセス
されるメモリを有する複数のメモリモジュールとの間の
データの伝送を担うバスモジュールにおいて、上記演算
モジュールと上記複数のメモリモジュールのうちの少な
くとも１つのメモリモジュールとの間に、伝送されるデ
ータのスキューを補正する伝送スキュー補正回路を備え
たことを特徴とする。According to the present invention, there is provided a bus module for transmitting data between an arithmetic module having a processor and a plurality of memory modules each having a memory accessed by the arithmetic module. In the bus module responsible for transmission, a transmission skew correction circuit for correcting skew of data to be transmitted is provided between the arithmetic module and at least one of the plurality of memory modules. .

【０００９】本発明のバスモジュールは、演算モジュー
ルと、その演算モジュールによりアクセスされるメモリ
を有する複数のメモリモジュールとの間で伝送されるデ
ータのスキューが、伝送スキュー補正回路により補正さ
れるため、伝送されるデータのスキューの低減化が図ら
れ、伝送エラーが防止される。According to the bus module of the present invention, the skew of data transmitted between an arithmetic module and a plurality of memory modules having a memory accessed by the arithmetic module is corrected by a transmission skew correction circuit. Skew of transmitted data is reduced, and transmission errors are prevented.

【００１０】[0010]

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。図１は、本発明の一
実施形態のバスモジュールの基本構成図である。本実施
形態のバスモジュールは、伝送制御回路１と、２つの中
継回路２＿１，２＿２と、６つのメモリモジュール接続
部（以下、単に接続部と略記する）３＿１，３＿２，３
＿３，３＿４，３＿５，３＿６とを備えており、ＣＰＵ
モジュール４とメモリモジュール５＿１，５＿２，５＿
３，５＿４，５＿５，５＿６との間に配置されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a basic configuration diagram of a bus module according to an embodiment of the present invention. The bus module according to the present embodiment includes a transmission control circuit 1, two relay circuits 2_1, 2_2, and six memory module connection units (hereinafter simply referred to as connection units) 3_1, 3_2, 3
_3, 3_4, 3_5, 3_6, and the CPU
Module 4 and memory modules 5_1, 5_2, 5_
3, 5_4, 5_5, and 5_6.

【００１１】ＣＰＵモジュール４には、アドレス信号
用，データ信号用，制御信号用の端子（図示せず）が合
計１００個以上備えられており、また伝送制御回路１に
もＣＰＵモジュール４の端子に対応する端子が備えられ
ており、これらの端子どうしが銅箔等の電気配線６で接
続されている。また、伝送制御回路１と中継回路２＿１
が電気配線７＿１で接続され、中継回路２＿１と中継回
路２＿２が電気配線７＿２で接続されている。ここで、
詳細は後述する伝送制御回路１により、ＣＰＵモジュー
ル４から中継回路２＿１，２＿２側に伝送される信号が
パラレル／シリアル変換（多重化と称する）され、また
中継回路２＿１，２＿２からＣＰＵモジュール４側に伝
送される信号がシリアル／パラレル変換（復元と称す
る）されるため、各電気配線７＿１，７＿２の本数は、
ＣＰＵモジュール４と伝送制御回路１を接続する電気配
線６の本数の数分の１である。The CPU module 4 has a total of 100 or more terminals (not shown) for address signals, data signals, and control signals. The transmission control circuit 1 also has terminals for the CPU module 4. Corresponding terminals are provided, and these terminals are connected to each other by an electric wiring 6 such as a copper foil. Further, the transmission control circuit 1 and the relay circuit 2_1
Are connected by an electric wiring 7_1, and the relay circuit 2_1 and the relay circuit 2_2 are connected by an electric wiring 7_2. here,
Signals transmitted from the CPU module 4 to the relay circuits 2_1 and 2_2 are converted from parallel / serial (referred to as multiplexing) by the transmission control circuit 1, which will be described in detail later, and transmitted from the relay circuits 2_1 and 2_2 to the CPU module 4 side. Since the transmitted signal is subjected to serial / parallel conversion (referred to as restoration), the number of the electric wirings 7_1 and 7_2 is
This is a fraction of the number of electrical wires 6 connecting the CPU module 4 and the transmission control circuit 1.

【００１２】さらに、伝送制御回路１と各接続部３＿
１，３＿２とが電気配線８＿１，８＿２で接続され、ま
た中継回路２＿１と各接続部３＿３，３＿４とが電気配
線８＿３，８＿４で接続され、中継回路２＿２と各接続
部３＿５，３＿６とが電気配線８＿５，８＿６で接続さ
れている。各接続部３＿１，…，３＿６は、各メモリモ
ジュール５＿１，…，５＿６と接続されている。電気配
線８＿１，…，８＿６に伝送される信号は、電気配線７
＿１，７＿２に伝送される信号と同様に伝送制御回路１
で多重化されているため、電気配線８＿１，…，８＿６
それぞれの本数も、ＣＰＵモジュール４と伝送制御回路
１を接続する電気配線６の本数の数分の１である。この
ように、本実施形態のバスモジュールでは、ＣＰＵモジ
ュール４と複数のメモリモジュール５＿１，…，５＿６
との間のデータの伝送を行なうための電気配線７＿１，
７＿２，８＿１，…，８＿６の本数が、ＣＰＵモジュー
ル４と伝送制御回路１を接続する電気配線６の本数の数
分の１であるため、従来の、伝送制御回路に複数のメモ
リそれぞれがバス配線で接続された構成と比較し、バス
配線の本数は数分の１で済み、配線板をコンパクトにす
ることができる。Further, the transmission control circuit 1 and each connection unit 3_
1, 3_2 are connected by electric wirings 8_1, 8_2, the relay circuit 2_1 is connected to the respective connection parts 3_3, 3_4 by electric wirings 8_3, 8_4, and the relay circuit 2_2 is connected to the respective connection parts 3_5, 3_6. 8_5, 8_6. Each of the connection units 3_1,..., 3_6 is connected to each of the memory modules 5_1,. The signals transmitted to the electric wires 8_1,.
Transmission control circuit 1 as well as the signals transmitted to
, 8_6.
Each number is also a fraction of the number of electric wires 6 connecting the CPU module 4 and the transmission control circuit 1. As described above, in the bus module of the present embodiment, the CPU module 4 and the plurality of memory modules 5_1,.
Electrical wiring 7_1 for transmitting data between
.., 8_6 is a fraction of the number of electrical wirings 6 connecting the CPU module 4 and the transmission control circuit 1, so that a conventional transmission control circuit has a plurality of memories each having a bus wiring. The number of bus lines is only a fraction of the number required in connection with the configuration described above, and the wiring board can be made compact.

【００１３】図２は、図１に示すバスモジュールの主要
部と２つのメモリモジュールとのブロック図である。図
２に示す伝送制御回路１には、アドレスデコード部９
と、伝送制御部１０と、多重信号変換部１１とが備えら
れている。アドレスデコード部９は、ＣＰＵモジュール
４（図１参照）から伝送されたアドレス信号をデコード
して、メモリモジュール５＿１，…，５＿６のうちのい
ずれかのメモリモジュールを選択するためのＲＡＳ（Ｒ
ｏｗ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ）信号とＣＡＳ
（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ）信
号、および選択されたメモリモジュールのうちのいずれ
かのメモリを選択するための行アドレス信号と列アドレ
ス信号に変換する。FIG. 2 is a block diagram of a main part of the bus module shown in FIG. 1 and two memory modules. The transmission control circuit 1 shown in FIG.
, A transmission control unit 10 and a multiplexed signal conversion unit 11. The address decoding unit 9 decodes an address signal transmitted from the CPU module 4 (see FIG. 1), and selects an RAS (R) for selecting one of the memory modules 5_1,..., 5_6.
ow Address Select) signal and CAS
(Column Address Select) signal and a row address signal and a column address signal for selecting any one of the selected memory modules.

【００１４】伝送制御部１０は、ＣＰＵモジュール４か
ら伝送された制御信号を解釈し、ＣＰＵモジュール４と
各メモリモジュール５＿１，…，５＿６との間のデータ
の伝送制御を行なう。多重信号変換部１１は、入力され
たパラレルな信号をシリアルな信号（多重信号と称す
る）に変換して、中継回路２＿１，接続部３＿１に伝送
する。またこの多重信号変換部１１は、中継回路２＿
１，接続部３＿１から出力される多重信号を入力してパ
ラレルな信号に復元し、ＣＰＵモジュール４へ伝送す
る。The transmission control unit 10 interprets a control signal transmitted from the CPU module 4 and controls data transmission between the CPU module 4 and each of the memory modules 5_1,..., 5_6. The multiplexed signal converter 11 converts the input parallel signal into a serial signal (referred to as a multiplexed signal) and transmits the serial signal to the relay circuit 2_1 and the connection unit 3_1. Further, the multiplexed signal converter 11 includes a relay circuit 2_
1. The multiplexed signal output from the connection unit 3_1 is input, restored to a parallel signal, and transmitted to the CPU module 4.

【００１５】中継回路２＿１には、電気配線７＿１に伝
送される多重信号のスキューを補正する伝送スキュー補
正回路１２が備えられている。各接続部３＿１，３＿３
には、各多重信号変換部１３＿１，１３＿３が備えられ
ており、入力された多重信号をパラレルな信号に復元し
て各メモリモジュール５＿１，５＿３に伝送する機能
と、各メモリモジュール５＿１，５＿３から出力された
パラレルな信号を多重信号に変換する機能を有する。The relay circuit 2_1 is provided with a transmission skew correction circuit 12 for correcting a skew of a multiplex signal transmitted to the electric wiring 7_1. Each connection part 3_1, 3_3
Is provided with multiplexed signal conversion units 13_1 and 13_3, a function of restoring an input multiplexed signal to a parallel signal and transmitting the signal to each of the memory modules 5_1 and 5_3, and an output from each of the memory modules 5_1 and 5_3. And a function of converting the parallel signal into a multiplexed signal.

【００１６】メモリモジュール５＿１はメモリ１４＿１
ａ，１４＿１ｂを有し、またメモリモジュール５＿２は
メモリ１４＿３ａ，１４＿３ｂを有する。次に、ＣＰＵ
モジュール４と、メモリモジュール５＿３のメモリ１４
＿３ａとの間のデータ伝送の動作について説明する。最
初に、ＣＰＵモジュール４からメモリモジュール５＿３
のメモリ１４＿３ａにデータを書き込む場合について説
明する。先ず、ＣＰＵモジュール４から伝送制御回路１
に向けて、メモリモジュール５＿３へのデータの書込み
であることを指示する制御信号およびアドレス信号が出
力される。出力された制御信号は伝送制御回路１の伝送
制御部１０に入力される。伝送制御部１０は、入力され
た制御信号を受けて、ＣＰＵモジュール４からメモリモ
ジュール５＿３への伝送サイクルを開始させる。同時
に、ＣＰＵモジュール４から出力されたアドレス信号が
アドレスデコード部９でデコードされ、これによりメモ
リモジュール５＿３を選択するためのＲＡＳ信号とＣＡ
Ｓ信号、およびメモリ１４＿３ａを選択するための行ア
ドレス信号と列アドレス信号が生成される。生成された
ＲＡＳ信号，ＣＡＳ信号，行アドレス信号，列アドレス
信号は、多重信号変換部１１に入力されその多重信号変
換部１１で多重信号に変換されて中継回路２＿１に向け
て出力される。この多重信号は、電気配線７＿１を経由
して中継器２＿１に入力される際、電気配線７＿１の各
配線間でそれぞれ伝送遅延が生じる。ここで、電気配線
７＿１の各配線間で伝送遅延時間に差が生じそのままメ
モリモジュール５＿３に多重信号が伝送されると、メモ
リモジュール５＿３は、この多重信号を同時に処理する
信号と認識しない場合があり、その場合伝送エラーが発
生する。そこで、本実施形態のバスモジュールでは、中
継回路２＿１に、前述した伝送スキュー補正回路１２が
備えられており、この伝送スキュー補正回路１２により
電気配線７＿１の各配線間で生じた多重信号のスキュー
が補正される。スキューが補正された多重信号は接続部
３＿３に入力され、その接続部３＿３に備えられた多重
信号変換部１３＿３でパラレルな信号に復元されてメモ
リモジュール５＿３に伝送される。復元され伝送された
信号のうちのＲＡＳ信号とＣＡＳ信号により指定された
メモリモジュール５＿３には、ＲＡＳ信号，ＣＡＳ信号
に同期してメモリ１４＿３ａの行アドレス信号と列アド
レス信号が入力される。これにより、メモリ１４＿３ａ
の行と列がアクセスされ、引き続きそのメモリ１４＿３
ａに、ＣＰＵモジュール４側から伝送され伝送制御回路
１で多重化され中継回路２＿１でスキューが補正され多
重信号変換部１３＿３で復元されたデータが書き込ま
れ、ＣＰＵモジュール４からメモリモジュール５＿３へ
の伝送サイクルが終了する。The memory module 5_1 is a memory 14_1
a, 14_1b, and the memory module 5_2 has memories 14_3a, 14_3b. Next, CPU
Module 4 and memory 14 of memory module 5_3
The operation of data transmission to _3a will be described. First, the CPU module 4 to the memory module 5_3
The case where data is written to the memory 14_3a will be described. First, from the CPU module 4 to the transmission control circuit 1
, A control signal and an address signal indicating that data is to be written to memory module 5_3 are output. The output control signal is input to the transmission control unit 10 of the transmission control circuit 1. Upon receiving the input control signal, the transmission control unit 10 starts a transmission cycle from the CPU module 4 to the memory module 5_3. At the same time, the address signal output from the CPU module 4 is decoded by the address decoding unit 9, whereby the RAS signal for selecting the memory module 5_3 and the CA are output.
An S signal and a row address signal and a column address signal for selecting the memory 14_3a are generated. The generated RAS signal, CAS signal, row address signal, and column address signal are input to the multiplex signal converter 11, converted into multiplex signals by the multiplex signal converter 11, and output to the relay circuit 2_1. When this multiplexed signal is input to the repeater 2_1 via the electric wiring 7_1, a transmission delay occurs between the wirings of the electric wiring 7_1. Here, if a difference occurs in the transmission delay time between the electric wires 7_1 and the multiplexed signal is transmitted to the memory module 5_3 as it is, the memory module 5_3 may not recognize the multiplexed signal as a signal to be processed simultaneously. In this case, a transmission error occurs. Therefore, in the bus module of the present embodiment, the relay circuit 2_1 is provided with the transmission skew correction circuit 12 described above, and the transmission skew correction circuit 12 reduces the skew of the multiplex signal generated between the electric wires 7_1. Will be corrected. The skew-corrected multiplex signal is input to the connection unit 3_3, restored to a parallel signal by the multiplex signal conversion unit 13_3 provided in the connection unit 3_3, and transmitted to the memory module 5_3. The row address signal and the column address signal of the memory 14_3a are input to the memory module 5_3 designated by the RAS signal and the CAS signal among the restored and transmitted signals in synchronization with the RAS signal and the CAS signal. Thereby, the memory 14_3a
Row and column are accessed, and their memory 14_3 continues
The data transmitted from the CPU module 4 side, multiplexed by the transmission control circuit 1, skew-corrected by the relay circuit 2_1 and restored by the multiplexed signal conversion unit 13_3 are written into the a, and transmitted from the CPU module 4 to the memory module 5_3. The cycle ends.

【００１７】次に、ＣＰＵモジュール４が、メモリモジ
ュール５＿３のメモリ１４＿３ａからデータを読み出す
場合について説明する。先ず、ＣＰＵモジュール４から
伝送制御回路１に向けて、メモリモジュール５＿３から
ＣＰＵモジュール４への読出しであることを指示する制
御信号およびアドレス信号が出力される。出力された制
御信号は伝送制御回路１の伝送制御部１０に入力され
る。伝送制御部１０は、入力された制御信号を受けて、
ＣＰＵモジュール４からメモリモジュール５＿３への伝
送サイクルを開始させる。同時に、ＣＰＵモジュール４
から出力されたアドレス信号がアドレスデコード部９で
デコードされ、これによりメモリモジュール５＿３を選
択するためのＲＡＳ信号とＣＡＳ信号、およびメモリ１
４＿３ａを選択するための行アドレス信号と列アドレス
信号が生成される。生成されたＲＡＳ信号，ＣＡＳ信
号，行アドレス信号，列アドレス信号は、多重信号変換
部１１に入力されその多重信号変換部１１で多重信号に
変換されて中継回路２＿１に向けて出力される。ここ
で、電気配線７＿１の各配線間で多重信号にスキューが
生じても、中継回路２＿１に備えられた伝送スキュー補
正回路１２により多重信号のスキューが補正される。ス
キューが補正された多重信号は接続部３＿３に入力さ
れ、その接続部３＿３に備えられた多重信号変換部１３
＿３でパラレルの信号に復元されてメモリモジュール５
＿３に伝送される。復元され伝送された信号のうちのＲ
ＡＳ信号とＣＡＳ信号により指定されたメモリモジュー
ル５＿３には、ＲＡＳ信号，ＣＡＳ信号に同期してメモ
リ１４＿３ａの行アドレス信号と列アドレス信号が入力
される。これにより、メモリ１４＿３ａの行と列がアク
セスされ、そのメモリ１４＿３ａに格納されているデー
タが出力される。出力されたデータは多重信号変換部１
３＿３で多重信号に変換され、中継回路２＿１にてスキ
ューを補正して伝送制御回路１に伝送され、その伝送制
御回路１の多重信号変換部１１で多重信号がパラレルな
信号に復元されてＣＰＵモジュール４に伝送される。Next, a case where the CPU module 4 reads data from the memory 14_3a of the memory module 5_3 will be described. First, a control signal and an address signal indicating that reading is to be performed from the memory module 5_3 to the CPU module 4 are output from the CPU module 4 to the transmission control circuit 1. The output control signal is input to the transmission control unit 10 of the transmission control circuit 1. The transmission control unit 10 receives the input control signal,
A transmission cycle from the CPU module 4 to the memory module 5_3 is started. At the same time, CPU module 4
Is decoded by the address decoding unit 9, whereby the RAS signal and CAS signal for selecting the memory module 5_3, and the memory 1
A row address signal and a column address signal for selecting 4_3a are generated. The generated RAS signal, CAS signal, row address signal, and column address signal are input to the multiplex signal converter 11, converted into multiplex signals by the multiplex signal converter 11, and output to the relay circuit 2_1. Here, even if a skew occurs in the multiplex signal between the wirings of the electric wiring 7_1, the skew of the multiplex signal is corrected by the transmission skew correction circuit 12 provided in the relay circuit 2_1. The skew-corrected multiplex signal is input to the connection unit 3_3, and the multiplex signal conversion unit 13 provided in the connection unit 3_3.
_3 to be restored to a parallel signal and the memory module 5
_3. R of the recovered and transmitted signal
A row address signal and a column address signal of the memory 14_3a are input to the memory module 5_3 designated by the AS signal and the CAS signal in synchronization with the RAS signal and the CAS signal. As a result, the rows and columns of the memory 14_3a are accessed, and the data stored in the memory 14_3a is output. The output data is converted into a multiplexed signal
3 </ b> _ <b> 3, the skew is corrected by the relay circuit 2 </ b> _ <b> 1 and transmitted to the transmission control circuit 1. The multiplex signal is restored to a parallel signal by the multiplex signal conversion unit 11 of the transmission control circuit 1. 4 is transmitted.

【００１８】また、本実施形態のバスモジュールでは、
図２に示す、伝送スキュー補正回路１２が備えられた中
継回路２＿１に、やはり伝送スキュー補正回路１２が備
えられた中継回路２＿２が、図１に示すように直列に接
続されており、各中継回路２＿１，２＿２に備えられた
各伝送スキュー補正回路１２で伝送スキューが補正され
る。このため、ＣＰＵモジュール４と各メモリモジュー
ル５＿５，５＿６との間のデータの伝送にあたり、それ
らＣＰＵモジュール４と各メモリモジュール５＿５，５
＿６との間で伝送スキューが累積されることはない。
尚、本実施形態のバスモジュールでは、２つの中継回路
と６つの接続部を備えた例で説明したが、これに限られ
るものではなく、中継回路や接続部は多数備えられてい
てもよく、その場合多数の中継回路それぞれに備えられ
た伝送スキュー補正回路それぞれで伝送スキューが補正
されるため、伝送距離を長く拡張することができるとと
もに多数のメモリを接続することができる。Further, in the bus module of the present embodiment,
A relay circuit 2_2 also provided with the transmission skew correction circuit 12 is connected in series to the relay circuit 2_1 provided with the transmission skew correction circuit 12 shown in FIG. The transmission skew is corrected by each transmission skew correction circuit 12 provided in 2_1 and 2_2. Therefore, when transmitting data between the CPU module 4 and each of the memory modules 5_5 and 5_6, the CPU module 4 and each of the memory modules 5_5 and 5_5
No transmission skew is accumulated between the signal and _6.
The bus module according to the present embodiment has been described as an example including two relay circuits and six connection units. However, the present invention is not limited to this, and a large number of relay circuits and connection units may be provided. In this case, the transmission skew is corrected by each of the transmission skew correction circuits provided in each of the large number of relay circuits, so that the transmission distance can be extended and a large number of memories can be connected.

【００１９】また、本実施形態のバスモジュールでは、
伝送信号が多重化されているため、配線数が少なくて済
み、このため配線板がコンパクトになる。また各回路
（伝送制御回路、中継回路、メモリモジュール、演算モ
ジュール）それぞれは、１：１で接続されているため、
各回路どうしを接続する配線のうちの１本あたりの配線
に付加される容量は、例えば１０ｐＦ以下（ここで、各
回路の入力容量を３ｐＦ、配線長を１０ｍｍ、単位長さ
当りの配線容量を０．１ｐＦ／ｍｍとする）となり、伝
送スキューを小さく抑えることができる。Further, in the bus module of the present embodiment,
Since the transmission signals are multiplexed, the number of wirings is small, and the wiring board is compact. Also, since each circuit (transmission control circuit, relay circuit, memory module, arithmetic module) is connected 1: 1,
The capacitance added to one of the wirings connecting the circuits is, for example, 10 pF or less (where the input capacitance of each circuit is 3 pF, the wiring length is 10 mm, and the wiring capacitance per unit length is 0.1 pF / mm), and the transmission skew can be suppressed to a small value.

【００２０】次に、本実施形態のバスモジュールと、従
来の、図４に示すバス配線との特性比較を行なった結果
について説明する。図３は、本実施形態のバスモジュー
ルと、従来の、図４に示すバス配線との特性を比較して
示す図である。評価特性は、伝送スキューと、波形の立
上り遅延（波形のつぶれ）と、伝送のための消費電力
と、配線数との４項目である。また、ここでは、接続す
るメモリ数をパラメータにした。本実施形態のバスモジ
ュールでは、接続されるメモリ数が増えても、それらメ
モリが実装される各メモリモジュールは、伝送制御回路
もしくは各中継回路と１：１で接続されているため、図
３に示すように伝送スキューと波形の立上り遅延につい
ては常に一定の短い時間であった。また伝送のための消
費電力も、配線数が少なくかつ大きな容量を駆動するこ
ともなかったので小さかった。さらに、バス幅で示され
る配線数も、本実施形態のバスモジュールでは多重化伝
送が行なわれているため、従来例の２５６本と比較し１
６本と一桁少なくて済んだ。Next, the results of comparing the characteristics of the bus module of the present embodiment with those of the conventional bus wiring shown in FIG. 4 will be described. FIG. 3 is a diagram comparing the characteristics of the bus module of the present embodiment with those of the conventional bus wiring shown in FIG. The evaluation characteristics are four items: transmission skew, rise delay of waveform (waveform collapse), power consumption for transmission, and the number of wires. Here, the number of connected memories is used as a parameter. In the bus module of this embodiment, even if the number of connected memories increases, each memory module in which the memories are mounted is connected 1: 1 with the transmission control circuit or each relay circuit. As shown, the transmission skew and the rise delay of the waveform were always fixed short times. Also, the power consumption for transmission was small because the number of wires was small and no large capacity was driven. Further, the number of wirings indicated by the bus width is 1 compared to 256 in the conventional example because multiplexing transmission is performed in the bus module of the present embodiment.
It was an order of magnitude less than six.

【００２１】[0021]

【発明の効果】以上説明したように、本発明のバスモジ
ュールによれば、演算モジュールと、その演算モジュー
ルによりアクセスされるメモリを有する複数のメモリモ
ジュールとの間で伝送されるデータのスキューが、伝送
スキュー補正回路により補正されるため、伝送されるデ
ータのスキューの低減化が図られ伝送エラーが防止され
る。As described above, according to the bus module of the present invention, the skew of data transmitted between an arithmetic module and a plurality of memory modules having a memory accessed by the arithmetic module is as follows. Since the transmission skew is corrected by the transmission skew correction circuit, the skew of the transmitted data is reduced, and the transmission error is prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施形態のバスモジュールの基本構
成図である。FIG. 1 is a basic configuration diagram of a bus module according to an embodiment of the present invention.

【図２】図１に示すバスモジュールの主要部と２つのメ
モリモジュールとのブロック図である。FIG. 2 is a block diagram of a main part of the bus module shown in FIG. 1 and two memory modules.

【図３】本実施形態のバスモジュールと、従来の、図４
に示すバス配線との特性を比較して示す図である。FIG. 3 shows a bus module according to the embodiment and a conventional bus module shown in FIG.
FIG. 6 is a diagram showing a comparison with characteristics of the bus wiring shown in FIG.

【図４】従来の、最も一般的に用いられているバス配線
の構成を示す図である。FIG. 4 is a diagram showing a configuration of a conventional, most commonly used bus wiring.

【図５】特表平５−５０７３７４号公報に提案されたバ
ス配線の構成を示す図である。FIG. 5 is a diagram showing a configuration of a bus wiring proposed in Japanese Patent Publication No. 5-507374.

【符号の説明】[Explanation of symbols]

１ 伝送制御回路 ２＿１，２＿２ 中継回路 ３＿１，３＿２，３＿３，３＿４，３＿５，３＿６
接続部 ４ ＣＰＵモジュール ５＿１，５＿２，５＿３，５＿４，５＿５，５＿６
メモリモジュール ６，７＿１，７＿２，８＿１，８＿２，８＿３，８＿
４，８＿５，８＿６電気配線 ９ アドレスデコード部 １０ 伝送制御部 １１，１３＿１，１３＿３ 多重信号変換部 １２ 伝送スキュー補正回路 １４＿１ａ，１４＿１ｂ，１４＿３ａ，１４＿３ｂ
メモリ1 Transmission control circuit 2_1, 2_2 Relay circuit 3_1, 3_2, 3_3, 3_4, 3_5, 3_6
Connection part 4 CPU module 5_1, 5_2, 5_3, 5_4, 5_5, 5_6
Memory module 6, 7_1, 7_2, 8_1, 8_2, 8_3, 8_
4, 8_5, 8_6 electrical wiring 9 address decoding unit 10 transmission control unit 11, 13_1, 13_3 multiplex signal conversion unit 12 transmission skew correction circuit 14_1a, 14_1b, 14_3a, 14_3b
memory

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 プロセッサを有する演算モジュールと、
それぞれが該演算モジュールによりアクセスされるメモ
リを有する複数のメモリモジュールとの間のデータの伝
送を担うバスモジュールにおいて、 前記演算モジュールと前記複数のメモリモジュールのう
ちの少なくとも１つのメモリモジュールとの間に、伝送
されるデータのスキューを補正する伝送スキュー補正回
路を備えたことを特徴とするバスモジュール。An arithmetic module having a processor;
A bus module for transmitting data to and from a plurality of memory modules each having a memory accessed by the operation module, wherein a bus module is provided between the operation module and at least one of the plurality of memory modules. A transmission skew correction circuit for correcting a skew of data to be transmitted. 【請求項２】 前記伝送スキュー補正回路を複数備え、
該伝送スキュー補正回路どうしが直列に接続されるとと
もに、各伝送スキュー補正回路にメモリモジュールが接
続されてなることを特徴とする請求項１記載のバスモジ
ュール。2. A transmission skew correction circuit comprising: a plurality of transmission skew correction circuits;
2. The bus module according to claim 1, wherein said transmission skew correction circuits are connected in series, and a memory module is connected to each transmission skew correction circuit.