JPH11308202A - Clock changeover system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To inform a package that controls clock changeover of interruption detection information of a clock having redundant constitution in a short time and to decrease the number of connector terminals used to collect the information. SOLUTION: Plural packages 1-1 to 1-n detect clock interruption information and uses a tri-state line driver to output the clock interruption information and on a back board 2, wired-ORing is taken to input the clock interruption information to a control package 4 that collects the clock interruption information. The package has a system selection control function and sends a clock changeover signal in the lump to each of the packages to switch a system clock.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】Ａ／Ｉ−ＰＤＳ ＳＬＴが、
Ｉインタフェース加入者モジュールまたは、加入者系振
り分けモジュール等及びパッシブルダブルスター型光加
入者伝送路を介して光加入者線終端装置等と接続され、
複数のディジタル加入者に対してＰＯＴＳ（Ｐｌａｉｎ
Ｏｌｄ Ｔｅｌｅｐｈｏｎ Ｓｅｒｖｉｓｅ）、ＩＳ
ＤＮ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅ Ｄｉｇ
ｉｔａｌ Ｎｅｔｗｏｒｋ）、専用線等の多様なサービ
スを柔軟に提供するクロック切替方式に関する。BACKGROUND OF THE INVENTION A / I-PDS SLT
An I-interface subscriber module or a subscriber distribution module or the like, and an optical subscriber line termination device or the like connected via a passive double-star type optical subscriber transmission line;
POTS (Plain) for multiple digital subscribers
Old Telephone Service), IS
DN (Integrated Service Dig)
The present invention relates to a clock switching system that flexibly provides various services such as an iterative network and a dedicated line.

【０００２】[0002]

【従来の技術】従来のクロック切替方式は、他系の電源
電圧を監視することで、システムクロック源の電源異常
時において即時にＷＩＲＥＤ論理でクロックの系切替を
行うことで、切替時に発生するクロック信号の乱れを取
り去ることを目的としており、その目的を達成するため
に冗長構成のクロック源において、それぞれ他系のクロ
ック源に供給する電源電圧を監視する回路を設け、電源
異常時にこの回路で検出する警報をＷＩＲＥＤ論理を取
り、その結果でクロックの交絡ポイントを制御してい
た。2. Description of the Related Art A conventional clock switching system monitors a power supply voltage of another system, and immediately performs system switching of a clock by WIRED logic when a power supply of a system clock is abnormal, thereby generating a clock generated at the time of switching. The purpose is to remove signal disturbances.To achieve this purpose, a circuit is provided to monitor the power supply voltage supplied to each other clock source in the redundant clock source, and this circuit detects power supply abnormalities. The WIRED logic was used to generate an alarm, and the result was used to control the confounding point of the clock.

【０００３】時分割交換機における二重化構成の０系，
１系のシステムクロック源を収容しクロック分配段に交
絡ポイントを有する装置において、前記０系，１系はそ
れぞれ他系のシステムクロック源へ供給される電源電圧
を監視する監視回路を備え、前記電源電圧がシステムク
ロック源の動作しうる値の範囲を超えたとき、前記電源
電圧監視回路で他系の電圧異常を検出し、ワイヤード論
理でクロック分配段の前記交絡ポイントを自系選択とす
る。[0003] In a time-division exchange, a redundant system 0 system,
In a device that accommodates a system clock source of system 1 and has a confounding point in a clock distribution stage, the systems 0 and 1 each include a monitoring circuit that monitors a power supply voltage supplied to a system clock source of another system. When the voltage exceeds a range in which the system clock source can operate, the power supply voltage monitoring circuit detects a voltage abnormality of another system, and the confounding point of the clock distribution stage is selected as the own system by wired logic.

【０００４】次に、その動作について述べる。互いに他
系のシステムクロック源へ供給される電源電圧を監視す
ることにより、システムクロック源の電源装置の障害あ
るいは保守者が誤って常用系の電源装置の電源断をした
とき、即時にワイヤード論理で常用、予備の系を切り替
え、常用系から予備系へ切り替えるまでの時間に発生す
るクロック信号の乱れを完全に取り去ることが出来るの
で、時分割スイッチ等への影響をなくすことができる。Next, the operation will be described. By monitoring the power supply voltage supplied to each other's system clock source, if the power supply of the system clock source fails or the maintenance person accidentally turns off the power supply of the normal system, the wired logic is immediately used. It is possible to completely remove the disturbance of the clock signal generated during the time from switching between the normal system and the standby system and switching from the normal system to the standby system, so that the influence on the time division switch and the like can be eliminated.

【０００５】また、上記公報の他にクロック切替方式の
従来技術として、装置内のクロック切替制御を行うパッ
ケージが、システムクロックを受信しているパッケージ
のクロック断情報を収集し制御を行う方式がある。断情
報の収集方法は、各パッケージからのパラレル線による
収集または、シリアルインタフェースによる収集があ
る。[0005] In addition to the above-mentioned publication, as a prior art of the clock switching system, there is a system in which a package for controlling clock switching in a device collects and controls clock cut information of a package receiving a system clock. . The method of collecting the disconnection information includes collection by a parallel line from each package or collection by a serial interface.

【０００６】以下、従来のクロック切替方式について、
特に外部からの基準クロックから生成する冗長構成を持
つシステムクロックが、装置内の複数パッケージに分配
されるシステムにおいて、システムクロックを受信する
全パッケージのクロックの系選択状態が同じになるよう
な制御構成について図２及び図３を参照して具体的に説
明する。図２に示す従来のクロック切替方式（以下、第
１の従来技術と呼ぶ。）は、外部より基準となるクロッ
クを受信する０系のクロックパッケージ（以下、ＣＬＫ
パッケージと呼ぶ。）１と１系のＣＬＫパッケージ２
と、このＣＬＫパッケージ１，２から０系／１系のクロ
ックを受信するパッケージ（以下、ＰＫＧと呼ぶ）３−
１〜３−ｎと、ＰＫＧ３−１〜３−ｎにて検出された０
系／１系のクロック断情報を全てパラレル線４で入力
し、その断情報によりＰＫＧ３−１〜ＰＫＧ３−ｎのク
ロック切替を制御する切替信号を出力する制御パッケー
ジ（以下、ＣＯＮＴ−ＰＫＧと呼ぶ。）５により構成さ
れている。ここで、ＣＯＮＴ−ＰＫＧではＰＫＧ３−１
〜ＰＫＧ３−ｎのクロック断情報をパラレル線４で収集
しているため、クロック断が発生した場合、即座に切替
信号を出力しＰＫＧ３−１〜ＰＫＧ３−ｎのクロック切
替を行うことができるが、ＰＫＧ３−１〜ＰＫＧ３−ｎ
のパッケージ数が多い場合、ＣＯＮＴ−ＰＫＧ５ではク
ロック断情報が集中するため、ピンネックになるという
問題がある。Hereinafter, a conventional clock switching method will be described.
In particular, in a system in which a system clock having a redundant configuration generated from an external reference clock is distributed to a plurality of packages in the device, a control configuration in which the clock system selection state of all packages receiving the system clock is the same. Will be specifically described with reference to FIGS. The conventional clock switching method shown in FIG. 2 (hereinafter, referred to as a first conventional technique) is based on a 0-system clock package (hereinafter, referred to as CLK) that receives an external reference clock.
Call it a package. ) 1 and 1 system CLK package 2
And a package (hereinafter, referred to as a PKG) that receives a 0-system / 1-system clock from the CLK packages 1 and 2.
1-3-n and 0 detected in PKG3-1-3-n
A control package (hereinafter, referred to as CONT-PKG) that inputs all the system / 1 system clock disconnection information via the parallel line 4 and outputs a switching signal for controlling clock switching of PKG3-1 to PKG3-n based on the disconnection information. 5). Here, in CONT-PKG, PKG3-1
Since the clock disconnection information of PKG3-1 to PKG3-n is collected by the parallel line 4, when a clock disconnection occurs, a switching signal is output immediately and the clock switching of PKG3-1 to PKG3-n can be performed. PKG3-1 to PKG3-n
When the number of packages is large, the CONT-PKG5 has a problem in that clock disconnection information is concentrated, which causes a pin-neck.

【０００７】図３に示す従来のクロック切替方式（以
下、第２の従来技術と呼ぶ。）は上記した問題点を解消
すべく、ＰＫＧ２３−１〜ＰＫＧ２３−ｎとＣＯＮＴ−
ＰＫＧ２５の間でシリアルインタフェース２４により、
クロック断情報の収集およびクロック切替制御を行う構
成とした。この構成によれば、ＣＯＮＴ−ＰＫＧ２５の
ピンネックという問題はなくなる。The conventional clock switching method shown in FIG. 3 (hereinafter referred to as a second prior art) solves the above-mentioned problems by using PKGs 23-1 to 23-n and CONT-n.
The serial interface 24 between the PKGs 25
It is configured to collect clock cut information and control clock switching. According to this configuration, the problem of the pin neck of the CONT-PKG 25 is eliminated.

【０００８】[0008]

【発明が解決しようとする課題】上記した第１の従来技
術では、冗長構成を持つシステムクロックが、装置内の
複数パッケージに分配されるシステムにおいて、従来技
術を用いた場合、システムクロックを受信する全パッケ
ージが系選択論理回路を持つことになるため、クロック
の系選択状態が不一致となる可能性がある。In the first prior art described above, in a system in which a system clock having a redundant configuration is distributed to a plurality of packages in a device, when the prior art is used, the system clock is received. Since all the packages have the system selection logic circuit, there is a possibility that the system selection states of the clocks do not match.

【０００９】この問題を回避するため、上記した第２の
従来技術が提案された。しかしながら、系選択制御機能
をあるパッケージに持たせ、システムクロックを受信す
る全パッケージの０系／１系の断情報をこのパッケージ
が収集するシステムを考えた場合、各パッケージからパ
ラレル線により断情報を収集すると、系選択制御を行う
パッケージでピンネックとなる可能性がある。また、ピ
ンネックを避けるため、シリアルインタフェースにより
クロック断情報の収集を行う場合、クロックが断となり
切替が完了するまでに時間がかかり、パラレル線による
クロック断情報の収集に比べ時間がかかるため、高速な
クロック切替を必要とするシステム等においては、主信
号に影響を及ぼすような障害が出る恐れがある。In order to avoid this problem, the above-mentioned second prior art has been proposed. However, if a package is provided with a system selection control function and this package collects the 0/1/0 system disconnection information of all packages that receive the system clock, the disconnection information is transmitted from each package by a parallel line. If collected, there is a possibility that it may become a pinneck in a package that performs system selection control. In addition, when collecting clock disconnection information by a serial interface to avoid a pinneck, it takes time until the clock is disconnected and switching is completed. In a system or the like that requires clock switching, there is a possibility that a failure that affects the main signal may occur.

【００１０】本発明の目的は、冗長構成を持つクロック
の断検出情報をクロック切替制御を行うパッケージに短
時間で通知すると共に、この情報収集に使うコネクタ端
子数を削減することである。SUMMARY OF THE INVENTION It is an object of the present invention to notify, in a short time, a disconnection detection information of a clock having a redundant configuration to a package which performs clock switching control, and to reduce the number of connector terminals used for collecting the information.

【００１１】[0011]

【課題を解決するための手段】本発明によれば、複数の
パッケージでクロック断情報を検出し、該クロック断情
報を３ステートのラインドライバーにより出力し、バッ
クボード上でワイアードＯＲを取りクロック断情報を収
集する制御パッケージに入力し、パッケージに系選択制
御機能を持たせ、このパッケージより一括して各パッケ
ージにクロック切替信号を送出し、システムクロックの
切替を行い、クロック断が発生した場合、即座に切替信
号を出力することができることを特徴とするクロック切
替方式が得られる。According to the present invention, clock disconnection information is detected by a plurality of packages, the clock disconnection information is output by a three-state line driver, a wired OR is obtained on a backboard, and the clock disconnection is performed. Information is input to the control package that collects information, the package is provided with a system selection control function, a clock switching signal is sent from this package to each package at once, and the system clock is switched. A clock switching system characterized in that a switching signal can be output immediately is obtained.

【００１２】さらに、本発明によれば、前記制御パッケ
ージは系選択制御機能を持つ切替制御部を有しているこ
とを特徴とするクロック切替方式が得られる。Further, according to the present invention, there is provided a clock switching system, wherein the control package has a switching control unit having a system selection control function.

【００１３】さらに、本発明によれば、前記各また、シ
リアルインタフェースにより前記各パッケージの監視も
同時に行い、どのパッケージでどんな警報が出力してい
るのかという情報警報の詳細な特定を行うことを特徴と
するクロック切替方式が得られる。Further, according to the present invention, each of the packages is simultaneously monitored by the serial interface, and the information and the alarm which is output by which package is output in detail. Is obtained.

【００１４】さらに、本発明によれば、クロックの切替
に関してはクロック断の検出と同時に制御を行うことを
特徴とするクロック切替方式が得られる。Further, according to the present invention, there is provided a clock switching system characterized in that control of clock switching is performed simultaneously with detection of clock loss.

【００１５】さらに、本発明によれば、前記ワイアード
ＯＲをとることで、短時間でクロック断情報を通知し、
装置内のクロック切替を行うと共に、使用するコネクタ
端子数の削減を図ることができることを特徴とするクロ
ック切替方式が得られる。Further, according to the present invention, by taking the wired OR, clock disconnection information is notified in a short time,
It is possible to obtain a clock switching system characterized in that clock switching in the device can be performed and the number of connector terminals to be used can be reduced.

【００１６】[0016]

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図１を参照して説明する。図１に示す本発明の回路
構成では、パッケージ（以下、ＰＫＧと呼ぶ。）１−１
〜ＰＫＧ１−ｎで検出するクロック断情報を３ステート
（３ＳＴＡＴＥ）のラインドライバーで出力しバックボ
ード（以下、ＢＷＢと呼ぶ。）２上でＷＩＲＥＤ ＯＲ
を取り、０系クロック断および１系クロック断の２本の
信号に束ねる。制御パッケージ（以下、ＣＯＮＴ−ＰＫ
Ｇと呼ぶ。）４ではこの２本の信号により、クロック断
が発生した場合、即座に切替信号を出力することができ
る。さらに、図２で説明したシリアルインタフェース３
によるＰＫＧ１−１〜ＰＫＧ１−ｎの監視も同時に行う
構成とすることで、クロックの切替に関してはクロック
断の検出と同時に制御を行い、どのパッケージでどんな
警報が出力しているのかという情報はシリアルインタフ
ェース３により収集を行う。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIG. In the circuit configuration of the present invention shown in FIG. 1, a package (hereinafter, referred to as PKG) 1-1.
To PKG1-n is output by a three-state (3STATE) line driver, and the WIRED OR is output on a backboard (hereinafter referred to as BWB) 2.
And bundle them into two signals of the 0 system clock cut and the 1 system clock cut. Control package (hereinafter CONT-PK)
Call it G. In (4), a switching signal can be output immediately when a clock interruption occurs due to these two signals. Further, the serial interface 3 described in FIG.
Monitoring of PKG1-1 to PKG1-n is performed at the same time, so that clock switching is controlled simultaneously with detection of clock loss, and information on which package outputs which alarm is output by a serial interface. The collection is performed according to 3.

【００１７】本発明は、各パッケージに系選択回路を持
つ上記した従来技術に比べ、あるパッケージに系選択制
御機能を持たせ、このパッケージより一括して各パッケ
ージにクロック切替信号を送出し、システムクロックの
切替を行うことで、システム全体のクロック選択状態が
不一致となることを防ぐ構成である。According to the present invention, a system is provided with a system selection control function, and a clock switching signal is sent to each package collectively from this package, as compared with the above-mentioned prior art in which each package has a system selection circuit. This configuration prevents the clock selection states of the entire system from being inconsistent by switching the clock.

【００１８】また、上記構成の系選択制御機能を持つパ
ッケージに、システムクロックを受信している各パッケ
ージより収集するクロック断情報の収集方法は、各パッ
ケージで検出するクロック断情報を、３ステートのライ
ンドライバーにより出力しＢＷＢ２上でワイアードＯＲ
をとることで、短時間でクロック断情報を通知し、装置
内のクロック切替を行うと共に、使用するコネクタ端子
数の削減を図ることができる。さらに、シリアルインタ
フェースによる各パッケージのクロック断情報の収集を
併用することで、クロック断の発生しているパッケージ
およびその警報内容を特定することができる。The method of collecting clock loss information collected from each package receiving the system clock in the package having the system selection control function having the above-described configuration is described below. Output by line driver and wired OR on BWB2
Thus, the clock disconnection information can be notified in a short time, the clock in the device can be switched, and the number of connector terminals used can be reduced. Furthermore, by using the collection of the clock loss information of each package by the serial interface, it is possible to specify the package in which the clock loss has occurred and the alarm content thereof.

【００１９】[0019]

【発明の効果】クロック切替方式において、０系／１系
のクロックを受信する各パッケージのクロック断検出結
果を３ステートのラインドライバーにより出力し、バッ
クボード上でワイアードＯＲをとることで、短時間での
断検出情報の通知をすると共に、この情報の収集に使用
するコネクタ端子数を大幅に削減することができる。According to the clock switching method, the clock cutoff detection result of each package receiving the 0-system / 1-system clock is output by a three-state line driver, and a wired OR operation is performed on the backboard to shorten the time. In addition to notifying the disconnection detection information, the number of connector terminals used for collecting this information can be significantly reduced.

【００２０】又、本発明によれば、クロック断情報を０
系断，１系断の２本の信号に束ねることで、ピンネック
の問題が無くなる。According to the present invention, the clock cutoff information is set to 0.
By bundling the two signals of system disconnection and one system disconnection, the problem of the pin neck is eliminated.

【００２１】又、本発明によれば、シリアルインタフェ
ースによる警報収集を併用することで、クロック切替後
に警報の特定ができる。Further, according to the present invention, the alarm can be specified after the clock is switched by using the alarm collection by the serial interface.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のクロック切替方式の回路構成を示した
図である。FIG. 1 is a diagram showing a circuit configuration of a clock switching system of the present invention.

【図２】従来のパラレル線での警報通知によるクロック
切替方式の回路構成を示した図である。FIG. 2 is a diagram showing a circuit configuration of a conventional clock switching system based on alarm notification on a parallel line.

【図３】従来のシリアルインタフェースによるクロック
切替方式の回路構成を示した図である。FIG. 3 is a diagram showing a circuit configuration of a conventional clock switching system using a serial interface.

【符号の説明】[Explanation of symbols]

１−１〜１−ｎ パッケージ ２ バックボード ３ シリアルインターフェース ４ 制御パッケージ ５ 切替制御部 1-1 to 1-n Package 2 Backboard 3 Serial Interface 4 Control Package 5 Switching Control Unit

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 複数のパッケージでクロック断情報を検
出し、該クロック断情報を３ステートのラインドライバ
ーにより出力し、バックボード上でワイアードＯＲを取
りクロック断情報を収集する制御パッケージに入力し、
パッケージに系選択制御機能を持たせ、このパッケージ
より一括して各パッケージにクロック切替信号を送出
し、システムクロックの切替を行い、クロック断が発生
した場合、即座に切替信号を出力することができること
を特徴とするクロック切替方式。1. A plurality of packages detect clock loss information, output the clock loss information by a three-state line driver, and input a wired OR on a backboard to a control package for collecting clock loss information.
Provide a package with a system selection control function, send a clock switching signal to each package from this package, switch the system clock, and immediately output a switching signal when a clock break occurs. A clock switching method. 【請求項２】 前記制御パッケージは系選択制御機能を
持つ切替制御部を有していることを特徴とする請求項１
記載のクロック切替方式。2. The control package according to claim 1, wherein the control package includes a switching control unit having a system selection control function.
Clock switching method as described. 【請求項３】 前記各また、シリアルインタフェースに
より前記各パッケージの監視も同時に行い、どのパッケ
ージでどんな警報が出力しているのかという情報警報の
詳細な特定を行うことを特徴とする請求項１又は２記載
のクロック切替方式。3. The method according to claim 1, wherein each of said packages is simultaneously monitored by a serial interface, and a detailed information alarm indicating which alarm is output in which package is performed. 2. The clock switching method described in 2. 【請求項４】 クロックの切替に関してはクロック断の
検出と同時に制御を行うことを特徴とする請求項１乃至
３のいずれか一つに記載のクロック切替方式。4. The clock switching method according to claim 1, wherein the switching of the clock is controlled simultaneously with the detection of the clock loss. 【請求項５】 前記ワイアードＯＲをとることで、短時
間でクロック断情報を通知し、装置内のクロック切替を
行うと共に、使用するコネクタ端子数の削減を図ること
ができることを特徴とする請求項１乃至４のいずれか一
つに記載のクロック切替方式。5. The method according to claim 1, wherein by taking the wired OR, it is possible to notify the clock disconnection information in a short time, switch the clock in the device, and reduce the number of connector terminals to be used. 5. The clock switching method according to any one of 1 to 4.