JPH11307752A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH11307752A JPH11307752A JP10110723A JP11072398A JPH11307752A JP H11307752 A JPH11307752 A JP H11307752A JP 10110723 A JP10110723 A JP 10110723A JP 11072398 A JP11072398 A JP 11072398A JP H11307752 A JPH11307752 A JP H11307752A
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Abstract
(57)【要約】
【課題】固体イメージセンサにおいて、ある画素に対応
する読み出し回路のNMOSトランジスタの動作に伴う
Pウエルの電位の揺動を抑制し、ある画素の読み出しに
伴う他の画素の出力信号の変動を防止する。 【解決手段】P型半導体基板10と、P型半導体基板の
表層部に形成されたPウエル91と、Pウエルの表層部
で二次元の行列状に配置されて形成され、Pウエルの表
層部に選択的に形成されたN型領域93を有するフォト
ダイオード、NMOSトランジスタの活性領域および素
子分離領域92をそれぞれ含む複数の単位セルと、Pウ
エルの内部でフォトダイオードの下部の側方に形成さ
れ、所定の電位に接続される余剰電子吸収用のN型不純
物領域80を具備する。
する読み出し回路のNMOSトランジスタの動作に伴う
Pウエルの電位の揺動を抑制し、ある画素の読み出しに
伴う他の画素の出力信号の変動を防止する。 【解決手段】P型半導体基板10と、P型半導体基板の
表層部に形成されたPウエル91と、Pウエルの表層部
で二次元の行列状に配置されて形成され、Pウエルの表
層部に選択的に形成されたN型領域93を有するフォト
ダイオード、NMOSトランジスタの活性領域および素
子分離領域92をそれぞれ含む複数の単位セルと、Pウ
エルの内部でフォトダイオードの下部の側方に形成さ
れ、所定の電位に接続される余剰電子吸収用のN型不純
物領域80を具備する。
Description
【0001】
【発明の属する技術分野】本発明は、固体撮像装置に係
り、特に1画素毎に画素信号の読み出しが可能な読み出
し回路を備えたMOS型固体イメージセンサに関するも
ので、例えばビデオカメラなどに使用される。
り、特に1画素毎に画素信号の読み出しが可能な読み出
し回路を備えたMOS型固体イメージセンサに関するも
ので、例えばビデオカメラなどに使用される。
【0002】
【従来の技術】図3は、1画素毎に画素信号の読み出し
が可能な読み出し回路を備えた従来のMOS型固体イメ
ージセンサにおける1ピクセル/1ユニット(1画素)
の単位セルの等価回路を示している。
が可能な読み出し回路を備えた従来のMOS型固体イメ
ージセンサにおける1ピクセル/1ユニット(1画素)
の単位セルの等価回路を示している。
【0003】図3に示す単位セルは、固体イメージセン
サの撮像領域に二次元の行列状に配置されて形成されて
おり、フォトダイオード1のアノード側に接地電位が与
えられ、フォトダイオード1のカソード側は読み出しト
ランジスタ(シャッタゲートトランジスタ)3を介して
増幅トランジスタ4のゲートに接続されるとともにリセ
ットトランジスタ6を介して電源電位Vccに接続されて
いる。
サの撮像領域に二次元の行列状に配置されて形成されて
おり、フォトダイオード1のアノード側に接地電位が与
えられ、フォトダイオード1のカソード側は読み出しト
ランジスタ(シャッタゲートトランジスタ)3を介して
増幅トランジスタ4のゲートに接続されるとともにリセ
ットトランジスタ6を介して電源電位Vccに接続されて
いる。
【0004】上記読み出しトランジスタ3のゲートには
読取り線2が接続されており、リセットトランジスタ6
のゲートにはリセット線7が接続されている。また、前
記増幅トランジスタ4は、一端側が垂直信号線5に接続
され、他端側が垂直選択トランジスタ9を介して電源電
位Vccに接続されており、上記垂直選択トランジスタ9
のゲートには垂直選択線(アドレス線)8が接続されて
いる。
読取り線2が接続されており、リセットトランジスタ6
のゲートにはリセット線7が接続されている。また、前
記増幅トランジスタ4は、一端側が垂直信号線5に接続
され、他端側が垂直選択トランジスタ9を介して電源電
位Vccに接続されており、上記垂直選択トランジスタ9
のゲートには垂直選択線(アドレス線)8が接続されて
いる。
【0005】図4は、1画素毎に画素信号の読み出しが
可能な読み出し回路を備えたMOS型固体イメージセン
サにおける2ピクセル/1ユニット(2画素)の単位セ
ル11の等価回路を示しており、この単位セル11が撮
像領域に二次元の行列状に配置された固体イメージセン
サの等価回路を図5に示している。
可能な読み出し回路を備えたMOS型固体イメージセン
サにおける2ピクセル/1ユニット(2画素)の単位セ
ル11の等価回路を示しており、この単位セル11が撮
像領域に二次元の行列状に配置された固体イメージセン
サの等価回路を図5に示している。
【0006】これらの図4、図5の固体イメージセンサ
は、本願出願人により提案(特願平8−248361
号)されたものである。図4に示す単位セル11は、固
体イメージセンサの撮像領域に二次元の行列状に配置さ
れて形成されており、2個のフォトダイオード31a、
31bを有し、この2個のフォトダイオード31a、3
1bは、各アノード側に接地電位が与えられ、各カソー
ド側はそれぞれ対応して読み出しトランジスタ(シャッ
タゲートトランジスタ)32a、32bを介して1個の
増幅トランジスタ33のゲートに共通に接続される。上
記2個の読み出しトランジスタ32a、32bの各ゲー
トにはそれぞれ読取り線14が接続されている。
は、本願出願人により提案(特願平8−248361
号)されたものである。図4に示す単位セル11は、固
体イメージセンサの撮像領域に二次元の行列状に配置さ
れて形成されており、2個のフォトダイオード31a、
31bを有し、この2個のフォトダイオード31a、3
1bは、各アノード側に接地電位が与えられ、各カソー
ド側はそれぞれ対応して読み出しトランジスタ(シャッ
タゲートトランジスタ)32a、32bを介して1個の
増幅トランジスタ33のゲートに共通に接続される。上
記2個の読み出しトランジスタ32a、32bの各ゲー
トにはそれぞれ読取り線14が接続されている。
【0007】前記増幅トランジスタ33は、一端側が垂
直信号線16に接続され、他端側が垂直選択トランジス
タ34を介して前記電源線20に接続され(つまり、前
記増幅トランジスタ33はソースフォロア接続されてい
る)、上記垂直選択トランジスタ34のゲートには垂直
選択線(アドレス線)12が接続されている。
直信号線16に接続され、他端側が垂直選択トランジス
タ34を介して前記電源線20に接続され(つまり、前
記増幅トランジスタ33はソースフォロア接続されてい
る)、上記垂直選択トランジスタ34のゲートには垂直
選択線(アドレス線)12が接続されている。
【0008】さらに、前記増幅トランジスタ33のゲー
トと電源線20との間に1個のリセットトランジスタ3
5が接続されており、このリセットトランジスタ35の
ゲートにはリセット線13が接続されている。
トと電源線20との間に1個のリセットトランジスタ3
5が接続されており、このリセットトランジスタ35の
ゲートにはリセット線13が接続されている。
【0009】図5において、セル領域(撮像領域)に二
次元の行列状に配置された単位セル11は、それぞれ水
平方向に形成された2本の読取り線14、リセット線1
3および垂直選択線(アドレス線)12に接続されてお
り、垂直方向に形成された電源線20および垂直信号線
16に接続されている。
次元の行列状に配置された単位セル11は、それぞれ水
平方向に形成された2本の読取り線14、リセット線1
3および垂直選択線(アドレス線)12に接続されてお
り、垂直方向に形成された電源線20および垂直信号線
16に接続されている。
【0010】セル領域外において、前記読取り線14に
垂直シフトレジスタ15が接続されており、前記垂直信
号線16の一端側に負荷トランジスタ21が接続され、
垂直信号線16の他端側には水平読み出しトランジスタ
17を直列に介して水平信号線18が接続され、水平読
み出しトランジスタ17のゲートに水平シフトレジスタ
19に接続されている。
垂直シフトレジスタ15が接続されており、前記垂直信
号線16の一端側に負荷トランジスタ21が接続され、
垂直信号線16の他端側には水平読み出しトランジスタ
17を直列に介して水平信号線18が接続され、水平読
み出しトランジスタ17のゲートに水平シフトレジスタ
19に接続されている。
【0011】なお、図示を省略しているが、垂直信号線
16と水平読み出しトランジスタ17との間には、ノイ
ズキャンセラー回路が接続され、水平信号線18と接地
ノードとの間に水平リセットトランジスタが接続されて
いる。
16と水平読み出しトランジスタ17との間には、ノイ
ズキャンセラー回路が接続され、水平信号線18と接地
ノードとの間に水平リセットトランジスタが接続されて
いる。
【0012】次に、図4、図5に示した固体イメージセ
ンサの動作の概要を説明する。各単位セルにおいて、フ
ォトダイオード31a、31bの入射光が光電変換され
て生じた信号電荷は、フォトダイオード31a、31b
にそれぞれ蓄積される。この信号電荷を読み出す前に、
前記リセット線13に“H”レベルのリセット信号が与
えられてリセットトランジスタ35がオンになり、増幅
トランジスタ33のゲート電位が所望の電位にリセット
される。また、ノイズキャンセラー回路もリセットされ
る。
ンサの動作の概要を説明する。各単位セルにおいて、フ
ォトダイオード31a、31bの入射光が光電変換され
て生じた信号電荷は、フォトダイオード31a、31b
にそれぞれ蓄積される。この信号電荷を読み出す前に、
前記リセット線13に“H”レベルのリセット信号が与
えられてリセットトランジスタ35がオンになり、増幅
トランジスタ33のゲート電位が所望の電位にリセット
される。また、ノイズキャンセラー回路もリセットされ
る。
【0013】次に、読取り線14に“H”レベルの読取
り信号が与えられて読み出しトランジスタ32a、32
bがオンになることにより、前記フォトダイオード31
a、31bの蓄積電荷が読み出しトランジスタ32a、
32bを介して増幅トランジスタ33のゲートに転送さ
れ、このゲート電位を変化させる。
り信号が与えられて読み出しトランジスタ32a、32
bがオンになることにより、前記フォトダイオード31
a、31bの蓄積電荷が読み出しトランジスタ32a、
32bを介して増幅トランジスタ33のゲートに転送さ
れ、このゲート電位を変化させる。
【0014】この時、垂直シフトレジスタ15により走
査的に選択される垂直選択線(アドレス線)12に
“H”レベルの選択信号が与えられると、垂直選択トラ
ンジスタ34がオンになり、この垂直選択トランジスタ
34を介して増幅トランジスタ33に電源線20の電圧
が供給される。これにより、ソースフォロア接続されて
いる増幅トランジスタ33は、ゲートの電位を増幅(電
荷/電圧変換)して垂直信号線16に出力する。
査的に選択される垂直選択線(アドレス線)12に
“H”レベルの選択信号が与えられると、垂直選択トラ
ンジスタ34がオンになり、この垂直選択トランジスタ
34を介して増幅トランジスタ33に電源線20の電圧
が供給される。これにより、ソースフォロア接続されて
いる増幅トランジスタ33は、ゲートの電位を増幅(電
荷/電圧変換)して垂直信号線16に出力する。
【0015】この後、垂直選択トランジスタ34がオフ
にされてセル領域とノイズキャンセラー回路とが切り離
され、さらに、水平信号線18の電位が水平リセットト
ランジスタによってリセットされる。この後、水平読み
出しトランジスタ17が水平シフトレジスタ19により
走査的に選択されてオンにされ、前記垂直信号線16に
出力されている電圧信号が水平信号線18に読み出され
る。
にされてセル領域とノイズキャンセラー回路とが切り離
され、さらに、水平信号線18の電位が水平リセットト
ランジスタによってリセットされる。この後、水平読み
出しトランジスタ17が水平シフトレジスタ19により
走査的に選択されてオンにされ、前記垂直信号線16に
出力されている電圧信号が水平信号線18に読み出され
る。
【0016】図6は、図4の単位セル11の平面パター
ンの一例を示している。図6において、21は図4中の
フォトダイオード31aのN型不純物領域であり、図4
中の読み出しトランジスタ32aに対応する活性化領域
(SDG領域)におけるソース領域に隣接して形成され
ている。
ンの一例を示している。図6において、21は図4中の
フォトダイオード31aのN型不純物領域であり、図4
中の読み出しトランジスタ32aに対応する活性化領域
(SDG領域)におけるソース領域に隣接して形成され
ている。
【0017】22は図4中のフォトダイオード31bの
N型不純物領域であり、図4中の読み出しトランジスタ
32bのSDG領域におけるソース領域に隣接して形成
されている。
N型不純物領域であり、図4中の読み出しトランジスタ
32bのSDG領域におけるソース領域に隣接して形成
されている。
【0018】23は前記読み出しトランジスタ32aの
ゲート電極を一部に含むポリシリコンゲート配線であ
り、図4中の一方の読取り線14に対応する。24は前
記読み出しトランジスタ32bのゲート電極を一部に含
むポリシリコンゲート配線であり、図4中の他方の読取
り線14に対応する。
ゲート電極を一部に含むポリシリコンゲート配線であ
り、図4中の一方の読取り線14に対応する。24は前
記読み出しトランジスタ32bのゲート電極を一部に含
むポリシリコンゲート配線であり、図4中の他方の読取
り線14に対応する。
【0019】27は図4中の増幅トランジスタ33のゲ
ート電極を一部に含むポリシリコンゲート配線であり、
28は増幅トランジスタ33のソース領域と図4中の垂
直信号線16とのコンタクト部である。
ート電極を一部に含むポリシリコンゲート配線であり、
28は増幅トランジスタ33のソース領域と図4中の垂
直信号線16とのコンタクト部である。
【0020】12は図4中の垂直選択線(アドレス線)
12に対応するポリシリコンゲート配線であり、図4中
の垂直選択トランジスタ34のゲート電極を一部に含
む。28は前記垂直選択トランジスタ34のドレイン領
域と図4中の電源線20とのコンタクト部である。
12に対応するポリシリコンゲート配線であり、図4中
の垂直選択トランジスタ34のゲート電極を一部に含
む。28は前記垂直選択トランジスタ34のドレイン領
域と図4中の電源線20とのコンタクト部である。
【0021】13は図4中のリセット線13に対応する
ポリシリコンゲート配線であり、図4中のリセットトラ
ンジスタ35のゲート電極を一部に含む。26は前記増
幅トランジスタ33のポリシリコンゲート配線27を前
記2個の読み出しトランジスタ32a、32bの共通ド
レイン領域および前記リセットトランジスタ35のソー
ス領域に接続するためのポリシリコン配線であり、それ
ぞれのコンタクト部を26a、26b、26cで示して
いる。
ポリシリコンゲート配線であり、図4中のリセットトラ
ンジスタ35のゲート電極を一部に含む。26は前記増
幅トランジスタ33のポリシリコンゲート配線27を前
記2個の読み出しトランジスタ32a、32bの共通ド
レイン領域および前記リセットトランジスタ35のソー
ス領域に接続するためのポリシリコン配線であり、それ
ぞれのコンタクト部を26a、26b、26cで示して
いる。
【0022】35aはリセットトランジスタ35のドレ
イン領域と図4中の電源線20とのコンタクト部であ
る。29は前記垂直選択トランジスタ34のドレイン領
域と図4中の電源線20とのコンタクト部である。
イン領域と図4中の電源線20とのコンタクト部であ
る。29は前記垂直選択トランジスタ34のドレイン領
域と図4中の電源線20とのコンタクト部である。
【0023】図7(a)は、図6中のA−A線に沿う断
面構造を概略的に示している。図7(b)は、図6中の
B−B線に沿う断面構造を概略的に示している。図7
(a)、(b)において、90はN型半導体基板であ
り、その表層部にPウエル91が形成されている。この
Pウエル91の表層部には、選択酸化素子分離領域(L
OCOS領域)92、光電変換蓄積領域(フォトダイオ
ード領域)用のN型領域93およびNMOSトランジス
タ用のチャネルイオンインプラ領域94が選択的に形成
されている。そして、半導体基板の表面上にシリコン酸
化膜(ゲート絶縁膜)95が形成されている。
面構造を概略的に示している。図7(b)は、図6中の
B−B線に沿う断面構造を概略的に示している。図7
(a)、(b)において、90はN型半導体基板であ
り、その表層部にPウエル91が形成されている。この
Pウエル91の表層部には、選択酸化素子分離領域(L
OCOS領域)92、光電変換蓄積領域(フォトダイオ
ード領域)用のN型領域93およびNMOSトランジス
タ用のチャネルイオンインプラ領域94が選択的に形成
されている。そして、半導体基板の表面上にシリコン酸
化膜(ゲート絶縁膜)95が形成されている。
【0024】前記NMOSトランジスタ用のチャネルイ
オンインプラ領域94内には、ソース・ドレイン領域が
形成されている。また、前記LOCOS酸化膜92の底
面下にはフィールドイオンインプラ領域96が形成され
ている。
オンインプラ領域94内には、ソース・ドレイン領域が
形成されている。また、前記LOCOS酸化膜92の底
面下にはフィールドイオンインプラ領域96が形成され
ている。
【0025】13はポリシリコンゲート配線からなるリ
セット線であり、LOCOS酸化膜92上を通過する部
分を示している。23、24はそれぞれポリシリコンゲ
ート配線からなる読取り線(図4中の14、14)であ
り、読み出しトランジスタのチャネル領域上にゲート絶
縁膜95を介して対向するゲート電極部を示している。
セット線であり、LOCOS酸化膜92上を通過する部
分を示している。23、24はそれぞれポリシリコンゲ
ート配線からなる読取り線(図4中の14、14)であ
り、読み出しトランジスタのチャネル領域上にゲート絶
縁膜95を介して対向するゲート電極部を示している。
【0026】27は増幅トランジスタ33のゲートと読
み出しトランジスタ32a、32bのドレインとを接続
するためのポリシリコン配線であり、増幅トランジスタ
33のチャネル領域上にゲート絶縁膜95を介して対向
するゲート電極部とLOCOS酸化膜92上に形成され
ている部分を示している。
み出しトランジスタ32a、32bのドレインとを接続
するためのポリシリコン配線であり、増幅トランジスタ
33のチャネル領域上にゲート絶縁膜95を介して対向
するゲート電極部とLOCOS酸化膜92上に形成され
ている部分を示している。
【0027】なお、図7(a)、(b)において、図4
中の垂直信号線16および電源線20、パッシベーショ
ン膜などは、図示を省略した。図3乃至図7(a)、
(b)に示した固体イメージセンサの使用に際して、電
源電位は例えば3.3Vが使用され、Pウエル91は接
地電位に接続され、N型半導体基板90は電源電位と同
じか、もしくはそれよりも高い所定のバイアス電位(例
えば10V)に接続される。
中の垂直信号線16および電源線20、パッシベーショ
ン膜などは、図示を省略した。図3乃至図7(a)、
(b)に示した固体イメージセンサの使用に際して、電
源電位は例えば3.3Vが使用され、Pウエル91は接
地電位に接続され、N型半導体基板90は電源電位と同
じか、もしくはそれよりも高い所定のバイアス電位(例
えば10V)に接続される。
【0028】ところで、一般に、固体イメージセンサに
おいては、ある画素に強い光が入射した時に周囲の画素
に信号が漏れる現象(ブルーミング)、ある画素に入射
した光が隣の画素に漏れる現象(混色)を防ぐ必要があ
る。
おいては、ある画素に強い光が入射した時に周囲の画素
に信号が漏れる現象(ブルーミング)、ある画素に入射
した光が隣の画素に漏れる現象(混色)を防ぐ必要があ
る。
【0029】前記したような図7(a)、(b)に示し
た構造の単位セルを有する固体イメージセンサにおいて
は、画素(フォトダイオード)から漏れた信号電荷(電
子)をN型基板90で吸収させている。
た構造の単位セルを有する固体イメージセンサにおいて
は、画素(フォトダイオード)から漏れた信号電荷(電
子)をN型基板90で吸収させている。
【0030】しかし、フォトダイオードが形成されてい
るPウエル91における電気抵抗が高いので、ある画素
に対応する読み出し回路のNMOSトランジスタが動作
してPウエル91に電流が流れる際に、上記NMOSト
ランジスタ(特に増幅トランジスタ33)のドレイン電
圧の変動(例えば〜1.5V)等によりPウエル91の
電位が揺すられ、他の画素(フォトダイオード)の出力
信号が変動する。
るPウエル91における電気抵抗が高いので、ある画素
に対応する読み出し回路のNMOSトランジスタが動作
してPウエル91に電流が流れる際に、上記NMOSト
ランジスタ(特に増幅トランジスタ33)のドレイン電
圧の変動(例えば〜1.5V)等によりPウエル91の
電位が揺すられ、他の画素(フォトダイオード)の出力
信号が変動する。
【0031】
【発明が解決しようとする課題】上記したように従来の
固体イメージセンサは、N型基板の表層部のPウエルに
にフォトダイオードや読み出し回路のNMOSトランジ
スタのSDG領域が形成されているので、ある画素に対
応する読み出し回路のNMOSトランジスタの動作に伴
ってPウエルの電位が揺すられ、他の画素の出力信号が
変動するという問題があった。
固体イメージセンサは、N型基板の表層部のPウエルに
にフォトダイオードや読み出し回路のNMOSトランジ
スタのSDG領域が形成されているので、ある画素に対
応する読み出し回路のNMOSトランジスタの動作に伴
ってPウエルの電位が揺すられ、他の画素の出力信号が
変動するという問題があった。
【0032】本発明は上記の問題点を解決すべくなされ
たもので、ある画素に対応する読み出し回路のNMOS
トランジスタの動作に伴うPウエルの電位の揺動を抑制
でき、ある画素の読み出しに伴う他の画素の出力信号の
変動を防止し得る固体撮像装置を提供することを目的と
する。
たもので、ある画素に対応する読み出し回路のNMOS
トランジスタの動作に伴うPウエルの電位の揺動を抑制
でき、ある画素の読み出しに伴う他の画素の出力信号の
変動を防止し得る固体撮像装置を提供することを目的と
する。
【0033】
【課題を解決するための手段】本発明の固体撮像装置
は、P型半導体基板と、前記P型半導体基板の表層部に
形成されたPウエルと、前記Pウエルの表層部で二次元
の行列状に配置されて形成され、前記Pウエルの表層部
に選択的に形成されたN型領域を有するフォトダイオー
ド、前記Pウエルの表層部に選択的に形成されたNMO
Sトランジスタの活性領域および素子分離領域をそれぞ
れ含む複数の単位セルと、前記Pウエルの内部で前記フ
ォトダイオードの下部の側方に形成され、所定の電位に
接続される余剰電子吸収用のN型不純物領域とを具備す
ることを特徴とする。
は、P型半導体基板と、前記P型半導体基板の表層部に
形成されたPウエルと、前記Pウエルの表層部で二次元
の行列状に配置されて形成され、前記Pウエルの表層部
に選択的に形成されたN型領域を有するフォトダイオー
ド、前記Pウエルの表層部に選択的に形成されたNMO
Sトランジスタの活性領域および素子分離領域をそれぞ
れ含む複数の単位セルと、前記Pウエルの内部で前記フ
ォトダイオードの下部の側方に形成され、所定の電位に
接続される余剰電子吸収用のN型不純物領域とを具備す
ることを特徴とする。
【0034】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。本発明の固体撮像装置の第
1実施例に係るMOS型固体イメージセンサは、例えば
図4を参照して前述したような等価回路および例えば図
6を参照して前述したような平面パターンを有する2画
素の単位セルのアレイからなる撮像領域を具備し、撮像
領域の各単位セルは例えば図5を参照して前述した等価
回路のように接続されており、図7(a)、(b)を参
照して前述したMOS型固体イメージセンサの単位セル
の断面構造と比べて、P型半導体基板10、余剰電子吸
収用のN型不純物領域80が異なる。
施の形態を詳細に説明する。本発明の固体撮像装置の第
1実施例に係るMOS型固体イメージセンサは、例えば
図4を参照して前述したような等価回路および例えば図
6を参照して前述したような平面パターンを有する2画
素の単位セルのアレイからなる撮像領域を具備し、撮像
領域の各単位セルは例えば図5を参照して前述した等価
回路のように接続されており、図7(a)、(b)を参
照して前述したMOS型固体イメージセンサの単位セル
の断面構造と比べて、P型半導体基板10、余剰電子吸
収用のN型不純物領域80が異なる。
【0035】図1(a)、(b)は、第1実施例に係る
MOS型固体イメージセンサにおける単位セルの断面構
造(図6中のA−A線、B−B線に沿う断面構造)を概
略的に示している。
MOS型固体イメージセンサにおける単位セルの断面構
造(図6中のA−A線、B−B線に沿う断面構造)を概
略的に示している。
【0036】図2は、図1(a)、(b)中に示したフ
ォトダイオードのN型領域93と余剰電子吸収用のN型
不純物領域80との配置関係の一例を説明するために、
MOS型固体イメージセンサの撮像領域の一部を取り出
して平面パターンの一例を示している。
ォトダイオードのN型領域93と余剰電子吸収用のN型
不純物領域80との配置関係の一例を説明するために、
MOS型固体イメージセンサの撮像領域の一部を取り出
して平面パターンの一例を示している。
【0037】即ち、図1(a)、(b)、図2におい
て、10はP型半導体基板であり、その表層部にPウエ
ル91が形成されている。このPウエル91の表層部に
は、複数の単位セルが二次元の行列状に配置されて形成
されている。
て、10はP型半導体基板であり、その表層部にPウエ
ル91が形成されている。このPウエル91の表層部に
は、複数の単位セルが二次元の行列状に配置されて形成
されている。
【0038】各単位セルは、前記Pウエル91の表層部
において選択的に形成された選択酸化素子分離領域(L
OCOS領域)92と、選択的に形成されたN型領域9
3(図6中の21あるいは22)を有するフォトダイオ
ード31a、31bと、選択的に形成されたNMOSト
ランジスタのチャネルインプラ領域94をそれぞれ含
む。
において選択的に形成された選択酸化素子分離領域(L
OCOS領域)92と、選択的に形成されたN型領域9
3(図6中の21あるいは22)を有するフォトダイオ
ード31a、31bと、選択的に形成されたNMOSト
ランジスタのチャネルインプラ領域94をそれぞれ含
む。
【0039】前記NMOSトランジスタ用のチャネルイ
オンインプラ領域94内には、ソース・ドレイン領域が
形成されている。また、半導体基板の表面上にはシリコ
ン酸化膜(ゲート絶縁膜)95が形成され、前記LOC
OS酸化膜92の底面下にはフィールドイオンインプラ
領域96が形成されている。
オンインプラ領域94内には、ソース・ドレイン領域が
形成されている。また、半導体基板の表面上にはシリコ
ン酸化膜(ゲート絶縁膜)95が形成され、前記LOC
OS酸化膜92の底面下にはフィールドイオンインプラ
領域96が形成されている。
【0040】さらに、前記Pウエル91の内部で前記フ
ォトダイオード31a、31bの下部の側方には、余剰
電子吸収用のN型不純物領域80が形成されており、こ
のN型不純物領域80は所定の電位に接続される。
ォトダイオード31a、31bの下部の側方には、余剰
電子吸収用のN型不純物領域80が形成されており、こ
のN型不純物領域80は所定の電位に接続される。
【0041】本例では、前記N型不純物領域80は、前
記各フォトダイオード31a、31bの下部の側方をそ
れぞれ取り囲む位置(例えば読み出しトランジスタ32
a、32bのチャネルイオンインプラ領域94の下方
部、フィールドイオンインプラ領域96の下方部)に形
成されており、全体が升目模様の格子パターンを形成す
るように連結され、格子パターンの周辺部で所定の電位
に接続されている。
記各フォトダイオード31a、31bの下部の側方をそ
れぞれ取り囲む位置(例えば読み出しトランジスタ32
a、32bのチャネルイオンインプラ領域94の下方
部、フィールドイオンインプラ領域96の下方部)に形
成されており、全体が升目模様の格子パターンを形成す
るように連結され、格子パターンの周辺部で所定の電位
に接続されている。
【0042】12はポリシリコンゲート配線からなる垂
直選択線であり、LOCOS酸化膜92上を通過する部
分を示しており、垂直選択トランジスタ(図6中の3
4)のゲート電極部は示していない。
直選択線であり、LOCOS酸化膜92上を通過する部
分を示しており、垂直選択トランジスタ(図6中の3
4)のゲート電極部は示していない。
【0043】13はポリシリコンゲート配線からなるリ
セット線であり、LOCOS酸化膜92上を通過する部
分を示しており、リセットトランジスタ(図6中の3
5)のゲート電極部は示していない。
セット線であり、LOCOS酸化膜92上を通過する部
分を示しており、リセットトランジスタ(図6中の3
5)のゲート電極部は示していない。
【0044】14はポリシリコンゲート配線からなる読
取り線(図6中の23あるいは24)であり、読み出し
トランジスタ32a、32bのチャネル領域上にゲート
絶縁膜95を介して対向するゲート電極部を示してお
り、LOCOS酸化膜92上を通過する部分は示してい
ない。
取り線(図6中の23あるいは24)であり、読み出し
トランジスタ32a、32bのチャネル領域上にゲート
絶縁膜95を介して対向するゲート電極部を示してお
り、LOCOS酸化膜92上を通過する部分は示してい
ない。
【0045】27は増幅トランジスタ33のゲートと読
み出しトランジスタ32a、32bのドレインとを接続
するためのポリシリコン配線であり、増幅トランジスタ
33のチャネル領域上にゲート絶縁膜95を介して対向
するゲート電極部とLOCOS酸化膜92上に形成され
ている部分を示している。
み出しトランジスタ32a、32bのドレインとを接続
するためのポリシリコン配線であり、増幅トランジスタ
33のチャネル領域上にゲート絶縁膜95を介して対向
するゲート電極部とLOCOS酸化膜92上に形成され
ている部分を示している。
【0046】なお、図1(a)、(b)において、図4
中の垂直信号線16および電源線20、パッシベーショ
ン膜などは、図示を省略した。図1(a)、(b)、図
2に示した固体イメージセンサの使用に際して、電源電
位は例えば3.3Vが使用され、P型基板10およびP
ウエル91は接地電位に接続され、N型不純物領域80
は例えば電源電位に接続されている。
中の垂直信号線16および電源線20、パッシベーショ
ン膜などは、図示を省略した。図1(a)、(b)、図
2に示した固体イメージセンサの使用に際して、電源電
位は例えば3.3Vが使用され、P型基板10およびP
ウエル91は接地電位に接続され、N型不純物領域80
は例えば電源電位に接続されている。
【0047】上記構成の固体イメージセンサの動作の概
要は、図4乃至図7(a)、(b)を参照して前述した
動作と基本的には同様であるが、次の点が異なる。即
ち、ある画素(フォトダイオード)に光が入射して光電
変換された時、この画素で電荷が蓄積されるが、この画
素から漏れた余剰な信号電荷(電子)をN型領域80で
吸収させている。この場合、フォトダイオードは、P型
基板10の表層部に形成されたPウエル91内に形成さ
れており、Pウエル91の電位が安定しているので、上
記画素に対応する読み出し回路のNMOSトランジスタ
が動作してPウエル91に電流が流れる際に、上記NM
OSトランジスタ(特に増幅トランジスタ33)のドレ
イン電圧が変動(例えば〜1.5V)してもPウエル9
1の電位の揺動が抑制され、上記画素の読み出しに伴う
他の画素(フォトダイオード)の出力信号の変動を防止
することが可能になる。
要は、図4乃至図7(a)、(b)を参照して前述した
動作と基本的には同様であるが、次の点が異なる。即
ち、ある画素(フォトダイオード)に光が入射して光電
変換された時、この画素で電荷が蓄積されるが、この画
素から漏れた余剰な信号電荷(電子)をN型領域80で
吸収させている。この場合、フォトダイオードは、P型
基板10の表層部に形成されたPウエル91内に形成さ
れており、Pウエル91の電位が安定しているので、上
記画素に対応する読み出し回路のNMOSトランジスタ
が動作してPウエル91に電流が流れる際に、上記NM
OSトランジスタ(特に増幅トランジスタ33)のドレ
イン電圧が変動(例えば〜1.5V)してもPウエル9
1の電位の揺動が抑制され、上記画素の読み出しに伴う
他の画素(フォトダイオード)の出力信号の変動を防止
することが可能になる。
【0048】従って、ある画素に強い光が入射した時に
周囲の画素に信号が漏れる現象(ブルーミング)とか、
ある画素に入射した光が隣の画素に漏れる現象(混色)
などを抑制することが可能になる。
周囲の画素に信号が漏れる現象(ブルーミング)とか、
ある画素に入射した光が隣の画素に漏れる現象(混色)
などを抑制することが可能になる。
【0049】この場合、本例のように、N型不純物領域
80は、前記各フォトダイオードの下部の側方をそれぞ
れ取り囲む位置で全体が升目模様の格子パターンを形成
するように連結されているので、撮像領域の全体にわた
って均一にブルーミングの抑制効果、混色の抑制効果が
得られるようになる。また、N型不純物領域80の抵抗
を低く設定することにより、ブルーミングの耐性が一層
良くなる。
80は、前記各フォトダイオードの下部の側方をそれぞ
れ取り囲む位置で全体が升目模様の格子パターンを形成
するように連結されているので、撮像領域の全体にわた
って均一にブルーミングの抑制効果、混色の抑制効果が
得られるようになる。また、N型不純物領域80の抵抗
を低く設定することにより、ブルーミングの耐性が一層
良くなる。
【0050】また、前記したように各フォトダイオード
の下部の側方をそれぞれ取り囲む位置にN型不純物領域
80が形成されている構造は、単位画素面積が大きくな
ることもなく、微細化が進んだ固体イメージセンサにも
採用可能である。
の下部の側方をそれぞれ取り囲む位置にN型不純物領域
80が形成されている構造は、単位画素面積が大きくな
ることもなく、微細化が進んだ固体イメージセンサにも
採用可能である。
【0051】なお、N型不純物領域80の形成に際して
は、Pウエル91、LOCOS領域92を形成した後
に、高エネルギーイオン注入等の方法によりPウエル9
1中の所定の深さの領域に形成し、この後、通常のMO
S工程によりフォトダイオード等を形成する。
は、Pウエル91、LOCOS領域92を形成した後
に、高エネルギーイオン注入等の方法によりPウエル9
1中の所定の深さの領域に形成し、この後、通常のMO
S工程によりフォトダイオード等を形成する。
【0052】このような工程を採用すると、イオン注入
によりダメージが生じたN型不純物領域80がフォトダ
イオードに混入している重金属を引き寄せるゲッタリン
グ作用を持つようになり、固体イメージセンサの暗電流
などの雑音が減るという利点が得られる。
によりダメージが生じたN型不純物領域80がフォトダ
イオードに混入している重金属を引き寄せるゲッタリン
グ作用を持つようになり、固体イメージセンサの暗電流
などの雑音が減るという利点が得られる。
【0053】また、上記実施例は、図4を参照して前述
したような等価回路を有する2画素の単位セルのアレイ
を有する固体イメージセンサを示したが、図3を参照し
て前述したような等価回路を有する1画素の単位セルの
アレイを有する固体イメージセンサにも本発明を適用可
能である。
したような等価回路を有する2画素の単位セルのアレイ
を有する固体イメージセンサを示したが、図3を参照し
て前述したような等価回路を有する1画素の単位セルの
アレイを有する固体イメージセンサにも本発明を適用可
能である。
【0054】
【発明の効果】上述したように本発明の固体撮像装置に
よれば、ある画素に対応する読み出し回路のNMOSト
ランジスタの動作に伴うPウエルの電位の揺動を抑制で
き、ある画素の読み出しに伴う他の画素の出力信号の変
動を防止することができる。
よれば、ある画素に対応する読み出し回路のNMOSト
ランジスタの動作に伴うPウエルの電位の揺動を抑制で
き、ある画素の読み出しに伴う他の画素の出力信号の変
動を防止することができる。
【図1】本発明の第1実施例に係るMOS型固体イメー
ジセンサにおける単位セルの構造を概略的に示す断面
図。
ジセンサにおける単位セルの構造を概略的に示す断面
図。
【図2】図1中に示したフォトダイオードと余剰電子吸
収用のN型不純物領域との配置関係の一例を説明するた
めにMOS型固体イメージセンサの撮像領域の一部を取
り出して平面パターンの一例を示す図
収用のN型不純物領域との配置関係の一例を説明するた
めにMOS型固体イメージセンサの撮像領域の一部を取
り出して平面パターンの一例を示す図
【図3】1画素毎に画素信号の読み出しが可能な読み出
し回路を備えた従来のMOS型固体イメージセンサにお
ける1ピクセル/1ユニット(2画素)の単位セルを示
す等価回路図。
し回路を備えた従来のMOS型固体イメージセンサにお
ける1ピクセル/1ユニット(2画素)の単位セルを示
す等価回路図。
【図4】1画素毎に画素信号の読み出しが可能な読み出
し回路を備えたMOS型固体イメージセンサにおける2
ピクセル/1ユニット(2画素)の単位セル(提案中)
を示す等価回路図。
し回路を備えたMOS型固体イメージセンサにおける2
ピクセル/1ユニット(2画素)の単位セル(提案中)
を示す等価回路図。
【図5】図4の単位セルが撮像領域に二次元の行列状に
配置された固体イメージセンサを示す等価回路図。
配置された固体イメージセンサを示す等価回路図。
【図6】図4の単位セルの平面パターンの一例を示す
図。
図。
【図7】図6中のA−A線、B−B線に沿う構造を概略
的に示す断面図。
的に示す断面図。
10…P型半導体基板、 80…余剰電子吸収用のN型不純物領域、 91…Pウエル、 92…LOCOS領域、 93…フォトダイオードのN型領域、 94…チャネルインプラ領域、 95…シリコン酸化膜(ゲート絶縁膜)、 96…フィールドイオンインプラ領域、 31a、31b…フォトダイオード。
Claims (5)
- 【請求項1】 P型半導体基板と、 前記P型半導体基板の表層部に形成されたPウエルと、 前記Pウエルの表層部で二次元の行列状に配置されて形
成され、前記Pウエルの表層部に選択的に形成されたN
型領域を有するフォトダイオード、前記Pウエルの表層
部に選択的に形成されたNMOSトランジスタの活性領
域および素子分離領域をそれぞれ含む複数の単位セル
と、 前記Pウエルの内部で前記フォトダイオードの下部の側
方に形成され、所定の電位に接続される余剰電子吸収用
のN型不純物領域とを具備することを特徴とする固体撮
像装置。 - 【請求項2】 請求項1記載の固体撮像装置において、 前記各単位セルは、 固体イメージセンサの撮像領域に二次元の行列状に配置
されて形成されており、各アノード側に接地電位が与え
られる2個のフォトダイオードと、 前記2個のフォトダイオードの各カソード側にそれぞれ
対応して各一端側が接続され、各ゲートにそれぞれ対応
して読取り線が接続された2個の読み出しトランジスタ
と、 前記2個の読み出しトランジスタの各他端側に共通にゲ
ートが接続され、ゲートには垂直選択線が接続され、一
端側に垂直信号線が接続された増幅トランジスタと、 前記増幅トランジスタの他端側に一端側が接続された垂
直選択トランジスタと、 前記垂直選択トランジスタの他端側に接続された電源線
と、 前記増幅トランジスタのゲートと前記電源線との間に接
続され、ゲートにはリセット線が接続されたリセットト
ランジスタとを具備することを特徴とする固体撮像装
置。 - 【請求項3】 請求項1または2記載の固体撮像装置に
おいて、 前記N型不純物領域は、前記各フォトダイオードの下部
の側方を取り囲む位置に形成され、全体が升目模様の格
子パターンを形成するように連結されていることを特徴
とする固体撮像装置。 - 【請求項4】 請求項1または2記載の固体撮像装置に
おいて、 前記N型不純物領域は、前記各フォトダイオードの下部
および前記増幅トランジスタの下部の側方を取り囲むよ
うに、前記素子分離領域の下方部および前記読み出しト
ランジスタの下方部に形成され、全体が升目模様の格子
パターンを形成するように連結されていることを特徴と
する固体撮像装置。 - 【請求項5】 請求項3または4記載の固体撮像装置に
おいて、 前記N型不純物領域は、格子パターンの周辺部で所定の
電位に接続されていることを特徴とする固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10110723A JPH11307752A (ja) | 1998-04-21 | 1998-04-21 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10110723A JPH11307752A (ja) | 1998-04-21 | 1998-04-21 | 固体撮像装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11307752A true JPH11307752A (ja) | 1999-11-05 |
Family
ID=14542866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10110723A Pending JPH11307752A (ja) | 1998-04-21 | 1998-04-21 | 固体撮像装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11307752A (ja) |
Cited By (17)
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---|---|---|---|---|
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-
1998
- 1998-04-21 JP JP10110723A patent/JPH11307752A/ja active Pending
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