JPH11307752A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH11307752A JPH11307752A JP10110723A JP11072398A JPH11307752A JP H11307752 A JPH11307752 A JP H11307752A JP 10110723 A JP10110723 A JP 10110723A JP 11072398 A JP11072398 A JP 11072398A JP H11307752 A JPH11307752 A JP H11307752A
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Abstract
(57)【要約】
【課題】固体イメージセンサにおいて、ある画素に対応
する読み出し回路のＮＭＯＳトランジスタの動作に伴う
Ｐウエルの電位の揺動を抑制し、ある画素の読み出しに
伴う他の画素の出力信号の変動を防止する。 【解決手段】Ｐ型半導体基板１０と、Ｐ型半導体基板の
表層部に形成されたＰウエル９１と、Ｐウエルの表層部
で二次元の行列状に配置されて形成され、Ｐウエルの表
層部に選択的に形成されたＮ型領域９３を有するフォト
ダイオード、ＮＭＯＳトランジスタの活性領域および素
子分離領域９２をそれぞれ含む複数の単位セルと、Ｐウ
エルの内部でフォトダイオードの下部の側方に形成さ
れ、所定の電位に接続される余剰電子吸収用のＮ型不純
物領域８０を具備する。
する読み出し回路のＮＭＯＳトランジスタの動作に伴う
Ｐウエルの電位の揺動を抑制し、ある画素の読み出しに
伴う他の画素の出力信号の変動を防止する。 【解決手段】Ｐ型半導体基板１０と、Ｐ型半導体基板の
表層部に形成されたＰウエル９１と、Ｐウエルの表層部
で二次元の行列状に配置されて形成され、Ｐウエルの表
層部に選択的に形成されたＮ型領域９３を有するフォト
ダイオード、ＮＭＯＳトランジスタの活性領域および素
子分離領域９２をそれぞれ含む複数の単位セルと、Ｐウ
エルの内部でフォトダイオードの下部の側方に形成さ
れ、所定の電位に接続される余剰電子吸収用のＮ型不純
物領域８０を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像装置に係
り、特に１画素毎に画素信号の読み出しが可能な読み出
し回路を備えたＭＯＳ型固体イメージセンサに関するも
ので、例えばビデオカメラなどに使用される。
り、特に１画素毎に画素信号の読み出しが可能な読み出
し回路を備えたＭＯＳ型固体イメージセンサに関するも
ので、例えばビデオカメラなどに使用される。
【０００２】
【従来の技術】図３は、１画素毎に画素信号の読み出し
が可能な読み出し回路を備えた従来のＭＯＳ型固体イメ
ージセンサにおける１ピクセル／１ユニット（１画素）
の単位セルの等価回路を示している。
が可能な読み出し回路を備えた従来のＭＯＳ型固体イメ
ージセンサにおける１ピクセル／１ユニット（１画素）
の単位セルの等価回路を示している。
【０００３】図３に示す単位セルは、固体イメージセン
サの撮像領域に二次元の行列状に配置されて形成されて
おり、フォトダイオード１のアノード側に接地電位が与
えられ、フォトダイオード１のカソード側は読み出しト
ランジスタ（シャッタゲートトランジスタ）３を介して
増幅トランジスタ４のゲートに接続されるとともにリセ
ットトランジスタ６を介して電源電位Ｖccに接続されて
いる。
サの撮像領域に二次元の行列状に配置されて形成されて
おり、フォトダイオード１のアノード側に接地電位が与
えられ、フォトダイオード１のカソード側は読み出しト
ランジスタ（シャッタゲートトランジスタ）３を介して
増幅トランジスタ４のゲートに接続されるとともにリセ
ットトランジスタ６を介して電源電位Ｖccに接続されて
いる。
【０００４】上記読み出しトランジスタ３のゲートには
読取り線２が接続されており、リセットトランジスタ６
のゲートにはリセット線７が接続されている。また、前
記増幅トランジスタ４は、一端側が垂直信号線５に接続
され、他端側が垂直選択トランジスタ９を介して電源電
位Ｖccに接続されており、上記垂直選択トランジスタ９
のゲートには垂直選択線（アドレス線）８が接続されて
いる。
読取り線２が接続されており、リセットトランジスタ６
のゲートにはリセット線７が接続されている。また、前
記増幅トランジスタ４は、一端側が垂直信号線５に接続
され、他端側が垂直選択トランジスタ９を介して電源電
位Ｖccに接続されており、上記垂直選択トランジスタ９
のゲートには垂直選択線（アドレス線）８が接続されて
いる。
【０００５】図４は、１画素毎に画素信号の読み出しが
可能な読み出し回路を備えたＭＯＳ型固体イメージセン
サにおける２ピクセル／１ユニット（２画素）の単位セ
ル１１の等価回路を示しており、この単位セル１１が撮
像領域に二次元の行列状に配置された固体イメージセン
サの等価回路を図５に示している。
可能な読み出し回路を備えたＭＯＳ型固体イメージセン
サにおける２ピクセル／１ユニット（２画素）の単位セ
ル１１の等価回路を示しており、この単位セル１１が撮
像領域に二次元の行列状に配置された固体イメージセン
サの等価回路を図５に示している。
【０００６】これらの図４、図５の固体イメージセンサ
は、本願出願人により提案（特願平８−２４８３６１
号）されたものである。図４に示す単位セル１１は、固
体イメージセンサの撮像領域に二次元の行列状に配置さ
れて形成されており、２個のフォトダイオード３１ａ、
３１ｂを有し、この２個のフォトダイオード３１ａ、３
１ｂは、各アノード側に接地電位が与えられ、各カソー
ド側はそれぞれ対応して読み出しトランジスタ（シャッ
タゲートトランジスタ）３２ａ、３２ｂを介して１個の
増幅トランジスタ３３のゲートに共通に接続される。上
記２個の読み出しトランジスタ３２ａ、３２ｂの各ゲー
トにはそれぞれ読取り線１４が接続されている。
は、本願出願人により提案（特願平８−２４８３６１
号）されたものである。図４に示す単位セル１１は、固
体イメージセンサの撮像領域に二次元の行列状に配置さ
れて形成されており、２個のフォトダイオード３１ａ、
３１ｂを有し、この２個のフォトダイオード３１ａ、３
１ｂは、各アノード側に接地電位が与えられ、各カソー
ド側はそれぞれ対応して読み出しトランジスタ（シャッ
タゲートトランジスタ）３２ａ、３２ｂを介して１個の
増幅トランジスタ３３のゲートに共通に接続される。上
記２個の読み出しトランジスタ３２ａ、３２ｂの各ゲー
トにはそれぞれ読取り線１４が接続されている。
【０００７】前記増幅トランジスタ３３は、一端側が垂
直信号線１６に接続され、他端側が垂直選択トランジス
タ３４を介して前記電源線２０に接続され（つまり、前
記増幅トランジスタ３３はソースフォロア接続されてい
る）、上記垂直選択トランジスタ３４のゲートには垂直
選択線（アドレス線）１２が接続されている。
直信号線１６に接続され、他端側が垂直選択トランジス
タ３４を介して前記電源線２０に接続され（つまり、前
記増幅トランジスタ３３はソースフォロア接続されてい
る）、上記垂直選択トランジスタ３４のゲートには垂直
選択線（アドレス線）１２が接続されている。
【０００８】さらに、前記増幅トランジスタ３３のゲー
トと電源線２０との間に１個のリセットトランジスタ３
５が接続されており、このリセットトランジスタ３５の
ゲートにはリセット線１３が接続されている。
トと電源線２０との間に１個のリセットトランジスタ３
５が接続されており、このリセットトランジスタ３５の
ゲートにはリセット線１３が接続されている。
【０００９】図５において、セル領域（撮像領域）に二
次元の行列状に配置された単位セル１１は、それぞれ水
平方向に形成された２本の読取り線１４、リセット線１
３および垂直選択線（アドレス線）１２に接続されてお
り、垂直方向に形成された電源線２０および垂直信号線
１６に接続されている。
次元の行列状に配置された単位セル１１は、それぞれ水
平方向に形成された２本の読取り線１４、リセット線１
３および垂直選択線（アドレス線）１２に接続されてお
り、垂直方向に形成された電源線２０および垂直信号線
１６に接続されている。
【００１０】セル領域外において、前記読取り線１４に
垂直シフトレジスタ１５が接続されており、前記垂直信
号線１６の一端側に負荷トランジスタ２１が接続され、
垂直信号線１６の他端側には水平読み出しトランジスタ
１７を直列に介して水平信号線１８が接続され、水平読
み出しトランジスタ１７のゲートに水平シフトレジスタ
１９に接続されている。
垂直シフトレジスタ１５が接続されており、前記垂直信
号線１６の一端側に負荷トランジスタ２１が接続され、
垂直信号線１６の他端側には水平読み出しトランジスタ
１７を直列に介して水平信号線１８が接続され、水平読
み出しトランジスタ１７のゲートに水平シフトレジスタ
１９に接続されている。
【００１１】なお、図示を省略しているが、垂直信号線
１６と水平読み出しトランジスタ１７との間には、ノイ
ズキャンセラー回路が接続され、水平信号線１８と接地
ノードとの間に水平リセットトランジスタが接続されて
いる。
１６と水平読み出しトランジスタ１７との間には、ノイ
ズキャンセラー回路が接続され、水平信号線１８と接地
ノードとの間に水平リセットトランジスタが接続されて
いる。
【００１２】次に、図４、図５に示した固体イメージセ
ンサの動作の概要を説明する。各単位セルにおいて、フ
ォトダイオード３１ａ、３１ｂの入射光が光電変換され
て生じた信号電荷は、フォトダイオード３１ａ、３１ｂ
にそれぞれ蓄積される。この信号電荷を読み出す前に、
前記リセット線１３に“Ｈ”レベルのリセット信号が与
えられてリセットトランジスタ３５がオンになり、増幅
トランジスタ３３のゲート電位が所望の電位にリセット
される。また、ノイズキャンセラー回路もリセットされ
る。
ンサの動作の概要を説明する。各単位セルにおいて、フ
ォトダイオード３１ａ、３１ｂの入射光が光電変換され
て生じた信号電荷は、フォトダイオード３１ａ、３１ｂ
にそれぞれ蓄積される。この信号電荷を読み出す前に、
前記リセット線１３に“Ｈ”レベルのリセット信号が与
えられてリセットトランジスタ３５がオンになり、増幅
トランジスタ３３のゲート電位が所望の電位にリセット
される。また、ノイズキャンセラー回路もリセットされ
る。
【００１３】次に、読取り線１４に“Ｈ”レベルの読取
り信号が与えられて読み出しトランジスタ３２ａ、３２
ｂがオンになることにより、前記フォトダイオード３１
ａ、３１ｂの蓄積電荷が読み出しトランジスタ３２ａ、
３２ｂを介して増幅トランジスタ３３のゲートに転送さ
れ、このゲート電位を変化させる。
り信号が与えられて読み出しトランジスタ３２ａ、３２
ｂがオンになることにより、前記フォトダイオード３１
ａ、３１ｂの蓄積電荷が読み出しトランジスタ３２ａ、
３２ｂを介して増幅トランジスタ３３のゲートに転送さ
れ、このゲート電位を変化させる。
【００１４】この時、垂直シフトレジスタ１５により走
査的に選択される垂直選択線（アドレス線）１２に
“Ｈ”レベルの選択信号が与えられると、垂直選択トラ
ンジスタ３４がオンになり、この垂直選択トランジスタ
３４を介して増幅トランジスタ３３に電源線２０の電圧
が供給される。これにより、ソースフォロア接続されて
いる増幅トランジスタ３３は、ゲートの電位を増幅（電
荷／電圧変換）して垂直信号線１６に出力する。
査的に選択される垂直選択線（アドレス線）１２に
“Ｈ”レベルの選択信号が与えられると、垂直選択トラ
ンジスタ３４がオンになり、この垂直選択トランジスタ
３４を介して増幅トランジスタ３３に電源線２０の電圧
が供給される。これにより、ソースフォロア接続されて
いる増幅トランジスタ３３は、ゲートの電位を増幅（電
荷／電圧変換）して垂直信号線１６に出力する。
【００１５】この後、垂直選択トランジスタ３４がオフ
にされてセル領域とノイズキャンセラー回路とが切り離
され、さらに、水平信号線１８の電位が水平リセットト
ランジスタによってリセットされる。この後、水平読み
出しトランジスタ１７が水平シフトレジスタ１９により
走査的に選択されてオンにされ、前記垂直信号線１６に
出力されている電圧信号が水平信号線１８に読み出され
る。
にされてセル領域とノイズキャンセラー回路とが切り離
され、さらに、水平信号線１８の電位が水平リセットト
ランジスタによってリセットされる。この後、水平読み
出しトランジスタ１７が水平シフトレジスタ１９により
走査的に選択されてオンにされ、前記垂直信号線１６に
出力されている電圧信号が水平信号線１８に読み出され
る。
【００１６】図６は、図４の単位セル１１の平面パター
ンの一例を示している。図６において、２１は図４中の
フォトダイオード３１ａのＮ型不純物領域であり、図４
中の読み出しトランジスタ３２ａに対応する活性化領域
（ＳＤＧ領域）におけるソース領域に隣接して形成され
ている。
ンの一例を示している。図６において、２１は図４中の
フォトダイオード３１ａのＮ型不純物領域であり、図４
中の読み出しトランジスタ３２ａに対応する活性化領域
（ＳＤＧ領域）におけるソース領域に隣接して形成され
ている。
【００１７】２２は図４中のフォトダイオード３１ｂの
Ｎ型不純物領域であり、図４中の読み出しトランジスタ
３２ｂのＳＤＧ領域におけるソース領域に隣接して形成
されている。
Ｎ型不純物領域であり、図４中の読み出しトランジスタ
３２ｂのＳＤＧ領域におけるソース領域に隣接して形成
されている。
【００１８】２３は前記読み出しトランジスタ３２ａの
ゲート電極を一部に含むポリシリコンゲート配線であ
り、図４中の一方の読取り線１４に対応する。２４は前
記読み出しトランジスタ３２ｂのゲート電極を一部に含
むポリシリコンゲート配線であり、図４中の他方の読取
り線１４に対応する。
ゲート電極を一部に含むポリシリコンゲート配線であ
り、図４中の一方の読取り線１４に対応する。２４は前
記読み出しトランジスタ３２ｂのゲート電極を一部に含
むポリシリコンゲート配線であり、図４中の他方の読取
り線１４に対応する。
【００１９】２７は図４中の増幅トランジスタ３３のゲ
ート電極を一部に含むポリシリコンゲート配線であり、
２８は増幅トランジスタ３３のソース領域と図４中の垂
直信号線１６とのコンタクト部である。
ート電極を一部に含むポリシリコンゲート配線であり、
２８は増幅トランジスタ３３のソース領域と図４中の垂
直信号線１６とのコンタクト部である。
【００２０】１２は図４中の垂直選択線（アドレス線）
１２に対応するポリシリコンゲート配線であり、図４中
の垂直選択トランジスタ３４のゲート電極を一部に含
む。２８は前記垂直選択トランジスタ３４のドレイン領
域と図４中の電源線２０とのコンタクト部である。
１２に対応するポリシリコンゲート配線であり、図４中
の垂直選択トランジスタ３４のゲート電極を一部に含
む。２８は前記垂直選択トランジスタ３４のドレイン領
域と図４中の電源線２０とのコンタクト部である。
【００２１】１３は図４中のリセット線１３に対応する
ポリシリコンゲート配線であり、図４中のリセットトラ
ンジスタ３５のゲート電極を一部に含む。２６は前記増
幅トランジスタ３３のポリシリコンゲート配線２７を前
記２個の読み出しトランジスタ３２ａ、３２ｂの共通ド
レイン領域および前記リセットトランジスタ３５のソー
ス領域に接続するためのポリシリコン配線であり、それ
ぞれのコンタクト部を２６ａ、２６ｂ、２６ｃで示して
いる。
ポリシリコンゲート配線であり、図４中のリセットトラ
ンジスタ３５のゲート電極を一部に含む。２６は前記増
幅トランジスタ３３のポリシリコンゲート配線２７を前
記２個の読み出しトランジスタ３２ａ、３２ｂの共通ド
レイン領域および前記リセットトランジスタ３５のソー
ス領域に接続するためのポリシリコン配線であり、それ
ぞれのコンタクト部を２６ａ、２６ｂ、２６ｃで示して
いる。
【００２２】３５ａはリセットトランジスタ３５のドレ
イン領域と図４中の電源線２０とのコンタクト部であ
る。２９は前記垂直選択トランジスタ３４のドレイン領
域と図４中の電源線２０とのコンタクト部である。
イン領域と図４中の電源線２０とのコンタクト部であ
る。２９は前記垂直選択トランジスタ３４のドレイン領
域と図４中の電源線２０とのコンタクト部である。
【００２３】図７（ａ）は、図６中のＡ−Ａ線に沿う断
面構造を概略的に示している。図７（ｂ）は、図６中の
Ｂ−Ｂ線に沿う断面構造を概略的に示している。図７
（ａ）、（ｂ）において、９０はＮ型半導体基板であ
り、その表層部にＰウエル９１が形成されている。この
Ｐウエル９１の表層部には、選択酸化素子分離領域（Ｌ
ＯＣＯＳ領域）９２、光電変換蓄積領域（フォトダイオ
ード領域）用のＮ型領域９３およびＮＭＯＳトランジス
タ用のチャネルイオンインプラ領域９４が選択的に形成
されている。そして、半導体基板の表面上にシリコン酸
化膜（ゲート絶縁膜）９５が形成されている。
面構造を概略的に示している。図７（ｂ）は、図６中の
Ｂ−Ｂ線に沿う断面構造を概略的に示している。図７
（ａ）、（ｂ）において、９０はＮ型半導体基板であ
り、その表層部にＰウエル９１が形成されている。この
Ｐウエル９１の表層部には、選択酸化素子分離領域（Ｌ
ＯＣＯＳ領域）９２、光電変換蓄積領域（フォトダイオ
ード領域）用のＮ型領域９３およびＮＭＯＳトランジス
タ用のチャネルイオンインプラ領域９４が選択的に形成
されている。そして、半導体基板の表面上にシリコン酸
化膜（ゲート絶縁膜）９５が形成されている。
【００２４】前記ＮＭＯＳトランジスタ用のチャネルイ
オンインプラ領域９４内には、ソース・ドレイン領域が
形成されている。また、前記ＬＯＣＯＳ酸化膜９２の底
面下にはフィールドイオンインプラ領域９６が形成され
ている。
オンインプラ領域９４内には、ソース・ドレイン領域が
形成されている。また、前記ＬＯＣＯＳ酸化膜９２の底
面下にはフィールドイオンインプラ領域９６が形成され
ている。
【００２５】１３はポリシリコンゲート配線からなるリ
セット線であり、ＬＯＣＯＳ酸化膜９２上を通過する部
分を示している。２３、２４はそれぞれポリシリコンゲ
ート配線からなる読取り線（図４中の１４、１４）であ
り、読み出しトランジスタのチャネル領域上にゲート絶
縁膜９５を介して対向するゲート電極部を示している。
セット線であり、ＬＯＣＯＳ酸化膜９２上を通過する部
分を示している。２３、２４はそれぞれポリシリコンゲ
ート配線からなる読取り線（図４中の１４、１４）であ
り、読み出しトランジスタのチャネル領域上にゲート絶
縁膜９５を介して対向するゲート電極部を示している。
【００２６】２７は増幅トランジスタ３３のゲートと読
み出しトランジスタ３２ａ、３２ｂのドレインとを接続
するためのポリシリコン配線であり、増幅トランジスタ
３３のチャネル領域上にゲート絶縁膜９５を介して対向
するゲート電極部とＬＯＣＯＳ酸化膜９２上に形成され
ている部分を示している。
み出しトランジスタ３２ａ、３２ｂのドレインとを接続
するためのポリシリコン配線であり、増幅トランジスタ
３３のチャネル領域上にゲート絶縁膜９５を介して対向
するゲート電極部とＬＯＣＯＳ酸化膜９２上に形成され
ている部分を示している。
【００２７】なお、図７（ａ）、（ｂ）において、図４
中の垂直信号線１６および電源線２０、パッシベーショ
ン膜などは、図示を省略した。図３乃至図７（ａ）、
（ｂ）に示した固体イメージセンサの使用に際して、電
源電位は例えば３．３Ｖが使用され、Ｐウエル９１は接
地電位に接続され、Ｎ型半導体基板９０は電源電位と同
じか、もしくはそれよりも高い所定のバイアス電位（例
えば１０Ｖ）に接続される。
中の垂直信号線１６および電源線２０、パッシベーショ
ン膜などは、図示を省略した。図３乃至図７（ａ）、
（ｂ）に示した固体イメージセンサの使用に際して、電
源電位は例えば３．３Ｖが使用され、Ｐウエル９１は接
地電位に接続され、Ｎ型半導体基板９０は電源電位と同
じか、もしくはそれよりも高い所定のバイアス電位（例
えば１０Ｖ）に接続される。
【００２８】ところで、一般に、固体イメージセンサに
おいては、ある画素に強い光が入射した時に周囲の画素
に信号が漏れる現象（ブルーミング）、ある画素に入射
した光が隣の画素に漏れる現象（混色）を防ぐ必要があ
る。
おいては、ある画素に強い光が入射した時に周囲の画素
に信号が漏れる現象（ブルーミング）、ある画素に入射
した光が隣の画素に漏れる現象（混色）を防ぐ必要があ
る。
【００２９】前記したような図７（ａ）、（ｂ）に示し
た構造の単位セルを有する固体イメージセンサにおいて
は、画素（フォトダイオード）から漏れた信号電荷（電
子）をＮ型基板９０で吸収させている。
た構造の単位セルを有する固体イメージセンサにおいて
は、画素（フォトダイオード）から漏れた信号電荷（電
子）をＮ型基板９０で吸収させている。
【００３０】しかし、フォトダイオードが形成されてい
るＰウエル９１における電気抵抗が高いので、ある画素
に対応する読み出し回路のＮＭＯＳトランジスタが動作
してＰウエル９１に電流が流れる際に、上記ＮＭＯＳト
ランジスタ（特に増幅トランジスタ３３）のドレイン電
圧の変動（例えば〜１．５Ｖ）等によりＰウエル９１の
電位が揺すられ、他の画素（フォトダイオード）の出力
信号が変動する。
るＰウエル９１における電気抵抗が高いので、ある画素
に対応する読み出し回路のＮＭＯＳトランジスタが動作
してＰウエル９１に電流が流れる際に、上記ＮＭＯＳト
ランジスタ（特に増幅トランジスタ３３）のドレイン電
圧の変動（例えば〜１．５Ｖ）等によりＰウエル９１の
電位が揺すられ、他の画素（フォトダイオード）の出力
信号が変動する。
【００３１】
【発明が解決しようとする課題】上記したように従来の
固体イメージセンサは、Ｎ型基板の表層部のＰウエルに
にフォトダイオードや読み出し回路のＮＭＯＳトランジ
スタのＳＤＧ領域が形成されているので、ある画素に対
応する読み出し回路のＮＭＯＳトランジスタの動作に伴
ってＰウエルの電位が揺すられ、他の画素の出力信号が
変動するという問題があった。
固体イメージセンサは、Ｎ型基板の表層部のＰウエルに
にフォトダイオードや読み出し回路のＮＭＯＳトランジ
スタのＳＤＧ領域が形成されているので、ある画素に対
応する読み出し回路のＮＭＯＳトランジスタの動作に伴
ってＰウエルの電位が揺すられ、他の画素の出力信号が
変動するという問題があった。
【００３２】本発明は上記の問題点を解決すべくなされ
たもので、ある画素に対応する読み出し回路のＮＭＯＳ
トランジスタの動作に伴うＰウエルの電位の揺動を抑制
でき、ある画素の読み出しに伴う他の画素の出力信号の
変動を防止し得る固体撮像装置を提供することを目的と
する。
たもので、ある画素に対応する読み出し回路のＮＭＯＳ
トランジスタの動作に伴うＰウエルの電位の揺動を抑制
でき、ある画素の読み出しに伴う他の画素の出力信号の
変動を防止し得る固体撮像装置を提供することを目的と
する。
【００３３】
【課題を解決するための手段】本発明の固体撮像装置
は、Ｐ型半導体基板と、前記Ｐ型半導体基板の表層部に
形成されたＰウエルと、前記Ｐウエルの表層部で二次元
の行列状に配置されて形成され、前記Ｐウエルの表層部
に選択的に形成されたＮ型領域を有するフォトダイオー
ド、前記Ｐウエルの表層部に選択的に形成されたＮＭＯ
Ｓトランジスタの活性領域および素子分離領域をそれぞ
れ含む複数の単位セルと、前記Ｐウエルの内部で前記フ
ォトダイオードの下部の側方に形成され、所定の電位に
接続される余剰電子吸収用のＮ型不純物領域とを具備す
ることを特徴とする。
は、Ｐ型半導体基板と、前記Ｐ型半導体基板の表層部に
形成されたＰウエルと、前記Ｐウエルの表層部で二次元
の行列状に配置されて形成され、前記Ｐウエルの表層部
に選択的に形成されたＮ型領域を有するフォトダイオー
ド、前記Ｐウエルの表層部に選択的に形成されたＮＭＯ
Ｓトランジスタの活性領域および素子分離領域をそれぞ
れ含む複数の単位セルと、前記Ｐウエルの内部で前記フ
ォトダイオードの下部の側方に形成され、所定の電位に
接続される余剰電子吸収用のＮ型不純物領域とを具備す
ることを特徴とする。
【００３４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。本発明の固体撮像装置の第
１実施例に係るＭＯＳ型固体イメージセンサは、例えば
図４を参照して前述したような等価回路および例えば図
６を参照して前述したような平面パターンを有する２画
素の単位セルのアレイからなる撮像領域を具備し、撮像
領域の各単位セルは例えば図５を参照して前述した等価
回路のように接続されており、図７（ａ）、（ｂ）を参
照して前述したＭＯＳ型固体イメージセンサの単位セル
の断面構造と比べて、Ｐ型半導体基板１０、余剰電子吸
収用のＮ型不純物領域８０が異なる。
施の形態を詳細に説明する。本発明の固体撮像装置の第
１実施例に係るＭＯＳ型固体イメージセンサは、例えば
図４を参照して前述したような等価回路および例えば図
６を参照して前述したような平面パターンを有する２画
素の単位セルのアレイからなる撮像領域を具備し、撮像
領域の各単位セルは例えば図５を参照して前述した等価
回路のように接続されており、図７（ａ）、（ｂ）を参
照して前述したＭＯＳ型固体イメージセンサの単位セル
の断面構造と比べて、Ｐ型半導体基板１０、余剰電子吸
収用のＮ型不純物領域８０が異なる。
【００３５】図１（ａ）、（ｂ）は、第１実施例に係る
ＭＯＳ型固体イメージセンサにおける単位セルの断面構
造（図６中のＡ−Ａ線、Ｂ−Ｂ線に沿う断面構造）を概
略的に示している。
ＭＯＳ型固体イメージセンサにおける単位セルの断面構
造（図６中のＡ−Ａ線、Ｂ−Ｂ線に沿う断面構造）を概
略的に示している。
【００３６】図２は、図１（ａ）、（ｂ）中に示したフ
ォトダイオードのＮ型領域９３と余剰電子吸収用のＮ型
不純物領域８０との配置関係の一例を説明するために、
ＭＯＳ型固体イメージセンサの撮像領域の一部を取り出
して平面パターンの一例を示している。
ォトダイオードのＮ型領域９３と余剰電子吸収用のＮ型
不純物領域８０との配置関係の一例を説明するために、
ＭＯＳ型固体イメージセンサの撮像領域の一部を取り出
して平面パターンの一例を示している。
【００３７】即ち、図１（ａ）、（ｂ）、図２におい
て、１０はＰ型半導体基板であり、その表層部にＰウエ
ル９１が形成されている。このＰウエル９１の表層部に
は、複数の単位セルが二次元の行列状に配置されて形成
されている。
て、１０はＰ型半導体基板であり、その表層部にＰウエ
ル９１が形成されている。このＰウエル９１の表層部に
は、複数の単位セルが二次元の行列状に配置されて形成
されている。
【００３８】各単位セルは、前記Ｐウエル９１の表層部
において選択的に形成された選択酸化素子分離領域（Ｌ
ＯＣＯＳ領域）９２と、選択的に形成されたＮ型領域９
３（図６中の２１あるいは２２）を有するフォトダイオ
ード３１ａ、３１ｂと、選択的に形成されたＮＭＯＳト
ランジスタのチャネルインプラ領域９４をそれぞれ含
む。
において選択的に形成された選択酸化素子分離領域（Ｌ
ＯＣＯＳ領域）９２と、選択的に形成されたＮ型領域９
３（図６中の２１あるいは２２）を有するフォトダイオ
ード３１ａ、３１ｂと、選択的に形成されたＮＭＯＳト
ランジスタのチャネルインプラ領域９４をそれぞれ含
む。
【００３９】前記ＮＭＯＳトランジスタ用のチャネルイ
オンインプラ領域９４内には、ソース・ドレイン領域が
形成されている。また、半導体基板の表面上にはシリコ
ン酸化膜（ゲート絶縁膜）９５が形成され、前記ＬＯＣ
ＯＳ酸化膜９２の底面下にはフィールドイオンインプラ
領域９６が形成されている。
オンインプラ領域９４内には、ソース・ドレイン領域が
形成されている。また、半導体基板の表面上にはシリコ
ン酸化膜（ゲート絶縁膜）９５が形成され、前記ＬＯＣ
ＯＳ酸化膜９２の底面下にはフィールドイオンインプラ
領域９６が形成されている。
【００４０】さらに、前記Ｐウエル９１の内部で前記フ
ォトダイオード３１ａ、３１ｂの下部の側方には、余剰
電子吸収用のＮ型不純物領域８０が形成されており、こ
のＮ型不純物領域８０は所定の電位に接続される。
ォトダイオード３１ａ、３１ｂの下部の側方には、余剰
電子吸収用のＮ型不純物領域８０が形成されており、こ
のＮ型不純物領域８０は所定の電位に接続される。
【００４１】本例では、前記Ｎ型不純物領域８０は、前
記各フォトダイオード３１ａ、３１ｂの下部の側方をそ
れぞれ取り囲む位置（例えば読み出しトランジスタ３２
ａ、３２ｂのチャネルイオンインプラ領域９４の下方
部、フィールドイオンインプラ領域９６の下方部）に形
成されており、全体が升目模様の格子パターンを形成す
るように連結され、格子パターンの周辺部で所定の電位
に接続されている。
記各フォトダイオード３１ａ、３１ｂの下部の側方をそ
れぞれ取り囲む位置（例えば読み出しトランジスタ３２
ａ、３２ｂのチャネルイオンインプラ領域９４の下方
部、フィールドイオンインプラ領域９６の下方部）に形
成されており、全体が升目模様の格子パターンを形成す
るように連結され、格子パターンの周辺部で所定の電位
に接続されている。
【００４２】１２はポリシリコンゲート配線からなる垂
直選択線であり、ＬＯＣＯＳ酸化膜９２上を通過する部
分を示しており、垂直選択トランジスタ（図６中の３
４）のゲート電極部は示していない。
直選択線であり、ＬＯＣＯＳ酸化膜９２上を通過する部
分を示しており、垂直選択トランジスタ（図６中の３
４）のゲート電極部は示していない。
【００４３】１３はポリシリコンゲート配線からなるリ
セット線であり、ＬＯＣＯＳ酸化膜９２上を通過する部
分を示しており、リセットトランジスタ（図６中の３
５）のゲート電極部は示していない。
セット線であり、ＬＯＣＯＳ酸化膜９２上を通過する部
分を示しており、リセットトランジスタ（図６中の３
５）のゲート電極部は示していない。
【００４４】１４はポリシリコンゲート配線からなる読
取り線（図６中の２３あるいは２４）であり、読み出し
トランジスタ３２ａ、３２ｂのチャネル領域上にゲート
絶縁膜９５を介して対向するゲート電極部を示してお
り、ＬＯＣＯＳ酸化膜９２上を通過する部分は示してい
ない。
取り線（図６中の２３あるいは２４）であり、読み出し
トランジスタ３２ａ、３２ｂのチャネル領域上にゲート
絶縁膜９５を介して対向するゲート電極部を示してお
り、ＬＯＣＯＳ酸化膜９２上を通過する部分は示してい
ない。
【００４５】２７は増幅トランジスタ３３のゲートと読
み出しトランジスタ３２ａ、３２ｂのドレインとを接続
するためのポリシリコン配線であり、増幅トランジスタ
３３のチャネル領域上にゲート絶縁膜９５を介して対向
するゲート電極部とＬＯＣＯＳ酸化膜９２上に形成され
ている部分を示している。
み出しトランジスタ３２ａ、３２ｂのドレインとを接続
するためのポリシリコン配線であり、増幅トランジスタ
３３のチャネル領域上にゲート絶縁膜９５を介して対向
するゲート電極部とＬＯＣＯＳ酸化膜９２上に形成され
ている部分を示している。
【００４６】なお、図１（ａ）、（ｂ）において、図４
中の垂直信号線１６および電源線２０、パッシベーショ
ン膜などは、図示を省略した。図１（ａ）、（ｂ）、図
２に示した固体イメージセンサの使用に際して、電源電
位は例えば３．３Ｖが使用され、Ｐ型基板１０およびＰ
ウエル９１は接地電位に接続され、Ｎ型不純物領域８０
は例えば電源電位に接続されている。
中の垂直信号線１６および電源線２０、パッシベーショ
ン膜などは、図示を省略した。図１（ａ）、（ｂ）、図
２に示した固体イメージセンサの使用に際して、電源電
位は例えば３．３Ｖが使用され、Ｐ型基板１０およびＰ
ウエル９１は接地電位に接続され、Ｎ型不純物領域８０
は例えば電源電位に接続されている。
【００４７】上記構成の固体イメージセンサの動作の概
要は、図４乃至図７（ａ）、（ｂ）を参照して前述した
動作と基本的には同様であるが、次の点が異なる。即
ち、ある画素（フォトダイオード）に光が入射して光電
変換された時、この画素で電荷が蓄積されるが、この画
素から漏れた余剰な信号電荷（電子）をＮ型領域８０で
吸収させている。この場合、フォトダイオードは、Ｐ型
基板１０の表層部に形成されたＰウエル９１内に形成さ
れており、Ｐウエル９１の電位が安定しているので、上
記画素に対応する読み出し回路のＮＭＯＳトランジスタ
が動作してＰウエル９１に電流が流れる際に、上記ＮＭ
ＯＳトランジスタ（特に増幅トランジスタ３３）のドレ
イン電圧が変動（例えば〜１．５Ｖ）してもＰウエル９
１の電位の揺動が抑制され、上記画素の読み出しに伴う
他の画素（フォトダイオード）の出力信号の変動を防止
することが可能になる。
要は、図４乃至図７（ａ）、（ｂ）を参照して前述した
動作と基本的には同様であるが、次の点が異なる。即
ち、ある画素（フォトダイオード）に光が入射して光電
変換された時、この画素で電荷が蓄積されるが、この画
素から漏れた余剰な信号電荷（電子）をＮ型領域８０で
吸収させている。この場合、フォトダイオードは、Ｐ型
基板１０の表層部に形成されたＰウエル９１内に形成さ
れており、Ｐウエル９１の電位が安定しているので、上
記画素に対応する読み出し回路のＮＭＯＳトランジスタ
が動作してＰウエル９１に電流が流れる際に、上記ＮＭ
ＯＳトランジスタ（特に増幅トランジスタ３３）のドレ
イン電圧が変動（例えば〜１．５Ｖ）してもＰウエル９
１の電位の揺動が抑制され、上記画素の読み出しに伴う
他の画素（フォトダイオード）の出力信号の変動を防止
することが可能になる。
【００４８】従って、ある画素に強い光が入射した時に
周囲の画素に信号が漏れる現象（ブルーミング）とか、
ある画素に入射した光が隣の画素に漏れる現象（混色）
などを抑制することが可能になる。
周囲の画素に信号が漏れる現象（ブルーミング）とか、
ある画素に入射した光が隣の画素に漏れる現象（混色）
などを抑制することが可能になる。
【００４９】この場合、本例のように、Ｎ型不純物領域
８０は、前記各フォトダイオードの下部の側方をそれぞ
れ取り囲む位置で全体が升目模様の格子パターンを形成
するように連結されているので、撮像領域の全体にわた
って均一にブルーミングの抑制効果、混色の抑制効果が
得られるようになる。また、Ｎ型不純物領域８０の抵抗
を低く設定することにより、ブルーミングの耐性が一層
良くなる。
８０は、前記各フォトダイオードの下部の側方をそれぞ
れ取り囲む位置で全体が升目模様の格子パターンを形成
するように連結されているので、撮像領域の全体にわた
って均一にブルーミングの抑制効果、混色の抑制効果が
得られるようになる。また、Ｎ型不純物領域８０の抵抗
を低く設定することにより、ブルーミングの耐性が一層
良くなる。
【００５０】また、前記したように各フォトダイオード
の下部の側方をそれぞれ取り囲む位置にＮ型不純物領域
８０が形成されている構造は、単位画素面積が大きくな
ることもなく、微細化が進んだ固体イメージセンサにも
採用可能である。
の下部の側方をそれぞれ取り囲む位置にＮ型不純物領域
８０が形成されている構造は、単位画素面積が大きくな
ることもなく、微細化が進んだ固体イメージセンサにも
採用可能である。
【００５１】なお、Ｎ型不純物領域８０の形成に際して
は、Ｐウエル９１、ＬＯＣＯＳ領域９２を形成した後
に、高エネルギーイオン注入等の方法によりＰウエル９
１中の所定の深さの領域に形成し、この後、通常のＭＯ
Ｓ工程によりフォトダイオード等を形成する。
は、Ｐウエル９１、ＬＯＣＯＳ領域９２を形成した後
に、高エネルギーイオン注入等の方法によりＰウエル９
１中の所定の深さの領域に形成し、この後、通常のＭＯ
Ｓ工程によりフォトダイオード等を形成する。
【００５２】このような工程を採用すると、イオン注入
によりダメージが生じたＮ型不純物領域８０がフォトダ
イオードに混入している重金属を引き寄せるゲッタリン
グ作用を持つようになり、固体イメージセンサの暗電流
などの雑音が減るという利点が得られる。
によりダメージが生じたＮ型不純物領域８０がフォトダ
イオードに混入している重金属を引き寄せるゲッタリン
グ作用を持つようになり、固体イメージセンサの暗電流
などの雑音が減るという利点が得られる。
【００５３】また、上記実施例は、図４を参照して前述
したような等価回路を有する２画素の単位セルのアレイ
を有する固体イメージセンサを示したが、図３を参照し
て前述したような等価回路を有する１画素の単位セルの
アレイを有する固体イメージセンサにも本発明を適用可
能である。
したような等価回路を有する２画素の単位セルのアレイ
を有する固体イメージセンサを示したが、図３を参照し
て前述したような等価回路を有する１画素の単位セルの
アレイを有する固体イメージセンサにも本発明を適用可
能である。
【００５４】
【発明の効果】上述したように本発明の固体撮像装置に
よれば、ある画素に対応する読み出し回路のＮＭＯＳト
ランジスタの動作に伴うＰウエルの電位の揺動を抑制で
き、ある画素の読み出しに伴う他の画素の出力信号の変
動を防止することができる。
よれば、ある画素に対応する読み出し回路のＮＭＯＳト
ランジスタの動作に伴うＰウエルの電位の揺動を抑制で
き、ある画素の読み出しに伴う他の画素の出力信号の変
動を防止することができる。
【図１】本発明の第１実施例に係るＭＯＳ型固体イメー
ジセンサにおける単位セルの構造を概略的に示す断面
図。
ジセンサにおける単位セルの構造を概略的に示す断面
図。
【図２】図１中に示したフォトダイオードと余剰電子吸
収用のＮ型不純物領域との配置関係の一例を説明するた
めにＭＯＳ型固体イメージセンサの撮像領域の一部を取
り出して平面パターンの一例を示す図
収用のＮ型不純物領域との配置関係の一例を説明するた
めにＭＯＳ型固体イメージセンサの撮像領域の一部を取
り出して平面パターンの一例を示す図
【図３】１画素毎に画素信号の読み出しが可能な読み出
し回路を備えた従来のＭＯＳ型固体イメージセンサにお
ける１ピクセル／１ユニット（２画素）の単位セルを示
す等価回路図。
し回路を備えた従来のＭＯＳ型固体イメージセンサにお
ける１ピクセル／１ユニット（２画素）の単位セルを示
す等価回路図。
【図４】１画素毎に画素信号の読み出しが可能な読み出
し回路を備えたＭＯＳ型固体イメージセンサにおける２
ピクセル／１ユニット（２画素）の単位セル（提案中）
を示す等価回路図。
し回路を備えたＭＯＳ型固体イメージセンサにおける２
ピクセル／１ユニット（２画素）の単位セル（提案中）
を示す等価回路図。
【図５】図４の単位セルが撮像領域に二次元の行列状に
配置された固体イメージセンサを示す等価回路図。
配置された固体イメージセンサを示す等価回路図。
【図６】図４の単位セルの平面パターンの一例を示す
図。
図。
【図７】図６中のＡ−Ａ線、Ｂ−Ｂ線に沿う構造を概略
的に示す断面図。
的に示す断面図。
１０…Ｐ型半導体基板、 ８０…余剰電子吸収用のＮ型不純物領域、 ９１…Ｐウエル、 ９２…ＬＯＣＯＳ領域、 ９３…フォトダイオードのＮ型領域、 ９４…チャネルインプラ領域、 ９５…シリコン酸化膜（ゲート絶縁膜）、 ９６…フィールドイオンインプラ領域、 ３１ａ、３１ｂ…フォトダイオード。
Claims (5)
- 【請求項１】 Ｐ型半導体基板と、 前記Ｐ型半導体基板の表層部に形成されたＰウエルと、 前記Ｐウエルの表層部で二次元の行列状に配置されて形
成され、前記Ｐウエルの表層部に選択的に形成されたＮ
型領域を有するフォトダイオード、前記Ｐウエルの表層
部に選択的に形成されたＮＭＯＳトランジスタの活性領
域および素子分離領域をそれぞれ含む複数の単位セル
と、 前記Ｐウエルの内部で前記フォトダイオードの下部の側
方に形成され、所定の電位に接続される余剰電子吸収用
のＮ型不純物領域とを具備することを特徴とする固体撮
像装置。 - 【請求項２】 請求項１記載の固体撮像装置において、 前記各単位セルは、 固体イメージセンサの撮像領域に二次元の行列状に配置
されて形成されており、各アノード側に接地電位が与え
られる２個のフォトダイオードと、 前記２個のフォトダイオードの各カソード側にそれぞれ
対応して各一端側が接続され、各ゲートにそれぞれ対応
して読取り線が接続された２個の読み出しトランジスタ
と、 前記２個の読み出しトランジスタの各他端側に共通にゲ
ートが接続され、ゲートには垂直選択線が接続され、一
端側に垂直信号線が接続された増幅トランジスタと、 前記増幅トランジスタの他端側に一端側が接続された垂
直選択トランジスタと、 前記垂直選択トランジスタの他端側に接続された電源線
と、 前記増幅トランジスタのゲートと前記電源線との間に接
続され、ゲートにはリセット線が接続されたリセットト
ランジスタとを具備することを特徴とする固体撮像装
置。 - 【請求項３】 請求項１または２記載の固体撮像装置に
おいて、 前記Ｎ型不純物領域は、前記各フォトダイオードの下部
の側方を取り囲む位置に形成され、全体が升目模様の格
子パターンを形成するように連結されていることを特徴
とする固体撮像装置。 - 【請求項４】 請求項１または２記載の固体撮像装置に
おいて、 前記Ｎ型不純物領域は、前記各フォトダイオードの下部
および前記増幅トランジスタの下部の側方を取り囲むよ
うに、前記素子分離領域の下方部および前記読み出しト
ランジスタの下方部に形成され、全体が升目模様の格子
パターンを形成するように連結されていることを特徴と
する固体撮像装置。 - 【請求項５】 請求項３または４記載の固体撮像装置に
おいて、 前記Ｎ型不純物領域は、格子パターンの周辺部で所定の
電位に接続されていることを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110723A JPH11307752A (ja) | 1998-04-21 | 1998-04-21 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10110723A JPH11307752A (ja) | 1998-04-21 | 1998-04-21 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307752A true JPH11307752A (ja) | 1999-11-05 |
Family
ID=14542866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10110723A Pending JPH11307752A (ja) | 1998-04-21 | 1998-04-21 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307752A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1998
- 1998-04-21 JP JP10110723A patent/JPH11307752A/ja active Pending
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