JPH11307552A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To improve high frequency characteristics while preventing breakage in a fine stripe part of an electrode by providing a first part arranged in a tilting surface of a part projecting forming a trapezoid and a second part arranged in an upper surface of a projecting part, and setting a width of a first part larger than a width of a second part. SOLUTION: A gate fine stripe part 12a has a first part 23 which is relatively wide, and a second part 24 which is narrower than the first part 23. The first part 23 is arranged across a step 9 and is connected to a gate connection part 15. The first part 23 is formed so that it becomes wide gradually toward the gate connections 15 from the second part 24. The second part 24 is arranged in an upper surface 20 enclosed with the step 9 and is formed fine to enable high frequency operation of an FET. One end of the second part 24 is connected to the first part 23. The gate fine stripe part 12a consisting of the first and second parts 23, 24 is projected to extend at right angles from the gate connections 15.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、電気的分離等を目
的として主動作領域の周囲がメサ構造になっているメタ
ル・セミコンダクタ電界効果トランジスタ等の半導体素
子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device such as a metal semiconductor field effect transistor having a mesa structure around a main operation region for the purpose of electrical isolation and the like.

【０００２】[0002]

【従来の技術】図１及び図２に示すように、素子間の電
気的分離等を目的としてメサ構造にしたメタル・セミコ
ンダクタ電界効果トランジスタ（ＭＥＳＦＥＴ）は公知
である。このＭＥＳＦＥＴは、半絶縁性のＧａＡｓ半導
体から成る基板１、この基板１の一方の主面に形成され
た高抵抗のｎ形ＧａＡｓ半導体から成るバッファ層２、
基板１の一方の主面にバッファ層２を介して形成された
ｎ形ＧａＡｓ半導体から成る活性層３とを備える半導体
基体４と、この半導体基体４の一方の主面に形成された
シリコン酸化膜等から成る絶縁膜５と、この絶縁膜５に
設けられた開口を通して活性層３に電気的に接続された
ドレイン電極６、ソース電極７及びゲート電極８とを有
している。なお、図１においては各電極６、７、８のパ
ターンを明確に示すために絶縁膜５が省かれ且つ各電極
６、７、８に点々が付されている。また、図２に示すよ
うにドレイン電極６及びソース電極７は２重の金属層で
形成されている。半導体基体４の一方の主面には、傾斜
状の段差部９が形成されており、活性層３及びバッファ
層２の上方側はこの段差部９の側面から露出している。
段差部９は、図１で破線で示すように、半導体基体４の
中央の主動作領域を囲むように環状に形成されており、
結果として半導体基体４の中央側において活性層３とバ
ッファ層２の上方側とが台形状の断面を有して上方に隆
起した構造いわゆるメサ構造になっている。また、ドレ
イン電極６、ソース電極７及びゲート電極８は電力容量
の増大を図るためにそれぞれ一般にフィンガ部と呼ばれ
ている細条部１０、１１、１２、フィンガ連結部即ち細
条連結部１３、１４、１５及びパッド部１６、１７、１
８を有している。ドレイン細条部１０とソース細条部１
１とゲート細条部１２は、図２に示すように活性層３の
上面において相互に離間して交互に配置されており、且
つそれぞれの連結部１３、１４、１５から帯状に延伸し
ている。このため、ドレイン電極６、ソース電極７及び
ゲート電極８は全体として櫛歯形状を有している。ここ
で、ドレイン細条部１０、ソース細条部１１及びゲート
細条部１２の連結部１３、１４、１５に接続された一端
側と連結部１３、１４、１５から離間した他端側は段差
部９に形成されている。このＭＥＳＦＥＴでは、ソース
電極６及びドレイン電極７が活性層３に低抵抗性接触
し、ゲート電極８が活性層３に対して金属−半導体接触
してその界面にショットキ障壁を形成する。このため、
ゲート電極８に印加する電圧値によってゲート電極８の
下方の活性層３に形成される空乏層の広がりを制御する
ことで、ドレイン・ソース間に流れる電流をコントロー
ルすることができる。なお、段差部９を設けて主動作領
域を突出させることによって、１枚の半導体ウエハに複
数のＦＥＴを形成し、しかる後、個々のＦＥＴを分離す
る場合において、ウエハ段階でＦＥＴの電気的特性を測
定する際の電気的分離を確実に達成することができる。
また、１つの半導体チップに複数のＦＥＴを設けた複合
素子又はＩＣを製造する場合において、素子間の電気的
分離が確実になる。2. Description of the Related Art As shown in FIGS. 1 and 2, a metal semiconductor field effect transistor (MESFET) having a mesa structure for the purpose of electrical isolation between elements and the like is known. This MESFET includes a substrate 1 made of a semi-insulating GaAs semiconductor, a buffer layer 2 made of a high-resistance n-type GaAs semiconductor formed on one main surface of the substrate 1,
A semiconductor substrate 4 including an n-type GaAs semiconductor active layer 3 formed on one main surface of a substrate 1 via a buffer layer 2; and a silicon oxide film formed on one main surface of the semiconductor substrate 4 And a drain electrode 6, a source electrode 7, and a gate electrode 8 electrically connected to the active layer 3 through an opening provided in the insulating film 5. In FIG. 1, the insulating film 5 is omitted and the electrodes 6, 7, and 8 are dotted to clearly show the patterns of the electrodes 6, 7, and 8. Further, as shown in FIG. 2, the drain electrode 6 and the source electrode 7 are formed of a double metal layer. An inclined step 9 is formed on one main surface of the semiconductor substrate 4, and the upper side of the active layer 3 and the buffer layer 2 is exposed from the side surface of the step 9.
As shown by a broken line in FIG. 1, the step 9 is formed in an annular shape so as to surround the central main operation region of the semiconductor substrate 4.
As a result, a so-called mesa structure in which the active layer 3 and the upper side of the buffer layer 2 have a trapezoidal cross section at the center side of the semiconductor substrate 4 and protrude upward. The drain electrode 6, the source electrode 7, and the gate electrode 8 are strips 10, 11, and 12, which are generally referred to as fingers, respectively, in order to increase power capacity. 14, 15 and pad portions 16, 17, 1
Eight. Drain strip 10 and source strip 1
As shown in FIG. 2, the gate strips 1 and the gate strips 12 are alternately arranged on the upper surface of the active layer 3 so as to be spaced apart from each other, and extend in a strip shape from the respective connecting portions 13, 14, 15. . Therefore, the drain electrode 6, the source electrode 7, and the gate electrode 8 have a comb shape as a whole. Here, one end of the drain strip 10, the source strip 11, and the gate strip 12 connected to the connecting portions 13, 14, 15 and the other end separated from the connecting portions 13, 14, 15 are steps. It is formed in the part 9. In this MESFET, the source electrode 6 and the drain electrode 7 make low-resistance contact with the active layer 3, and the gate electrode 8 makes metal-semiconductor contact with the active layer 3 to form a Schottky barrier at the interface. For this reason,
By controlling the spread of the depletion layer formed in the active layer 3 below the gate electrode 8 by the voltage value applied to the gate electrode 8, the current flowing between the drain and the source can be controlled. In the case where a plurality of FETs are formed on one semiconductor wafer by providing the stepped portion 9 to protrude the main operation region, and thereafter, when the individual FETs are separated, the electrical characteristics of the FETs at the wafer stage are reduced. Can be reliably achieved when measuring the electric current.
In the case of manufacturing a composite device or IC in which a plurality of FETs are provided on one semiconductor chip, electrical isolation between the devices is ensured.

【０００３】[0003]

【発明が解決しようとする課題】ところで、図１及び図
２に示す従来のＭＥＳＦＥＴにおいて、その高周波特性
を向上させるためにはゲート長即ちドレイン・ソース間
距離を短くする必要があり、ゲート細条部１２が幅狭に
形成される。しかしながら、ゲート細条部１２の幅をそ
の延伸方向の全体にわたって均一に狭くすると、メサ段
差部９を横切る部分においてゲート細条部１２が破断す
ることがあった。これはゲート細条部１２の形成時のフ
ォトリソグラフィー工程において、メサ段差部９での露
光が不十分となるためである。即ち、ゲート細条部１２
は、半導体基板４の一方の主面にＷＳｉ（タングステン
シリサイド）、ＴｉＷ（チタンタングステン合金）、Ｔ
ｉＮ（窒化チタン）等から成る高融点金属の化合物又は
合金を周知のＣＶＤ法等によって一様に形成した後、更
にこの上にフォトレジストを一様に塗布してから形成す
べきゲート細条部１２等の上方部分のフォトレジストの
み選択的に露光し、その後フォトレジストの未感光部分
並びに該未感光部分直下の金属膜を選択的に除去して形
成される。ここで、段差部９ではフォトレジストに対し
て細い線幅で良好に感光させることが困難であるから、
段差部９では金属膜が必要以上エッチング除去されてし
まう。この結果、ゲート細条部１２が段差部９において
破断する。By the way, in the conventional MESFET shown in FIGS. 1 and 2, the gate length, that is, the distance between the drain and the source needs to be shortened in order to improve the high frequency characteristics. The part 12 is formed narrow. However, when the width of the gate strip 12 is uniformly reduced over the entire extending direction, the gate strip 12 may be broken at a portion crossing the mesa step 9. This is because the exposure at the mesa step 9 becomes insufficient in the photolithography process at the time of forming the gate strip 12. That is, the gate strip 12
Means that WSi (tungsten silicide), TiW (titanium tungsten alloy), T
After a compound or alloy of a high melting point metal such as iN (titanium nitride) is uniformly formed by a well-known CVD method or the like, a photoresist is further uniformly coated thereon, and then a gate strip portion to be formed is formed. The photoresist is formed by selectively exposing only the photoresist in the upper portion such as 12 and then selectively removing the unexposed portion of the photoresist and the metal film immediately below the unexposed portion. Here, it is difficult to satisfactorily expose the photoresist to the photoresist with a small line width at the step portion 9.
At the step portion 9, the metal film is etched away more than necessary. As a result, the gate strip 12 is broken at the step 9.

【０００４】そこで、本発明は、電極の細条部における
破断を防止しつつ高周波特性の向上を図ることができる
ＭＥＳＦＥＴ等のメサ構造を有する半導体素子を提供す
ることを目的とする。Accordingly, an object of the present invention is to provide a semiconductor element having a mesa structure such as a MESFET which can improve high-frequency characteristics while preventing breakage of a narrow portion of an electrode.

【０００５】[0005]

【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、電流の通路となる単一
又は複数の半導体層を有する半導体基体と、前記半導体
基体の一方の主面上に設けられた少なくとも第１、第２
及び第３の電極とを有し、前記第１の電極は互いに並置
された複数の第１の細条部と前記複数の第１の細条部の
一方の端を相互に接続している第１の連結部とを有し、
前記第２の電極は互いに並置され且つ前記複数の第１の
細条部の相互間に配置されている複数の第２の細条部と
前記複数の第２の細条部の一端を相互に接続している第
２の連結部とを有し、前記第３の電極は前記第１の細条
部に並置された複数の第３の細条部とこの複数の第３の
細条部の一端を相互に接続している第３の連結部とを有
し、前記半導体層の前記第１、第２及び第３の細条部の
下方の主動作領域がこれを囲む周辺領域から台形状に突
出する部分に配置され、前記第１の連結部は前記周辺領
域に配置されている半導体素子において、前記第１の細
条部が前記台形状に突出する部分の傾斜面に配置されて
いる第１の部分とこの第１の部分に連続し且つ前記台形
状に突出している部分の上面に配置されている第２の部
分とを有し、前記第１の部分の幅が前記第２の部分の幅
よりも広く設定されていることを特徴とする半導体素子
に係わるものである。なお、請求項２に示すように、第
１の細条部の第１の部分の幅を第２の部分に向って徐々
に狭くすることが望ましい。また、請求項３に示すよう
に、ル−プ形成部を設け、２つの第１の部分と２つの第
２の部分と１つのル−プ形成部と第１の連結部とによっ
て環状パターンが生じるようにすることができる。ま
た、請求項４に示すように、第１の電極をゲート電極、
第２の電極をドレイン電極、第３の電極をソース電極と
してメタル・セミコンダクタ電界効果トランジスタとす
ることができる。また、請求項５に示すように高電子移
動度トランジスタ即ちＨＥＭＴ（HighElectron Mobili
ty Transistor）にも本発明を適用することができる。SUMMARY OF THE INVENTION In order to solve the above problems and achieve the above object, the present invention provides a semiconductor substrate having a single or a plurality of semiconductor layers serving as a current passage, and one of the semiconductor substrates. At least a first and a second provided on the main surface
And a third electrode, wherein the first electrode interconnects a plurality of first strips juxtaposed with each other and one ends of the plurality of first strips. And 1 connecting portion,
The second electrodes are juxtaposed with each other and are connected to one another by a plurality of second strips disposed between the plurality of first strips and one ends of the plurality of second strips. A second connecting portion connected thereto, wherein the third electrode includes a plurality of third strips juxtaposed to the first strip and a plurality of third strips. A third connecting portion having one end connected to each other, wherein a main operating region of the semiconductor layer below the first, second and third strips has a trapezoidal shape from a peripheral region surrounding the first operating portion. The first connecting portion is disposed on an inclined surface of the portion where the first strip portion protrudes in the trapezoidal shape in the semiconductor element disposed in the peripheral region. A first portion and a second portion that is continuous with the first portion and that is disposed on an upper surface of the portion that protrudes in the trapezoidal shape; It is intended according to the semiconductor element characterized the width of the first portion is set wider than the width of the second portion. It is preferable that the width of the first portion of the first narrow portion is gradually reduced toward the second portion. According to a third aspect of the present invention, a loop forming portion is provided, and an annular pattern is formed by two first portions, two second portions, one loop forming portion, and a first connecting portion. Can occur. Further, as described in claim 4, the first electrode is a gate electrode,
The second electrode may be a drain electrode and the third electrode may be a source electrode to form a metal semiconductor field effect transistor. Further, a high electron mobility transistor, ie, a HEMT (High Electron Mobili
The present invention can also be applied to ty transistors.

【０００６】[0006]

【発明の効果】各請求項の発明によれば、第１の電極の
細条部が傾斜面上で広くなり、台形状部分の上面で狭く
なっているので、細条部の破断を防止しつつ高周波特性
の向上を図ることかできる。また、請求項２に示すよう
に第１の部分の幅を第２の部分に向って徐々に狭くなる
ように変化させると、エッチングによって第１及び第２
の部分を良好に形成することが可能になる。また、請求
項３に示すようにル−プ形成部によって隣り合う２つの
第２の細条部を相互に接続すると、２つの第２の細条部
の内の一方と第１の連結部との間が切断しても一方の細
条部がル−プ形成部を介して他方の細条部に接続されて
いるので、両方の細条部を有効に動作させることができ
る。According to the invention of each claim, the narrow portion of the first electrode is widened on the inclined surface and narrowed on the upper surface of the trapezoidal portion. It is possible to improve the high frequency characteristics while improving the characteristics. Further, when the width of the first portion is changed so as to gradually decrease toward the second portion, the first and second portions are etched.
Can be satisfactorily formed. Further, when two adjacent second strips are connected to each other by the loop forming section, one of the two second strips and the first connecting portion are connected to each other. Even if the gap is cut, one of the strips is connected to the other strip via the loop forming portion, so that both strips can be operated effectively.

【０００７】[0007]

【実施形態及び実施例】次に、図３〜図１１を参照して
本発明の実施形態及び実施例を説明する。但し、図３〜
図１１において図１及び図２と実質的に同一の部分には
同一の符号を付してその説明を省略する。Embodiments and Examples Next, embodiments and examples of the present invention will be described with reference to FIGS. However, FIG.
In FIG. 11, substantially the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof will be omitted.

【０００８】[0008]

【第１の実施例】図３は絶縁膜を省き且つ各電極６、
７、８に点々を付してＭＥＳＦＥＴを図１と同様に示す
平面図であり、図４は図３のＢ−Ｂ線に相当する部分の
断面図である。この図３及び図４に示すＭＥＳＦＥＴ
は、ドレイン電極６、ソース電極７及びゲート電極８の
パターンにおいて図１及び図２に示す従来例と相違し、
この他は図１及び図２に示す従来例と同一に形成されて
いる。First Embodiment FIG. 3 omits an insulating film and forms each electrode 6,
FIG. 4 is a plan view showing the MESFET in the same manner as FIG. 1 by adding dots to 7 and 8, and FIG. 4 is a cross-sectional view of a portion corresponding to line BB in FIG. The MESFET shown in FIGS. 3 and 4
Is different from the conventional example shown in FIGS. 1 and 2 in the pattern of the drain electrode 6, the source electrode 7, and the gate electrode 8,
The rest is formed in the same manner as the conventional example shown in FIGS.

【０００９】図４の半導体基体４は、図２と同様に半絶
縁性基板１と高抵抗のｎ形ＧａＡｓ半導体から成るバッ
ファ層２と、ｎ形ＧａＡｓ半導体から成る活性層３とか
ら成り、活性層３が島状に残るように段差部９が設けら
れている。従って、活性層３の上面即ち段差部９に囲ま
れた突出部分の上面２０はバッファ層２の露出面から成
る周辺領域２１によって環状に囲まれている。The semiconductor substrate 4 shown in FIG. 4 comprises a semi-insulating substrate 1, a buffer layer 2 made of a high-resistance n-type GaAs semiconductor, and an active layer 3 made of an n-type GaAs semiconductor. The step 9 is provided so that the layer 3 remains in an island shape. Therefore, the upper surface 20 of the active layer 3, that is, the upper surface 20 of the protruding portion surrounded by the step 9 is annularly surrounded by the peripheral region 21 formed of the exposed surface of the buffer layer 2.

【００１０】図３及び図４において第１の電極としての
ゲート電極８は、第１の細条部としての複数のゲート細
条部１２ａとこれ等を相互に接続する第１の連結部とし
てのゲート連結部１５とゲートパッド部１８とループ形
成部２２とから成る。本発明に従うパターンのゲート細
条部１２ａは比較的幅広の第１の部分２３とこの第１の
部分２３よりも幅が狭い第２の部分２４とを有する。第
１の部分２３は段差部９を横切るように配置されゲート
連結部１５に接続されている。この第１の部分２３は第
２の部分２４からゲ−ト連結部１５に向って幅が徐々に
広くなるように形成されている。第２の部分２４は段差
部９で囲まれた上面２０に配置され、ＦＥＴの高周波動
作を可能にするために細く形成されている。この第２の
部分２４の一端は第１の部分２３に接続されている。な
お、先細に形成された第１の部分２３の先端の幅は第２
の部分２４の幅と同一である。第１及び第２の部分２
３、２４から成るゲート細条部１２ａはゲート連結部１
５から直角に延びるように突出している。図３の実施例
では６個のゲート細条部１２ａが設けられ、両側の２個
を除いた内側の４個のゲート細条部１２ａは２個ずつに
分けられ、それぞれがループ形成部２２によって相互に
接続されている。即ち、隣り合う２つの第２の部分２４
の他端がループ形成部２２で連結されている。従って、
ゲート連結部１５と２つのゲート細条部１２ａと１つの
ループ形成部２２とによって１つのループが形成されて
いる。ループ形成部２２は段差部９を横切る部分と段差
部９よりも外側の周辺領域に配置された部分とから成
る。In FIG. 3 and FIG. 4, a gate electrode 8 as a first electrode has a plurality of gate strips 12a as first strips and a first connecting portion connecting these to each other. It comprises a gate connecting part 15, a gate pad part 18, and a loop forming part 22. The gate strip 12a of the pattern according to the present invention has a first portion 23 that is relatively wide and a second portion 24 that is narrower than the first portion 23. The first portion 23 is arranged so as to cross the step portion 9 and is connected to the gate connecting portion 15. The first portion 23 is formed so that the width gradually increases from the second portion 24 toward the gate connecting portion 15. The second portion 24 is disposed on the upper surface 20 surrounded by the step 9, and is formed thin to enable high-frequency operation of the FET. One end of the second part 24 is connected to the first part 23. The width of the tip of the tapered first portion 23 is the second width.
Is the same as the width of the portion 24. First and second part 2
The gate strips 12a, 3 and 24,
5 so as to extend at a right angle. In the embodiment of FIG. 3, six gate strips 12 a are provided, and the inner four gate strips 12 a except for two on both sides are divided into two, each of which is formed by the loop forming part 22. Interconnected. That is, two adjacent second portions 24
Are connected by a loop forming part 22. Therefore,
One loop is formed by the gate connecting part 15, the two gate strips 12a, and one loop forming part 22. The loop forming part 22 includes a part crossing the step part 9 and a part arranged in a peripheral area outside the step part 9.

【００１１】第２の電極としてのドレイン電極６は、第
２の細条部としての３個のドレイン細条部１０ａと、第
２の連結部としての１個のドレイン連結部１３と１個の
ドレインパッド部１６とから成る。図３のドレイン電極
６は、ドレイン細条部１０ａの先端が先細になっている
点で図１と相違し、この他は図１と同一に形成されてい
る。ドレイン細条部１０ａはゲ−ト細条部１２ａの相互
間に配置され且つゲ−ト細条部１２ａに平行に延びてい
る。このドレイン細条部１０ａの大部分は上面２０上に
配置され、この先端部はゲート細条部１２ａの第１の部
分２３の間に配置され、第１の部分２３の幅が広げられ
た分だけ狭められている。従って、ドレイン細条部１０
ａとゲート細条部１２ａとの間隔の均一化が図られてい
る。The drain electrode 6 as a second electrode includes three drain strips 10a as a second strip, one drain connecting part 13 as a second connecting part, and one drain connecting part 13 as a second connecting part. And a drain pad section 16. The drain electrode 6 shown in FIG. 3 is different from that shown in FIG. 1 in that the tip of the drain strip portion 10a is tapered. The drain strips 10a are located between the gate strips 12a and extend parallel to the gate strips 12a. Most of the drain strip 10a is disposed on the upper surface 20, and the tip is disposed between the first portions 23 of the gate strip 12a, and the width of the first portion 23 is increased. Only narrowed. Therefore, the drain strip 10
a and the gate strip 12a are made uniform.

【００１２】第３の電極としてのソース電極７は、第３
の細条部としての４個のソース細条部１１ａと、第３の
連結部としての２個のソース連結部１４と、２個のソー
スパッド部１７とから成る。図３のソース電極７は、ソ
ース細条部１１ａのパターンにおいて図１と相違し、こ
の他は図１と同一に形成されている。ソース細条部１１
ａの大部分は活性層３の上面２０に配置されている。４
個のソース細条部１１ａの内で両端の２個のソース細条
部１１ａはゲート細条部１２ａの外側に配置され、残り
の２個のソース細条部１１ａの大部分はループを形成す
る２つのゲート細条部１２ａの相互間に配置されてい
る。ソース細条部１１ａはゲート細条部１２ａに並置さ
れて基体４の第１の側面４ａから第２の側面４ｂに向う
ように延びているので、ゲート細条部１２ａの第１の部
分２３の間に配置される部分を有している。図３では、
ゲート細条部１２ａの第１の部分２３を広くした分だ
け、ソース細条部１１ａの段差部９を横切る部分の幅が
狭められている。また、ソース細条部１１ａの先端が先
細に形成されている。従って、ソース細条部１１ａとゲ
ート細条部１２ａとの間隔の均一化が図られている。内
側の２つのソース細条部１１ａが平面的に見てゲート連
結部１５を横切る領域においては、図１０に示すように
両者間に絶縁膜５が介在し、両者間が電気的に絶縁され
ている。なお、図３では２つのソース連結部１４が設け
られているが、両者を相互に接続してもよい。The source electrode 7 serving as a third electrode has a third electrode.
, Four source strips 11a as the narrow strips, two source connecting sections 14 as the third connecting sections, and two source pad sections 17. The source electrode 7 of FIG. 3 is different from that of FIG. 1 in the pattern of the source strip portion 11a, and is otherwise formed in the same manner as in FIG. Sauce strip 11
Most of a is arranged on the upper surface 20 of the active layer 3. 4
Of the two source strips 11a, the two source strips 11a at both ends are disposed outside the gate strip 12a, and most of the remaining two source strips 11a form a loop. It is arranged between two gate strips 12a. Since the source strip 11a is juxtaposed to the gate strip 12a and extends from the first side face 4a of the base 4 to the second side face 4b, the first strip 23 of the gate strip 12a is formed. It has a portion arranged between them. In FIG.
The width of the portion of the source strip 11a crossing the step 9 is reduced by the width of the first portion 23 of the gate strip 12a. In addition, the tip of the source strip 11a is tapered. Therefore, the distance between the source strip 11a and the gate strip 12a is made uniform. In the region where the two inner source strips 11a cross the gate connecting portion 15 in plan view, the insulating film 5 is interposed between the two, as shown in FIG. I have. Although two source connection portions 14 are provided in FIG. 3, they may be connected to each other.

【００１３】図３においてＭＥＳＦＥＴは垂直方向（上
下方向）に延びる中心線を基準にして左右対称に形成さ
れている。また、ドレイン電極６、ソース電極７及びゲ
ート電極８は全体として櫛歯状に形成されている。In FIG. 3, the MESFET is formed symmetrically with respect to a center line extending in the vertical direction (up and down direction). The drain electrode 6, the source electrode 7, and the gate electrode 8 are formed in a comb shape as a whole.

【００１４】図５〜図８は図３及び図４のＭＥＳＦＥＴ
の製造方法を概略的に示す。まず、図５に示すように半
導体基体４を用意する。図５〜図８において破線は素子
分割線を示す。従って、半導体基体４は複数のＭＥＳＦ
ＥＴを得ることができる大面積の半導体ウエハである。
次に、図６に示すように活性層３を選択的エッチングで
除去し、段差部９を形成する。これにより、複数のＭＥ
ＳＦＥＴの活性層３は相互に分離される。次に、基体４
の表面に金属層を形成し、エッチングによってドレイン
電極６及びソース電極７の第１の金属層６ａ、７ａを形
成し、同時にゲート電極８を形成する。次に、図７に示
すように絶縁膜５を形成し、ドレイン電極６及びソース
電極７の第１の金属層６ａ、７ａを露出させるように開
口を設ける。次に、図８に示すようにドレイン電極６及
びソース電極７の第１の金属層６ａ、７ａの上に第２の
金属層６ｂ、７ｂを設ける。また、ソース電極７の第２
の金属層７ｂを図１０に示すようにゲート連結部１５を
横切るように形成する。図８の状態で１枚の基体４に複
数のＭＥＳＦＥＴを含むものが得られる。この状態にお
いて各ＭＥＳＦＥＴは電気的に分離されているので、個
別に電気的特性をチェックすることができる。また、複
数のＭＥＳＦＥＴを複合化又は集積化する場合において
も、複数のＭＥＳＦＥＴの相互間を分離することができ
る。図８の基体４から個別の複数のＭＥＳＦＥＴを得る
時には破線に沿って基体４を分割する。FIGS. 5 to 8 show the MESFETs of FIGS. 3 and 4.
1 schematically shows a method for producing the same. First, a semiconductor substrate 4 is prepared as shown in FIG. 5 to 8, broken lines indicate element dividing lines. Therefore, the semiconductor substrate 4 includes a plurality of MESFs.
This is a large-area semiconductor wafer from which ET can be obtained.
Next, as shown in FIG. 6, the active layer 3 is removed by selective etching to form a step 9. This allows multiple MEs
The active layers 3 of the SFET are separated from each other. Next, the base 4
A first metal layer 6a, 7a of the drain electrode 6 and the source electrode 7 is formed by etching, and a gate electrode 8 is formed at the same time. Next, as shown in FIG. 7, an insulating film 5 is formed, and openings are provided so as to expose the first metal layers 6a and 7a of the drain electrode 6 and the source electrode 7. Next, as shown in FIG. 8, second metal layers 6b and 7b are provided on the first metal layers 6a and 7a of the drain electrode 6 and the source electrode 7, respectively. The second of the source electrode 7
The metal layer 7b is formed so as to cross the gate connecting portion 15 as shown in FIG. In the state shown in FIG. 8, one substrate 4 including a plurality of MESFETs is obtained. In this state, each MESFET is electrically isolated, so that the electrical characteristics can be individually checked. Further, even when a plurality of MESFETs are combined or integrated, the plurality of MESFETs can be separated from each other. When obtaining a plurality of individual MESFETs from the base 4 of FIG. 8, the base 4 is divided along the broken line.

【００１５】本実施例のＭＥＳＦＥＴは次の効果を有す
る。 （１） 段差部９を横切る部分において、ゲート細条部
１２ａが幅広になっているのでゲート細条部１２ａの断
線が生じない。 （２） ゲート連結部１５の両端に配置された２つのゲ
ート細条部１２ａを除いて、隣り合う一対のゲート細条
部１２ａの他方の端部側がループ形成部２２で接続され
ている。このため、一対のゲート細条部１２ａの一方の
第１の部分２３が破断しても、一方のゲート細条部１２
ａがループ形成部２３と他方のゲート細条部１２ａを介
してゲートパッド部１８に電気的に接続される。この結
果、上記（１）の効果と相俟って信頼性の高いＭＥＳＦ
ＥＴが実現される。 （３） ゲート細条部１２ａに幅広の第１の部分２３を
設けて断線を防止したにも拘らず、ゲート細条部１２ａ
とドレイン細条部１０ａ及びソース細条部１１ａとの間
隔は十分に広くなっているので、ゲート・ソース間耐圧
及びゲート・ドレイン間耐圧は十分に高いレベルを維持
できる。 （４） ゲートチャネル形成領域として機能する活性層
３の上面に形成されたゲート細条部１２ａの第２の部分
２４の幅は十分に小さくなっている。この結果、第１の
部分２３でゲート細条部１２ａの破断が防止され且つＭ
ＥＳＦＥＴの高周波化が高レベルに達成できる。The MESFET of this embodiment has the following effects. (1) Since the gate narrow portion 12a is wide at a portion crossing the step 9, no breakage of the gate narrow portion 12a occurs. (2) Except for the two gate strips 12 a arranged at both ends of the gate connecting section 15, the other ends of the pair of adjacent gate strips 12 a are connected by the loop forming section 22. Therefore, even if one of the first portions 23 of the pair of gate strips 12a is broken, one of the gate strips 12a is broken.
a is electrically connected to the gate pad section 18 via the loop forming section 23 and the other gate strip section 12a. As a result, a highly reliable MESF combined with the effect of the above (1)
ET is realized. (3) Despite providing a wide first portion 23 in the gate strip 12a to prevent disconnection, the gate strip 12a
Since the distance between the drain strip 10a and the source strip 11a is sufficiently wide, the gate-source breakdown voltage and the gate-drain breakdown voltage can be maintained at sufficiently high levels. (4) The width of the second portion 24 of the gate strip 12a formed on the upper surface of the active layer 3 functioning as a gate channel formation region is sufficiently small. As a result, breakage of the gate strip 12a is prevented in the first portion 23 and M
Higher frequency of the ESFET can be achieved.

【００１６】[0016]

【第２の実施例】次に、図１１を参照して第２の実施例
のＨＥＭＴ（High Electron MobilityTransistor）即
ち高電子移動度トランジスタを説明する。但し、図１１
において図１〜図１０と実質的に同一の部分には同一の
符号を付してその説明を省略する。図１１において、ド
レイン電極６、ソース電極７及びゲート電極８の平面パ
ターンは第１の実施例を示す図３と同一であり、基体４
０の構成のみが第１の実施例と相違している。即ち、図
１１の基体４０は、半絶縁性のＧａＡｓ半導体から成る
基板４１と、この基板４１の一方の主面に形成された高
抵抗のｎ形ＧａＡｓ半導体から成るバッファ層４２と、
このバッファ層４２の上に形成された実質的に不純物を
含まないＧａＡｓ半導体から成る活性層（二次元電子ガ
ス層形成領域）４３と、更にこの活性層４３の上面に形
成されたＳｉのトープされたＡｌＧａＡｓ半導体から成
るキャリア注入層４４とを有する。活性層４３とキャリ
ア注入層４４が選択的に除去され、これ等の周りに段差
部９が形成されている。この段差部９を横切る部分のゲ
ート電極８の細条部は第１の実施例と同様に幅広に形成
されている。従って、この第２の実施例によっても第１
の実施例と同様の作用効果が得られる。Second Embodiment Next, a HEMT (High Electron Mobility Transistor), that is, a high electron mobility transistor according to a second embodiment will be described with reference to FIG. However, FIG.
In FIG. 7, substantially the same parts as those shown in FIGS. In FIG. 11, the plane patterns of the drain electrode 6, the source electrode 7, and the gate electrode 8 are the same as those in FIG.
Only the configuration of 0 is different from the first embodiment. That is, the substrate 40 in FIG. 11 includes a substrate 41 made of a semi-insulating GaAs semiconductor, a buffer layer 42 made of a high-resistance n-type GaAs semiconductor formed on one main surface of the substrate 41,
An active layer (two-dimensional electron gas layer forming region) 43 made of a GaAs semiconductor substantially free of impurities formed on the buffer layer 42, and a Si top formed on the upper surface of the active layer 43. And a carrier injection layer 44 made of an AlGaAs semiconductor. The active layer 43 and the carrier injection layer 44 are selectively removed, and the step 9 is formed around them. The narrow portion of the gate electrode 8 that crosses the step 9 is formed wide as in the first embodiment. Therefore, the first embodiment is also used in the second embodiment.
The same operation and effect as those of the embodiment are obtained.

【００１７】[0017]

【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） ループ形成部２２を設けないで、ゲート細条部
１２ａの他端を開放状態にすることができる。 （２） バイポーラトランジスタにも本発明を適用する
ことができる。この場合にはドレイン電極６をコレクタ
電極、ソース電極７をエミッタ電極、ゲート電極８をベ
ース電極とし、且つ半導体基体に周知のコレクタ領域、
エミッタ領域及びベース領域を設ける。[Modifications] The present invention is not limited to the above-described embodiment, and for example, the following modifications are possible. (1) The other end of the gate strip 12a can be opened without providing the loop forming section 22. (2) The present invention can be applied to a bipolar transistor. In this case, the drain electrode 6 is used as a collector electrode, the source electrode 7 is used as an emitter electrode, the gate electrode 8 is used as a base electrode, and a well-known collector region is formed on a semiconductor substrate.
An emitter region and a base region are provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来のＭＥＳＦＥＴを絶縁膜を省いて示す平面
図である。FIG. 1 is a plan view showing a conventional MESFET without an insulating film.

【図２】図１のＡ−Ａ線に相当する部分の断面図であ
る。FIG. 2 is a cross-sectional view of a portion corresponding to line AA in FIG.

【図３】本発明の第１の実施例のＭＥＳＦＥＴを絶縁膜
を省いて示す平面図である。FIG. 3 is a plan view showing the MESFET according to the first embodiment of the present invention without an insulating film.

【図４】図３のＢ−Ｂ線に相当する部分の断面図であ
る。FIG. 4 is a sectional view of a portion corresponding to line BB in FIG. 3;

【図５】ＭＥＳＦＥＴを製造するための半導体基体を示
す断面図である。FIG. 5 is a sectional view showing a semiconductor substrate for manufacturing a MESFET.

【図６】図５の基体に基づいて表面に段差部を設け、各
電極の第１の金属層を形成したものを示す断面図であ
る。FIG. 6 is a cross-sectional view showing a structure in which a step portion is provided on the surface based on the base of FIG. 5 and a first metal layer of each electrode is formed.

【図７】図６のものに絶縁膜を設けた状態を示す断面図
である。FIG. 7 is a cross-sectional view showing a state in which an insulating film is provided in FIG.

【図８】複数のＭＥＳＦＥＴを含む基体を示す断面図で
ある。FIG. 8 is a cross-sectional view showing a base including a plurality of MESFETs.

【図９】図３のＭＥＳＦＥＴの段差部の近傍を詳しく示
す断面図である。9 is a cross-sectional view showing the vicinity of a step portion of the MESFET of FIG. 3 in detail.

【図１０】図３のソース電極のクロス配線部を示す断面
図である。FIG. 10 is a sectional view showing a cross wiring portion of the source electrode of FIG. 3;

【図１１】第２の実施例のＨＥＭＴを図４と同様に示す
断面図である。FIG. 11 is a cross-sectional view showing the HEMT of the second embodiment, similarly to FIG.

【符号の説明】[Explanation of symbols]

１ 半導体基板 ２ バッファ層 ３ 活性層 ４ 基体 ５ 絶縁膜 ６ ドレイン電極 ７ ソース電極 ８ ゲート電極 ９ 段差部 １２ａ ゲート細条部 １５ ゲート連結部 ２２ ループ形成部 ２３ 第１の部分 ２４ 第２の部分 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Buffer layer 3 Active layer 4 Base 5 Insulating film 6 Drain electrode 7 Source electrode 8 Gate electrode 9 Step part 12a Gate strip part 15 Gate connection part 22 Loop formation part 23 First part 24 Second part

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 電流の通路となる単一又は複数の半導体
層を有する半導体基体と、前記半導体基体の一方の主面
上に設けられた少なくとも第１、第２及び第３の電極と
を有し、前記第１の電極は互いに並置された複数の第１
の細条部と前記複数の第１の細条部の一方の端を相互に
接続している第１の連結部とを有し、前記第２の電極は
互いに並置され且つ前記複数の第１の細条部の相互間に
配置されている複数の第２の細条部と前記複数の第２の
細条部の一端を相互に接続している第２の連結部とを有
し、前記第３の電極は前記第１の細条部に並置された複
数の第３の細条部とこの複数の第３の細条部の一端を相
互に接続している第３の連結部とを有し、前記半導体層
の前記第１、第２及び第３の細条部の下方の主動作領域
がこれを囲む周辺領域から台形状に突出する部分に配置
され、前記第１の連結部は前記周辺領域に配置されてい
る半導体素子において、 前記第１の細条部が前記台形状に突出する部分の傾斜面
に配置されている第１の部分とこの第１の部分に連続し
且つ前記台形状に突出している部分の上面に配置されて
いる第２の部分とを有し、前記第１の部分の幅が前記第
２の部分の幅よりも広く設定されていることを特徴とす
る半導体素子。1. A semiconductor substrate having a single or a plurality of semiconductor layers serving as a current passage, and at least first, second, and third electrodes provided on one main surface of the semiconductor substrate. The first electrode includes a plurality of first electrodes arranged side by side.
And a first connecting portion interconnecting one ends of the plurality of first strips with each other, wherein the second electrodes are juxtaposed with each other and the plurality of first strips are connected to each other. A plurality of second strips disposed between the strips, and a second connecting portion interconnecting one ends of the plurality of second strips with each other, The third electrode includes a plurality of third strips juxtaposed to the first strip and a third connecting portion interconnecting one ends of the plurality of third strips. A main operating area below the first, second and third strips of the semiconductor layer is disposed in a portion protruding in a trapezoidal shape from a peripheral area surrounding the first operating area, and the first connecting part is In the semiconductor element disposed in the peripheral region, a first portion disposed on an inclined surface of a portion where the first strip portion protrudes in the trapezoidal shape and a first portion disposed on an inclined surface of the trapezoidal portion. A second portion that is continuous and disposed on an upper surface of the portion that protrudes in the trapezoidal shape, wherein the width of the first portion is set wider than the width of the second portion. A semiconductor element characterized by the above-mentioned. 【請求項２】 前記第１の部分は前記第２の部分に向っ
て徐々に幅が狭くなるように形成されていることを特徴
とする請求項１記載の半導体素子。2. The semiconductor device according to claim 1, wherein said first portion is formed so as to gradually decrease in width toward said second portion. 【請求項３】 前記第１の電極は、更にループ形成部を
有し、このループ形成部は前記第２の部分を基準にして
前記第１の部分と反対側に配置され且つ互いに隣り合う
２つの前記第２の部分を相互に接続するように形成され
ていることを特徴とする請求項１又は２記載の半導体素
子。3. The first electrode further has a loop forming portion, the loop forming portion being disposed on the opposite side of the first portion with respect to the second portion and being adjacent to each other. The semiconductor device according to claim 1, wherein the two second portions are formed so as to be connected to each other. 【請求項４】 前記半導体素子は、メタル・セミコンダ
クタ電界効果トランジスタであって、前記第１の電極は
ゲート電極であり、前記第２の電極はドレイン電極であ
り、前記第３の電極はソース電極であることを特徴とす
る請求項１又は２又は３記載の半導体素子。4. The semiconductor device is a metal semiconductor field effect transistor, wherein the first electrode is a gate electrode, the second electrode is a drain electrode, and the third electrode is a source electrode. The semiconductor device according to claim 1, wherein: 【請求項５】 前記半導体素子は高電子移動度トランジ
スタであり、前記第１の電極はゲート電極であり、前記
第２の電極はドレイン電極であり、前記第３の電極はソ
ース電極であることを特徴とする請求項１又は２又は３
記載の半導体素子。5. The semiconductor device is a high electron mobility transistor, wherein the first electrode is a gate electrode, the second electrode is a drain electrode, and the third electrode is a source electrode. 4. The method according to claim 1, wherein
The semiconductor element as described in the above.