JPH1130652A - 集積回路を有する半導体ボディおよび集積回路の出力回路の試験方法 - Google Patents
集積回路を有する半導体ボディおよび集積回路の出力回路の試験方法Info
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Abstract
ボンドパッドに物理的に接触することなく試験して、回
路の走査試験を短時間で行うとともに、試験される回路
内での熱の発生を少なくする。 【解決手段】 試験器は、走査動作を制御する走査イン
タフェースと、試験信号を発生する信号発生器と、電圧
計と、試験器のTSA端子またはTSB端子を電圧計ま
たは信号発生器に接続する第1のスイッチング回路SW
1と、既知抵抗Rを経て試験器のTSC端子をプログラ
ム可能電圧源Vpに接続する第2のスイッチング回路S
W2と、試験器の全体的動作を制御する試験制御コンピ
ュータとを含む。ウエハ上の集積回路ダイの周辺回路で
ある出力バッファ350、入力バッファ360、静電気
放電保護回路ESDおよびバス・ホルダBHは、ダイの
ボンドパッドに物理的に接触することなく試験される。
Description
ドパッドを物理的にプロービングすることなく行われる
ウエハ上の集積回路ダイの試験に関し、特に、ボンドパ
ッドを物理的にプロービングすることなく行われる、ダ
イのパッド・バッファ,静電気放電保護回路およびパッ
ド・バス・ホルダの試験に関する。
は、回路を走査セルおよび組合せ論理に構成する。その
ように構成されたとき、走査セルは、組合せ論理から試
験応答データを収集するように制御され、その後、組合
せ論理から収集された試験応答データをアンロードしか
つ組合せ論理へ印加するための次の試験刺激データをロ
ードするためにシフトされる。
よび組合せ論理(CL)を有する電気回路を示す。図2
は、Dフリップフロップ(FF)として具体化された図
1のメモリの例を示し、それぞれのメモリは、データ入
力とデータ出力とクロックおよびリセット制御信号とを
有する。図3は、諸メモリを走査セルに変換しかつ組合
せ論理の出力(D,E,F)を走査セル収集入力に接続
することによりどのように図1の回路が走査試験可能に
され得るかの一例を示す。図4(A)は、どのようにD
フリップフロップに基づくメモリが走査セルに変換され
るかの一例を示す。走査セルは、フリップフロップへの
3:1マルチプレクサ入力を有する。このマルチプレク
サは、選択制御(S)を受けることにより、(1)組合
せ論理の出力をフリップフロップへ入力し(入力1:収
集入力)、(2)外部入力をフリップフロップへ入力し
(入力2:機能入力)、または(3)直列入力をフリッ
プフロップへ入力する(SI:シフト入力)。フリップ
フロップは、クロック(C)およびリセット(R)制御
入力を受ける。走査セルは、それらの直列入力(SI)
および直列出力(SO)を経て互いに接続され、図3の
回路を通る3ビット走査経路を形成する。3つの走査セ
ルは、機能動作中においては、状態メモリとして動作す
る。試験動作中においては、それらの走査セルは走査セ
ルとして動作し、組合せ論理への試験刺激の入力を可能
にして、組合せ論理からの応答出力を収集する。この開
示においては、エッジ感応形Dフリップフロップメモリ
が用いられているが、レベル感応形メモリもまた同様に
用いられ得る。レベル感応形メモリの走査メモリへの変
換は公知である。
論理への刺激の入力と組合せ論理からの応答の収集との
双方を行う。どのようにこの回路が走査試験可能にされ
得るかの他の例においては、図3に点線のボックスで示
されているように、走査セルは、この回路および走査経
路に追加され得、かつ、組合せ論理の出力に結合させら
れ得る。これは、変換された走査セル(A,B,C)と
追加された走査セルにより収集された出力応答とによっ
て入力刺激が供給されることを可能にする。応答データ
を収集する目的での走査セルの追加は、回路を追加する
ことになる。また、もし走査セルが組合せ論理の応答を
収集するために追加されれば、変換された走査セルA,
B,Cは入力1と組合せ論理出力からの帰還接続とを必
要としない。
過する単一ビットバイパス走査経路を可能にするための
バイパスメモリ(BM)が示されている。走査バイパス
メモリの使用は公知である。バイパスメモリの一例は、
図4(B)に示されている。回路の従来のバイパスを提
供することに加えて、本発明のバイパスメモリは、収集
動作中にその現状態を保持するために、また、データが
SIとSOとの間において選択されるか否かにかかわら
ずデータを常にSIからロードするために、必要とされ
る。バイパスメモリのマルチプレクサとそれが受ける選
択(S)制御とは、これら2つの要求が満たされること
を可能にする。
図3の回路を示す。試験器は、第1回路(C1)の直列
入力へデータを出力し、最後の回路(C3)の直列出力
からデータを受ける。試験器は、3つの回路すべてに制
御信号を出力し、それぞれの走査試験サイクル中におい
てそれらの走査セルの収集動作およひシフト動作を調整
する。
6においては、N個の回路が走査経路上に接続されてい
る。試験器は、すべての回路C1〜CNを制御してリセ
ットする。リセットに続いて、試験器は、すべての回路
C1〜CNを制御してリセット刺激データに対する第1
の応答データを収集する。次に、試験器は、すべての回
路C1〜CNを制御して、第1の収集応答データをシフ
トアウトし、第2の刺激データをシフトインする。応答
データを収集し、新しい刺激データをシフトインしつつ
応答データをシフトアウトするこのプロセスは、回路C
1〜CNのそれぞれを試験するために必要なパターンの
数(P)だけ繰り返される。直列に接続された回路の数
(N)が増加するのに伴い、試験器がそれぞれの収集/
シフト・サイクル中に通過する必要のある走査経路の長
さ(L)も増加する。従来の走査試験を用いる場合のク
ロックを単位とする試験時間は、適用されるべきパター
ンの数(P)を走査経路内の各回路(N)の走査経路長
(L)の和に乗算したものに等しい。
3)が、従来、図5に示されているような試験器により
どのように走査試験されるかを示す。各回路C1,C
2,C3用の組合せ論理デコードは例1のテーブルに示
されている。それらのテーブルは、組合せ論理への走査
セル(ABC)の現状態(PS)出力(すなわち、刺
激)と組合せ論理から走査セル(ABC)への次状態
(NS)入力(すなわち、応答)とを示す。試験の初め
には、試験器は、すべての走査セルを第1の現状態(P
S1)にリセットするための制御信号を出力する。次
に、試験器は、すべての走査セルに制御信号を出力し
て、PS1刺激に対する組合せ論理(CL)の応答出力
の第1の収集(CP1)を行う。次に、試験器は、制御
信号を出力して、各回路の走査セルから第1の収集応答
データをアンロードするための第1の9ビットシフト動
作(SH1)を行い、かつ第2の現状態(PS2)刺激
データを各回路の走査セルにロードする。次に、試験器
は、第2の現状態(PS2)刺激データからの応答デー
タにより走査セルをロードする第2の収集(CP2)を
行い、次に、第2の収集応答データをアンロードしかつ
第3の刺激データをロードする第2の9ビットシフト
(SH2)を行う。次に、試験器は、第3の現状態(P
S3)刺激データからの応答データにより走査セルをロ
ードする第3の収集(CP3)を行い、次に、第3の収
集応答データをアンロードしかつ第4の刺激データ(1
1)をロードする第3の9ビットシフト(SH3)を行
う。このプロセスは、第8の現状態(PS8)刺激デー
タからの応答データにより走査セルをロードする第8の
収集(CP8)まで継続し、次に、最終の収集応答デー
タをアンロードする第8の9ビットシフト(SH8)を
行う。第8のシフト(SH8)中に走査セルへ入力され
たデータは、第8のシフトに続いて試験が完了するの
で、ドント・ケア・データ(x)であり得る。もしすべ
ての回路が良好であれば、各PS1−8刺激に対してシ
フトアウトされる応答は、C1,C2およびC3のテー
ブルに示されている期待応答に一致するであろう。例1
における回路の、従来の走査試験用の試験クロックの数
は、収集クロック(CP1〜CP8)とシフトクロック
(SH1〜SH8)との和(すなわち、8+(8×9)
=80)である。
も短時間で電気回路を走査試験することが望ましい。
走査試験応答データを他の回路用の走査試験刺激データ
として再使用することにより、走査試験を加速する。
(warping)走査試験の概念を示す。ウォーピン
グという用語は、直列データが本発明による走査試験中
に回路を通って伝搬する非従来的様式を示すために用い
られている。図7において、N個の回路が走査経路上に
接続されている。試験器は、すべての回路C1〜CNを
制御してリセットする。リセットに続いて、試験器は、
すべての回路C1〜CNを制御して、リセット刺激デー
タに対する第1の応答データを収集する。次に、試験器
は、すべての回路C1〜CNを制御してデータをシフト
するが、第1の回路(C1)走査経路の長さだけのみで
ある。第1のシフト動作の後、C1の走査経路は試験器
からの刺激データによりロードされ、C2〜CNの走査
経路はC1〜CN−1からの応答データによりロードさ
れる。次の収集およびシフト動作中に、C1は、応答デ
ータを下流回路へ出力し、その次の刺激データを試験器
から受ける。第2の収集およびシフト動作の後、C1
は、試験器からのその第2の刺激データパターンを含
み、C2〜CNは、先行回路C1〜CN−1からの応答
出力から得られたそれらの第2の刺激データパターンを
含む。このプロセスは、C1が試験されるまで継続す
る。C1が試験された後、C1は、試験器が残りの刺激
をC2に直接入力し、C2からの応答を後続回路C3〜
CNへの刺激として下流へ送り得るように、バイパスさ
れる。同様にして、C2が試験された後、C2は、残り
の刺激をC3に直接入力し、C3からの応答を後続回路
C4〜CNへの刺激として下流へ送り得るように、バイ
パスされる。図7の回路C1〜CNの全体的試験は、す
べての回路がそれらの必要とする入力刺激を先行回路か
らの出力応答の結果として間接的にまたは試験器からの
直接入力により受け終わり、それらの応答を試験器へ出
力し終わったときに、完了する。
が回路C1〜CNを通過して進行するときの概念的フロ
ーを示す。図8の試験セッションは、試験器が与えられ
た回路走査経路への刺激をC1に直接的にまたは試験さ
れかつバイパスされた回路(C1〜CN−1)を経て入
力している時間を示す。各回路C1〜CNにおける陰影
領域は、与えられた試験セッションに続いて現れる回路
への残りの刺激入力の減少を示す。回路が完全に試験さ
れたときは、その回路はバイパスされるべきことが示さ
れ、完全に陰影を付けられている。各回路の陰影領域の
発展は、本発明により予期される試験の加速度を示す。
例えば、(C1が試験される)試験セッション1の後に
は、試験セッション1中に下流回路C2〜CNに対して
発生した応答は、それらが必要とする試験器からの追加
の刺激パターンを50%だけ減少させている。(C2が
試験される)試験セッション2の後には、試験セッショ
ン2中に下流回路C3〜CNに対して発生した応答は、
それらが必要とする試験器からの追加の刺激パターンを
もう50%だけ減少させている。以下、同様である。本
発明は、先行回路からの出力応答を後続回路への刺激入
力として用いることにより、走査試験時間が劇的に減少
せしめられることを示し、後続回路は、試験器からの刺
激入力の必要を減少させ、またはなくすことさえでき
る。
回路における刺激データとして用いるウォーピング走査
試験の概念を用いてどのように例1の同じ3つの回路
(C1,C2,C3)が試験されるかを示す。試験の初
めに、試験器は制御信号を出力して、すべての走査セル
を第1の現状態(PS1)に初期化する。(図4(A)
からわかるように)試験器がリセット制御信号により走
査経路を初期化することを可能にするためにリセット入
力が走査セルに供給されるが、試験器は走査動作を行う
ことにより非リセット可能走査セルを初期化することも
できることに注意すべきである。次に、試験器はすべて
の走査セルに制御信号を出力して、第1の現状態(PS
1)刺激に対する組合せ論理(CL)の応答出力の第1
の収集(CP1)を行う。次に、試験器は制御信号を出
力して、回路C1〜C3のすべての走査セルに第1の3
ビットシフト動作(SH1)を行わせる。第1の3ビッ
トシフト動作は、C3から第1の収集3ビット応答デー
タをアンロードし、その第1の収集3ビット応答データ
をC1からC2にまたC2からC3に移動させ、第2の
3ビット刺激データをC1内にロードする。
号を出力して、PS2刺激に対する組合せ論理(CL)
の応答出力の第2の収集(CP2)を行う。続いて、試
験器は制御信号を出力して、回路C1〜C3のすべての
走査セルに第2の3ビットシフト動作(SH2)を行わ
せる。第2の3ビットシフト動作は、C3から第2の収
集3ビット応答データをアンロードし、その第2の収集
3ビット応答データをC1からC2にまたC2からC3
に移動させ、第3の3ビット刺激データをC1内にロー
ドする。
号を出力して、PS3刺激に対する組合せ論理(CL)
の応答出力の第3の収集(CP3)を行う。続いて、試
験器は制御信号を出力して、回路C1〜C3のすべての
走査セルに第3の3ビットシフト動作(SH3)を行わ
せる。第3の3ビットシフト動作は、C3から第3の収
集3ビット応答データをアンロードし、その第3の収集
3ビット応答データをC1からC2にまたC2からC3
に移動させ、第4の3ビット刺激データをC1内にロー
ドする。
シフト動作(SH7)まで繰り返される。SH7中にお
いて、試験器は、C3から第7の収集3ビット応答デー
タをアンロードし、その第7の収集3ビット応答データ
をC1からC2にまたC2からC3に移動させ、第8の
(最後の)3ビット刺激データをC1内にロードする。
号を出力して、PS8刺激に対する組合せ論理(CL)
の応答出力の第8の収集(CP8)を行う。続いて、試
験器は制御信号を出力して、回路C1〜C3のすべての
走査セルに第8の3ビットシフト動作(SH8)を行わ
せる。第8の3ビットシフト動作は、C3から第8の収
集3ビット応答データをアンロードし、その第8の収集
3ビット応答データをC1からC2にまたC2からC3
に移動させ、第1の3ビットC2刺激パターンの第1の
ビットをC1のバイパスメモリ(BM)内にロードす
る。SH8中の直列入力は、1xxである。そのわけ
は、先行2ビット(xx)は使用されず、最終ビット
(1)はC1のバイパスメモリに記憶され、かつSH9
中のC2への第1の3ビット刺激パターン入力の第1の
ビットとなるからである。図3に関して前述したよう
に、バイパスメモリはシフト動作中に常にSIからデー
タをロードし、収集動作中はそのデータを保持する。こ
れは、本発明が試験器と試験器から刺激入力を受ける回
路との間のデータ・パイプライン・ビットとしてバイパ
スメモリを用いることを可能にする。
試験器は制御信号を出力して、C1のバイパスメモリが
C1のSIとSOとの間で選択されるようにする。ま
た、試験器は制御信号を出力して、C1の走査セルにそ
れらの現状態を試験の残りのために保持(H)させる。
この段階においては、C1は、試験器とC2の走査経路
との間のデータ・パイプライン・ビットとして役立つの
みである。C1の走査セルは残りの試験中にも動作を継
続し得るが、そうすればC1は無用のエネルギーを消費
して熱を発生することになる。回路が試験され終わった
後の熱の発生をなくすために回路の走査経路を静的に保
持する利点は、ウエハ試験を加速するための本発明の適
用に関連して詳細に後述される(図26から図29)。
号を出力して、PS9刺激に対する組合せ論理(CL)
の応答出力の第9の収集(CP9)を行う。続いて、試
験器は制御信号を出力して、回路C2,C3のすべての
走査セル(C1の走査セルは使用禁止にされている)に
第9の3ビットシフト動作(SH9)を行わせる。第9
の3ビットシフト動作は、C3から第9の収集3ビット
応答データをアンロードし、その第9の収集3ビット応
答データをC2からC3に移動させ、C2に試験器(0
0)およびC1バイパスビット(1)から第1の3ビッ
ト刺激パターン(001)をロードする。SH9中のC
2への001刺激パターンのローディングは、00の試
験器入力ビットを囲む点線の輪およびC1バイパスメモ
リの1のビットを囲む点線の輪内に見られる。SH9中
の3ビット試験器入力(000)の最終ビット(0)
は、C1のバイパスメモリに記憶され、SH10中のC
2への第2の3ビット刺激パターン(100)の第1の
ビットとなる。SH9中のC2への001刺激は、C2
を試験するために必要な刺激入力パターンであるが、S
H1〜SH8中のC1の出力応答には発生していない。
C2を試験するために必要であるがC1応答パターンに
は発生しない他の刺激パターンは、100および111
である。これらの刺激入力パターンは、続いて行われる
SH10(100)動作およびSH11(111)動作
中にC2に供給されるであろう。
号を出力して、PS10刺激に対する組合せ論理(C
L)の応答出力の第10の収集(CP10)を行う。続
いて、試験器は制御信号を出力して、回路C2,C3の
すべての走査セルに第10の3ビットシフト動作(SH
10)を行わせる。第10の3ビットシフト動作は、C
3から第10の収集3ビット応答データをアンロード
し、その第10の収集3ビット応答データをC2からC
3に移動させ、C2に試験器(10)およびC1バイパ
スビット(0)からその第2の3ビット刺激パターン
(100)をロードする。再び、SH10中のC2への
100刺激パターンのローディングは、10の試験器入
力ビットを囲む点線の輪およびC1バイパスメモリの0
のビットを囲む点線の輪内に見られる。SH10中の3
ビット試験器入力(110)の最終ビット(1)は、C
1のバイパスメモリに記憶され、SH11中のC2への
第3の3ビット刺激パターン(111)の第1のビット
となるであろう。
号を出力して、PS11刺激に対する組合せ論理(C
L)の応答出力の第11の収集(CP11)を行う。続
いて、試験器は制御信号を出力して、回路C2,C3の
すべての走査セルに第11の3ビットシフト動作(SH
11)を行わせる。第11の3ビットシフト動作は、C
3から第11の収集3ビット応答データをアンロード
し、その第11の収集3ビット応答データをC2からC
3に移動させる。再び、SH11中のC2への111刺
激パターンのローディングは、11の試験器入力ビット
を囲む点線の輪およびC1バイパスメモリの1のビット
を囲む点線の輪内に見られる。SH11中の3ビット試
験器入力(x10)の最終ビット(x)は、C1のバイ
パスメモリに記憶されるが、試験のためには用いられな
い。そのわけは、SH12中のその最終ビットがシフト
インされるC2の走査経路が、SH12動作に続いてバ
イパスされるであろうからである。
号を出力して、PS12刺激に対する組合せ論理(C
L)の応答出力の第12の収集(CP12)を行う。続
いて、試験器は制御信号を出力して、回路C2,C3の
すべての走査セルに第12の3ビットシフト動作(SH
12)を行わせる。第12の3ビットシフト動作は、C
3から第12の収集3ビット応答データをアンロード
し、その第12の収集3ビット応答データをC2からC
3に移動させる。再び、SH12中のC2の走査経路へ
の0xx刺激パターンのローディングは、0xの試験器
入力ビットを囲む点線の輪およびC1バイパスメモリ内
のxのビットを囲む点線の輪により示されている。上記
段落において述べたように、C2走査経路へロードされ
るデータ(0xx)は使用されない。そのわけは、その
走査経路がSH12に続いてバイパスされるであろうか
らである。しかし、SH12中の試験器の3ビット入力
(10x)の最終2ビットは、C1(1)およびC2
(0)のバイパスメモリ内へロードされ、SH13中の
C3のために、最後の残りの3ビット刺激パターン入力
(010)の最初の2ビットとして用いられる。
れ、試験器は制御信号を出力して、C2のバイパスメモ
リがC2のSIとSOとの間で選択されるようにする。
また、試験器は制御信号を出力して、C2の走査セルに
それらの現状態を試験の残りのために保持(H)させ
る。この段階においては、C2は、C1のバイパスビッ
トとC3の走査経路との間のデータ・パイプライン・ビ
ットとして役立つのみである。
号を出力して、PS13刺激に対する組合せ論理(C
L)の応答出力の第13の収集(CP13)を行う。続
いて、試験器は制御信号を出力して、C3のすべての走
査セルに第13の3ビットシフト動作(SH13)を行
わせる。第13の3ビットシフト動作は、C3から第1
3の収集3ビット応答データをアンロードし、試験器か
らの最後の残りの3ビット刺激入力(010)とC1お
よびC2のバイパスビットとをC3の走査経路に移動さ
せる。再び、SH13中のC3の走査経路への010刺
激パターンのローディングは、試験器の0の入力ビット
を囲む点線の輪と、C1およびC2のバイパスメモリ内
の1および0のビットを囲む点線の輪とにより示されて
いる。これは、試験器からの最後の必要な刺激パターン
であるので、試験器は、SH13中の0ビット入力に続
いてxビットを入力する。
号を出力して、PS14刺激に対する組合せ論理(C
L)の応答出力の第14の収集(CP14)を行う。続
いて、試験器は制御信号を出力して、C3のすべての走
査セルに第14の3ビットシフト動作(SH14)を行
わせ、C3から最終応答出力をアンロードする。SH1
4の後に、C3の試験は完了する。
C1,C2,C3を試験するために必要な試験クロック
の数は、収集クロック(CP1〜CP14)とシフトク
ロック(SH1〜SH14)との和、すなわち、14+
(14×3)=56クロックである。これは、例1にお
いて従来の走査試験アプローチを用いて同じ回路を試験
するために用いられた80クロックと比較されるもので
ある。
からその000,010,011,110および101
刺激入力を供給された。すなわち、C2は、C1が試験
されていた間にそれの8つの刺激入力のうちの5つを受
けた。また、C1の試験中においては、C3は、C2の
応答からその000,001,011,100,111
および110の刺激入力を供給された。すなわち、C3
は、C1が試験されていた間にそれの8つの刺激入力の
うちの6つを受けた。PS2におけるC3の001刺激
入力は、PS1におけるC2の最初の000(リセッ
ト)刺激入力に対する応答としてC2が発生したもので
あり、それゆえ、C3の001刺激は、試験器から走査
入力されたいずれの刺激とも無関係に発生せしめられた
ものであることに注意すべきである。同様にして、PS
3におけるC3の011刺激は、PS1におけるC1の
000(リセット)刺激に対するC1の応答として発生
したものであり、それゆえ、C3の011刺激もまた、
試験器から走査入力されたいずれの刺激とも無関係であ
った。C1がバイパスされた後、C2は試験器からその
残りの001,100および111刺激入力を受けた。
C2の試験中において、C3は、C2の応答から、その
101の刺激入力を供給された。すなわち、C3は、C
2が試験されていた間にそれの2つの残りの刺激入力の
うちの1つを受けた。C2がバイパスされた後、C3は
その残りの010刺激入力を受けた。これから、C1が
試験された後には、C2は62.5%(5/8)試験さ
れ、C3は75%(6/8)試験されたことがわかる。
また、C2が試験された後には、C3は87.5%(7
/8)試験されたことがわかる。
の応答ビットを受けるわけではないが、それは、(1)
試験されている回路および走査経路構造に基づき一意に
予測可能であり、かつ、(2)試験されているすべての
回路からのすべての応答を表す、ビットストリームを受
取る。同様にして、試験器はすべての回路にすべての刺
激ビットを供給するわけではないが、試験器からの必要
な刺激は試験されている回路および走査経路構造に基づ
き容易に決定される。
容を示すダイアグラム(例えば、例2において示された
ダイアグラム)は、以下のようにして容易に発生せしめ
られる。まず、PS1乃至CP8からのすべてのビット
データがPS1において0にクリアされたすべての走査
セルから開始することにより発生され、次に、C1,C
2およびC3テーブルとC1の試験を完了するためにS
H1乃至SH7においてシフトインされなければならな
い7つの刺激パターンとに基づいて残りのビットを満た
す。C1からの最終応答パターンはCP8において収集
される。
のC2刺激パターンがなお試験器からシフトインされる
必要があるかが決定される。これは、C2列のPS1乃
至PS8におけるおよびC1列のCP8におけるビット
パターンを単に検査し、次に、検査されたビットパター
ンをC2刺激パターンの既知の必要な集合と比較するこ
とにより行われる。検査されたパターンにないC2刺激
パターンは、試験器からC2にシフトインされなければ
ならない。次に、SH8乃至CP12からのすべてのビ
ットデータが、(1)C2およびC3テーブル、(2)
試験器からシフトインされるべき残りのC2刺激パター
ン、および(3)残りのC2刺激パターンが試験器から
C2にC1バイパスビットを経てシフトされるであろう
事実、に基づいて満たされる。C2からの最終応答パタ
ーンはCP12において収集される。
試験を完了するためになお試験器からシフトインされる
必要があるかが決定される。これは、C3列のPS1〜
PS12におけるおよびC2列のCP12におけるビッ
トパターンを単に検査したのち、検査されたビットパタ
ーンをC3刺激パターンの既知の必要な集合と比較する
ことにより、行われる。検査されたビットパターンにな
いC3刺激パターンは、試験器からC3にシフトインさ
れなければならない。次に、SH12乃至CP14から
のすべてのビットデータが、(1)C3テーブル、
(2)残りのC3刺激パターン、および(3)残りのC
3刺激パターンが試験器からC3にC1およびC2バイ
パスビットを経てシフトされるであろう事実、に基づい
て満たされる。C3からの最終応答パターンは、CP1
4において収集される。
ダイアグラムが完成されると、試験器から出力される必
要がある刺激ビットストリームと試験器において受取ら
れることが期待される応答ビットストリームとの両者
は、完成されたダイアグラムの検査により容易に決定さ
れる。特に、試験器から要求された刺激ビットストリー
ムは完成されたダイアグラムのSI列に示されており、
また、試験器において受取られることが期待される応答
ビットストリームは完成されたダイアグラムのSO列に
示されている。
の走査経路内容ダイアグラムは、鉛筆と紙を用いかつ上
述のプロシージャに従えば、実際に手作業で完成するこ
とができる。もちろん、そのダイアグラムを自動的に完
成するためのコンピュータプログラムは容易に書くこと
ができる。
よびC3における刺激の必要を減少させた。また、バイ
パスの概念は、すでに試験された回路の下流回路が収集
動作中に試験器からの刺激データを保持するパイプライ
ン化されたデータ経路を経て試験器から刺激データを受
取ることを可能にする。本発明は、バイパスメモリを使
用する代わりに、前に試験された諸回路の走査経路を経
てデータをシフトすることによって働き得るが、試験器
と試験されている下流回路との間の走査経路長は増大す
る。そのわけは、それぞれの収集動作に続いて、試験器
は試験されている回路にデータを入力するためにすべて
の先行する試験された回路を経てデータをシフトしなけ
ればならないからである。さらに、バイパス機能の使用
は、下流回路における試験の進行中に、試験された回路
の走査経路が静的に保持されることを可能にする。走査
経路を静的に保持すると、バイパス走査経路以外では、
試験された回路内の電力消費はなくなる。それによっ
て、前に試験された回路内における熱の発生はなくな
る。回路内における熱の発生がなくなることは、特に、
図26から図29までに関して後述されるようなウォー
ピング走査試験の概念を用いたウエハレベルの試験で、
重要である。
すべての残りの刺激パターンを中間バイパスメモリを経
て下流の試験されている回路に直接印加することを可能
にすることである。もし前に試験された回路の走査経路
が試験器と試験されている回路との間の走査経路内に残
っていたものとすれば、試験されている回路はその残り
の刺激パターンのすべてを受け取れない可能性がある。
そのわけは、試験器と試験されている回路との間の走査
経路は収集およびシフト・プロセスにより必要な刺激パ
ターンを発生し得ないかもしれないからである。簡単に
言うと、試験器と試験されている回路との間の中間走査
経路は印加されたいずれの刺激パターンに対しても試験
されている回路用の必要な残りの刺激パターンを発生す
る応答パターンを持たないかもしれないからである。
を除けば図3の回路と同様の回路を示す。図9の回路
は、例3および例4において、等しくない走査経路長を
有する回路による本発明の動作を示すために用いられ
る。
験器に接続された3つの回路C1,C2,C3を有す
る。C1は2ビット走査経路を有し、C2は3ビット走
査経路を有し、C3は2ビット走査経路を有する。C
1、C2およびC3用のテーブルは、走査試験中におけ
る刺激および各回路の組合せ論理の応答反応を示す。試
験の初めでは、試験器は制御信号を出力して、例2にお
いて前述したようにすべての回路走査経路を第1の初期
現状態にリセットする。続いて、試験器は、例2におい
て前述したようにC1を試験するために4つの収集およ
び2ビットシフト動作(CP1〜CP4およびSH1〜
SH4)を行う。SH4の終わりには、C2はその8つ
の3ビット刺激パターンの4つ(000,010,10
0,111)に対して試験されており、また、C3はそ
の4つの2ビット刺激パターンの3つ(00,01,1
1)に対して試験されている。
は例2において前述したように完全に試験されてバイパ
スされる。SH4の後ではまた、C2が3ビット走査経
路を有するので、試験器はC2を試験するために2ビッ
トシフト動作から3ビットシフト動作へ調節される。C
2の試験を完成するために、試験器は4つの収集および
3ビットシフト動作(CP5〜CP8およびSH5〜S
H8)を行う。CP5およびSH5は、SH4の終わり
にC2およびC3の走査経路内に残された前に試験され
た000および00刺激パターンのそれぞれに対してC
2およびC3を試験する。SH5はまた、C2の3ビッ
ト走査経路に残りの4つのC2刺激パターンの第1のも
の(001)をロードし、その応答はCP6において収
集される。CP7〜CP9およびSH6〜SH9は、残
りの3つのC2刺激パターン(011,101,11
0)に対してC2を試験する。CP8およびSH8中に
おいては、CP7およびSH7中におけるC2からの出
力応答により、C3がその残りの2ビット刺激パターン
(10)に対して試験される。それゆえ、C3は、C1
およびC2の試験によって完全に試験される。CP9
は、C2の最後の残りの刺激パターン(110)に対す
るC2からの最終応答をロードする。C3は試験され終
わっているので、試験器はC2をバイパスする必要はな
い。その後、SH9中において、試験器は走査動作を5
ビットの長さに調節するので、C2からの最終応答はS
H9動作中にシフトアウトされ得る。ここで、SH9動
作中においてはC3の走査経路の2ビット内容が重要で
あることに注意することが重要である。そのわけは、そ
れがCP8およびSH8動作中にC2から収集されかつ
シフトアウトされた101刺激パターンに対するC2の
応答の残りを含むからである。
作中において、C2の3ビット走査経路は、C1(2ビ
ット)から部分的にのみ満たされ、C3(2ビット)に
部分的にのみ空にされる。これは、前の収集およびシフ
ト動作からのC2の3ビット応答パターンの1ビットが
C2走査経路に残ってC2の次の収集およびシフト動作
のための刺激パターンの一部として再使用されることを
意味する。C2の次の3ビット刺激パターンとして用い
られる他の2ビットは、C1からシフトインされた2ビ
ット応答出力により与えられる。
路は、より長い走査経路を有する後続回路に対する刺激
パターン入力の数を増幅する。そのわけは、双方の回路
に対する収集およびシフト動作の周波数は先行するより
短い走査経路にデータをシフトインしまたこの走査経路
からデータをシフトアウトするのに要する時間により決
定されるからである。例えば、例3の試験の初めにおい
ては、すべての回路に対する収集およびシフト動作の周
波数は、試験器からC1に刺激パターンをロードする最
初の4つの(SH1〜SH4)2ビットシフト動作によ
り設定される。最初の4つの2ビットシフト動作用のこ
の同じ収集およびシフト周波数は、C1からC2におよ
びC2からC3に刺激パターンをロードするためにも用
いられる。それゆえ、C2は、実際に、従来の走査試験
を用いれば4つの3ビットシフト動作を要するその最初
の4つの刺激パターンを、ウォーピング走査試験の概念
を用いることにより4つの2ビットシフト動作のみによ
って受取る。最初の4つのシフト動作においては、C2
への入力刺激パターンは、C1からの応答の2ビット
に、C2からの保持された応答の1ビットを加えたもの
を含む。これは、例えば、C2の第3の現状態(PS
3)刺激パターン100の生成において見られる。PS
3の100は、C1およびC2の走査経路にそれぞれ1
0および011をロードしたのち、C2の走査経路に1
00を得るためにSH2中に2回それらの走査経路をシ
フトすることにより、生成される。
験の概念を用いて回路C1,C2,C3を試験するため
に必要な試験クロックの数は、34である。例1におい
て説明された従来の走査試験を用いた例3の回路の試験
は、64の試験クロックを必要とする。
験器に接続された3つの回路C1,C2,C3を有す
る。C1は3ビット走査経路を有し、C2およびC3の
両者は2ビット走査経路を有する。C1、C2およびC
3用のテーブルは、走査試験中における刺激および各回
路の組合せ論理の応答反応を示す。試験の初めでは、試
験器は制御信号を出力して、例2において前述したよう
にすべての回路の走査経路を第1の初期現状態にリセッ
トする。続いて、試験器は、例2において前述したよう
に、C1を試験するために7つの収集および3ビットシ
フト動作(CP1〜CP7およびSH1〜SH7)と1
つの収集および7ビットシフト動作(CP8およびSH
8)とを行う。C1の試験中において、C2およびC3
は、C1からの応答出力により、すべてのそれらの必要
とする刺激パターンを受取る。それゆえ、C1が試験さ
れているときは、C2およびC3も試験されている。C
2およびC3はC1の試験中に試験されるので、バイパ
スステップは必要ない。CP8に続いて、7ビットシフ
ト動作がSH8中に行われ、試験器がC1、C2および
C3の走査経路からすべての応答の残りをアンロードし
て試験を完了することを可能にする。
験の概念を用いて回路C1,C2,C3を試験するため
に必要な試験クロックの数は36であり、例1で説明さ
れた従来の走査試験を用いた場合の64の試験クロック
とは対照的である。
りも大きいことを除けば前述の図3の回路と同様である
回路を示す。出力数が入力数よりも大きいので、余分の
出力に対して走査セルを追加して、その応答が走査試験
中に収集されかつシフトアウトされ得るようにする。組
合せ論理のF出力に追加されかつ接続された走査セル
(C)の構造は従来技術のものであり、図11に示され
ている。従来の走査試験中において、走査セルCは、F
出力を収集しかつそのデータをシフトアウトするために
役立つ。図10に示した回路の従来の走査試験では、走
査セル(C)にシフトインされるデータは、組合せ論理
への刺激入力を与えないので、ドントケア・データであ
る。
されてウォーピング走査試験の概念を支援するようにさ
れるかを示す。この変形は、Fに接続された走査セル
(C)を図13に示されているようなデータ加算セル
(DSC)で置換することである。ウォーピング走査試
験の概念は、図12の走査セルCに示されているよう
に、応答データの収集の目的のみのために追加された走
査セルが、収集動作中においてそれらの現状態データと
それらが収集しているデータとの和をロードされること
を要求する。このようにすると、走査セルにシフトイン
された応答データが収集動作中に失われることがない。
マルチプレクサとXORゲートとFFとを含む。マルチ
プレクサは、選択信号(S)によって制御され、XOR
の出力、標準収集入力(入力)または直列入力(SI)
をFFに結合させる。従来の走査試験中においては、マ
ルチプレクサは、ちょうど図11の走査セルのように、
収集動作中には入力をFFへ結合させ、シフト動作中に
はSIをFFに結合させる。ウォーピング走査試験中に
おいては、マルチプレクサは、収集中には、従来の入力
の代わりにXORの出力をFFに結合させる。XORの
出力は、入力データとFFの現状態データとの和を表
す。入力データとFFの現状態データとを加算する理由
は、FFが前の回路からシフトインされた、図12にお
いて刺激として用いられない応答データを潜在的に含む
からである。FF内の応答データビットが、図11の従
来の走査セルにおいて行われたように、収集動作により
損失されることはあり得ない。もしその応答データが収
集動作により損失(上書き)されたものとすれば、その
応答データビットまたは下流回路に対する刺激としての
その効果は、試験器にはわからない。それゆえ、FFの
応答データが収集動作中保持されるようにするために、
それを入力データと加算して、その加算データを収集中
にFFに記憶させる。そのFFデータは損失されないの
で、それはウォーピング走査試験の概念における上述の
要求を満たす。
いて試験される2つの回路C1,C2を示す。C1は、
3ビット走査経路を有する、図3に示されているような
回路である。C2は、組合せ論理のF出力に結合された
データ加算セル(DSC)を有する、図12に示されて
いるような回路である。C1の現状態および次状態テー
ブルは、前述のように示されている。C2用の現状態お
よび次状態テーブルは、組合せ論理のF出力と走査セル
C(DSC)の現状態との加算を示す。図12を見る
と、組合せ論理は走査セルAおよび走査セルBからの刺
激にのみ応答することがわかる。C2テーブルを見る
と、(1)00xであるPS ABCに対して、DEF
出力は010であり、(2)01xであるPS ABC
に対して、DEF出力は100であり、(3)10xで
あるPS ABCに対しては、DEF出力は110であ
り、(4)11xであるPS ABCに対しては、DE
F出力は000であることがわかる。再びC2テーブル
を見ると、F=0かつPS C=0であるときはNS
C=0であり、F=0かつPS C=1であるときはN
S C=1であることがわかる。これは、出力Fと走査
セルCにおけるPSデータとのXOR演算を示す。
グ走査試験は、前述のように進行する。例5に関して重
要なことは、C2の走査セルCにシフトインされるC1
からの応答データが収集動作中に失われないことであ
る。各収集動作中において、走査セルCのC1からの応
答データはC2の組合せ論理からの応答出力Fと加算さ
れ、その加算された信号は検査のために試験器にシフト
アウトされる。このようにすると、もしC1またはC2
が障害のある応答ビットを発生すれば、それは試験器に
より検出可能となる。C1およびC2において2重の障
害が発生し、それら2つの障害の和が正しい応答のよう
に見えることはあり得る。例えば、もしC1からの良好
な応答1がC2からの良好な応答0と加算されたとすれ
ば、その結果は試験器に対する1の出力となる。もしC
1からの不良な応答0がC2からの不良な応答1と同時
に発生すれば、その結果もまた、試験器に対する1の出
力となる。これは、エイリアシングと呼ばれ、特にシグ
ネチャ解析法を用いる試験技術における当業者にとって
は公知である。エイリアシングの可能性は稀であるが、
それは起こり得る。
する走査試験可能な回路を示す。出力Dおよび出力E
は、走査セルAおよび走査セルBにそれぞれ帰還され
る。走査セルAおよび走査セルBは、回路の組合せ論理
へ刺激を供給し、組合せ論理からの応答を収集する。走
査セルCは、回路の組合せ論理へ刺激を供給するのみで
ある。走査セルCがそれにシフトインされたデータを収
集動作中保持すると有利である。もしそのデータが保持
されれば、それは試験器へ出力され、または下流回路に
おいて刺激データとして再使用され得る。従来の走査セ
ルは、通常、回路の入力からのデータを図14の走査セ
ルC内に収集し、それは未知のデータであり得る。図1
4にはデータ保持セル(DRC)と呼ばれる好ましいセ
ルが示されており、図15にさらに概略的に示されてい
る。データ保持セルは、収集動作中にFFの現データ状
態を単に収集し、それは、そのデータが試験器へ供給さ
れまたは下流回路において刺激データとして再利用され
るようにする。
タ保持走査セルCを有する図3のような回路C1および
図14のような回路C2を簡単に示す。これらの回路
は、前述のようにウォーピング走査試験の概念を用いて
試験される。例6において、C2の走査セルCにシフト
インされたC1応答データが収集動作中保持されて試験
器にシフトアウトされることを知ることは重要である。
走査セルCにそのデータを保持することにより、試験器
は障害をより良く診断する能力を持つ。例えば、もし障
害のある応答がC2から出力されたとすれば、その障害
は、(1)C2の組合せ論理の不良、(2)C1からC
2の走査セルCへの誤った刺激入力、または(3)C2
の組合せ論理の不良およびC1からC2の走査セルCへ
の入力刺激の不良の双方により起こされたものであり得
る。もし走査セルC内のデータが保持されれば、試験器
はこの状況を診断して何が不良であったかを決定し得
る。
理想的な場合を示す。例7において、図3に示されてい
るようなN個の回路は、図5に示されているような試験
器から操作される走査経路上に直列に接続されている。
この理想的な場合のすべての先行回路は、後続回路の刺
激入力要求を満たす応答出力を発生する。この例におい
ては、すべての回路は、現状態および次状態テーブルに
見られるように、同じものである。しかし、それらは同
じである必要はなく、むしろ理想的な場合には、それら
は、もう一度繰返すと、「先行回路が、後続回路の刺激
要求を満たす出力応答を発生しなければならない」とい
う上述のステートメントを満足する必要がある。先行回
路は、後続回路における刺激のために必要とされるより
も多くの、しかもなお上述の基準を満たす出力応答を発
生するが、それはもっと少なくは発生し得ない。また、
先行回路および後続回路は、走査経路長差を有し、しか
もなお上述のステートメントを満足し得る。
時刻までに、すべての後続のC1が試験され終わってい
ることがわかる。最終シフト動作(SH8)は、すべて
のC1走査経路応答の残りを試験器にアンロードするた
めに用いられる。これは、特にICおよびシステム製造
における試験時間を著しく短縮する。そのわけは、N個
の回路が1つの回路を試験するために要する時間とN個
の回路から応答の残りをシフトアウトするために要する
時間とを加算した時間内に試験され得るからである。N
個の回路は、ダイ、ウエハ、IC、ボードなどであり得
る。試験時間を短縮するためにウォーピング走査試験の
概念を用い得るさまざまな方法の例は、図22から図2
9までに関して後述される。
パターン要求とを有する回路を示しているが、この回路
は、どのような走査経路長またはどのような刺激パター
ン数をも有し得る。もし諸回路が同じものであり、それ
らの走査経路長がL、それらの刺激パターン数がP、ま
た収集ステップがCならば、ウォーピング走査概念を用
いてN個の同じ回路を試験するために必要な試験クロッ
クの数に対する式は、P(C+L)+NL−Lとなる。
ここで、P(C+L)は、最初の回路(および他のN−
1個の回路)を試験するために必要な試験クロックであ
り、NL−Lは、残りのN−1個の回路の走査経路をア
ンロードするために必要な試験クロックである。比較す
ると、従来の走査アプローチを用いるN個の同じ回路を
試験するために必要な試験クロックの数の式は、P(C
+NL)である。大きいLおよびPに対しては、以上の
式は次のようになる。ウォーピング走査試験のクロック
数=L(P+(N−1))、従来の走査試験のクロック
数=LPN。
1に対して、 ウォーピング走査試験のクロック数=L(P+(N−
1))=2000(1000+(1−1))=2,00
0,000 従来の走査試験のクロック数=LPN=2000×10
00×1=2,000,000
100に対して、 ウォーピング走査試験のクロック数=L(P+(N−
1))=2000(1000+(100−1))=2,
198,000 従来の走査試験のクロック数=LPN=2000×10
00×100=200,000,000
1000に対して、 ウォーピング走査試験のクロック数=L(P+(N−
1))=2000(1000+(1000−1))=
3,998,000 従来の走査試験のクロック数=LPN=2000×10
00×1000=2,000,000,000
試験クロック周波数に対して、ケース1のウォーピング
走査試験時間および従来の走査試験時間は、200ミリ
秒である。ケース2のウォーピング走査試験時間は21
9.8ミリ秒であり、従来の走査試験時間は20秒であ
る。ケース3のウォーピング走査試験時間は399.8
ミリ秒であり、従来の走査試験時間は200秒である。
ての後続回路の刺激要求をa%の減少率(R)だけ減少
させる非理想的回路1−Nに対して、ウォーピング走査
試験の概念により必要とされる試験クロック数は、次式
により近似され得る。
に簡単化される。
であれば、例えば、各先行回路の試験の終わりにおい
て、すべての後続回路における追加の刺激の必要が50
%のRだけ減少せしめられれば、その場合は次のように
なる。
うになる。
2に対して、 ウォーピング走査試験のクロック数=PL(1+1/
2)=3,000,000 従来の走査試験のクロック数=PL(2)=4,00
0,000
5に対して、 ウォーピング走査試験のクロック数=PL(1+1/2
+1/4+1/8+1/16)=3,875,000 従来の走査試験のクロック数=LP(5)=2000×
1000×5=10,000,000
=100に対して、 ウォーピング走査試験のクロック数=PL(1+1/2
+1/4+1/8+...1/2100-1 )≦4,00
0,000 従来の走査試験のクロック数=LP(5)=2000×
1000×100=200,000,000
=1000に対して、 ウォーピング走査試験のクロック数=PL(1+1/2
+1/4+1/8+...1/21000-1)≦4,00
0,000 従来の走査試験のクロック数=LP(5)=2000×
1000×1000=2,000,000,000
たケース3とケース7(N=1000)を比較すると、
理想的なウォーピング走査試験の場合と非理想的なウォ
ーピング走査試験の場合との間の試験クロックの数の差
は、非理想的な場合に%減少率Rが50%に保持される
限り、わずかであることがわかる。
査試験の概念が、回路の1次入力および出力(境界)に
走査可能な境界セル(BC)を有する回路にどのように
して実現され得るかを示す。境界走査セルは試験技術に
おいては公知である。図16は、前述の図3に関連す
る。図17は、前述の図12に関連する。図18は、前
述の図14に関連する。
用いるためには、今日用いられている従来の境界セルと
は異なる境界セルの設計が必要である。図16、図17
および図18のデータ収集境界セル(DCBC)は、前
述の図3および図4(A)のデータ収集セルに関連して
いる。図17のデータ加算境界セル(DSBC)は、前
述の図12および図13のデータ加算セルDSCに関連
している。図18のデータ保持境界セル(DRBC)
は、前述の図14および図15のデータ保持セルDRC
に関連している。
19および図20にそれぞれ示されている。DSBCの
設計の例は、図21(A)に示されている。図21
(B)は、DCBC、DRBCおよびDSBCがどのよ
うにして実現されるかを示している。ノード191,1
93,195,197,199は、図示されているよう
に接続される。破線内に囲まれたBC構造は従来のもの
であるが、DCBC、DRBCおよびDSBCを実現す
るための図示されているノードは本発明の部分を表す。
ICまたはダイの内部の多重回路C1〜CNを試験する
ためにどのように用いられ得るかを示している。図22
の各回路C1〜CNは、図3、図12、図14および図
16から図18までに関して前述された回路と同様のも
のであり得る。図22には、ウォーピング走査試験中に
諸回路がIC/ダイの外部の試験器へ接続されている従
来のIEEE1149.1規格の試験アクセスポート
(TAP)からの制御を受け得る事実も示されている。
あるいは、IC/ダイは、制御信号を試験器から直接に
またはIEEE1149.1TAPとは異なる試験ポー
トを経て受けることもできる。
ボード上の多重IC1〜ICNをまたは同様に多チップ
モジュール(MCM)基板上の多重ダイ1〜Nを試験す
るためにどのように用いられ得るかを示している。図2
3の各IC/ダイ1〜Nは、図22に関して前述された
IC/ダイと同様のものであり得る。このボード/MC
Mの各IC/ダイは、このボード/MCMに接続された
外部試験器にインタフェースされているように示されて
いる。
ボックス内の多重ボード(BD)を試験するためにどの
ように用いられ得るかを示している。図24の各ボード
1〜Nは、図23に関して前述されたボードと同様のも
のであり得る。このボックスの各ボードは、このボック
ス/ボードに接続された外部試験器にインタフェースさ
れているように示されている。
システム内の多重ボックス(BX)1〜Nを試験するた
めにどのように用いられ得るかを示している。図25の
各ボックス1〜Nは、図24に関して前述されたボック
スと同様のものであり得る。このシステムの各ボックス
は、このシステムに接続された外部試験器にインタフェ
ースされているように示されている。
ウエハ上のダイを試験するためにどのように用いられ得
るかを示している。各ダイは、図22に関して前述され
たダイと同様のものであり得る。図27に示されている
ように、ウエハ上の各ダイは、IEEE1149.1試
験データ入力(TDI)、試験データ出力(TDO)、
試験クロック(TCK)、試験モード選択(TMS)お
よび試験リセット(TRST)パッド接続を有する。ま
た図26に示されているように、すべてのダイは、TD
I入力とTDO出力との間にそれらのTDIおよびTD
Oパッドを経て直列に接続されている。さらに、すべて
のダイのTMS、TCKおよびTRSTパッドは、ウエ
ハのTMS、TCKおよびTRST入力に対して並列に
接続されている。ウエハに対して電力を供給し、試験器
によりウエハのTDI、TDO、TCK、TMSおよび
TRST試験点をプロービングすることによって、すべ
てのダイに対するウォーピング走査試験を実行すること
により、ウエハ上のすべてのダイの極めて高速の試験が
行われ得る。また、ウォーピング走査試験は試験された
回路をバイパスしそれらの走査経路を静的に保つので、
ウォープ試験中にウエハ上に発生する熱は極めてわずか
になる。例えば、ウォープ走査試験の初めには、すべて
のダイの走査経路は活動状態にあり、発熱を開始する。
最初のダイが試験されると、それはその走査経路を凍結
し、冷却し始める。同様に、他の諸回路も、それらが試
験され終わると、それらの走査経路を凍結し、冷却し始
める。また、ウォープ走査試験の速度も、諸回路が損傷
性の熱を発生するほど長い時間の間活動状態にあること
を防止する。
あるロット内の多重ウエハを試験するためにどのように
用いられ得るかを示している。図28の各ウエハ1〜N
は、図26および図27に関して前述されたウエハと同
様のものであり得る。このロット内の各ウエハは、外部
試験器にインタフェースされているように示されてい
る。
多重ロット1〜Nを試験するためにどのように用いられ
得るかを示している。図29の各ロット1〜Nは、図2
8に関して前述されたロットと同様のものであり得る。
各ロットは、外部試験器にインタフェースされているよ
うに示されている。
算セルに関して前述したエイリアシングの可能性を回路
の走査経路の直列入力および直列出力におけるシグネチ
ャ解析器(SAR)の使用により解消する1つの方法を
示している。前述のように、エイリアシングは、もし第
1の障害応答ビットがデータ加算セルにシフトインさ
れ、第2の障害応答ビットが収集動作中に第1の障害ビ
ットと加算されれば、本発明を用いて起こり得る。シグ
ネチャ解析を用いる試験において広く用いられるXOR
ゲートは、もし入力が10または01ならば1を出力
し、もし入力が11または00ならば0を出力するとい
う区別を有し、これがエイリアシング問題の原因とな
る。回路の走査経路の最初のセルへの直列入力に入力シ
グネチャ解析器を配置し、回路の走査経路の最後のセル
からの直列出力に出力シグネチャ解析器を配置すると、
DSCおよびDSBCの使用中のエイリアシングを検出
し得る。
チャ解析器が各シフトクロック中にシグネチャを収集す
ることがわかる。もしウォーピング走査試験中に障害ビ
ットが回路内へシフトされれば、入力シグネチャは予期
されるシグネチャとは異なる。もしウォーピング走査試
験中に障害ビットが回路外へシフトされれば、出力シグ
ネチャは予期されるシグネチャとは異なる。入力および
出力シグネチャをウォーピング走査試験の終わりに各回
路からシフトアウトすることによって、試験器は、各回
路の入力および出力シグネチャを比較して、それらの回
路から受けた応答データにエイリアシングが生じている
かどうかを知り得る。もし応答データが正しくかつシグ
ネチャが正しいことを試験器が見出せば、その試験は有
効である。もし応答データは正しいがシグネチャは正し
くないことを試験器が見出せば、その試験は無効であ
る。
障害を導入したかを試験器が識別することを助ける極め
て有用な目的のためにも役立つ。例えば、もし100個
の回路が試験され、第50の回路から障害が出力されれ
ば、試験器は、第50の回路の出力シグネチャが障害を
起こしていることを識別し、他の50個の回路に障害を
起こさせた回路としてその回路へ直接到達し得る。第5
0の回路が修理されると、試験が繰り返されて、後続の
50個の回路のいずれかが障害を起こしているかどうか
検査される。その理由は、前の試験においては第50の
回路の故障によりそれらの試験が無効になっていたから
である。
上に追加される回路が多くなるほどますます効果的に試
験時間を短縮するようになる。従来の走査試験の場合は
逆である。すなわち、従来の走査試験は、直列に追加さ
れる回路が多くなるほどますます効果的でなくなる。ボ
ード、ボックス、システム、ウエハ、ロットおよびロッ
トグループを試験するためにウォーピング走査を用いる
図23から図29までの例は、これらのタイプの電気製
品を生産する会社がどのように本発明の利点を広く利用
しかつその使用をすべての製造レベルにおいて規格化し
得るかを示している。ダイの試験からミサイルの試験ま
で会社内のすべての製造レベルにおいて1つの簡単な試
験器を用い得ることも本発明の利点である。
経路上にあるものとして取り扱われているが、もし並列
な走査経路がウォーピング走査試験概念を用いて回路を
試験するために用いられたとすれば、試験時間の追加の
短縮が得られよう。
験はウエハ上のダイの内部回路を試験する方法として説
明された。しかし、完全なウエハ試験はダイの入力およ
び出力バッファ回路を試験することも必要とする。従来
のウエハ試験は、試験器が試験パターンを入力および出
力させ得るようにするために、ダイパッドに接触する機
械的プローブを用いる。従来のウエハ試験は機能パッド
を経て試験パターンを入力および出力するので、入力お
よび出力バッファは、内部回路が試験されている間に試
験される。しかし、ダイを試験するための走査の使用に
おいては、試験パターンは、TDIおよびTDO試験パ
ッドを経て内部回路に入力されまた内部回路から出力さ
れる。したがって、ウエハ上のダイを試験するために走
査を用いるときは、機能パッドおよび関連の入力/出力
バッファは試験されない。プローブを用いてパッドに接
触する必要なしに、パラメータ的にまた機能的に入力/
出力バッファを試験し得る方法が必要とされている。
そのようなバッファの試験および静電気放電保護回路お
よびパッド・バス・ホルダの試験を提供する。例の図3
1は、図26におけると同様のウエハを示すが、バス3
10,311と新しい試験信号TSA,TSB,TSC
用の試験パッド315とを含む。例の図32は、図27
におけると同様のダイを示すが、TSA、TSBおよび
TSCウエハ・バス導体311に接続されたダイパッド
312を含む。図31および図32に示されている配置
においては、すべてのダイパッド312は、ウエハ・バ
ス導体311を経て、共通のTSA乃至TSCウエハ試
験パッド315からアクセス可能である。他のアクセス
配置も用いられ得る。
S、TCK、TDI、TDO、TRST、TSA、TS
BおよびTSC試験パッド信号のグループ、ならびに、
代表的な点線ボックス領域313により示されているよ
うな電力および接地を有し得る。ウエハのダイを別個の
グループ(この場合は行)に分割すると、それらのグル
ープ内の各ダイの同時的かつ並列な走査およびバッファ
試験が可能になり、全体的な試験時間を短縮し得る。
および更新(U)メモリを有する従来のIEEE規格1
149.1の走査セルを示す。更新メモリの出力は、従
来尾、両端子(1および2)間の接続を行いまたはこれ
ら端子間の接続を切るための伝送ゲートのような2端子
スイッチ330を制御するために用いられている。
2状態ディジタル出力バッファ340、静電気放電(E
SD)保護回路、従来の境界走査回路および4個の図3
3の走査可能なスイッチ(S)を含む配置341を示し
ている。第1のスイッチは、境界走査回路と出力バッフ
ァへの入力との間に接続され、第2のスイッチは出力バ
ッファへの入力とTSAノードとの間に接続され、第3
および第4のスイッチは、出力バッファの出力とTSB
ノードおよびTSCノードとの間にそれぞれ接続されて
いる。動作に際しては、バッファは、コア回路から境界
走査回路を経てデータ信号を受け、そのデータ信号の増
幅されたバージョンをダイパッドへ出力する。バッファ
は、高レベル電圧レール(Vh)と低レベル電圧レール
(Vl)とに接続され、これらのレールはバッファの出
力電圧スイッチング範囲を定める。無負荷時の出力バッ
ファは、完全なVhおよびVlレベルを出力し得る。し
かし、負荷時の出力バッファは、この出力バッファの高
および低駆動トランジスタ抵抗により、Vhより低くV
lより高いレベルを出力する。ESD回路は、出力バッ
ファと2つの並列スイッチとの間に配置されている。
ッファの入力へ試験データを出力することにより従来の
ように試験され、次に、このバッファの出力からのデー
タ出力は境界走査回路に収集される。境界走査はバッフ
ァの論理動作を試験し得るが、それは、(1)バッファ
の高および低駆動強度、(2)バッファにおいて行われ
得る電圧レベル翻訳(例えば、5vから3vへまたは3
vから5vへ)、(3)バッファを経ての伝搬遅延、お
よび(4)ESD回路、のような出力バッファに関連す
る他の電気的性質を試験し得ない。
有する3状態出力バッファ350を含む配置351を示
しており、オフ状態では、その出力はパッドの駆動を禁
止され、従来のバス・ホルダ(BH)回路はバッファが
使用禁止にされる前の最終駆動論理状態にパッドを保持
する。イネーブル(Ena)制御信号は、コアから境界
走査回路を経て送られ、バッファの出力を使用可能(イ
ネーブル)または使用禁止(ディスエーブル)にする。
バッファの試験は、図34において説明したのと同様で
あり、バッファを使用可能にし、試験データをバッファ
入力へ出力しかつバッファ出力における結果を収集する
境界走査回路により行われる。境界走査は1および0を
通過させるために使用可能にされたバッファの論理的正
しさを試験し得るが、境界走査は、バッファの出力が実
際に使用禁止状態にあること、特にバス・ホルダがイン
プリメントされているかどうかを試験することはできな
い。図35に示されている諸スイッチおよびTSA乃至
TSC接続は、図34に関連して前にリストした試験
(1)〜(4)を行い、さらに加えて、それらは、
(5)バッファの出力が実際に使用禁止にされているか
どうかを検出する試験、および(6)バス・ホルダの動
作の試験、をも提供する。
しているが、入力バッファに関連している。配置361
は、TSAノードと入力バッファ360の出力との間に
接続されたスイッチSと、入力バッファの入力とTSB
ノードおよびTSCノードのそれぞれとの間に接続され
た2つのスイッチとを含む。入力バッファの入力の両ス
イッチは、ESD回路とパッドとの間に接続されてい
る。これらのスイッチは、入力バッファの以下の試験を
与える。(1)入力バッファの論理動作の試験、(2)
バッファ入力範囲の試験、(3)もしバッファにヒステ
リシスがあればその試験、(4)入力電圧翻訳(すなわ
ち、3vから5vへまたは5vから3vへ)の試験、
(5)バス・ホルダの動作の試験、および(6)ESD
回路の試験。
ッファの双方を有する双方向性(例えばI/O)パッド
に関する。配置371は、入力バッファ360の出力と
TSAノードとの間に接続された第1のスイッチと、出
力バッファ350の入力とTSAノードとの間に接続さ
れた第2のスイッチと、境界走査回路の出力と出力バッ
ファの入力との間に接続された第3のスイッチと、パッ
ドワイヤ370とTSBノードおよびTSCノードのそ
れぞれとの間に接続された第4および第5のスイッチと
を含む。第4および第5のスイッチは、ESD回路とパ
ッドとの間に接続されている。双方向性バッファの機能
性動作は、境界走査を用い、(1)出力バッファを使用
可能にし、(2)出力バッファの入力に試験信号を出力
し、(3)入力バッファの出力から試験信号を読み取る
ことにより、試験され得る。これらのスイッチSは、図
34および図35の出力バッファと図36の入力バッフ
ァとに関して前述したすべての試験を与える。パッドワ
イヤに接続された諸スイッチは、入力バッファおよび出
力バッファの双方を試験するために共用される。
図37までに示されているTSA乃至TSCスイッチは
開かれ、境界走査回路と出力バッファとの間のスイッチ
は閉じられている。出力バッファが試験されているとき
は、TSA乃至TSCスイッチは閉じられ、出力バッフ
ァの入力のスイッチは開かれる。同様にして、入力バッ
ファが試験されているときは、TSA乃至TSCスイッ
チは閉じられる。図33に示されているような諸スイッ
チの使用は、あるスイッチが閉じられるか開かれるかの
個々の選択を可能にする。例えば、機能する入力または
出力信号をモニタするために、正規の機能モード中に任
意の1つまたはそれ以上のTSA乃至TSCスイッチを
閉じることは可能である。別の例においては、境界走査
回路と出力バッファとの間のスイッチを開き、スイッチ
TSAを閉じて、ダイの正規の動作中に出力バッファか
ら出力されるべき信号を注入し得るようにすることがで
きる。
要でなければ、図33に示されているように、単一収集
シフト更新走査セルは、その更新出力を図34から図3
6までのいずれかのすべてのスイッチ330に結合さ
れ、それらのスイッチを一つのグループとして、それら
の閉じた状態または開いた状態へ制御することができ
る。もし単一収集シフト更新走査セルが図36の入力バ
ッファに用いられたとすれば、その更新出力は、(1)
すべてのTSA乃至TSCスイッチを開くために、およ
び(2)すべてのTSA乃至TSCスイッチを閉じるた
めに、用いられる。もし単一収集シフト更新走査セルが
図34および図35の出力バッファに用いられたとすれ
ば、その更新出力は、(1)すべてのTSA乃至TSC
スイッチを開きかつ境界走査回路とバッファとの間のス
イッチを閉じるために、および(2)すべてのTSA乃
至TSCスイッチを閉じかつ境界走査回路とバッファと
の間のスイッチを開くために、用いられる。図37の双
方向性バッファにおいては、第1の収集シフト更新走査
セルは、TSAスイッチ372とTSBスイッチおよび
TSCスイッチとを閉じまたは開くために用いられ、一
方、第2の収集シフト更新走査セルは、境界走査回路と
出力バッファとの間のスイッチを開きまたは閉じ、か
つ、TSAスイッチ373とTSBスイッチおよびTS
Cスイッチとを適切に閉じまたは開くために用いられ得
る。第1および第2の収集シフト更新走査セルは、TS
BスイッチおよびTSCスイッチを開く/閉じる制御信
号を発生するために、論理和をとられる。
べてのTSAノードがどのようにダイ上においてバスで
結ばれまた図33のスイッチを経てダイ上の312にあ
るTSAパッドへ接続され得るかを示す。同様にして、
図34から図37までのすべてのTSBノードおよびT
SCノードはダイ上においてバスで結ばれ、それぞれの
スイッチを経てダイ上の312にあるTSBパッドおよ
びTSCパッドへ接続され得る。点線は、TSA、TS
BおよびTSCバス経路に接続された追加バッファを示
す。直列走査経路391は、各バッファのスイッチ、T
SA乃至TSCパッドスイッチおよび境界走査回路を経
て経路指定され、試験中に各バッファのスイッチを閉じ
または開く制御を行う。例えば、第1の走査動作は、入
力バッファのスイッチ(頂部)およびTSA乃至TSC
パッドスイッチを閉じるように行われ、TSA乃至TS
Cパッドに接続された試験器が入力バッファをその関連
のTSA乃至TSCノードを経てアクセスし試験するこ
とを可能にする。入力バッファが試験された後、第2の
走査動作が行われ、入力バッファスイッチを開き、TS
A乃至TSCパッドスイッチを閉じたままに保持し、出
力バッファスイッチ(頂部の次)は、試験器が出力バッ
ファをアクセスし試験することを可能にする。同様にし
て、その後の走査動作は、ダイ上の残りのバッファをア
クセスし試験するために用いられ得る。3状態双方向性
バッファの場合には、境界走査回路は走査により制御さ
れ、必要なイネーブル制御信号をこのバッファに出力
し、使用可能状態および使用禁止状態にあるこのバッフ
ァを試験し得るようにする。
は、図34から図37までのTSBスイッチおよびTS
Cスイッチ、ならびに図38のTSBおよびTSCパッ
ド、パッドスイッチおよびバス経路を必要とする。した
がって、1149.4アーキテクチャのこれらの部分
は、本発明を実施するために再使用し得る。もしIEE
E規格1149.4のアーキテクチャが本発明のために
再使用されれば、試験回路のオーバヘッドは、出力バッ
ファの入力に接続された2つのスイッチ(1つはTSA
用のもの)と、入力バッファの出力に接続された(TS
A用の)スイッチと、TSAパッド、パッドスイッチお
よびバス経路とにのみ減少される。
ローブレス試験が本発明を用いてどのように行われるか
の例を示す。この例は3状態出力バッファを用いている
が、2状態出力バッファが出力使用禁止(すなわち、高
インピーダンス)試験を必要としないことを除けば、2
状態出力バッファも同様に試験されることは明らかであ
る。ダイへの試験アクセスは、ダイのTSA乃至TSC
パッドおよびIEEE規格1149.1走査インタフェ
ースパッド(TCK,TMS,TDI,TDO)を経て
ダイに接触する試験器により行われる。わかりやすくす
るために、試験器の直列インタフェースは、走査試験デ
ータ入力(TDI)端子および走査試験出力(TDO)
端子のみを示している。単一の配置351およびその関
連の境界走査回路のみが図示されているが、ダイの内部
走査経路391は、他の配置351,341,361,
371とそれらに関連するダイの内部の境界走査回路
(図38参照)とを通過することを理解すべきである。
また、外部走査経路393は、試験器と図示されている
ダイとの間でこの経路393内に接続された他のダイを
横切り得る。
査動作を制御する従来の走査インタフェースと、直流お
よび交流試験信号を発生する信号発生器と、直流および
交流電圧を測定する電圧計と、試験器のTSAまたはT
SB端子を電圧計または信号発生器に接続する第1のス
イッチング回路(SW1)と、試験器のTSC端子を既
知の抵抗Rを経てプログラム可能電圧源(Vp)に接続
する第2のスイッチング回路(SW2)と、試験器の全
体的動作を制御する従来の試験制御コンピュータとを含
む。
り、出力バッファは正しい論理動作について試験され得
る。しかし、ダイが従来のプローブ試験を用いて試験さ
れた場合のように、バッファ出力はロードされていない
ので、境界走査試験はバッファの高および低駆動トラン
ジスタの強度を試験しない。図39(A)において、本
発明は出力バッファに対する負荷を与えるようにTSC
経路を用いるので、TSCバッファおよびパッドスイッ
チ392,394は比較的低い「オン」抵抗を有するよ
うに設計されるべきである。TSAおよびTSB経路内
の残余のスイッチは、本発明がこれらの経路をバッファ
に信号を入力するためにおよび/またはバッファからの
信号をモニタするために用いるので、より高い「オン」
抵抗を有し得る。
試験するためには、また図39(A)を参照すると、走
査動作が、(1)境界走査回路のEna信号により出力
バッファを使用可能にし、(2)境界走査回路と出力バ
ッファとの間のスイッチを開き、(3)すべてのTSA
乃至TSCバッファおよびパッドスイッチを閉じる、た
めに行われる。この走査動作に続いて、試験器はSW1
を経ての接続を行い、信号発生器からの信号をTSAバ
ッファおよびパッドスイッチを経て出力バッファの入力
に入力させる。試験器はまた、SW1を経ての接続を行
い、電圧計がTSBバッファおよびパッドスイッチを経
てバッファの出力をモニタし得るようにする。試験器
は、信号発生器からの信号をTSA経路を経て入力し、
バッファから高出力を生ぜしめ、この値を電圧計を用い
てTSB経路を経て測定する。バッファの出力はロード
されていない(SW2が開かれている)ので、測定値す
なわちVmhは、(もしCMOSならば)バッファの高
レベルレール電圧(Vh)にまたは(例えばバイポーラ
ならば)高レベルレール電圧よりやや低い既知電圧に等
しくなるべきである。次に、試験器は、TSA経路を経
て信号を入力し、バッファから低出力を生ぜしめ、この
値を電圧計を用いてTSB経路を経て測定する。再びバ
ッファの出力はロードされていない(SW2が開かれて
いる)ので、測定値、すなわちVmlは、バッファの低
レベルレール電圧(Vl)に等しい(CMOS)かまた
は該電圧(Vl)よりもやや高くなる(バイポーラ)べ
きである。
ッファの出力に所望されない容量性負荷を負わせるなら
ば、上述の無負荷時の試験中において開かれたままにさ
れ得る。それらをTSAスイッチおよびTSBスイッチ
と共に閉じる利点は、それが後述の負荷時の試験の準備
において別の走査動作を行う必要を解消することであ
る。
TSA経路を経て入力し、バッファに高レベル電圧を出
力させる。試験器は、バッファの無負荷時の高レベル出
力電圧より低いVp上の電圧をプログラムし、バッファ
の出力とVpとの間の接続を2つのTSCスイッチと既
知抵抗(R)とSW2とを経て行う。Vpをバッファの
高出力電圧より低い電圧であるようにプログラムする
と、電流はバッファからTSC信号経路を経由し抵抗R
を流れる。このTSC経路接続は、Vpへのバッファ出
力に対して負荷を与えるために用いられる。もし、例え
ば、SW2が0.1オームの閉抵抗を有するリレーであ
り、既知抵抗Rが10オームであり、TSCパッドスイ
ッチの「オン」抵抗が50オームであり、TSCバッフ
ァスイッチの「オン」抵抗が100オームであれば、T
SC経路はバッファの高出力駆動レベルを試験するため
に200オームよりも小さい負荷を与える。
Rの両端の電圧(Vr)を測定して、バッファからTS
C経路を経由し抵抗Rを流れる出力電流Ioを決定す
る。続いて、試験器は、電圧計を用いて、TSB経路を
経てバッファの出力における電圧(Vo)を測定する。
従来と同様に、電圧計は高い入力インピーダンスを有
し、行われる電圧測定に影響を与えないように、すなわ
ち、電圧計に有意の電流が流入または流出しないように
なっている。前に測定されたバッファの無負荷時の高電
圧値Vmhを知ることにより、出力バッファの高駆動抵
抗(Rh)は、VmhとVoとの電圧差を決定された出
力電流Ioで除算することにより決定される。すなわ
ち、Rh=(Vmh−Vo)/Ioである。
に、試験器は、信号発生器を制御して、TSA経路を経
て信号を入力して、バッファに低レベル電圧を出力させ
る。試験器は、バッファの無負荷時の低レベル出力電圧
より高いVp上の電圧をプログラムし、バッファの出力
とVpとの間の接続を2つのTSCスイッチと既知抵抗
(R)とSW2とを経て行う。Vpをバッファの低出力
電圧より高い電圧であるようにプログラムすると、電流
はVpからTSC信号を経てバッファに流れる。次に、
試験器は、既知抵抗Rの両端の電圧(Vr)を測定し、
バッファへの入力電流Iiを決定する。続いて、試験器
は、TSB経路を経てバッファの電圧出力(Vo)を測
定する。前の測定からバッファの無負荷時の低電圧値V
mlを知ることにより、出力バッファの低駆動抵抗(R
l)は、VoとVmlとの電圧差を決定された出力電流
Iiで除算することにより決定される。すなわち、Rl
=(Vo−Vml)/Iiである。
高および/または低出力駆動強度のプログラム可能性を
許容し得る。この可能性は、出力バッファに対する点線
の駆動強度制御(DSC)入力により示されている。図
39(A)においては、DSCは、ICコア内のレジス
タまたはメモリから境界走査レジスタを経て供給される
ように示されている。あるいは、駆動強度制御は、単に
境界走査レジスタから供給されることもあり得る。記憶
されている駆動強度制御データが、出力バッファの高お
よび/または低駆動強度を決定する。本発明は、この特
徴を有する出力バッファのさまざまな駆動強度の設定を
境界走査レジスタからこのバッファに駆動強度設定を出
力し、それぞれの可能な駆動強度設定のために上述の高
および低駆動強度試験(IoおよびIiの試験)を繰り
返すことにより、試験するために用いられ得る。
出力から駆動される異なる電圧レベルへ翻訳するバッフ
ァを試験するためにも用いられ得る。例えば、図39
(A)の出力バッファは、0ボルトと3ボルトとの間で
スイッチする信号をコアから受け、0ボルトと5ボルト
との間でスイッチする対応する信号をパッドへ出力し得
る。
の所与電圧スイングの出力信号に翻訳する無負荷時の出
力バッファの能力を試験するためには、以下の諸ステッ
プが行われる。走査動作が行われて、(1)バッファを
使用可能にし、(2)バッファと境界走査回路との間の
スイッチを開き、(3)バッファと試験器との間のTS
A乃至TSC経路のスイッチを閉じる。続いて、SW2
が開かれた状態で、試験器がセットアップされて、第1
の所与電圧スイングの入力信号を信号発生器およびTS
A経路を経てバッファの入力に入力し、バッファの出力
応答を電圧計を用いてTSB経路を経て測定し、バッフ
ァが期待された電圧スイングを出力しているかどうかを
決定する。
の所与電圧スイングの出力信号に翻訳する負荷時の出力
バッファの能力を試験するためには、TSC経路を経て
バッファ出力に負荷を与えるためにVpへの接続を行う
のにSW2が閉じられていることを除けば、上述と同じ
試験が行われる。バッファ出力が高にセットされている
ときは、Vpは低電圧にあるようにプログラムされて、
バッファからの電流が流入する負荷をエミュレートす
る。バッファ出力が低にセットされているときは、Vp
は高電圧にあるようにプログラムされて、バッファに電
流を供給する負荷をエミュレートする。各負荷時のバッ
ファ出力状態においては、電圧計を用いてTSB経路を
経てバッファの出力電圧が測定される。
は、バッファ(もし3状態タイプならば)を使用可能に
し、バッファと境界走査回路との間のスイッチを開き、
続いてTSA経路(スイッチは閉じている)を経てバッ
ファ入力に試験信号を入力し、TSB経路(スイッチは
閉じている)を経てバッファ出力から試験信号を受ける
ことにより、試験され得る。TSC経路は、試験中にバ
ッファ出力信号上に負荷を与えることができ(SW2は
閉じている)、または負荷を与えることができない(S
W2は開いている)。TSA経路およびTSC経路が信
号に対して有する装荷効果により、これは正確な伝搬遅
延試験ではないが、それはバッファを経ての伝搬遅延の
表示を与える。コンピュータは、試験信号が信号発生器
から送信されたときと電圧計において受信されたときと
の間の時間遅延を測定する従来の機能を行い得る。
回路の1つの従来の形式が示されており、それは、共に
パッドワイヤに接続された2つのダイオードからなり、
そのそれぞれは個々に、ダイの正(V+)および負(V
−)の電圧に接続されている。パッドワイヤとV+との
間に接続されたダイオードは、もしパッドワイヤ上の電
圧がダイオードを順方向にバイアスするのに十分なよう
に増加すれば、パッドワイヤからV+に電流を伝導す
る。同様にして、パッドワイヤとV−との間に接続され
たダイオードは、もしパッドワイヤ上の電圧がダイオー
ドを順方向にバイアスするのに十分なように減少すれ
ば、V−からパッドワイヤに電流を伝導する。これらの
ダイオードは、V+にダイオードの順方向バイアス電圧
降下を加算した値よりも正でなく、かつ、V−からダイ
オードの順方向バイアス電圧降下を減算した値よりも負
でないように、パッドワイヤの電圧をクランプする働き
をもつ。
試験するためには、試験器は、3状態バッファの出力を
使用禁止にし、TSB経路およびTSC経路を閉じる。
続いて、試験器は、TSC経路およびVpを経てバッフ
ァ出力に増大する電圧レベルを入力し、TSBを経てバ
ッファ出力電圧をモニタする。ダイオードが順方向にバ
イアスされない限り、TSB上の電圧はTSC上の電圧
に等しい。TSC上の電圧出力がダイオードを順方向に
バイアスするのに十分な量だけV+を超えたときは、T
SB上の電圧入力はV+にダイオードの順方向バイアス
電圧降下を加算した値にクランプされる。Vpにおける
電圧を増加させると、ダイオードを経てV+に流れる電
流が増加するために、TSC経路内のスイッチにおける
またRにおける電圧降下が大きくなる。しかし、もしダ
イオードが良好であれば、バッファの出力における電圧
はV+にダイオードの電圧降下を加算した値にクランプ
されたままとなる。もしダイオードに障害があれば、バ
ッファの出力の電圧はVpにおける電圧と共に増加す
る。
試験するためには、試験器は、3状態バッファの出力を
使用禁止にし、TSB経路およびTSC経路を閉じる。
続いて、試験器は、TSC経路およびVpを経てバッフ
ァ出力に減少する電圧レベルを入力し、TSBを経てバ
ッファ出力電圧をモニタする。ダイオードが順方向にバ
イアスされない限り、TSB上の電圧はTSC上の電圧
に等しい。TSC上の電圧出力がダイオードを順方向に
バイアスするのに十分な量だけV−より低くなったとき
は、TSB上の電圧入力はV−からダイオードの順方向
バイアス電圧降下を減算した値にクランプされる。Vp
における電圧を減少させると、V−からダイオードを経
て流れる電流が増加するために、TSC経路内のスイッ
チにおけるまたRにおける電圧降下が大きくなる。しか
し、もしダイオードが良好であれば、バッファの出力に
おける電圧はV−からダイオードの電圧降下を減算した
値にクランプされたままとなる。もしダイオードに障害
があれば、バッファの出力の電圧はVpにおける電圧と
共に減少する。
ファであれば、TSA経路が閉じられて信号を入力し、
バッファ出力を高にする。続いて、TSC上の電圧入力
が、バッファの高レベル出力電圧から出発して、パッド
ワイヤとV+との間のダイオードを順方向にバイアスす
るレベルまで増加せしめられ、上部ダイオードが試験さ
れる。続いて、TSA上の信号が入力されて、バッファ
出力を低にする。続いて、TSC上の電圧入力が、バッ
ファの低レベル出力電圧から出発して、パッドワイヤと
V−との間のダイオードを順方向にバイアスするレベル
まで減少せしめられ、下部ダイオードが試験される。
従来の出力ESD保護回路が示されている。このESD
回路は、パッドと出力バッファとの間の直列抵抗と、S
CRとを有し、SCRは、直列抵抗とパッドとの間に接
続された第1のノードと、接地された第2のノードとを
有する。パッドへの正規より高い電圧入力に応答して、
バッファの出力はブレークダウンし、電流を伝導する。
直列抵抗は、パッドから出力バッファに流れる電流を制
限することにより、ブレークダウン中に出力バッファを
保護する。パッドから出力バッファに流れる電流は、直
列抵抗に電圧を生ぜしめる。バッファの出力における電
圧と直列抵抗に生じた電圧との和は、SCRをターンオ
ンするために十分なトリガ電圧を与え、パッドからの電
流がSCRを経て接地へ安全に分路されることを可能に
する。
ように試験するためには、試験器は、パッドをプローブ
して、SCRをトリガする電圧を注入する。図39
(C)のESD回路を本発明を用いて(すなわち、プロ
ービングなしに)試験するためには、図39(C)のE
SD回路が図39(A)に示されているように配置され
ていると仮定すると、試験器は、増加する電圧をTSC
経路を経てパッドに入力し、パッド電圧をTSB経路を
経てモニタする。パッドへの電圧入力が出力バッファを
ブレークダウンさせ電流を伝導させるレベルに達する
と、出力バッファの電圧と直列抵抗の電圧との和はSC
Rをターンオンするために必要なトリガレベルを与え
る。試験器は、SCRがいつターンオンするかを、TS
B経路上のパッド電圧をモニタすることによっておよび
/またはTSC経路を経由しSCRを経て流れる増加す
る電流により増加するRにおける電圧降下をモニタする
ことによって、検出し得る。
来のように用いられて、出力バッファをパッドにおける
期待されたよりも低い電圧に対して保護し(図39
(B)に関して上述したように)、また、本発明を用い
て前述のように試験され得る。
試験するためには、試験器は、境界走査回路からのEn
a信号によりバッファを使用禁止にするために走査動作
を行い、TSB経路およびTSC経路内のスイッチを閉
じる。続いて、試験器は、VpからTSC経路を経てパ
ッドワイヤに変化する電圧を入力し、TSB経路を経て
試験器へ帰る同じ電圧をモニタする。電圧計は、従来の
ように時間的に変化する電圧を測定し得るものとする。
もしバッファが使用禁止にされれば、パッドワイヤの電
圧は、変化するVpの電圧に追従する。もしバッファが
使用禁止にされなければ、パッドワイヤの電圧はVpに
追従しない。また、試験器は、バッファからの固定電圧
出力およびVp上の変化する電圧出力に応答してTSC
上に流れる電流によるRにおける電圧降下を感知するこ
とによって、使用禁止にされていないバスを検出し得
る。
は、境界走査回路からのEna信号によりバッファを使
用禁止にするために走査動作を行い、TSB経路および
TSC経路内のスイッチを閉じる。続いて、試験器は、
Vpからの論理的高レベル電圧をTSC経路を経てパッ
ドワイヤに入力して、バス・ホルダを高にセットする。
TSB経路は、パッドワイヤから高を読み取るために用
いられ得る。続いて、試験器は、Vpからの減少する電
圧レベルをTSC経路を経てパッドワイヤに入力する。
Vpが減少しつつある間に、試験器は、Rにおける電圧
降下をモニタし、典型的には一対の交差結合したインバ
ータであるバス・ホルダが高論理状態を保持しようとす
るときのバス・ホルダからVpへの極めて小さい電流を
検出する。最後に、Vpからの電圧は、バス・ホルダが
論理的高を保持する試みからパッドワイヤ上の論理的低
の保持へトリップする点に達する。バス・ホルダ・トリ
ップ点が現れると、論理的高を保持しようとしてそれが
Vpに供給していた小さい電流は終わり、バス・ホルダ
はVpから小さい電流を受け始める。試験器は、Rにお
ける小さい電圧降下の極性が変化したことを知ることに
より、電流方向のこの変化を検出し得る。
レベルをTSC経路を経てパッドワイヤに入力する。V
pが増加している間に、試験器は、Rにおける電圧降下
をモニタし、バスホルダが低論理状態を保持しようとす
るとき、Vpからバス・ホルダへの極めて小さい電流を
検出する。最後に、Vpからの電圧は、バス・ホルダが
論理的低を保持する試みからパッドワイヤ上の論理的高
の保持へトリップする点に達する。バス・ホルダのトリ
ップ点が現れると、論理的低を保持しようとしてそれが
Vpから受けていた小さい電流は終わり、バス・ホルダ
はVpに小さい電流を送り始める。試験器は、Rにおけ
る小さい電圧降下の極性が変化したことを知ることによ
り、電流方向のこの変化を検出し得る。
論理レベルへ移動させるとき、もし試験器がRにおける
電圧降下を検知しなければ、バス・ホルダに障害があ
る。このバス・ホルダの試験中に、もしRが例えば10
メガオームの比較的高抵抗を有すれば、バス・ホルダに
より送り出されまた受けられる小さい電流を原因とする
Rにおける電圧降下の検出を容易にする。
いると、入力バッファの以下の試験が行われ得る。図4
0(A)の入力バッファの論理動作を試験するために
は、試験器は走査動作を行ってTSA経路およびTSB
経路内のスイッチを閉じる。続いて、試験器は、信号発
生器からの信号をTSB経路を経て入力バッファの入力
に入力し、入力バッファからの信号出力をTSA経路を
経て読み取る。試験器は、入力バッファがすべての信号
入力に対して正しく応答するかどうかを確認する。
もし入力電圧が与えられた入力範囲内に留まればこのバ
ッファが所望の論理状態を出力し続けるような入力電圧
範囲を有するように、設計される。CMOSおよびバイ
ポーラのような異なる技術は異なる入力範囲を有する。
図40(A)の入力バッファの入力範囲を試験するため
には、試験器は走査動作を行ってTSA経路およびTS
B経路内のスイッチを閉じる。続いて、試験器は、信号
発生器からの低信号をTSB経路を経て入力バッファの
入力に入力し、このバッファの出力を低にセットし、こ
の低をTSA経路を経て確認する。続いて、試験器は、
バッファへの入力電圧を低入力範囲内の最大レベルまで
増加させ、その後、TSA経路を経てバッファ出力レベ
ルを読み取ることによって、バッファ出力が低に留まっ
ているかどうかチェックする。続いて、試験器は、高信
号をTSB経路を経てバッファの入力に入力し、バッフ
ァ出力を高にセットし、この高をTSA経路を経て確認
する。続いて、試験器は、バッファへの入力電圧を高入
力範囲内の最小レベルまで減少させ、その後、TSA経
路を経てバッファ出力を読み取ることによって、バッフ
ァ出力が高に留まっているかどうかチェックする。
力電圧レベル(スレショルド)を受けた後にのみバッフ
ァ出力を高にする入力ヒステリシスを有するように、設
計されている。バッファ出力がいったん高になると、そ
れは、第2の低入力電圧レベル(スレショルド)を受け
た後になるまで、低に復帰しない。同様にして、入力バ
ッファ出力は、第2の入力電圧を受けたときは低にな
り、第1の入力電圧レベルを受けた後になるまで高に復
帰しない。ヒステリシスは、入力バッファ入力における
雑音が入力バッファ出力における状態変化を生ぜしめる
可能性を低減するために、用いられる。
テリシスを試験するためには、試験器は、走査動作を行
ってTSA経路およびTSB経路内のスイッチを閉じ
る。続いて、試験器は、信号発生器から十分に低い(す
なわち、前述の第2の電圧レベルより低い)電圧をTS
B経路を経て入力バッファの入力に入力し、バッファ出
力を低にセットして、この低をTSA経路を経て確認す
る。続いて、試験器は、バッファへの入力を第1の入力
電圧レベルよりも増加させ、次に、それを第1の入力電
圧レベルよりも低いが第2の入力電圧レベルよりも低く
ないように低下させ、次に、それを第1の入力電圧レベ
ルよりも高く復帰させる。この動作中に、試験器は、バ
ッファ出力が第1の入力電圧レベルより高い入力に応答
して低から高に変化し、入力が第1の入力電圧レベルよ
り低くされたのち、第1の入力電圧レベルよりも高く復
帰させられる間は高に留まることを、TSA経路を経て
確認する。続いて、試験器は、バッファへの入力を第2
の入力電圧レベルよりも低く減少させ、次に、それを第
2の入力電圧レベルより高いが第1の入力電圧レベルよ
りも高くないように上昇させ、次に、それを第2の入力
電圧レベルよりも低く復帰させる。この動作中に、試験
器は、バッファ出力が第2の入力電圧レベルより低い入
力に応答して高から低へ変化し、入力が第2の入力電圧
レベルより高くされたのちに、第2の入力電圧レベルよ
りも低く復帰させられる間は低に留まることを、確認す
る。
ァに信号を入力するためにTSB経路を用い、バッファ
から翻訳された信号を受けるためにTSA経路を用いる
点を除けば、図39(A)の出力バッファに関して前述
されたのと同様にして、入力バッファの電圧翻訳が試験
される。図40(A)においては、入力バッファ用のバ
ス・ホルダが、図39(A)の出力バッファに関して前
述されたようにして試験される。図40(A)において
は、図39(B)に示されているようなダイオードES
D回路が、図39(A)の出力バッファの説明に関して
前述されたようにして試験される。
ESD保護回路が示されている。このESD回路は、パ
ッドと入力バッファとの間の直列抵抗と、直列抵抗とパ
ッドとの間に接続された第1のノードおよび接地された
第2のノードを有するシリコン制御整流器(SCR)
と、直列抵抗と入力バッファとの間に接続された第1の
ノードおよび接地された第2のノードを有するフィール
ド・プレート・ダイオード(FPD)とを有する。パッ
ドへの正規より高い電圧入力に応答して、FPDは電流
を伝導し、バッファを損傷しないレベルにバッファへの
電圧入力をクランプする。FPDが電流を伝導すると
き、その電流はパッドから直列抵抗およびFPDを経て
接地へ流れる。この電流の結果として、直列抵抗には電
圧が発生する。バッファの入力におけるFPDクランプ
電圧と直列抵抗に生じた電圧との和は、SCRをターン
オンするために十分なトリガ電圧を与え、パッドからの
電流がSCRを経て接地へ安全に分路されることを可能
にする。
れた、図40(B)のESD回路を試験するためには、
試験器は、TSC経路を経て増加する電圧をパッドに入
力し、TSB経路を経てパッド電圧をモニタする。パッ
ドへの電圧入力がFPDを伝導させるレベルに達する
と、FPDの電圧と直列抵抗の電圧との和はSCRをト
リガしてターンオンする。試験器は、TSB経路上のパ
ッド電圧をモニタすることによっておよび/またはTS
C経路を経由しSCRを経て流れる増加した電流の結果
としてのRにおける増加した電圧降下をモニタすること
によって、この状態を検出し得る。
は、TSBスイッチおよびTSCスイッチのそれぞれ
は、図39(A)および図40(A)における(ESD
回路のいずれかの側の)任意の所望の点においてパッド
ワイヤに接続され得る。しかし、図39(C)および図
40(B)のESD回路を試験するときは、TSBスイ
ッチおよびTSCスイッチは、図39(A)および図4
0(A)に示されているように、共にパッドとESD回
路との間のパッドワイヤに接続されるべきである。
ファ413とアナログ出力バッファに関連するアナログ
回路とをどのように試験し得るかを示しており、それら
のアナログ回路およびバッファは、わかりやすくするた
めに、図39(A)および図40(A)のディジタル・
コアと同じダイおよび走査経路上に示されている。図3
9(A)と図41との間の相違は、図41がアナログ回
路の入力に配置された2つの追加スイッチSを410お
よび411に有することと、アナログ回路の出力に配置
された追加スイッチSを412に有することとである。
第1の入力スイッチ410は、アナログ回路入力と他回
路との間の接続を開閉するために用いられ、第2の入力
スイッチ411は、アナログ回路入力と試験器との間の
TSAパッドを経ての接続を開閉するために用いられ
る。出力スイッチ412は、アナログ回路出力と試験器
との間のTSBパッドを経ての接続を開閉するために用
いられる。
(A)において前述されたディジタル出力バッファの試
験と同様である。アナログバッファ試験の初めに、試験
器は、走査動作を行ってスイッチ411,412,41
4を開き、TSA、TSBおよびTSC経路内のスイッ
チを閉じてバッファを試験器に接続する。この走査動作
に続いて、アナログバッファの試験は、TSA経路を経
てアナログ信号をバッファに入力し、TSB経路を経て
バッファ出力におけるアナログ信号をモニタすることに
よって、行われる。バッファの駆動強度と高および低駆
動抵抗とを測定するためのバッファ出力に対する負荷
は、図39(A)に関して前述したように、TSC経路
を経て行われる。もしバッファが3状態タイプのものな
らば、バッファの使用禁止状態は、図39(A)におい
て前述したように試験され得る。
る。アナログ回路試験の初めに、試験器は、走査動作を
行って、スイッチ410,414,415,417を開
いてスイッチ411,412を経てアナログ回路を試験
器に接続する。この走査動作に続いて、アナログ回路の
試験は、TSAパッドを経てアナログ信号をこの回路に
入力し、TSBパッドを経てこの回路出力におけるアナ
ログ信号をモニタする試験器により行われる。試験時間
を短縮するためには、スイッチ414を閉じ、スイッチ
412を開き、TSB経路上のスイッチ417を閉じる
ことにより、アナログバッファ試験をアナログ回路試験
と組合わせて、試験器がアナログバッファの出力を経て
アナログ回路出力をモニタし得るようにする。
発明がアナログ入力バッファ423とアナログ入力バッ
ファに関連するアナログ回路とをどのように試験し得る
かを示す。試験されるべき回路およびバッファは、わか
りやすくするために、図39(A)、図40(A)およ
び図41に示されているものと同じダイおよび走査経路
上に示されている。
40(A)において前述されたディジタル入力バッファ
の試験と同様である。アナログバッファ試験の初めに、
試験器は、走査動作を行って、スイッチ411,41
2,414を開き、TSA、TSBおよびTSC経路内
のスイッチを閉じてバッファを試験器に接続する。この
走査動作に続いて、アナログバッファの試験は、TSB
経路を経てアナログ信号をバッファに入力し、TSA経
路を経てバッファ出力におけるアナログ信号をモニタす
ることによって、行われる。
る。アナログ回路試験の初めに、試験器は、走査動作を
行って、スイッチ410,414,415,417を開
き、スイッチ411,412を閉じる。この走査動作に
続いて、アナログ回路の試験は、TSBパッドを経てア
ナログ信号をアナログ回路へ入力し、TSAパッドを経
てアナログ回路出力におけるアナログ信号をモニタする
試験器により行われる。スイッチ414を閉じ、スイッ
チ412を開き、TSB経路上のスイッチ417を閉じ
て、試験器がアナログ入力バッファを経てアナログ回路
入力を刺激し得るようにすることにより、アナログ入力
バッファ試験はアナログ回路の試験と組合わされ得る。
ンピュータが、受けたアナログ信号に関する従来の周波
数領域解析を行うためにディジタル化された信号を用い
得るように、電圧計は、好ましくは、受けたアナログ信
号をディジタル化するための従来のディジタイザを含
む。
よび低駆動が可能であるが、以上の説明から明らかなよ
うに、本発明の技術を用いればオープン・ドレイン・バ
ッファまたはオープン・コレクタ・バッファをも同様に
試験し得る。以上においては、本発明の代表的な実施例
を説明したが、この説明は、さまざまな実施例により実
施し得る本発明の範囲を限定するものではない。
る。 (1)表面に形成された少なくとも1つの集積回路を有
する半導体ボディであって、前記少なくとも1つの集積
回路が、コア機能論理と、該コア機能論理と端子パッド
との間の信号経路に結合された、該信号経路に沿って信
号を送るための端子バッファと、負荷端子を前記端子パ
ッドに選択的に接続するための負荷試験スイッチと、前
記端子バッファの入力を第1の試験端子に選択的に接続
するための第1の試験スイッチと、前記端子バッファの
出力を第2の試験端子に選択的に接続するための第2の
試験スイッチと、前記負荷試験スイッチと前記第1およ
び第2の試験スイッチとの動作を、正規動作においては
開かれるように、試験モードにおいては閉じられるよう
に、制御するための制御回路とを含む、半導体ボディ。
前記端子パッドと前記端子バッファとの間の信号経路の
前記負荷試験スイッチと前記端子バッファとの間の前記
信号経路の位置に接続された静電気放電保護回路をさら
に含む、第1項記載の半導体ボディ。 (3)前記端子パッドと前記端子バッファとの間にある
ノードにおいて前記端子パッドに接続されたバス・ホル
ダ回路であって、前記第1および第2の試験スイッチの
一方が前記バス・ホルダ回路と前記端子パッドとの間の
ノードに接続されている、バス・ホルダ回路をさらに含
む、第1項記載の半導体ボディ。
含み、該出力バッファが、前記コア機能論理に結合され
た入力と、前記端子パッドに結合された出力とを有し、
前記半導体ボディが、前記端子バッファを前記コア機能
論理に選択的に接続するための分離試験スイッチをさら
に含み、前記制御回路が、正規動作においては閉じ、試
験モードにおいては開くように、前記分離試験スイッチ
の動作も制御する、第1項記載の半導体ボディ。 (5)前記端子パッドに結合された入力を有し、前記コ
ア機能論理に結合された出力を有する入力バッファと、
該入力バッファの前記出力を前記第1の試験端子に選択
的に接続するための第3の試験スイッチと、をさらに含
み、前記制御回路が、正規動作においては開き、試験モ
ードにおいては選択的に閉じるように、前記第3の試験
スイッチの動作も制御する、第1項または第4項記載の
半導体ボディ。
積回路が形成され、該複数の集積回路の負荷端子が共通
に接続され、前記複数の集積回路の第1の試験端子が共
通に接続され、前記複数の集積回路の第2の試験端子が
共通に接続されている、第1項記載の半導体ボディ。 (7)前記少なくとも1つの集積回路が、複数の端子バ
ッファであって、それぞれが第1および第2の試験スイ
ッチおよび負荷試験スイッチに関連する複数の端子バッ
ファを含み、前記複数の端子バッファに関連する前記第
1の試験スイッチが共通の第1の試験ノードに接続さ
れ、前記複数の端子バッファに関連する前記第2の試験
スイッチが共通の第2の試験ノードに接続され、前記複
数の端子バッファに関連する前記負荷試験スイッチが共
通の負荷試験ノードに接続されており、前記半導体ボデ
ィが、前記第1の共通試験ノードと前記第1の試験端子
との間、前記第2の共通試験ノードと前記第2の試験端
子との間および前記共通負荷ノードと前記負荷端子との
間のそれぞれに直列に接続された第1、第2および第3
のパッドスイッチをさらに含み、前記制御回路が、正規
動作においては開き、試験モードにおいては選択的に閉
じるように、前記第1、第2および第3のパッドスイッ
チの動作も制御する、第1項記載の半導体ボディ。
機能回路に結合された入力および端子パッドに結合され
た出力を有する出力バッファを含む出力回路を試験する
試験方法であって、前記出力バッファの前記入力を前記
コア機能回路から切断するステップと、前記出力バッフ
ァの前記入力を第1の試験端子に接続するステップと、
前記出力バッファの前記出力を第2の試験端子に接続す
るステップと、第1の論理レベルにある試験入力信号を
前記出力バッファの前記入力によって受けられるように
前記第1の試験端子に印加するステップと、前記第1の
論理レベルにある前記試験入力信号に応答して前記出力
バッファの駆動強度を前記第2の試験端子において測定
するステップと、第2の論理レベルにある試験入力信号
を前記出力バッファの前記入力によって受けられるよう
に前記第1の試験端子に印加するステップと、前記第2
の論理レベルにある前記試験入力信号に応答して前記出
力バッファの駆動強度を前記第2の試験端子において測
定するステップとを含む、試験方法。
試験端子へ接続するステップと、前記印加するステップ
の前に負荷を前記負荷試験端子へ接続するステップとを
さらに含み、前記測定するステップのそれぞれが、前記
出力バッファからの駆動電流を決定するために前記負荷
における電圧降下を測定するステップを含む、第8項記
載の方法。 (10)前記出力バッファの前記出力を負荷試験端子へ
接続するステップと、前記出力バッファを使用禁止にす
るステップと、変化する試験電圧を前記負荷試験端子に
印加するステップと、前記出力バッファの前記出力にお
ける電圧が前記変化する試験電圧に追従しているかどう
かを決定するために前記第2の試験端子における電圧を
測定するステップとをさらに含む、第8項記載の方法。
ファの前記駆動レベルを制御する駆動信号を受けるため
の駆動入力を有し、前記集積回路が、前記出力バッファ
の前記駆動入力と前記コア機能論理との間に接続され
た、前記出力バッファへ前記駆動信号を供給するための
境界走査セルをさらに含み、前記方法がさらに、前記印
加するステップの前に、選択された駆動信号を前記境界
走査セルに記憶するステップを含む、第8項記載の方
法。 (12)前記集積回路が複数の出力バッファを含み、該
出力バッファがそれぞえ複数の端子パッドの1つと関連
しており、前記出力バッファがそれぞれ複数の制御スイ
ッチにも関連しており、該複数の制御スイッチが、前記
各出力バッファ用の、前記コア機能回路と前記出力バッ
ファの前記入力との間に接続された分離制御スイッチ
と、前記出力バッファの前記入力と前記第1の試験端子
との間に接続された第1の試験スイッチと、前記出力バ
ッファの前記出力と前記第2の試験端子との間に接続さ
れた第2の試験スイッチとを含み、前記集積回路が、前
記第1の試験端子と前記複数の出力バッファの前記第1
の試験スイッチのそれぞれとの間に接続された第1の試
験パッド制御スイッチと、前記第2の試験端子と前記複
数の出力バッファの前記第2の試験スイッチのそれぞれ
との間に接続された第2の試験パッド制御スイッチとを
さらに含み、前記方法がさらに、前記印加するステップ
の前に、前記第1および第2の試験パッド制御スイッチ
を閉じるステップを含む、第8項記載の方法。
ステップと前記出力バッファが前記第2の試験端子をス
レショルド電圧まで駆動する時刻との間の伝搬遅延を測
定する、第8項記載の方法。 (14)前記集積回路が半導体ウエハ上に複数の同様の
集積回路と組み合わされて配置されており、前記複数の
集積回路のそれぞれが、コア機能回路に結合された入力
および端子パッドに結合された出力を有する出力バッフ
ァを含む出力回路を含み、前記複数の集積回路のそれぞ
れが複数の制御スイッチを含み、該複数の制御スイッチ
が、前記コア機能回路と前記出力バッファの前記入力と
の間に接続された分離制御スイッチと、前記出力バッフ
ァの前記入力と前記第1の試験端子との間に接続された
第1の試験スイッチと、前記出力バッファの前記出力と
前記第2の試験端子との間に接続された第2の試験スイ
ッチとを含み、前記複数の集積回路のそれぞれの前記第
1および第2の試験端子がともに第1および第2の試験
バス導体に接続されている、第8項記載の方法。
て、該静電気放電回路が端子バッファの近くのノードに
おいて端子パッドに接続されており、前記端子バッファ
がコア機能回路と前記端子パッドとの間の信号経路に結
合されており、前記集積回路が、前記静電気放電回路と
負荷試験端子との間に接続された負荷試験スイッチと、
前記静電気放電回路と試験端子との間に接続された試験
スイッチとをさらに含む、前記静電気放電回路を試験す
る試験方法であって、前記試験スイッチおよび前記負荷
試験スイッチを閉じるステップと、前記負荷試験端子に
変化する電圧を印加するステップと、前記印加するステ
ップ中に、前記静電気放電回路が該印加するステップの
結果として電流を伝導しているかどうかを決定するため
に前記負荷試験端子において伝導を検出するステップと
を含む、試験方法。 (16)前記静電気放電回路がSCRタイプのものであ
り、前記印加するステップが、前記負荷試験端子に負荷
を経て変化する電圧を印加するステップを含み、前記検
出するステップが、前記印加するステップ中に、前記S
CRのトリガを検出するために前記負荷にかかる電圧を
モニタするステップを含む、第15項記載の方法。
って、該バス・ホルダ回路が端子バッファの近くのノー
ドにおいて端子パッドに接続されており、前記端子バッ
ファがコア機能回路と前記端子パッドとの間の信号経路
に結合された、前記バス・ホルダ回路を試験する試験方
法であって前記端子バッファが前記端子パッドの状態を
駆動するために動作し得ないことを保証するステップ
と、前記バス・ホルダ回路を負荷試験端子へ接続するス
テップと、前記負荷試験端子へ負荷を接続するステップ
と、前記負荷試験端子に前記負荷を経て変化する電圧を
印加するステップであって、該電圧が第1のレベルから
第2のレベルまで変化する、印加するステップと、前記
印加するステップ中における極性の変化を検出するため
に前記負荷にかかる電圧をモニタするステップとを含
む、試験方法。
入力回路が、端子パッドに結合された入力およびコア機
能回路に結合された出力を有する入力バッファを含む、
前記入力回路を試験する試験方法であって、前記入力バ
ッファの前記入力を第1の試験端子に接続するステップ
と、前記入力バッファの前記出力を第2の試験端子に接
続するステップと、第1の論理レベルにある試験入力信
号を前記入力バッファの前記入力によって受けられるよ
うに前記第1の試験端子に印加するステップと、該印加
するステップに応答して前記入力バッファの応答を前記
第2の試験端子において測定するステップとを含む、試
験方法。
1の試験端子に印加される電圧を入力低レベル電圧範囲
内において変化させるステップを含み、前記測定するス
テップが、前記第2の試験端子における論理レベルが前
記変化させるステップ中において一定に保たれるかどう
かを決定するために前記論理レベルをモニタするステッ
プを含み、前記方法がさらに、前記第1の試験端子に印
加される前記電圧を入力高レベル電圧範囲内において変
化させるステップと、前記第2の試験端子における論理
レベルが前記入力高レベル電圧範囲内において前記印加
電圧を変化させるステップ中において一定に保たれるか
どうかを決定するために前記論理レベルをモニタするス
テップとを含む、第18項記載の方法。 (20)前記印加するステップが、前記第1の試験端子
に印加される電圧を第1の電圧範囲内から該第1電圧範
囲外の第1のスレショルド電圧までまたは該第1のスレ
ショルド電圧を越えて変化させるステップを含み、前記
測定するステップが、前記第2の試験端子における論理
レベルが前記変化させるステップに応答して状態を変化
したかどうかを決定するために前記論理レベルをモニタ
するステップを含み、前記方法がさらに、前記論理レベ
ルが状態を変化したことを決定する前記モニタするステ
ップに応答して、再び前記第1の試験端子に印加される
電圧を前記第1のスレショルド電圧からまたは該第1の
スレショルド電圧を越えた電圧から前記第1のスレショ
ルド電圧よりも前記第1の電圧範囲に近い第2のスレシ
ョルド電圧まで変化させるステップと、前記第1の試験
端子に印加される前記電圧を前記第1のスレショルド電
圧からまたは該第1のスレショルド電圧を越えた電圧か
ら前記第2のスレショルド電圧まで変化させるステップ
に応答して状態を変化したかどうかを決定するために前
記第2の試験端子における論理レベルを再びモニタする
ステップとを含む、第18項記載の方法。
回路と組み合わされて半導体ウエハ上に配置されてお
り、前記複数の集積回路のそれぞれが、端子パッドに結
合された入力およびコア機能回路に結合された出力を有
する入力バッファを含む入力回路を含み、前記複数の集
積回路のそれぞれが複数の制御スイッチを含み、該複数
の制御スイッチが、前記入力バッファの前記入力と前記
第1の試験端子との間に接続された第1の試験スイッチ
と、前記入力バッファの前記出力と前記第2の試験端子
との間に接続された第2の試験スイッチとを含み、前記
複数の集積回路のそれぞれの前記第1および第2の試験
端子がともに第1および第2の試験バス導体に接続され
ている、第18項記載の方法。
路(350,360,ESD,BH)は、ダイのボンド
パッドに物理的に接触することなく試験される。
る従来の電気回路を示す図である。
を示す図である。
がどのように走査セルに変換されるかの一例を示す図、
(B)は、図3のバイパスメモリの一例を示す図であ
る。
示す図である。
である。
す図である。
の回路と同様の回路を示す図である。
る。
(C)の構造を示す図である。
ピング走査試験の概念を支援するようにされるかを示す
図である。
可能な回路の一例を示す図である。
ある。
て回路上に実現され得るかを示す図である。
て回路上に実現され得るかを示す図である。
て回路上に実現され得るかを示す図である。
例を示す図である。
例を示す図である。
設計の一例を示す図であり、(B)はDCBC、DRB
CおよびDSBCがどのようにして実現されるかを示す
図である。
〜CN を試験するためにどのように用いられ得るかを示
す図である。
Nを試験するためにどのように用いられ得るかを示す図
である。
(BD)を試験するためにどのように用いられ得るかを
示している。
(BX)を試験するためにどのように用いられ得るかを
示している。
イを試験するためにどのように用いられ得るかを示す図
である。
試験するためにどのように用いられ得るかを示す図であ
る。
〜Nを試験するためにどのように用いられ得るかを示す
図である。
法を示す図である。
る。
る。
を示す図である。
路の一例を示す図である。
る。
ある。
ッドを含む回路の一例を示す図である。
ドがどのようにダイ上においてバスで結ばれ得るかを示
す図である。
ス試験が本発明を用いてどのように行われるかの一例を
示す図であり、(B)は、(A)のESD回路の1つの
従来の形式を示す図であり、(C)は、もう1つの従来
の出力ESD保護回路を示す図である。
行われ得るのかを示す図であり、(B)は、従来の入力
ESD保護回路を示す図である。
ログ出力バッファに関連するアナログ回路とをどのよう
に試験し得るかを示す図である。
ログ入力バッファに関連するアナログ回路とをどのよう
に試験し得るかを示す図である。
Claims (2)
- 【請求項1】 表面に形成された少なくとも1つの集積
回路を有する半導体ボディであって、 前記少なくとも1つの集積回路が、 コア機能論理と、 該コア機能論理と端子パッドとの間の信号経路に結合さ
れた、該信号経路に沿って信号を送るための端子バッフ
ァと、 負荷端子を前記端子パッドに選択的に接続するための負
荷試験スイッチと、 前記端子バッファの入力を第1の試験端子に選択的に接
続するための第1の試験スイッチと、 前記端子バッファの出力を第2の試験端子に選択的に接
続するための第2の試験スイッチと、前記負荷試験スイ
ッチと前記第1および第2の試験スイッチとの動作を、
正規動作においては開かれるように、試験モードにおい
ては閉じられるように、制御するための制御回路とを含
む、半導体ボディ。 - 【請求項2】 集積回路の出力回路であって、コア機能
回路に結合された入力および端子パッドに結合された出
力を有する出力バッファを含む出力回路を試験する試験
方法であって、 前記出力バッファの前記入力を前記コア機能回路から切
断するステップと、 前記出力バッファの前記入力を第1の試験端子に接続す
るステップと、 前記出力バッファの前記出力を第2の試験端子に接続す
るステップと、 第1の論理レベルにある試験入力信号を前記出力バッフ
ァの前記入力によって受けられるように前記第1の試験
端子に印加するステップと、 前記第1の論理レベルにある前記試験入力信号に応答し
て前記出力バッファの駆動強度を前記第2の試験端子に
おいて測定するステップと、 第2の論理レベルにある試験入力信号を前記出力バッフ
ァの前記入力によって受けられるように前記第1の試験
端子に印加するステップと、前記第2の論理レベルにあ
る前記試験入力信号に応答して前記出力バッファの駆動
強度を前記第2の試験端子において測定するステップと
を含む、試験方法。
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Cited By (1)
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