JPH11306044A - データプロセッサ - Google Patents
データプロセッサInfo
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- JPH11306044A JPH11306044A JP10112125A JP11212598A JPH11306044A JP H11306044 A JPH11306044 A JP H11306044A JP 10112125 A JP10112125 A JP 10112125A JP 11212598 A JP11212598 A JP 11212598A JP H11306044 A JPH11306044 A JP H11306044A
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Abstract
(57)【要約】
【課題】 ＰＣトレース用レジスタ手段の数に対してＰ
Ｃトレース可能な範囲を広げる。 【解決手段】 データプロセッサは、ＣＰＵ（２）の命
令実行に分岐が発生したとき分岐元及び分岐先を特定す
る分岐トレースデータを順次格納するトレースデータレ
ジスタ（３３ａ〜３３ｄ）と、リピート回数レジスタ
（３４ａ〜３４ｄ）と、制御手段（３０，３１，３２，
３０ａ，３０ｂ）とを含む。制御手段は、前回と等しい
分岐が生じたとき前回の分岐の分岐トレースデータ対応
のリピート回数レジスタで回数データを更新し、前回と
異なる分岐が生じたとき別のトレースデータレジスタに
トレースデータを取得し且つ対応するリピート回数レジ
スタを初期化する。リピート命令等により同じ分岐が繰
り返される場合にも毎回同じトレースデータが新たなト
レースデータレジスタに格納される事態を阻止する。
Ｃトレース可能な範囲を広げる。 【解決手段】 データプロセッサは、ＣＰＵ（２）の命
令実行に分岐が発生したとき分岐元及び分岐先を特定す
る分岐トレースデータを順次格納するトレースデータレ
ジスタ（３３ａ〜３３ｄ）と、リピート回数レジスタ
（３４ａ〜３４ｄ）と、制御手段（３０，３１，３２，
３０ａ，３０ｂ）とを含む。制御手段は、前回と等しい
分岐が生じたとき前回の分岐の分岐トレースデータ対応
のリピート回数レジスタで回数データを更新し、前回と
異なる分岐が生じたとき別のトレースデータレジスタに
トレースデータを取得し且つ対応するリピート回数レジ
スタを初期化する。リピート命令等により同じ分岐が繰
り返される場合にも毎回同じトレースデータが新たなト
レースデータレジスタに格納される事態を阻止する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ（中央処理
装置）による命令実行順序が変化される分岐が発生した
とき分岐元及び分岐先の命令アドレスを取得するための
分岐トレースデータを保持することができる、所謂ＰＣ
トレース機能を有するデータプロセッサに関し、例え
ば、リピート命令をサポートするマイクロコンピュータ
に適用して有効な技術に関する。
装置）による命令実行順序が変化される分岐が発生した
とき分岐元及び分岐先の命令アドレスを取得するための
分岐トレースデータを保持することができる、所謂ＰＣ
トレース機能を有するデータプロセッサに関し、例え
ば、リピート命令をサポートするマイクロコンピュータ
に適用して有効な技術に関する。
【０００２】
【従来の技術】マイクロコンピュータには、オンボード
でユーザデバッグ機能をサポートするためのＰＣトレー
ス機能を有するものがある。ＣＰＵによる命令実行順序
が変化されることになる分岐は、分岐命令、割込み、例
外処理、リピート命令などによって生ずる。ＰＣトレー
ス機能は、前記分岐が発生したとき分岐元及び分岐先の
命令アドレスを取得するための分岐トレースデータをＰ
Ｃトレース用レジスタに保持させる、デバッグサポート
機能とされる。このＰＣトレースレジスタは、複数組備
えられており、分岐が発生する度に、順次格納先レジス
タが変化されていく。
でユーザデバッグ機能をサポートするためのＰＣトレー
ス機能を有するものがある。ＣＰＵによる命令実行順序
が変化されることになる分岐は、分岐命令、割込み、例
外処理、リピート命令などによって生ずる。ＰＣトレー
ス機能は、前記分岐が発生したとき分岐元及び分岐先の
命令アドレスを取得するための分岐トレースデータをＰ
Ｃトレース用レジスタに保持させる、デバッグサポート
機能とされる。このＰＣトレースレジスタは、複数組備
えられており、分岐が発生する度に、順次格納先レジス
タが変化されていく。
【０００３】尚、ＰＣトレース機能について記載された
文献の例としては、日立ＳＨ７４１０ハードウェアマニ
ュアル第２版（平成９年１１月発行）第１８６頁〜第１
８８頁並びに第１９５頁〜第１９６頁がある。
文献の例としては、日立ＳＨ７４１０ハードウェアマニ
ュアル第２版（平成９年１１月発行）第１８６頁〜第１
８８頁並びに第１９５頁〜第１９６頁がある。
【０００４】
【発明が解決しようとする課題】しかしながら、従来技
術のＰＣトレース機能では、同じ分岐が何回も繰り返さ
れる場合であっても、毎回同じ分岐トレースデータを保
持していくため、記憶容量に限りの有るＰＣトレースレ
ジスタを無駄に費やすことになり、広範囲にＰＣトレー
スを行なうことができない。
術のＰＣトレース機能では、同じ分岐が何回も繰り返さ
れる場合であっても、毎回同じ分岐トレースデータを保
持していくため、記憶容量に限りの有るＰＣトレースレ
ジスタを無駄に費やすことになり、広範囲にＰＣトレー
スを行なうことができない。
【０００５】本発明の目的は、レジスタ手段の数が限ら
れていても広範囲にＰＣトレースを行なうことができる
データプロセッサを提供することにある。
れていても広範囲にＰＣトレースを行なうことができる
データプロセッサを提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、データプロセッサは、ＣＰＵ
（２）と、ＣＰＵによる命令実行順序が変化される分岐
が発生したとき分岐元及び分岐先の命令アドレスを特定
するための分岐トレースデータを順次格納する複数個の
トレースデータレジスタ（３３ａ〜３３ｄ）と、前記夫
々のトレースデータレジスタに設けられたリピート回数
レジスタ（３４ａ〜３４ｄ）と、前記複数個のトレース
データレジスタに対する分岐トレースデータの格納を制
御すると共に、前記リピート回数レジスタに対する回数
データの格納を制御する制御手段（３０，３１，３２，
３０ａ，３０ｂ）とを含む。前記制御手段の機能を包括
的に説明すれば、分岐の発生を検出したとき、その分岐
が前回の分岐と等しいときは対応する分岐トレースデー
タを既に有するトレースデータレジスタのリピート回数
レジスタ上で回数データを更新し、その分岐が前回の分
岐と異なるときは別のトレースデータレジスタに今回の
分岐トレースデータを取得すると共に対応するリピート
回数レジスタを初期化するものである。
（２）と、ＣＰＵによる命令実行順序が変化される分岐
が発生したとき分岐元及び分岐先の命令アドレスを特定
するための分岐トレースデータを順次格納する複数個の
トレースデータレジスタ（３３ａ〜３３ｄ）と、前記夫
々のトレースデータレジスタに設けられたリピート回数
レジスタ（３４ａ〜３４ｄ）と、前記複数個のトレース
データレジスタに対する分岐トレースデータの格納を制
御すると共に、前記リピート回数レジスタに対する回数
データの格納を制御する制御手段（３０，３１，３２，
３０ａ，３０ｂ）とを含む。前記制御手段の機能を包括
的に説明すれば、分岐の発生を検出したとき、その分岐
が前回の分岐と等しいときは対応する分岐トレースデー
タを既に有するトレースデータレジスタのリピート回数
レジスタ上で回数データを更新し、その分岐が前回の分
岐と異なるときは別のトレースデータレジスタに今回の
分岐トレースデータを取得すると共に対応するリピート
回数レジスタを初期化するものである。
【０００９】上記により、リピート命令やループによっ
て同じ分岐が何回も繰り返される場合であっても、毎回
同じトレースデータが新たなトレースデータレジスタに
格納される事態を阻止することができる。したがって、
記憶容量に限りの有るＰＣトレース用のトレースデータ
レジスタを無駄に費やすことがない。したがって、広範
囲にＰＣトレースを行なうことが可能になる。
て同じ分岐が何回も繰り返される場合であっても、毎回
同じトレースデータが新たなトレースデータレジスタに
格納される事態を阻止することができる。したがって、
記憶容量に限りの有るＰＣトレース用のトレースデータ
レジスタを無駄に費やすことがない。したがって、広範
囲にＰＣトレースを行なうことが可能になる。
【００１０】第１の具体的な態様による前記制御手段
（３０，３１，３２）は、新たに分岐が生じたときの分
岐トレースデータがレジスタ手段（３３ａ〜３３ｄ、３
４ａ〜３４ｄ）に既に格納されている分岐トレースデー
タに等しいときは、新たな分岐トレースデータの取得に
代えて、一致に係る分岐の回数を対応するレジスタ手段
に格納し、新たに分岐が生じたときの分岐トレースデー
タが前記レジスタ手段に既に格納されている分岐トレー
スデータと不一致のときは、レジスタ手段を変えて新た
な分岐トレースデータを取得する。
（３０，３１，３２）は、新たに分岐が生じたときの分
岐トレースデータがレジスタ手段（３３ａ〜３３ｄ、３
４ａ〜３４ｄ）に既に格納されている分岐トレースデー
タに等しいときは、新たな分岐トレースデータの取得に
代えて、一致に係る分岐の回数を対応するレジスタ手段
に格納し、新たに分岐が生じたときの分岐トレースデー
タが前記レジスタ手段に既に格納されている分岐トレー
スデータと不一致のときは、レジスタ手段を変えて新た
な分岐トレースデータを取得する。
【００１１】第２の具体的な態様による前記制御手段
（３０ａ，３２）は、新たに分岐が生じたときその分岐
がリピート命令の実行による繰返しであるときは、新た
な分岐トレースデータの取得に代えて、そのリピート命
令に係る分岐の回数を対応するレジスタ手段に格納し、
新たに分岐が生じたときその分岐がリピート命令の実行
による繰返しでないときは、レジスタ手段を変えて新た
な分岐トレースデータを取得する。第２の具体的な態様
は、リピート命令に対してだけ新たなトレースデータ入
力を抑止する点で、その回路及び機能は第１の具体的な
態様に比べて簡素化されている。
（３０ａ，３２）は、新たに分岐が生じたときその分岐
がリピート命令の実行による繰返しであるときは、新た
な分岐トレースデータの取得に代えて、そのリピート命
令に係る分岐の回数を対応するレジスタ手段に格納し、
新たに分岐が生じたときその分岐がリピート命令の実行
による繰返しでないときは、レジスタ手段を変えて新た
な分岐トレースデータを取得する。第２の具体的な態様
は、リピート命令に対してだけ新たなトレースデータ入
力を抑止する点で、その回路及び機能は第１の具体的な
態様に比べて簡素化されている。
【００１２】第３の具体的な態様による前記制御手段
（３０ｂ，３２）は、第２の具体的な態様に対して更
に、リピート命令の途中で割込みに基づく分岐が発生し
たときレジスタ手段を変えて新たな分岐トレースデータ
を取得する処理を抑止する。これによれば、リピート命
令の途中で割込みが発生しても、その割り込みによる分
岐ではトレースデータの保持を行なわない。処理若しく
はプログラムが正常であれば、割込み処理を終了する
と、ＣＰＵの処理は割り込み発生時点の処理に復帰され
るので、リピート命令途中の割り込みを無視すれば、Ｐ
Ｃトレースの範囲を更に広げることも可能になる、とい
う点でＰＣトレースの融通性が増す。
（３０ｂ，３２）は、第２の具体的な態様に対して更
に、リピート命令の途中で割込みに基づく分岐が発生し
たときレジスタ手段を変えて新たな分岐トレースデータ
を取得する処理を抑止する。これによれば、リピート命
令の途中で割込みが発生しても、その割り込みによる分
岐ではトレースデータの保持を行なわない。処理若しく
はプログラムが正常であれば、割込み処理を終了する
と、ＣＰＵの処理は割り込み発生時点の処理に復帰され
るので、リピート命令途中の割り込みを無視すれば、Ｐ
Ｃトレースの範囲を更に広げることも可能になる、とい
う点でＰＣトレースの融通性が増す。
【００１３】
【発明の実施の形態】図6には本発明に係るデータプロ
セッサの一例であるマイクロコンピュータのブロック図
が示される。同図に示されるマイクロコンピュータ１
は、例えば公知の半導体集積回路製造技術によって単結
晶シリコンのような１個の半導体基板（半導体チップ）
に形成される。このマイクロコンピュータ１は、特に制
限されないが、内部バスＩ−Ｂｕｓ及びペリフェラルバ
スＰ−Ｂｕｓを有する。それらバスはデータ、アドレ
ス、制御信号の各信号線群を備えている。
セッサの一例であるマイクロコンピュータのブロック図
が示される。同図に示されるマイクロコンピュータ１
は、例えば公知の半導体集積回路製造技術によって単結
晶シリコンのような１個の半導体基板（半導体チップ）
に形成される。このマイクロコンピュータ１は、特に制
限されないが、内部バスＩ−Ｂｕｓ及びペリフェラルバ
スＰ−Ｂｕｓを有する。それらバスはデータ、アドレ
ス、制御信号の各信号線群を備えている。
【００１４】内部バスＩ−Ｂｕｓには中央処理装置（Ｃ
ＰＵ）２、ユーザブレークコントローラ（ＵＢＣ）４、
Ｘメモリ５、及びＹメモリ６、バスステートコントロー
ラ（ＢＳＣ）７が結合されている。バスステートコント
ローラ（ＢＳＣ）７はペリフェラルバスＰ−Ｂｕｓに接
続される。ペリフェラルバスＰ−Ｂｕｓには、特に制限
されないが、割込みコントローラ（ＩＮＴＣ）１０、ダ
イレクトメモリアクセスコントローラ（ＤＭＡＣ）１
１、フリーランニングタイマ（ＦＲＴ）１２、シリアル
コミュニケーションインタフェース（ＳＣＩ）１３、シ
リアルインタフェース（ＳＩＯ）１４、ユーザデバッグ
インタフェース１５、及びシステムコントローラ１６が
結合されている。図６において１７，１８で示されるも
のは入出力ポート回路である。入出力ポート回路１７は
外部アドレスバス、データバス及びコントロールバスと
インタフェースされる。入出力ポート回路１８は周辺回
路のための外部インタフェース回路とされる。
ＰＵ）２、ユーザブレークコントローラ（ＵＢＣ）４、
Ｘメモリ５、及びＹメモリ６、バスステートコントロー
ラ（ＢＳＣ）７が結合されている。バスステートコント
ローラ（ＢＳＣ）７はペリフェラルバスＰ−Ｂｕｓに接
続される。ペリフェラルバスＰ−Ｂｕｓには、特に制限
されないが、割込みコントローラ（ＩＮＴＣ）１０、ダ
イレクトメモリアクセスコントローラ（ＤＭＡＣ）１
１、フリーランニングタイマ（ＦＲＴ）１２、シリアル
コミュニケーションインタフェース（ＳＣＩ）１３、シ
リアルインタフェース（ＳＩＯ）１４、ユーザデバッグ
インタフェース１５、及びシステムコントローラ１６が
結合されている。図６において１７，１８で示されるも
のは入出力ポート回路である。入出力ポート回路１７は
外部アドレスバス、データバス及びコントロールバスと
インタフェースされる。入出力ポート回路１８は周辺回
路のための外部インタフェース回路とされる。
【００１５】前記ＣＰＵ２は、特に制限されないが、算
術論理演算器などを有する整数ユニット２０と共に積和
演算器などを有するＤＳＰユニット２１を備える。ＤＳ
Ｐユニット２１にはＤＳＰレジスタ２２が割り当てら
れ、整数ユニット２０には汎用レジスタ２３が割り当て
られる。その他にＣＰＵ２には制御レジスタ２４が設け
られている。ＣＰＵ２における命令フェッチ及び命令デ
コードなどの命令制御は命令制御部２５が行なう。ま
た、演算に必要なデータフェッチは命令制御部から出力
される制御信号に基づいてデータ制御部２６が行なう。
ＣＰＵ２は図示を省略する外部メモリなどから命令をフ
ェッチし、その命令を命令制御部２５の命令デコーダに
て解読することにより、整数ユニット２０やＤＳＰユニ
ット２１を用いて当該命令に応じたデータ処理を行う。
術論理演算器などを有する整数ユニット２０と共に積和
演算器などを有するＤＳＰユニット２１を備える。ＤＳ
Ｐユニット２１にはＤＳＰレジスタ２２が割り当てら
れ、整数ユニット２０には汎用レジスタ２３が割り当て
られる。その他にＣＰＵ２には制御レジスタ２４が設け
られている。ＣＰＵ２における命令フェッチ及び命令デ
コードなどの命令制御は命令制御部２５が行なう。ま
た、演算に必要なデータフェッチは命令制御部から出力
される制御信号に基づいてデータ制御部２６が行なう。
ＣＰＵ２は図示を省略する外部メモリなどから命令をフ
ェッチし、その命令を命令制御部２５の命令デコーダに
て解読することにより、整数ユニット２０やＤＳＰユニ
ット２１を用いて当該命令に応じたデータ処理を行う。
【００１６】前記ＤＳＰユニット２１による積和演算を
考慮して、前記Ｘメモリ５及びＹメモリ６はそれ専用の
バスＸ−Ｂｕｓ，Ｙ−Ｂｕｓを介してＣＰＵ２に接続す
るデータパスを有している。
考慮して、前記Ｘメモリ５及びＹメモリ６はそれ専用の
バスＸ−Ｂｕｓ，Ｙ−Ｂｕｓを介してＣＰＵ２に接続す
るデータパスを有している。
【００１７】前記バスステートコントローラ７は、ＣＰ
Ｕ２やＤＭＡＣ１１によるアクセス対象回路（アクセス
対象とされるアドレスエリア）に応じて、アクセスデー
タサイズ、アクセスタイム、ウェイトステートの挿入制
御などを行なって、バスサイクルを制御する。
Ｕ２やＤＭＡＣ１１によるアクセス対象回路（アクセス
対象とされるアドレスエリア）に応じて、アクセスデー
タサイズ、アクセスタイム、ウェイトステートの挿入制
御などを行なって、バスサイクルを制御する。
【００１８】上記マイクロコンピュータ１はシステムコ
ントローラ１６から出力されるクロック信号に同期動作
される。マイクロコンピュータ１の内外からの割込み要
求や例外処理要求に対するマスク処理や調停は割込みコ
ントローラ１０が行なう。
ントローラ１６から出力されるクロック信号に同期動作
される。マイクロコンピュータ１の内外からの割込み要
求や例外処理要求に対するマスク処理や調停は割込みコ
ントローラ１０が行なう。
【００１９】マイクロコンピュータ１は、評価専用のマ
イクロコンピュータではなく、所謂実チップであるが、
ユーザブレークコントローラ４、ユーザデバッグインタ
フェース１５によって、ある程度のデバッグ機能を実現
している。
イクロコンピュータではなく、所謂実チップであるが、
ユーザブレークコントローラ４、ユーザデバッグインタ
フェース１５によって、ある程度のデバッグ機能を実現
している。
【００２０】前記ユーザブレークコントローラ４は、命
令アドレスなどのブレーク条件が設定され、設定された
ブレーク条件の成立を監視し、成立を検出したとき、Ｃ
ＰＵ２によるユーザプログラムの実行を停止される。ユ
ーザプログラムの実行停止はブレーク割り込みなどを用
いる。ブレーク条件の設定は、特に制限されないが、前
記入出力ポート回路１７，１８よりＢＳＣ７、ＤＭＡＣ
１１を介して行なわれる。
令アドレスなどのブレーク条件が設定され、設定された
ブレーク条件の成立を監視し、成立を検出したとき、Ｃ
ＰＵ２によるユーザプログラムの実行を停止される。ユ
ーザプログラムの実行停止はブレーク割り込みなどを用
いる。ブレーク条件の設定は、特に制限されないが、前
記入出力ポート回路１７，１８よりＢＳＣ７、ＤＭＡＣ
１１を介して行なわれる。
【００２１】更にユーザブレークコントローラ４は、Ｃ
ＰＵ２による分岐命令実行や割込み発生によりＣＰＵ２
の実行命令に分岐が発生したとき、これを検出し、分岐
先アドレスと分岐元アドレスを特定できるデータ（分岐
トレースデータ）を生成して外部に出力可能にする、Ｐ
Ｃトレース機能を有する。分岐トレースデータの出力は
前記入出力ポート回路１７，１８よりＢＳＣ７、ＤＭＡ
Ｃ１１を利用して行なわれる。
ＰＵ２による分岐命令実行や割込み発生によりＣＰＵ２
の実行命令に分岐が発生したとき、これを検出し、分岐
先アドレスと分岐元アドレスを特定できるデータ（分岐
トレースデータ）を生成して外部に出力可能にする、Ｐ
Ｃトレース機能を有する。分岐トレースデータの出力は
前記入出力ポート回路１７，１８よりＢＳＣ７、ＤＭＡ
Ｃ１１を利用して行なわれる。
【００２２】図１には前記ＰＣトレース機能を実現する
ためのＰＣトレース回路の第1の例が示される。同図に
おいてＰＣトレース回路は、シフト制御回路３０、コン
パレータ３１、インクリメンタ３２、トレースデータレ
ジスタ３３ａ〜３３ｄ、及びリピート回数レジスタ３４
ａ〜３４ｄによって構成される。
ためのＰＣトレース回路の第1の例が示される。同図に
おいてＰＣトレース回路は、シフト制御回路３０、コン
パレータ３１、インクリメンタ３２、トレースデータレ
ジスタ３３ａ〜３３ｄ、及びリピート回数レジスタ３４
ａ〜３４ｄによって構成される。
【００２３】ＣＰＵ２による命令実行順序が変化される
ことになる分岐は、分岐命令、割込み、例外処理、リピ
ート命令などによって生ずる。リピート命令は、オペラ
ンドとして、命令スタートアドレス、命令エンドアドレ
ス、及び繰返し回数を有する。リピート命令が実行され
ると、実行命令を命令スタートアドレスに分岐して命令
エンドアドレスまで命令を実行する処理を、前記繰返し
回数だけ繰り返す。このようなリピート命令はディジタ
ル信号処理で多用される積和演算処理の繰返しを効率化
できる。前記命令制御部２５は前記分岐が発生したとき
分岐信号３５をアサートする。即ち、分岐命令において
は分岐先命令アドレスが出力され或いは分岐先命令がフ
ェッチされるとき、割込みの場合には割込みによって指
示される処理ルーチンの先頭命令アドレスが出力され或
いは当該先頭命令がフェッチされるとき、また、リピー
ト命令の場合には前記命令スタートアドレスが出力され
或いは当該スタート命令がフェッチされるとき、分岐信
号３５がアサートされる。
ことになる分岐は、分岐命令、割込み、例外処理、リピ
ート命令などによって生ずる。リピート命令は、オペラ
ンドとして、命令スタートアドレス、命令エンドアドレ
ス、及び繰返し回数を有する。リピート命令が実行され
ると、実行命令を命令スタートアドレスに分岐して命令
エンドアドレスまで命令を実行する処理を、前記繰返し
回数だけ繰り返す。このようなリピート命令はディジタ
ル信号処理で多用される積和演算処理の繰返しを効率化
できる。前記命令制御部２５は前記分岐が発生したとき
分岐信号３５をアサートする。即ち、分岐命令において
は分岐先命令アドレスが出力され或いは分岐先命令がフ
ェッチされるとき、割込みの場合には割込みによって指
示される処理ルーチンの先頭命令アドレスが出力され或
いは当該先頭命令がフェッチされるとき、また、リピー
ト命令の場合には前記命令スタートアドレスが出力され
或いは当該スタート命令がフェッチされるとき、分岐信
号３５がアサートされる。
【００２４】前記トレースデータレジスタ３３ａ〜３３
ｄはＣＰＵ２による命令実行順序が変化される分岐が発
生したとき分岐先及び分岐元の各命令アドレスを特定す
るための分岐トレースデータを順次格納するレジスタで
あり、直列４段のシフトレジスタ形式を有する。図１の
例では、分岐トレースデータは、分岐先命令アドレス及
び分岐前最後に実行した命令アドレスとされる。前記リ
ピート回数レジスタ３４ａ〜３４ｄは、前記夫々のトレ
ースデータレジスタ３３ａ〜３３ｄに対応して設けられ
ており、同様に直列４段のシフトレジスタ形式を有す
る。前記分岐先命令アドレス及び分岐前最後に実行した
命令アドレスは、特に制限されないが、命令制御部２５
から出力される。
ｄはＣＰＵ２による命令実行順序が変化される分岐が発
生したとき分岐先及び分岐元の各命令アドレスを特定す
るための分岐トレースデータを順次格納するレジスタで
あり、直列４段のシフトレジスタ形式を有する。図１の
例では、分岐トレースデータは、分岐先命令アドレス及
び分岐前最後に実行した命令アドレスとされる。前記リ
ピート回数レジスタ３４ａ〜３４ｄは、前記夫々のトレ
ースデータレジスタ３３ａ〜３３ｄに対応して設けられ
ており、同様に直列４段のシフトレジスタ形式を有す
る。前記分岐先命令アドレス及び分岐前最後に実行した
命令アドレスは、特に制限されないが、命令制御部２５
から出力される。
【００２５】シフトレジスタ形式のリピート回数レジス
タ３４ａ〜３４ｄ及びトレースデータレジスタ３３ａ〜
３３ｄに対するシフト制御は前記シフト制御回路３０が
行なう。前記コンパレータ３１は、トレースデータレジ
スタ３３ａに格納されている分岐先の情報と分岐先命令
アドレスとを比較し、且つ、トレースデータレジスタ３
３ａに格納され得ている分岐元の情報と前記分岐前最後
に実行した命令アドレスとを比較する。コンパレータ３
１による双方の比較結果が不一致の状態は、直前に発生
した分岐が繰り返されていないことを意味する。コンパ
レータ３１による双方の比較結果が一致の状態は、直前
に発生した分岐が再度繰り返されることを意味する。後
者の場合としては、分岐命令によるループの発生、或い
はリピート命令による第２回目以降の繰返し処理があ
る。前者の場合には信号３６によりシフト制御回路３０
はトレースデータレジスタ３３ａ〜３３ｄのシフト動作
を行ない、初段に新しいトレースデータを格納する。後
者の場合には、信号３６によりシフト制御回路３０によ
るシフト動作を抑止させ、その代わりに、初段リピート
回数レジスタ３４ａの値をインクリメンタ３２を介して
＋１する。
タ３４ａ〜３４ｄ及びトレースデータレジスタ３３ａ〜
３３ｄに対するシフト制御は前記シフト制御回路３０が
行なう。前記コンパレータ３１は、トレースデータレジ
スタ３３ａに格納されている分岐先の情報と分岐先命令
アドレスとを比較し、且つ、トレースデータレジスタ３
３ａに格納され得ている分岐元の情報と前記分岐前最後
に実行した命令アドレスとを比較する。コンパレータ３
１による双方の比較結果が不一致の状態は、直前に発生
した分岐が繰り返されていないことを意味する。コンパ
レータ３１による双方の比較結果が一致の状態は、直前
に発生した分岐が再度繰り返されることを意味する。後
者の場合としては、分岐命令によるループの発生、或い
はリピート命令による第２回目以降の繰返し処理があ
る。前者の場合には信号３６によりシフト制御回路３０
はトレースデータレジスタ３３ａ〜３３ｄのシフト動作
を行ない、初段に新しいトレースデータを格納する。後
者の場合には、信号３６によりシフト制御回路３０によ
るシフト動作を抑止させ、その代わりに、初段リピート
回数レジスタ３４ａの値をインクリメンタ３２を介して
＋１する。
【００２６】図２には図１に示されるＰＣトレース回路
による制御動作のフローチャートが示される。シフト制
御回路３０は命令制御部２５をモニタし（Ｓ１）、分岐
信号３５がアサートされたか否かを判定する（Ｓ２）。
分岐信号３５がアサートされると、リピートかの判定、
即ちコンパレータ３１による比較結果が一致状態かの判
定が行なわれる（Ｓ３）。リピートでない場合には、ト
レースデータレジスタ３３ａ〜３３ｄ及びリピート回数
レジスタ３４ａ〜３４ｄをシフトし（Ｓ５）、その時の
分岐先命令アドレス及び分岐前最後に実行した命令アド
レスをレジスタ３３ａに格納し、リピート回数レジスタ
を０にリセットする（Ｓ６）。一方、ステップＳ３の判
定結果が、リピートである場合には、前記ステップＳ
５，Ｓ６によるトレースデータの更新を行なわず、リピ
ート回数レジスタ３４ａの値を＋１する。
による制御動作のフローチャートが示される。シフト制
御回路３０は命令制御部２５をモニタし（Ｓ１）、分岐
信号３５がアサートされたか否かを判定する（Ｓ２）。
分岐信号３５がアサートされると、リピートかの判定、
即ちコンパレータ３１による比較結果が一致状態かの判
定が行なわれる（Ｓ３）。リピートでない場合には、ト
レースデータレジスタ３３ａ〜３３ｄ及びリピート回数
レジスタ３４ａ〜３４ｄをシフトし（Ｓ５）、その時の
分岐先命令アドレス及び分岐前最後に実行した命令アド
レスをレジスタ３３ａに格納し、リピート回数レジスタ
を０にリセットする（Ｓ６）。一方、ステップＳ３の判
定結果が、リピートである場合には、前記ステップＳ
５，Ｓ６によるトレースデータの更新を行なわず、リピ
ート回数レジスタ３４ａの値を＋１する。
【００２７】これにより、リピート命令やループによっ
て同じ分岐が何回も繰り返される場合であっても、毎回
同じトレースデータが新たなトレースデータレジスタに
格納される事態を阻止することができる。したがって、
記憶容量に限りの有るＰＣトレース用のトレースデータ
レジスタを無駄に費やすことがない。したがって、広範
囲にＰＣトレースを行なうことが可能になる。仮に図７
に例示される比較例の場合には、分岐が発生する度に、
順次格納先レジスタが変化されていくから、同じ分岐が
何回も繰り返される場合であっても、毎回同じ分岐トレ
ースデータを保持していく。これにより、記憶容量に限
りの有るＰＣトレース用のレジスタを無駄に費やすこと
になる。
て同じ分岐が何回も繰り返される場合であっても、毎回
同じトレースデータが新たなトレースデータレジスタに
格納される事態を阻止することができる。したがって、
記憶容量に限りの有るＰＣトレース用のトレースデータ
レジスタを無駄に費やすことがない。したがって、広範
囲にＰＣトレースを行なうことが可能になる。仮に図７
に例示される比較例の場合には、分岐が発生する度に、
順次格納先レジスタが変化されていくから、同じ分岐が
何回も繰り返される場合であっても、毎回同じ分岐トレ
ースデータを保持していく。これにより、記憶容量に限
りの有るＰＣトレース用のレジスタを無駄に費やすこと
になる。
【００２８】図３には前記ＰＣトレース機能を実現する
ためのＰＣトレース回路の第２の例が示される。同図に
おいてＰＣトレース回路は、図１に対してコンパレータ
３１が省かれ、その代わりにリピート実行信号３７を受
けるシフト制御回路３０ａが設けられている。その他の
構成は図１と同じである。前記リピート実行信号３７
は、リピート命令における分岐が繰り返されるときアサ
ートされる。換言すれば、リピート命令による処理の繰
返しが行なわれるときリピート実行信号３７がアサート
される。リピート実行信号３７がアサートされるときは
分岐信号３５は必ずアサートされる。リピート実行信号
３７がアサートされると、シフト制御回路３０ａは、分
岐信号３５がアサートされていてもトレースデータレジ
スタ３３ａ〜３３ｄ及びリピート回数レジスタ３４ａ〜
３４ｄに対するシフト動作を抑止する。それに代え、イ
ンクリメンタを利用してリピート回数レジスタ３４ａの
値を＋１する。
ためのＰＣトレース回路の第２の例が示される。同図に
おいてＰＣトレース回路は、図１に対してコンパレータ
３１が省かれ、その代わりにリピート実行信号３７を受
けるシフト制御回路３０ａが設けられている。その他の
構成は図１と同じである。前記リピート実行信号３７
は、リピート命令における分岐が繰り返されるときアサ
ートされる。換言すれば、リピート命令による処理の繰
返しが行なわれるときリピート実行信号３７がアサート
される。リピート実行信号３７がアサートされるときは
分岐信号３５は必ずアサートされる。リピート実行信号
３７がアサートされると、シフト制御回路３０ａは、分
岐信号３５がアサートされていてもトレースデータレジ
スタ３３ａ〜３３ｄ及びリピート回数レジスタ３４ａ〜
３４ｄに対するシフト動作を抑止する。それに代え、イ
ンクリメンタを利用してリピート回数レジスタ３４ａの
値を＋１する。
【００２９】このように、図３のＰＣトレース回路は、
図１に比べて回路構成が簡単になっているが、リピート
命令に対してだけデータレジスタ３３ａ〜３３ｄ，３４
ａ〜３４ｄのシフト動作を抑止する点で、その機能は図
１に比べて簡素化されている。その他の点では図１と同
じ効果を有する。
図１に比べて回路構成が簡単になっているが、リピート
命令に対してだけデータレジスタ３３ａ〜３３ｄ，３４
ａ〜３４ｄのシフト動作を抑止する点で、その機能は図
１に比べて簡素化されている。その他の点では図１と同
じ効果を有する。
【００３０】図４には前記ＰＣトレース機能を実現する
ためのＰＣトレース回路の第３の例が示される。同図に
おいてＰＣトレース回路は、図３に対してシフト制御回
路３０ｂが相違される。図３の構成に対して、シフト制
御回路３０ｂにはリピート命令の途中であることを示す
ステータス信号３８ａと割込み信号３８ｂとが供給され
ている。前記ステータス信号３８ａは命令制御部２５が
リピート命令の命令コードをデコードすることによって
アサートされ、リピート命令で規定される繰返し回数分
の処理を終了することによってネゲートされる。シフト
制御回路３０ｂはステータス信号３８ａがアサートされ
ている状態によって、リピート命令実行中、若しくはリ
ピート命令実行中における分岐が生じていること、換言
すればリピート命令の途中であることを認識することが
できる。シフト制御回路３０ｂは、前記ステータス信号
３８ａによってリピート命令の途中であることを認識し
ているときは、割込みに基づく分岐が発生しても、トレ
ースデータレジスタ３３ａに対するデータ更新とレジス
タ３３ａ〜３３ｄ及び３４ａ〜３４ｄのシフト動作抑止
する。割込みに基づく分岐の発生は、分岐信号３５及び
割り込み信号３８ｂのアサートによって認識される。
ためのＰＣトレース回路の第３の例が示される。同図に
おいてＰＣトレース回路は、図３に対してシフト制御回
路３０ｂが相違される。図３の構成に対して、シフト制
御回路３０ｂにはリピート命令の途中であることを示す
ステータス信号３８ａと割込み信号３８ｂとが供給され
ている。前記ステータス信号３８ａは命令制御部２５が
リピート命令の命令コードをデコードすることによって
アサートされ、リピート命令で規定される繰返し回数分
の処理を終了することによってネゲートされる。シフト
制御回路３０ｂはステータス信号３８ａがアサートされ
ている状態によって、リピート命令実行中、若しくはリ
ピート命令実行中における分岐が生じていること、換言
すればリピート命令の途中であることを認識することが
できる。シフト制御回路３０ｂは、前記ステータス信号
３８ａによってリピート命令の途中であることを認識し
ているときは、割込みに基づく分岐が発生しても、トレ
ースデータレジスタ３３ａに対するデータ更新とレジス
タ３３ａ〜３３ｄ及び３４ａ〜３４ｄのシフト動作抑止
する。割込みに基づく分岐の発生は、分岐信号３５及び
割り込み信号３８ｂのアサートによって認識される。
【００３１】したがって、図４の構成では、リピート命
令の途中で割込みが発生しても、その割り込みによる分
岐ではトレースデータの保持を行なわない。処理若しく
はプログラムが正常であれば、割込み処理が終了する
と、ＣＰＵの処理は割り込み発生時点の処理に復帰され
るので、そのような割り込み処理を無視しても支障がな
ければ、ＰＣトレースの範囲を更に広げるという要求に
対処でき、融通性を増すことができる。
令の途中で割込みが発生しても、その割り込みによる分
岐ではトレースデータの保持を行なわない。処理若しく
はプログラムが正常であれば、割込み処理が終了する
と、ＣＰＵの処理は割り込み発生時点の処理に復帰され
るので、そのような割り込み処理を無視しても支障がな
ければ、ＰＣトレースの範囲を更に広げるという要求に
対処でき、融通性を増すことができる。
【００３２】図５には前記ＰＣトレース機能を実現する
ためのＰＣトレース回路の第４の例が示される。同図に
おいてシフト制御回路３０ｃによるシフト制御対象はフ
ラグ４０ａ〜４０ｄとされる。分岐先命令アドレス及び
分岐前最後に実行した命令アドレスは入力ゲート４２ａ
〜４２ｄを介してトレースデータレジスタ３３ａ〜３３
ｄに供給される。リピート回数レジスタ３４ａ〜３４ｄ
の値はインクリメンタ４１ａ〜４１ｄによって選択的に
＋１される。インクリメンタ４１ａ〜４１ｄによる＋１
動作はリピート実行信号３７のアサートによって制御さ
れる。どのインクリメンタ４１ａ〜４１ｄを動作させ、
また、どの入力ゲート４２ａ〜４２ｄを動作させるか
は、フラグ４０ａ〜４０ｄの値によって制御される。フ
ラグ４０ａ〜４０ｄは、分岐信号３５によって分岐が生
じたときそれがリピート命令による繰返しでないとき、
シフト制御回路３０ｃによってシフトされる。したがっ
て、上述のトレースデータレジスタを直列的に接続した
シフトレジスタ形式でなくても図１と同様の効果を得る
ことができる。
ためのＰＣトレース回路の第４の例が示される。同図に
おいてシフト制御回路３０ｃによるシフト制御対象はフ
ラグ４０ａ〜４０ｄとされる。分岐先命令アドレス及び
分岐前最後に実行した命令アドレスは入力ゲート４２ａ
〜４２ｄを介してトレースデータレジスタ３３ａ〜３３
ｄに供給される。リピート回数レジスタ３４ａ〜３４ｄ
の値はインクリメンタ４１ａ〜４１ｄによって選択的に
＋１される。インクリメンタ４１ａ〜４１ｄによる＋１
動作はリピート実行信号３７のアサートによって制御さ
れる。どのインクリメンタ４１ａ〜４１ｄを動作させ、
また、どの入力ゲート４２ａ〜４２ｄを動作させるか
は、フラグ４０ａ〜４０ｄの値によって制御される。フ
ラグ４０ａ〜４０ｄは、分岐信号３５によって分岐が生
じたときそれがリピート命令による繰返しでないとき、
シフト制御回路３０ｃによってシフトされる。したがっ
て、上述のトレースデータレジスタを直列的に接続した
シフトレジスタ形式でなくても図１と同様の効果を得る
ことができる。
【００３３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００３４】例えば、トレースデータレジスタの段数は
４段に限定されず適宜変更することができる。マイクロ
コンピュータの機能実モジュールは図６に限定されな
い。また、ＰＣトレース機能をサポートする回路ブロッ
クもユーザブレークコントローラに限定されない。
４段に限定されず適宜変更することができる。マイクロ
コンピュータの機能実モジュールは図６に限定されな
い。また、ＰＣトレース機能をサポートする回路ブロッ
クもユーザブレークコントローラに限定されない。
【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＳＰ
ユニットを有するマイクロコンピュータに適用した場合
について説明したが、本発明はそれに限定されず、ＣＰ
Ｕを含み命令若しくはコマンドを実行するデータプロセ
ッサに広く適用することができる。
なされた発明をその背景となった利用分野であるＤＳＰ
ユニットを有するマイクロコンピュータに適用した場合
について説明したが、本発明はそれに限定されず、ＣＰ
Ｕを含み命令若しくはコマンドを実行するデータプロセ
ッサに広く適用することができる。
【００３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３７】すなわち、リピート命令やループによって
同じ分岐が何回も繰り返される場合であっても、毎回同
じトレースデータが新たなトレースデータレジスタに格
納される事態を阻止することができる。したがって、記
憶容量に限りの有るＰＣトレース用のトレースデータレ
ジスタを無駄に費やすことがない。したがって、広範囲
にＰＣトレースを行なうことが可能になる。
同じ分岐が何回も繰り返される場合であっても、毎回同
じトレースデータが新たなトレースデータレジスタに格
納される事態を阻止することができる。したがって、記
憶容量に限りの有るＰＣトレース用のトレースデータレ
ジスタを無駄に費やすことがない。したがって、広範囲
にＰＣトレースを行なうことが可能になる。
【図１】ＰＣトレース機能を実現するためのＰＣトレー
ス回路の第1の例を示すブロック図である。
ス回路の第1の例を示すブロック図である。
【図２】図１に示されるＰＣトレース回路による制御動
作の一例を示すフローチャートである。
作の一例を示すフローチャートである。
【図３】ＰＣトレース機能を実現するためのＰＣトレー
ス回路の第２の例を示すブロック図である。
ス回路の第２の例を示すブロック図である。
【図４】ＰＣトレース機能を実現するためのＰＣトレー
ス回路の第３の例を示すブロック図である。
ス回路の第３の例を示すブロック図である。
【図５】ＰＣトレース機能を実現するためのＰＣトレー
ス回路の第４の例を示すブロック図である。
ス回路の第４の例を示すブロック図である。
【図６】本発明に係るデータプロセッサの一例であるマ
イクロコンピュータを全体的に示すブロック図である。
イクロコンピュータを全体的に示すブロック図である。
【図７】分岐が発生する度に毎回トレースデータを更新
する形式のＰＣトレース回路を比較例として示すブロッ
ク図である。
する形式のＰＣトレース回路を比較例として示すブロッ
ク図である。
１ マイクロコンピュータ ２ ＣＰＵ ４ ユーザブレークコントローラ ２５ 命令制御部 ３０，３０ａ，３０ｂ，３０ｃ シフト制御回路 ３１ コンパレータ ３２ インクリメンタ ３３ａ〜３３ｄ トレースデータレジスタ ３４ａ〜３４ｄ リピート回数レジスタ ３５ 分岐信号 ３７ リピート実行信号 ３８ａ リピート命令の途中であることを示すステータ
ス信号 ３８ｂ 割り込み信号 ４０ａ〜４０ｄ フラグ ４１ａ〜４１ｄ インクリメンタ ４２ａ〜４２ｄ 入力ゲート
ス信号 ３８ｂ 割り込み信号 ４０ａ〜４０ｄ フラグ ４１ａ〜４１ｄ インクリメンタ ４２ａ〜４２ｄ 入力ゲート
Claims (4)
- 【請求項１】 ＣＰＵと、ＣＰＵによる命令実行順序が
変化される分岐が発生したとき分岐元及び分岐先の命令
アドレスを特定するための分岐トレースデータを順次格
納する複数個のトレースデータレジスタと、前記夫々の
トレースデータレジスタに設けられたリピート回数レジ
スタと、前記複数個のトレースデータレジスタに対する
分岐トレースデータの格納を制御すると共に、前記リピ
ート回数レジスタに対する回数データの格納を制御する
制御手段とを含み、 前記制御手段は、分岐の発生を検出したときその分岐が
前回の分岐と等しいときは対応する分岐トレースデータ
を既に有するトレースデータレジスタのリピート回数レ
ジスタ上で回数データを更新し、その分岐が前回の分岐
と異なるときは別のトレースデータレジスタに今回の分
岐トレースデータを取得すると共に対応するリピート回
数レジスタを初期化する、ものであることを特徴とする
データプロセッサ。 - 【請求項２】 ＣＰＵと、ＣＰＵによる命令実行順序が
変化される分岐が発生したとき分岐元及び分岐先の命令
アドレスを特定するための分岐トレースデータを順次格
納する複数個のレジスタ手段と、前記複数個のレジスタ
手段に対する分岐トレースデータの格納を制御する制御
手段とを含み、 前記制御手段は、新たに分岐が生じたときの分岐トレー
スデータが前記レジスタ手段に既に格納されている分岐
トレースデータに等しいときは新たな分岐トレースデー
タの取得に代えて一致に係る分岐の回数を対応するレジ
スタ手段に格納し、新たに分岐が生じたときの分岐トレ
ースデータが前記レジスタ手段に既に格納されている分
岐トレースデータと不一致のときはレジスタ手段を変え
て新たな分岐トレースデータを取得する、ものであるこ
とを特徴とするデータプロセッサ。 - 【請求項３】 ＣＰＵと、ＣＰＵによる命令実行順序が
変化される分岐が発生したとき分岐元及び分岐先の命令
アドレスを特定するための分岐トレースデータを順次格
納する複数個のレジスタ手段と、前記複数個のレジスタ
手段に対する分岐トレースデータの格納を制御する制御
手段とを含み、 前記制御手段は、新たに分岐が生じたときその分岐がリ
ピート命令の実行による繰返しであるときは新たな分岐
トレースデータの取得に代えてそのリピート命令に係る
分岐の回数を対応するレジスタ手段に格納し、新たに分
岐が生じたときその分岐がリピート命令の実行による繰
返しでないときはレジスタ手段を変えて新たな分岐トレ
ースデータを取得する、ものであることを特徴とするデ
ータプロセッサ。 - 【請求項４】 前記制御手段は更に、リピート命令の途
中で割込みに基づく分岐が発生したとき、レジスタ手段
を変えて新たな分岐トレースデータを取得する処理を抑
止するものであることを特徴とする請求項３記載のデー
タプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10112125A JPH11306044A (ja) | 1998-04-22 | 1998-04-22 | データプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10112125A JPH11306044A (ja) | 1998-04-22 | 1998-04-22 | データプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306044A true JPH11306044A (ja) | 1999-11-05 |
Family
ID=14578830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10112125A Withdrawn JPH11306044A (ja) | 1998-04-22 | 1998-04-22 | データプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11306044A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155570B1 (en) | 2000-09-29 | 2006-12-26 | Intel Corporation | FIFO write/LIFO read trace buffer with software and hardware loop compression |
| WO2007046324A1 (ja) * | 2005-10-17 | 2007-04-26 | Fukuoka Industry, Science & Technology Foundation | 推定装置、テーブル管理装置、選択装置、テーブル管理方法、そのテーブル管理方法をコンピュータに実現させるプログラム、及び、そのプログラムを記録する記録媒体 |
| US7496792B2 (en) | 2002-10-15 | 2009-02-24 | Stmicroelectronics S.A. | Repeat digital message transmission between a microprocessor monitoring circuit and an analyzing tool |
| JP2012190137A (ja) * | 2011-03-09 | 2012-10-04 | Lapis Semiconductor Co Ltd | エミュレータ装置 |
-
1998
- 1998-04-22 JP JP10112125A patent/JPH11306044A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155570B1 (en) | 2000-09-29 | 2006-12-26 | Intel Corporation | FIFO write/LIFO read trace buffer with software and hardware loop compression |
| US7496792B2 (en) | 2002-10-15 | 2009-02-24 | Stmicroelectronics S.A. | Repeat digital message transmission between a microprocessor monitoring circuit and an analyzing tool |
| WO2007046324A1 (ja) * | 2005-10-17 | 2007-04-26 | Fukuoka Industry, Science & Technology Foundation | 推定装置、テーブル管理装置、選択装置、テーブル管理方法、そのテーブル管理方法をコンピュータに実現させるプログラム、及び、そのプログラムを記録する記録媒体 |
| JP2007109116A (ja) * | 2005-10-17 | 2007-04-26 | Fukuoka Pref Gov Sangyo Kagaku Gijutsu Shinko Zaidan | 推定装置、テーブル管理装置、選択装置、テーブル管理方法、そのテーブル管理方法をコンピュータに実現させるプログラム、及び、そのプログラムを記録する記憶媒体 |
| JP2012190137A (ja) * | 2011-03-09 | 2012-10-04 | Lapis Semiconductor Co Ltd | エミュレータ装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |