JPH11304891A - 疑似ランダムパターン生成回路、疑似ランダムパターンチェック回路及び擬似ランダムパターン試験回路 - Google Patents
疑似ランダムパターン生成回路、疑似ランダムパターンチェック回路及び擬似ランダムパターン試験回路Info
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- JPH11304891A JPH11304891A JP10113178A JP11317898A JPH11304891A JP H11304891 A JPH11304891 A JP H11304891A JP 10113178 A JP10113178 A JP 10113178A JP 11317898 A JP11317898 A JP 11317898A JP H11304891 A JPH11304891 A JP H11304891A
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Abstract
(57)【要約】
【課題】 擬似ランダムパターン試験と機能試験を同時
に行なうことにより、試験時間を短縮することを可能に
する。 【解決手段】 擬似ランダムパターン（ＰＮパターン）
を入力した際に評価対象１０から出力されるパターン
と、入力したＰＮパターンとの比較により擬似ランダム
パターン試験を実行するもので、機能試験のために評価
対象１０に入力される入力データ（テストパターン）内
の必要としない部分に、ＰＮパターンを任意の固定長に
分割し、それぞれにＰＮパターンを示す固定パターンを
付加して上書きするＰＮパターン生成部１１と、ＰＮパ
ターンが上書きされた入力データの入力に応じて評価対
象１０から出力されるパターン中の固定パターンをもと
にＰＮパターンを検出し、この検出したＰＮパターンを
もとにエラーチェックを行なうＰＮパターンチェック部
１５とを具備する。
に行なうことにより、試験時間を短縮することを可能に
する。 【解決手段】 擬似ランダムパターン（ＰＮパターン）
を入力した際に評価対象１０から出力されるパターン
と、入力したＰＮパターンとの比較により擬似ランダム
パターン試験を実行するもので、機能試験のために評価
対象１０に入力される入力データ（テストパターン）内
の必要としない部分に、ＰＮパターンを任意の固定長に
分割し、それぞれにＰＮパターンを示す固定パターンを
付加して上書きするＰＮパターン生成部１１と、ＰＮパ
ターンが上書きされた入力データの入力に応じて評価対
象１０から出力されるパターン中の固定パターンをもと
にＰＮパターンを検出し、この検出したＰＮパターンを
もとにエラーチェックを行なうＰＮパターンチェック部
１５とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＮパターン等の
擬似ランダムパターンを入力した際に評価対象から出力
されるパターンと、評価対象に対して入力した擬似ラン
ダムパターンとの比較により擬似ランダムパターン試験
を実行する擬似ランダムパターン試験回路に関するもの
である。
擬似ランダムパターンを入力した際に評価対象から出力
されるパターンと、評価対象に対して入力した擬似ラン
ダムパターンとの比較により擬似ランダムパターン試験
を実行する擬似ランダムパターン試験回路に関するもの
である。
【０００２】
【従来の技術】従来、通信回路等のエラーレイトを測定
する場合に、ＰＮパターン等の擬似ランダムデータパタ
ーンを評価対象に与え、入力パターンと出力パターンを
比較し、その不一致／一致を検出する擬似ランダムパタ
ーン試験回路が用いられている。
する場合に、ＰＮパターン等の擬似ランダムデータパタ
ーンを評価対象に与え、入力パターンと出力パターンを
比較し、その不一致／一致を検出する擬似ランダムパタ
ーン試験回路が用いられている。
【０００３】例えば、特開平５−２０６９９１号公報に
は、従来の擬似ランダムパターン試験回路（ＰＮパター
ンエラー検出回路）が記載されている。従来のＰＮパタ
ーンエラー検出回路は、ＰＮパターン生成回路が発生す
るＰＮパターン及びクロックを評価対象に与え、その出
力データ及びクロックをＰＮパターンエラー検出回路へ
与える。
は、従来の擬似ランダムパターン試験回路（ＰＮパター
ンエラー検出回路）が記載されている。従来のＰＮパタ
ーンエラー検出回路は、ＰＮパターン生成回路が発生す
るＰＮパターン及びクロックを評価対象に与え、その出
力データ及びクロックをＰＮパターンエラー検出回路へ
与える。
【０００４】ＰＮパターンエラー検出回路は、ＰＮパタ
ーン生成回路と同様の回路を有しており、入力されたク
ロックによってこの回路を駆動してＰＮパターンを発生
させ、これと評価対象から入力されたデータとを比較す
る。評価対象内でビット操作がなく絶対遅延だけである
場合には両者が一致すれば正常である。これに対し、不
一致が検出された場合には、エラー有りとしてＰＮパタ
ーンエラー検出回路はアラームを出力する。
ーン生成回路と同様の回路を有しており、入力されたク
ロックによってこの回路を駆動してＰＮパターンを発生
させ、これと評価対象から入力されたデータとを比較す
る。評価対象内でビット操作がなく絶対遅延だけである
場合には両者が一致すれば正常である。これに対し、不
一致が検出された場合には、エラー有りとしてＰＮパタ
ーンエラー検出回路はアラームを出力する。
【０００５】ところで、評価対象に対しては、前述のよ
うな擬似ランダムパターン試験の他にも機能試験が行わ
れる。機能試験では、所定のテストパターンを評価対象
に対して入力することにより、テストパターンに応じた
正常な動作が評価対象において実行されるかが検出され
る。
うな擬似ランダムパターン試験の他にも機能試験が行わ
れる。機能試験では、所定のテストパターンを評価対象
に対して入力することにより、テストパターンに応じた
正常な動作が評価対象において実行されるかが検出され
る。
【０００６】
【発明が解決しようとする課題】以上の如き従来の擬似
ランダムパターン試験回路は、評価対象に対してＰＮパ
ターンを与えて擬似ランダムパターン試験を行なうもの
であって、機能試験については別途行なう必要があっ
た。すなわち従来では、擬似ランダムパターン試験と機
能試験とを別々に行なう必要があるため、機能試験と擬
似ランダムパターン試験とのそれぞれに時間を要し、非
常に長い試験時間が必要であるという問題があった。
ランダムパターン試験回路は、評価対象に対してＰＮパ
ターンを与えて擬似ランダムパターン試験を行なうもの
であって、機能試験については別途行なう必要があっ
た。すなわち従来では、擬似ランダムパターン試験と機
能試験とを別々に行なう必要があるため、機能試験と擬
似ランダムパターン試験とのそれぞれに時間を要し、非
常に長い試験時間が必要であるという問題があった。
【０００７】本発明はこのような問題点を解消するため
になされたものであり、擬似ランダムパターン試験と機
能試験を同時に行なうことにより、試験時間を短縮する
ことが可能な擬似ランダムパターン試験回路を提供する
ことを目的とする。
になされたものであり、擬似ランダムパターン試験と機
能試験を同時に行なうことにより、試験時間を短縮する
ことが可能な擬似ランダムパターン試験回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点にかかる疑似ランダムパター
ン生成回路は、評価対象に対して機能試験のためのテス
トパターンと共に入力させる、擬似ランダムパターンを
発生する擬似ランダムパターン生成回路であって、前記
評価対象に対するテストパターン内の機能試験に必要と
しない部分に、擬似ランダムパターン試験のための擬似
ランダムパターンを上書きする擬似ランダムパターン上
書き回路を備える、ことを特徴とする。
め、この発明の第１の観点にかかる疑似ランダムパター
ン生成回路は、評価対象に対して機能試験のためのテス
トパターンと共に入力させる、擬似ランダムパターンを
発生する擬似ランダムパターン生成回路であって、前記
評価対象に対するテストパターン内の機能試験に必要と
しない部分に、擬似ランダムパターン試験のための擬似
ランダムパターンを上書きする擬似ランダムパターン上
書き回路を備える、ことを特徴とする。
【０００９】前記擬似ランダムパターンを任意の固定長
に分割し、分割した該疑似ランダムパターンに擬似ラン
ダムパターンであることを示す固定パターンを付加し
て、前記テストパターンに上書きするようにしてもよ
い。
に分割し、分割した該疑似ランダムパターンに擬似ラン
ダムパターンであることを示す固定パターンを付加し
て、前記テストパターンに上書きするようにしてもよ
い。
【００１０】上記目的を達成するため、この発明の第２
の観点にかかる疑似ランダムパターンチェック回路は、
擬似ランダムパターンを入力したときに評価対象から出
力されるパターンと、前記評価対象に対して入力した擬
似ランダムパターンとを比較して、パターンチェックを
行なう擬似ランダムパターンチェック回路であって、前
記評価対象から出力されるパターンに付加されている固
定パターンをもとに擬似ランダムパターンを検出し、前
記検出した擬似ランダムパターンを基に、前記評価対象
から出力されるパターンのエラーチェックを行う、こと
を特徴とする。
の観点にかかる疑似ランダムパターンチェック回路は、
擬似ランダムパターンを入力したときに評価対象から出
力されるパターンと、前記評価対象に対して入力した擬
似ランダムパターンとを比較して、パターンチェックを
行なう擬似ランダムパターンチェック回路であって、前
記評価対象から出力されるパターンに付加されている固
定パターンをもとに擬似ランダムパターンを検出し、前
記検出した擬似ランダムパターンを基に、前記評価対象
から出力されるパターンのエラーチェックを行う、こと
を特徴とする。
【００１１】上記目的を達成するため、この発明の第３
の観点にかかる疑似ランダムパターン試験回路は、擬似
ランダムパターンを入力したときに評価対象から出力さ
れるパターンと、前記評価対象に対して入力した擬似ラ
ンダムパターンとの比較により擬似ランダムパターン試
験を実行する擬似ランダムパターン試験回路において、
機能試験のために評価対象に入力されるテストパターン
内の、機能試験に必要としない部分に、擬似ランダムパ
ターン試験のための擬似ランダムパターンを、任意の固
定長に分割し、それぞれに疑似ランダムパターンである
ことを示す固定パターンを付加して上書きする擬似ラン
ダムパターン生成回路と、前記擬似ランダムパターン生
成回路によって擬似ランダムパターンが上書きされたテ
ストパターンの入力に応じて、前記評価対象から出力さ
れるパターン内の固定パターンをもとに擬似ランダムパ
ターンを検出し、検出した擬似ランダムパターンを基に
疑似ランダムパターンのエラーチェックを行う擬似ラン
ダムパターンチェック回路と、を具備することを特徴と
する。
の観点にかかる疑似ランダムパターン試験回路は、擬似
ランダムパターンを入力したときに評価対象から出力さ
れるパターンと、前記評価対象に対して入力した擬似ラ
ンダムパターンとの比較により擬似ランダムパターン試
験を実行する擬似ランダムパターン試験回路において、
機能試験のために評価対象に入力されるテストパターン
内の、機能試験に必要としない部分に、擬似ランダムパ
ターン試験のための擬似ランダムパターンを、任意の固
定長に分割し、それぞれに疑似ランダムパターンである
ことを示す固定パターンを付加して上書きする擬似ラン
ダムパターン生成回路と、前記擬似ランダムパターン生
成回路によって擬似ランダムパターンが上書きされたテ
ストパターンの入力に応じて、前記評価対象から出力さ
れるパターン内の固定パターンをもとに擬似ランダムパ
ターンを検出し、検出した擬似ランダムパターンを基に
疑似ランダムパターンのエラーチェックを行う擬似ラン
ダムパターンチェック回路と、を具備することを特徴と
する。
【００１２】このような方法とすることにより、機能試
験のためのテストパターンと、擬似ランダムパターン試
験のための擬似ランダムパターン（ＰＮパターン）とが
実質的に同時又は並行して評価対象に供給される。従っ
て、評価対象の機能試験と擬似ランダムパターン試験と
を並行して実行できる。
験のためのテストパターンと、擬似ランダムパターン試
験のための擬似ランダムパターン（ＰＮパターン）とが
実質的に同時又は並行して評価対象に供給される。従っ
て、評価対象の機能試験と擬似ランダムパターン試験と
を並行して実行できる。
【００１３】
【発明の実施の形態】以下本発明を、その実施の形態を
示す図面に基づいて詳述する。
示す図面に基づいて詳述する。
【００１４】図１は実施の形態の擬似ランダムパターン
試験回路の構成を示すブロック図である。図１に示すよ
うに、擬似ランダムパターン試験回路は、評価対象（回
路）１０に対して機能試験と擬似ランダムパターン試験
を同時に行なうもので、ＰＮパターン生成部１１（擬似
ランダムパターン生成回路）とＰＮパターンチェック部
１５（擬似ランダムパターンチェック回路）とを備え
る。
試験回路の構成を示すブロック図である。図１に示すよ
うに、擬似ランダムパターン試験回路は、評価対象（回
路）１０に対して機能試験と擬似ランダムパターン試験
を同時に行なうもので、ＰＮパターン生成部１１（擬似
ランダムパターン生成回路）とＰＮパターンチェック部
１５（擬似ランダムパターンチェック回路）とを備え
る。
【００１５】ＰＮパターン生成部１１は、評価対象１０
に対して機能試験のための入力データ（テストパター
ン）と共に入力させる擬似ランダムパターン試験のため
の擬似ランダムパターン（ＰＮパターン）を生成するた
めのものであり、ＰＮパターン発生ブロック１２、ＰＮ
パターン上書きブロック１４から構成される。
に対して機能試験のための入力データ（テストパター
ン）と共に入力させる擬似ランダムパターン試験のため
の擬似ランダムパターン（ＰＮパターン）を生成するた
めのものであり、ＰＮパターン発生ブロック１２、ＰＮ
パターン上書きブロック１４から構成される。
【００１６】ＰＮパターン発生ブロック１２は、イネー
ブル信号及びクロック信号を入力し、イネーブル信号の
制御により擬似ランダムパターンであるＰＮパターンを
生成し、生成したＰＮパターンをＰＮパターン上書きブ
ロック１４に出力する。
ブル信号及びクロック信号を入力し、イネーブル信号の
制御により擬似ランダムパターンであるＰＮパターンを
生成し、生成したＰＮパターンをＰＮパターン上書きブ
ロック１４に出力する。
【００１７】ＰＮパターン上書きブロック１４は、イネ
ーブル信号、クロック信号、入力データ、及びＰＮパタ
ーン発生ブロック１２から出力されるＰＮパターンを入
力し、イネーブル信号の制御により入力データに対して
ＰＮパターンの上書きを行ない、評価対象１０にデータ
１として出力する。入力データは、評価対象１０に対す
る機能試験のためのテストパターンである。ＰＮパター
ン上書きブロック１４は、入力データ（テストパター
ン）の機能試験に必要としない部分に、擬似ランダムパ
ターンを示す固定パターンを付加し、任意の固定長に分
割されたＰＮパターンを上書きして評価対象１０に出力
する。
ーブル信号、クロック信号、入力データ、及びＰＮパタ
ーン発生ブロック１２から出力されるＰＮパターンを入
力し、イネーブル信号の制御により入力データに対して
ＰＮパターンの上書きを行ない、評価対象１０にデータ
１として出力する。入力データは、評価対象１０に対す
る機能試験のためのテストパターンである。ＰＮパター
ン上書きブロック１４は、入力データ（テストパター
ン）の機能試験に必要としない部分に、擬似ランダムパ
ターンを示す固定パターンを付加し、任意の固定長に分
割されたＰＮパターンを上書きして評価対象１０に出力
する。
【００１８】ＰＮパターンチェック部１５は、入力デー
タ（ＰＮパターンが上書きされたテストパターン）を入
力した際に評価対象１０から供給されるデータ２に含ま
れるパターンと、評価対象１０に入力したＰＮパターン
との比較により、パターンチェックを行なうもので、Ｐ
Ｎパターン検出ブロック１６及びＰＮパターン検出ブロ
ック１８から構成されている。
タ（ＰＮパターンが上書きされたテストパターン）を入
力した際に評価対象１０から供給されるデータ２に含ま
れるパターンと、評価対象１０に入力したＰＮパターン
との比較により、パターンチェックを行なうもので、Ｐ
Ｎパターン検出ブロック１６及びＰＮパターン検出ブロ
ック１８から構成されている。
【００１９】ＰＮパターン検出ブロック１６は、クロッ
ク信号、及び評価対象１０から出力されるデータ２を入
力し、評価対象１０から出力されるデータ２に付加され
た固定パターンをもとにＰＮパターン（擬似ランダムパ
ターン）を検出し、このＰＮパターンの検出状況に応じ
て制御信号をＰＮパターン検出ブロック１８に出力す
る。
ク信号、及び評価対象１０から出力されるデータ２を入
力し、評価対象１０から出力されるデータ２に付加され
た固定パターンをもとにＰＮパターン（擬似ランダムパ
ターン）を検出し、このＰＮパターンの検出状況に応じ
て制御信号をＰＮパターン検出ブロック１８に出力す
る。
【００２０】ＰＮパターンエラー検出ブロック１８は、
クロック信号、評価対象１０から出力されるデータ２、
及びＰＮパターン検出ブロック１６からの制御信号を入
力し、ＰＮパターン検出ブロック１６からの制御信号に
基づいてデータ２に含まれているＰＮパターンに対して
エラーチェック（評価対象１０に入力されたＰＮパター
ンと出力されたＰＮパターンとが実質的に一致するか否
かのチェック）を実行し、チェック結果を出力する（Ｐ
Ｎパターンチェック出力）。
クロック信号、評価対象１０から出力されるデータ２、
及びＰＮパターン検出ブロック１６からの制御信号を入
力し、ＰＮパターン検出ブロック１６からの制御信号に
基づいてデータ２に含まれているＰＮパターンに対して
エラーチェック（評価対象１０に入力されたＰＮパター
ンと出力されたＰＮパターンとが実質的に一致するか否
かのチェック）を実行し、チェック結果を出力する（Ｐ
Ｎパターンチェック出力）。
【００２１】次に、図１に示す擬似ランダムパターン試
験回路の動作について説明する。
験回路の動作について説明する。
【００２２】まず、ＰＮパターン発生ブロック１２は、
イネーブル信号の制御に応じてＰＮパターンを発生さ
せ、ＰＮパターン上書きブロック１４に供給する。イネ
ーブル信号は、ＰＮパターン上書きブロック１４に入力
される機能試験のための入力データ（テストパターン）
の未使用部分、すなわち機能試験に必要とされない部分
がＰＮパターン上書きブロック１４に入力されているこ
とを示している。
イネーブル信号の制御に応じてＰＮパターンを発生さ
せ、ＰＮパターン上書きブロック１４に供給する。イネ
ーブル信号は、ＰＮパターン上書きブロック１４に入力
される機能試験のための入力データ（テストパターン）
の未使用部分、すなわち機能試験に必要とされない部分
がＰＮパターン上書きブロック１４に入力されているこ
とを示している。
【００２３】ＰＮパターン発生ブロック１２は、ＰＮパ
ターン上書きブロック１４に入力データの未使用部分が
入力されている間に、ＰＮパターンを任意の固定長に分
割して、それぞれに擬似ランダムパターンを示す固定パ
ターンを付加してＰＮパターン上書きブロック１４に出
力する。
ターン上書きブロック１４に入力データの未使用部分が
入力されている間に、ＰＮパターンを任意の固定長に分
割して、それぞれに擬似ランダムパターンを示す固定パ
ターンを付加してＰＮパターン上書きブロック１４に出
力する。
【００２４】ＰＮパターン上書きブロック１４は、イネ
ーブル信号の制御により、入力されたデータのうち機能
試験に必要としない部分が入力されている期間に、任意
の固定長に分割されたＰＮパターンに固定パターンを付
加し、データ１として評価対象１０に出力する。
ーブル信号の制御により、入力されたデータのうち機能
試験に必要としない部分が入力されている期間に、任意
の固定長に分割されたＰＮパターンに固定パターンを付
加し、データ１として評価対象１０に出力する。
【００２５】すなわち、評価対象１０には、データ１に
よって、機能試験のための入力データ（テストパター
ン）と、擬似ランダムパターン試験のためのＰＮパター
ン（擬似ランダムパターン）が実質的に同時に供給さ
れ、擬似ランダムパターン試験と機能試験が並行して実
行される。
よって、機能試験のための入力データ（テストパター
ン）と、擬似ランダムパターン試験のためのＰＮパター
ン（擬似ランダムパターン）が実質的に同時に供給さ
れ、擬似ランダムパターン試験と機能試験が並行して実
行される。
【００２６】評価対象１０は、ＰＮパターン上書きブロ
ック１４から供給されたデータ１に応じてデータ２を出
力し、ＰＮパターンチェック部１５のＰＮパターン検出
ブロック１６及びＰＮパターン検出ブロック１８に出力
する。
ック１４から供給されたデータ１に応じてデータ２を出
力し、ＰＮパターンチェック部１５のＰＮパターン検出
ブロック１６及びＰＮパターン検出ブロック１８に出力
する。
【００２７】ＰＮパターン検出ブロック１６は、評価対
象１０が出力するデータ２から固定パターンを検出する
ことにより、この固定パターンに付加されているＰＮパ
ターンを認識し、ＰＮパターンエラー検出ブロック１８
にＰＮパターンが入力されている間のエラー検出結果を
出力するようにＰＮパターン検出ブロック１８の動作を
制御するための制御信号を出力する。
象１０が出力するデータ２から固定パターンを検出する
ことにより、この固定パターンに付加されているＰＮパ
ターンを認識し、ＰＮパターンエラー検出ブロック１８
にＰＮパターンが入力されている間のエラー検出結果を
出力するようにＰＮパターン検出ブロック１８の動作を
制御するための制御信号を出力する。
【００２８】ＰＮパターン検出ブロック１８は、ＰＮパ
ターン検出ブロック１６から供給される制御信号に基づ
いて、データ２に含まれるＰＮパターンについてパター
ンチェックを行ない、チェック結果としてＰＮパターン
チェック出力を行なう。
ターン検出ブロック１６から供給される制御信号に基づ
いて、データ２に含まれるＰＮパターンについてパター
ンチェックを行ない、チェック結果としてＰＮパターン
チェック出力を行なう。
【００２９】このようにして、評価対象１０に対する機
能試験のための入力データ（テストパターン）に、機能
試験で必要とされない部分にＰＮパターンを上書きする
ことにより、入力データとＰＮパターンを並行して出力
し、評価対象１０で擬似ランダムパターン試験と機能試
験とを実行することができる。また、機能試験で必要と
されない部分にＰＮパターンを上書きできるように、Ｐ
Ｎパターンを任意の固定長に分割した上で上書きが行わ
れる。また、分割されたＰＮパターンのそれぞれに対し
て、ＰＮパターンを示す固定パターンが付加されるの
で、分割されたＰＮパターンをＰＮパターンチェック回
路１５において認識することができる。
能試験のための入力データ（テストパターン）に、機能
試験で必要とされない部分にＰＮパターンを上書きする
ことにより、入力データとＰＮパターンを並行して出力
し、評価対象１０で擬似ランダムパターン試験と機能試
験とを実行することができる。また、機能試験で必要と
されない部分にＰＮパターンを上書きできるように、Ｐ
Ｎパターンを任意の固定長に分割した上で上書きが行わ
れる。また、分割されたＰＮパターンのそれぞれに対し
て、ＰＮパターンを示す固定パターンが付加されるの
で、分割されたＰＮパターンをＰＮパターンチェック回
路１５において認識することができる。
【００３０】次に、図１に示す試験回路の詳細な構成に
ついて説明する。
ついて説明する。
【００３１】ここでは、評価対象１０に対して機能試験
のために入力される入力データ（テストパターン）に上
書きするＰＮパターン（擬似ランダムパターン）が、図
２に示すような構成をとるものとして説明する。すなわ
ち、任意の固定長として４８ビットで分割されたＰＮパ
ターンの先頭に、ＰＮパターンを認識するための１６ビ
ットの固定パターンが付加されたパターンである。
のために入力される入力データ（テストパターン）に上
書きするＰＮパターン（擬似ランダムパターン）が、図
２に示すような構成をとるものとして説明する。すなわ
ち、任意の固定長として４８ビットで分割されたＰＮパ
ターンの先頭に、ＰＮパターンを認識するための１６ビ
ットの固定パターンが付加されたパターンである。
【００３２】図３は、図１のＰＮパターン生成部１１に
おけるＰＮパターン発生ブロック１２とＰＮパターン上
書きブロック１４の詳細な構成を示し、図４は、図３に
示すＰＮパターン発生回路３−８の詳細な構成を示して
いる。また、図５は、図１のＰＮパターンチェック部１
５におけるＰＮパターン検出ブロック１６とＰＮパター
ンエラー検出ブロック１８の詳細な構成を示し、図６
は、図５に示すＰＮパターンエラー検出回路５−４０の
詳細な構成を示している。
おけるＰＮパターン発生ブロック１２とＰＮパターン上
書きブロック１４の詳細な構成を示し、図４は、図３に
示すＰＮパターン発生回路３−８の詳細な構成を示して
いる。また、図５は、図１のＰＮパターンチェック部１
５におけるＰＮパターン検出ブロック１６とＰＮパター
ンエラー検出ブロック１８の詳細な構成を示し、図６
は、図５に示すＰＮパターンエラー検出回路５−４０の
詳細な構成を示している。
【００３３】図３に示すＰＮパターン発生ブロック１２
とＰＮパターン上書きブロック１４は、評価対象１０に
受け渡すデータ、すなわち機能試験用の入力データに機
能試験に必要とされない部分に擬似ランダムパターン試
験用のＰＮパターンを上書きしたデータ１を生成するた
めのブロックである。
とＰＮパターン上書きブロック１４は、評価対象１０に
受け渡すデータ、すなわち機能試験用の入力データに機
能試験に必要とされない部分に擬似ランダムパターン試
験用のＰＮパターンを上書きしたデータ１を生成するた
めのブロックである。
【００３４】ＰＮパターン発生ブロック１２は、フリッ
プフロップ３−１，３−２、２入力ＯＲゲート３−３、
３入力ＯＲゲート３−４、カウンタ３−５、デコーダ３
−６、セレクタ３−７、ＰＮパターン生成回路３−８か
ら構成されている。クロック信号は、フリップフロップ
３−１、カウンタ３−５、フリップフロップ３−２，３
−４に供給される。
プフロップ３−１，３−２、２入力ＯＲゲート３−３、
３入力ＯＲゲート３−４、カウンタ３−５、デコーダ３
−６、セレクタ３−７、ＰＮパターン生成回路３−８か
ら構成されている。クロック信号は、フリップフロップ
３−１、カウンタ３−５、フリップフロップ３−２，３
−４に供給される。
【００３５】フリップフロップ３−１は、Ｄ端子からイ
ネーブル信号（“Ｈｉ”レベルで入力データの機能試験
に必要とされる部分がＰＮパターン上書きブロック１４
に入力されていることを示す）を入力し、Ｑ端子から３
入力ＯＲゲート３−４に、ＱＢ端子から２入力ＯＲゲー
ト３−３にそれぞれ出力信号を供給する。
ネーブル信号（“Ｈｉ”レベルで入力データの機能試験
に必要とされる部分がＰＮパターン上書きブロック１４
に入力されていることを示す）を入力し、Ｑ端子から３
入力ＯＲゲート３−４に、ＱＢ端子から２入力ＯＲゲー
ト３−３にそれぞれ出力信号を供給する。
【００３６】２入力ＯＲゲート３−３は、イネーブル信
号及びフリップフロップ３−１のＱＢ信号を入力し、カ
ウンタ３−５のＬＢ端子に出力信号を供給する。
号及びフリップフロップ３−１のＱＢ信号を入力し、カ
ウンタ３−５のＬＢ端子に出力信号を供給する。
【００３７】カウンタ３−５は、ＬＢ端子に供給される
信号に応じて、イネーブル信号の立ち下がり（入力デー
タの機能試験に必要とされない部分がＰＮパターン上書
きブロック１４に入力されることを示す）を検出する毎
に“０ｈ”をロードし、それ以外は“０ｈ〜３Ｆｈ”
（図２に示すパターンのビット長と対応する）を繰り返
してカウントし、カウント値をデコーダ３−６に供給す
る。
信号に応じて、イネーブル信号の立ち下がり（入力デー
タの機能試験に必要とされない部分がＰＮパターン上書
きブロック１４に入力されることを示す）を検出する毎
に“０ｈ”をロードし、それ以外は“０ｈ〜３Ｆｈ”
（図２に示すパターンのビット長と対応する）を繰り返
してカウントし、カウント値をデコーダ３−６に供給す
る。
【００３８】デコーダ３−６は、カウンタ３−５から供
給されるカウント値から“０ｈ”及び“Ｆｈ”（図２に
示す固定パターンのビット長と対応する）を検出し、検
出に応答して、“Ｈｉ”レベルの検出信号をフリップフ
ロップ３−２のＤ端子と、３入力ＯＲゲート３−４に供
給する。
給されるカウント値から“０ｈ”及び“Ｆｈ”（図２に
示す固定パターンのビット長と対応する）を検出し、検
出に応答して、“Ｈｉ”レベルの検出信号をフリップフ
ロップ３−２のＤ端子と、３入力ＯＲゲート３−４に供
給する。
【００３９】フリップフロップ３−２は、Ｄ端子にデコ
ーダ３−６の検出信号を入力し、クロック端子Ｃにクロ
ック信号を入力し、Ｑ端子から出力する信号を制御信号
としてセレクタ３−７に供給する。
ーダ３−６の検出信号を入力し、クロック端子Ｃにクロ
ック信号を入力し、Ｑ端子から出力する信号を制御信号
としてセレクタ３−７に供給する。
【００４０】３入力ＯＲゲート３−４は、クロック信
号、フリップフロップ３−１のＱ端子からの出力信号、
及びデコーダ３−６からの検出信号を入力し、ＰＮパタ
ーン生成回路３−８にクロック信号として供給する。
号、フリップフロップ３−１のＱ端子からの出力信号、
及びデコーダ３−６からの検出信号を入力し、ＰＮパタ
ーン生成回路３−８にクロック信号として供給する。
【００４１】セレクタ３−７は、固定パターン及びＰＮ
パターン生成回路３−８が出力するＰＮパターンを入力
し、フリップフロップ３−２から供給される信号に応じ
て、固定パターン又はＰＮパターンの何れか一方を選択
して、信号ＡとしてＰＮパターン上書きブロック１４
（セレクタ３−１３）に出力する。
パターン生成回路３−８が出力するＰＮパターンを入力
し、フリップフロップ３−２から供給される信号に応じ
て、固定パターン又はＰＮパターンの何れか一方を選択
して、信号ＡとしてＰＮパターン上書きブロック１４
（セレクタ３−１３）に出力する。
【００４２】ＰＮパターン生成回路３−８は、初期化信
号をＩＮＩＴ端子から入力し、３入力ＯＲゲート３−４
が出力する信号をクロック信号としてＣ端子から入力す
る。ＰＮパターン生成回路３−８は、ＰＮパターンを発
生し、このＰＮパターンをＯＵＴ端子からセレクタ３−
７に供給する。図４にＰＮパターン生成回路３−８の詳
細な構成を示す。
号をＩＮＩＴ端子から入力し、３入力ＯＲゲート３−４
が出力する信号をクロック信号としてＣ端子から入力す
る。ＰＮパターン生成回路３−８は、ＰＮパターンを発
生し、このＰＮパターンをＯＵＴ端子からセレクタ３−
７に供給する。図４にＰＮパターン生成回路３−８の詳
細な構成を示す。
【００４３】ＰＮパターン生成回路３−８は、図４に示
すように、フリップフロップ４−１〜４−７と４入力Ｅ
ｘ−ＯＲゲート４−８から構成されている。フリップフ
ロップ４−１〜４−７は、縦続接続され、１段目、３段
目、６段目、及び７段目のフリップフロップ４−１，４
−３，４−６，４−７のＱ端子から出力する信号を４入
力Ｅｘ−ＯＲゲート４−８に供給し、４入力Ｅｘ−ＯＲ
ゲート４−８から出力する信号をＰＮパターン出力（Ｏ
ＵＴ）とすると共に、１段目のフリップフロップ４−１
のＤ端子に供給する、即ち帰還する。クロック信号
（Ｃ）及び初期化信号（ＩＮＩＴ）は、各フリップフロ
ップ４−１〜４−７に対して同様に入力される。
すように、フリップフロップ４−１〜４−７と４入力Ｅ
ｘ−ＯＲゲート４−８から構成されている。フリップフ
ロップ４−１〜４−７は、縦続接続され、１段目、３段
目、６段目、及び７段目のフリップフロップ４−１，４
−３，４−６，４−７のＱ端子から出力する信号を４入
力Ｅｘ−ＯＲゲート４−８に供給し、４入力Ｅｘ−ＯＲ
ゲート４−８から出力する信号をＰＮパターン出力（Ｏ
ＵＴ）とすると共に、１段目のフリップフロップ４−１
のＤ端子に供給する、即ち帰還する。クロック信号
（Ｃ）及び初期化信号（ＩＮＩＴ）は、各フリップフロ
ップ４−１〜４−７に対して同様に入力される。
【００４４】また、図４に示すＰＮパターン生成回路３
−８の特性多項式は、 Ｇ（Ｘ）＝Ｘ7＋Ｘ6＋Ｘ3＋Ｘ＋１ で表され、初期値がａｌｌ“Ｈｉ”である。
−８の特性多項式は、 Ｇ（Ｘ）＝Ｘ7＋Ｘ6＋Ｘ3＋Ｘ＋１ で表され、初期値がａｌｌ“Ｈｉ”である。
【００４５】一方、ＰＮパターン上書きブロック１４
は、フリップフロップ３−９，３−１０，３−１１，３
−１２、セレクタ３−１３から構成される。
は、フリップフロップ３−９，３−１０，３−１１，３
−１２、セレクタ３−１３から構成される。
【００４６】フリップフロップ３−９は、機能試験のた
めの入力データ（テストパターン）がＤ入力端子に供給
され、Ｑ端子からの出力信号をフリップフロップ３−１
０に供給する。フリップフロップ３−１０は、フリップ
フロップ３−９のＱ端子から供給される信号をＤ端子に
受け、Ｑ端子から出力信号をセレクタ３−１３に供給す
る。フリップフロップ３−１１は、イネーブル信号をＤ
入力端子に受け、Ｑ端子から出力信号をフリップフロッ
プ３−１２に供給する。フリップフロップ３−１２は、
フリップフロップ３−１１のＱ端子からの出力信号をＤ
入力端子に受け、ＱＢ端子から出力する信号をセレクタ
３−１３に制御用信号として供給する。セレクタ３−１
３は、フリップフロップ３−１０のＱ端子が出力する信
号（入力データ）、及びＰＮパターン発生ブロック１２
内のセレクタ３−７から出力する信号（図中Ａ、固定パ
ターンが付加されたＰＮパターン）を入力し、制御用信
号として入力されるフリップフロップ３−１２のＱＢ端
子から出力する信号に応じて、入力データ又は固定パタ
ーンが付加されたＰＮパターンの何れか一方を評価対象
１０に供給するデータ１として出力する。
めの入力データ（テストパターン）がＤ入力端子に供給
され、Ｑ端子からの出力信号をフリップフロップ３−１
０に供給する。フリップフロップ３−１０は、フリップ
フロップ３−９のＱ端子から供給される信号をＤ端子に
受け、Ｑ端子から出力信号をセレクタ３−１３に供給す
る。フリップフロップ３−１１は、イネーブル信号をＤ
入力端子に受け、Ｑ端子から出力信号をフリップフロッ
プ３−１２に供給する。フリップフロップ３−１２は、
フリップフロップ３−１１のＱ端子からの出力信号をＤ
入力端子に受け、ＱＢ端子から出力する信号をセレクタ
３−１３に制御用信号として供給する。セレクタ３−１
３は、フリップフロップ３−１０のＱ端子が出力する信
号（入力データ）、及びＰＮパターン発生ブロック１２
内のセレクタ３−７から出力する信号（図中Ａ、固定パ
ターンが付加されたＰＮパターン）を入力し、制御用信
号として入力されるフリップフロップ３−１２のＱＢ端
子から出力する信号に応じて、入力データ又は固定パタ
ーンが付加されたＰＮパターンの何れか一方を評価対象
１０に供給するデータ１として出力する。
【００４７】図５に示すＰＮパターン検出ブロック１６
とＰＮパターンエラー検出ブロック１８は、評価対象か
ら出力されたデータのチェック（擬似ランダムパターン
試験）を行なうためのブロックである。
とＰＮパターンエラー検出ブロック１８は、評価対象か
ら出力されたデータのチェック（擬似ランダムパターン
試験）を行なうためのブロックである。
【００４８】ＰＮパターン検出ブロック１６は、フリッ
プフロップ５−１〜５−１６、２入力Ｅｘ−ＯＲゲート
５−１７〜５−３２、１６入力Ｅｘ−ＯＲゲート５−３
３、カウンタ５−３４、デコーダ５−３５から構成され
ている。
プフロップ５−１〜５−１６、２入力Ｅｘ−ＯＲゲート
５−１７〜５−３２、１６入力Ｅｘ−ＯＲゲート５−３
３、カウンタ５−３４、デコーダ５−３５から構成され
ている。
【００４９】フリップフロップ５−１〜５−１６は、縦
続接続され、１６段目のフリップフロップ５−１６のＱ
端子から出力する信号が２入力Ｅｘ−ＯＲゲート５−１
７に供給され、１５段目のフリップフロップ５−１５の
Ｑ端子から出力する信号を２入力Ｅｘ−ＯＲゲート５−
１８に供給する。以下同様にして、１４段目から１段目
の各フリップフロップ５−１４〜５−１のＱ端子から出
力する信号を、それぞれに対応する２入力Ｅｘ−ＯＲゲ
ート５−１９〜５−３２に供給する。
続接続され、１６段目のフリップフロップ５−１６のＱ
端子から出力する信号が２入力Ｅｘ−ＯＲゲート５−１
７に供給され、１５段目のフリップフロップ５−１５の
Ｑ端子から出力する信号を２入力Ｅｘ−ＯＲゲート５−
１８に供給する。以下同様にして、１４段目から１段目
の各フリップフロップ５−１４〜５−１のＱ端子から出
力する信号を、それぞれに対応する２入力Ｅｘ−ＯＲゲ
ート５−１９〜５−３２に供給する。
【００５０】２入力Ｅｘ−ＯＲゲート５−１７〜５−３
２は、それぞれに対応するフリップフロップ５−１〜５
−１６のＱ端子から出力する信号と、ＰＮパターン発生
ブロック１２でＰＮパターンに付加される固定パターン
（１６ビット）の各ビットの値とを入力し、各２入力Ｅ
ｘ−ＯＲゲート５−１７〜５−３２から出力する信号を
１６入力Ｅｘ−ＯＲゲート５−３３に供給する。
２は、それぞれに対応するフリップフロップ５−１〜５
−１６のＱ端子から出力する信号と、ＰＮパターン発生
ブロック１２でＰＮパターンに付加される固定パターン
（１６ビット）の各ビットの値とを入力し、各２入力Ｅ
ｘ−ＯＲゲート５−１７〜５−３２から出力する信号を
１６入力Ｅｘ−ＯＲゲート５−３３に供給する。
【００５１】１６入力Ｅｘ−ＯＲゲート５−３３は、２
入力Ｅｘ−ＯＲゲート５−１７〜５−３２から出力する
信号を入力し、出力する信号を信号Ｂとしてカウンタ５
−３４のＬＢ端子に供給する。１６入力Ｅｘ−ＯＲゲー
ト５−３３から出力される信号Ｂは、固定パターンとデ
ータ２が一致したタイミング、すなわち固定パターンに
続くＰＮパターンがＰＮパターンエラー検出ブロック１
８に入力されるタイミングを示す。
入力Ｅｘ−ＯＲゲート５−１７〜５−３２から出力する
信号を入力し、出力する信号を信号Ｂとしてカウンタ５
−３４のＬＢ端子に供給する。１６入力Ｅｘ−ＯＲゲー
ト５−３３から出力される信号Ｂは、固定パターンとデ
ータ２が一致したタイミング、すなわち固定パターンに
続くＰＮパターンがＰＮパターンエラー検出ブロック１
８に入力されるタイミングを示す。
【００５２】カウンタ５−３４は、ＬＢ端子から入力す
る信号に基づいて、固定パターンとデータ２とが一致す
る毎に“０ｈ”をロードし、“３０ｈ”（図２に示すＰ
Ｎパターンのビット長と対応する）までカウントアップ
してカウントをデコーダ５−３５にロードする。カウン
タ５−３４は、“３０ｈ”までカウントアップすると、
デコーダ５−３５からＥＮＢ端子に供給される信号の入
力に応じて停止する。
る信号に基づいて、固定パターンとデータ２とが一致す
る毎に“０ｈ”をロードし、“３０ｈ”（図２に示すＰ
Ｎパターンのビット長と対応する）までカウントアップ
してカウントをデコーダ５−３５にロードする。カウン
タ５−３４は、“３０ｈ”までカウントアップすると、
デコーダ５−３５からＥＮＢ端子に供給される信号の入
力に応じて停止する。
【００５３】デコーダ５−３５は、カウンタ５−３４か
らロードされるカウント“０ｈ〜２Ｆｈ”（図２に示す
ＰＮパターンのビット長と対応する）から出力する信号
を、ＰＮパターンエラー検出ブロック１８のフリップフ
ロップ５−３７のＤ端子に供給し、ＰＮパターンエラー
検出ブロック１８におけるＰＮパターンエラー検出動作
の有効期間を示す。
らロードされるカウント“０ｈ〜２Ｆｈ”（図２に示す
ＰＮパターンのビット長と対応する）から出力する信号
を、ＰＮパターンエラー検出ブロック１８のフリップフ
ロップ５−３７のＤ端子に供給し、ＰＮパターンエラー
検出ブロック１８におけるＰＮパターンエラー検出動作
の有効期間を示す。
【００５４】一方、ＰＮパターンエラー検出ブロック１
８は、フリップフロップ５−３６，５−３７、２入力Ｏ
Ｒゲート５−３８、２入力ＡＮＤゲート５−３９、ＰＮ
パターンエラー検出回路５−４０から構成されている。
８は、フリップフロップ５−３６，５−３７、２入力Ｏ
Ｒゲート５−３８、２入力ＡＮＤゲート５−３９、ＰＮ
パターンエラー検出回路５−４０から構成されている。
【００５５】フリップフロップ５−３６は、評価対象１
０から出力されるデータ２を入力し、Ｑ端子から出力さ
れる信号をＰＮパターンエラー検出回路５−４０に供給
する。
０から出力されるデータ２を入力し、Ｑ端子から出力さ
れる信号をＰＮパターンエラー検出回路５−４０に供給
する。
【００５６】フリップフロップ５−３７は、ＰＮパター
ン検出ブロック１６のデコーダ５−３５が出力する信号
を入力し、ＱＢ端子から出力する信号を２入力ＡＮＤゲ
ート５−３９に供給する。
ン検出ブロック１６のデコーダ５−３５が出力する信号
を入力し、ＱＢ端子から出力する信号を２入力ＡＮＤゲ
ート５−３９に供給する。
【００５７】２入力ＯＲゲート５−３８は、ＰＮパター
ン検出ブロック１６のデコーダ５−３５が出力する信号
とクロック信号を入力し、出力する信号をＰＮパターン
エラー検出回路５−４０にクロック信号として供給す
る。
ン検出ブロック１６のデコーダ５−３５が出力する信号
とクロック信号を入力し、出力する信号をＰＮパターン
エラー検出回路５−４０にクロック信号として供給す
る。
【００５８】ＰＮパターンエラー検出回路５−４０は、
Ｄ端子にフリップフロップ５−３６が出力する信号と、
クロック信号として２入力ＯＲゲート５−３８が出力す
る信号を入力する。ＰＮパターンエラー検出回路５−４
０は、入力されるデータ２（ＰＮパターン）についてＰ
Ｎパターンエラー検出動作を実行し、ＯＵＴ端子が出力
する信号をチェック結果として２入力ＡＮＤゲート５−
３９に供給する。図６にＰＮパターンエラー検出回路５
−４０の詳細な構成を示す。
Ｄ端子にフリップフロップ５−３６が出力する信号と、
クロック信号として２入力ＯＲゲート５−３８が出力す
る信号を入力する。ＰＮパターンエラー検出回路５−４
０は、入力されるデータ２（ＰＮパターン）についてＰ
Ｎパターンエラー検出動作を実行し、ＯＵＴ端子が出力
する信号をチェック結果として２入力ＡＮＤゲート５−
３９に供給する。図６にＰＮパターンエラー検出回路５
−４０の詳細な構成を示す。
【００５９】ＰＮパターンエラー検出回路５−４０は、
図６に示すように、フリップフロップ６−１〜６−７、
４入力Ｅｘ−ＯＲゲート６−８、及び２入力Ｅｘ−ＯＲ
ゲート６−９から構成されている。フリップフロップ６
−１〜６−７は、縦続接続され、１段目、３段目、６段
目、及び７段目のフリップフロップ６−１，６−３，６
−６，６−７のＱ端子から出力する信号を４入力Ｅｘ−
ＯＲゲート６−８に供給し、４入力Ｅｘ−ＯＲゲート６
−８から出力する信号を２入力Ｅｘ−ＯＲゲート６−９
に供給する。２入力Ｅｘ−ＯＲゲート６−９は、４入力
Ｅｘ−ＯＲゲート６−８が出力する信号と入力データ２
を入力し、出力する信号をチェック結果（ＯＵＴ）とす
る。クロック信号（Ｃ）は、各フリップフロップ６−１
〜６−７に対して同様に信号が入力される。
図６に示すように、フリップフロップ６−１〜６−７、
４入力Ｅｘ−ＯＲゲート６−８、及び２入力Ｅｘ−ＯＲ
ゲート６−９から構成されている。フリップフロップ６
−１〜６−７は、縦続接続され、１段目、３段目、６段
目、及び７段目のフリップフロップ６−１，６−３，６
−６，６−７のＱ端子から出力する信号を４入力Ｅｘ−
ＯＲゲート６−８に供給し、４入力Ｅｘ−ＯＲゲート６
−８から出力する信号を２入力Ｅｘ−ＯＲゲート６−９
に供給する。２入力Ｅｘ−ＯＲゲート６−９は、４入力
Ｅｘ−ＯＲゲート６−８が出力する信号と入力データ２
を入力し、出力する信号をチェック結果（ＯＵＴ）とす
る。クロック信号（Ｃ）は、各フリップフロップ６−１
〜６−７に対して同様に信号が入力される。
【００６０】また、図６に示すＰＮパターン生成回路５
−４０の特性多項式は、 Ｇ（Ｘ）＝Ｘ7＋Ｘ6＋Ｘ3＋Ｘ＋１ で表される。
−４０の特性多項式は、 Ｇ（Ｘ）＝Ｘ7＋Ｘ6＋Ｘ3＋Ｘ＋１ で表される。
【００６１】次に、図３乃至図６に示す構成による擬似
ランダムパターン試験回路の動作について、図７及び図
８に示すタイミングチャートを参照しながら説明する。
ランダムパターン試験回路の動作について、図７及び図
８に示すタイミングチャートを参照しながら説明する。
【００６２】まず、図７に示すように、機能試験のため
の入力データ（テストパターン）、及びイネーブル信号
が入力された場合、ＰＮパターン発生ブロック１２のカ
ウンタ３−５は、イネーブル信号の立ち下がり“Ｌｏ”
を検出する毎に“０ｈ”をデコーダ３−６にロードす
る。また、機能試験のための入力データ（テストパター
ン）、及びイネーブル信号が入力された場合以外は、
“０ｈ〜３Ｆｈ”のカウントを繰り返して行なう。
の入力データ（テストパターン）、及びイネーブル信号
が入力された場合、ＰＮパターン発生ブロック１２のカ
ウンタ３−５は、イネーブル信号の立ち下がり“Ｌｏ”
を検出する毎に“０ｈ”をデコーダ３−６にロードす
る。また、機能試験のための入力データ（テストパター
ン）、及びイネーブル信号が入力された場合以外は、
“０ｈ〜３Ｆｈ”のカウントを繰り返して行なう。
【００６３】イネーブル信号の立ち下がりは、図７に示
すように、入力データの未使用部分（機能試験の必要と
されない部分）がＰＮパターン上書きブロック１４に入
力されることを示している。
すように、入力データの未使用部分（機能試験の必要と
されない部分）がＰＮパターン上書きブロック１４に入
力されることを示している。
【００６４】ＰＮパターン生成回路３−８は、初期化信
号が“Ｈｉ”の場合に初期化される。また、ＰＮパター
ン生成回路３−８は、初期化信号が“Ｌｏ”、カウンタ
３−５によるカウントが“１０ｈ〜３Ｆｈ”、かつフリ
ップフロップ３−１のＱ端子から出力する信号（イネー
ブル信号）が“Ｌｏ”の区間のときのみ動作してＰＮパ
ターンを生成する。
号が“Ｈｉ”の場合に初期化される。また、ＰＮパター
ン生成回路３−８は、初期化信号が“Ｌｏ”、カウンタ
３−５によるカウントが“１０ｈ〜３Ｆｈ”、かつフリ
ップフロップ３−１のＱ端子から出力する信号（イネー
ブル信号）が“Ｌｏ”の区間のときのみ動作してＰＮパ
ターンを生成する。
【００６５】セレクタ３−７は、フリップフロップ３−
２のＱ端子から出力する信号が“Ｈｉ”の区間に固定パ
ターンを選択し、“Ｌｏ”の区間にＰＮパターン生成回
路３−８のＯＵＴ端子が出力するＰＮパターンを選択す
る。すなわち、カウンタ３−５からデコーダ３−６にロ
ードされるカウントが“０ｈ〜Ｆｈ”の間には、１６ビ
ットの固定パターン（図２）がＰＮパターン上書きブロ
ック１４に信号Ａとして出力され、カウントが“１０ｈ
〜３Ｆｈ”の間には、ＰＮパターン生成回路３−８によ
り発生されたＰＮパターンが信号Ａとして出力されるた
め、ＰＮパターンの先頭に固定パターンを付加して出力
する。
２のＱ端子から出力する信号が“Ｈｉ”の区間に固定パ
ターンを選択し、“Ｌｏ”の区間にＰＮパターン生成回
路３−８のＯＵＴ端子が出力するＰＮパターンを選択す
る。すなわち、カウンタ３−５からデコーダ３−６にロ
ードされるカウントが“０ｈ〜Ｆｈ”の間には、１６ビ
ットの固定パターン（図２）がＰＮパターン上書きブロ
ック１４に信号Ａとして出力され、カウントが“１０ｈ
〜３Ｆｈ”の間には、ＰＮパターン生成回路３−８によ
り発生されたＰＮパターンが信号Ａとして出力されるた
め、ＰＮパターンの先頭に固定パターンを付加して出力
する。
【００６６】ＰＮパターン上書きブロック１４のセレク
タ３−１３は、フリップフロップ３−１２のＱＢ端子か
ら出力する信号が“Ｌｏ”の区間では、フリップフロッ
プ３−１０のＱ端子が出力する信号（入力データ）を選
択し、“Ｈｉ”の区間では、セレクタ３−７が出力する
信号（固定パターンが付加されたＰＮパターン）を選択
する。
タ３−１３は、フリップフロップ３−１２のＱＢ端子か
ら出力する信号が“Ｌｏ”の区間では、フリップフロッ
プ３−１０のＱ端子が出力する信号（入力データ）を選
択し、“Ｈｉ”の区間では、セレクタ３−７が出力する
信号（固定パターンが付加されたＰＮパターン）を選択
する。
【００６７】イネーブル信号が“Ｌｏ”になるとフリッ
プフロップ３−１２のＱＢ端子から出力する信号が“Ｈ
ｉ”となり、セレクタ３−１３は、ＰＮパターン発生ブ
ロック１２のセレクタ３−７から供給されるパターンを
選択してデータ１として出力する。イネーブル信号が
“Ｌｏ”の区間では、入力データの機能試験において未
使用の部分がフリップフロップ３−９に入力されている
状態であるため、ＰＮパターン発生ブロック１２で発生
した固定パターンが付加されたＰＮパターンが、入力デ
ータ（テストパターン）の未使用部分に上書きされる。
プフロップ３−１２のＱＢ端子から出力する信号が“Ｈ
ｉ”となり、セレクタ３−１３は、ＰＮパターン発生ブ
ロック１２のセレクタ３−７から供給されるパターンを
選択してデータ１として出力する。イネーブル信号が
“Ｌｏ”の区間では、入力データの機能試験において未
使用の部分がフリップフロップ３−９に入力されている
状態であるため、ＰＮパターン発生ブロック１２で発生
した固定パターンが付加されたＰＮパターンが、入力デ
ータ（テストパターン）の未使用部分に上書きされる。
【００６８】評価対象１０は、ＰＮパターン上書きブロ
ック１４から出力されたデータ１により機能試験を行
い、データ２として固定パターンが付加されたＰＮパタ
ーンを出力して、ＰＮパターンチェック部１５に供給す
る。
ック１４から出力されたデータ１により機能試験を行
い、データ２として固定パターンが付加されたＰＮパタ
ーンを出力して、ＰＮパターンチェック部１５に供給す
る。
【００６９】ＰＮパターン検出ブロック１６は、図８に
示すように、評価対象１０から出力されたデータ２が入
力されると、フリップフロップ５−１〜５−１６、２入
力Ｅｘ−ＯＲゲート５−１７〜５−３２、及び１６入力
Ｅｘ−ＯＲゲート５−３３により、ＰＮパターン発生ブ
ロック１２でＰＮパターンに付加された固定パターンと
一致するパターンが存在するか否かを検出する。
示すように、評価対象１０から出力されたデータ２が入
力されると、フリップフロップ５−１〜５−１６、２入
力Ｅｘ−ＯＲゲート５−１７〜５−３２、及び１６入力
Ｅｘ−ＯＲゲート５−３３により、ＰＮパターン発生ブ
ロック１２でＰＮパターンに付加された固定パターンと
一致するパターンが存在するか否かを検出する。
【００７０】入力されたデータ２と固定パターンとが一
致すると検出された場合、１６入力Ｅｘ−ＯＲゲート５
−３３からカウンタ５−３４に出力する信号Ｂが“Ｌ
ｏ”となる。
致すると検出された場合、１６入力Ｅｘ−ＯＲゲート５
−３３からカウンタ５−３４に出力する信号Ｂが“Ｌ
ｏ”となる。
【００７１】カウンタ５−３４は、１６入力Ｅｘ−ＯＲ
ゲート５−３３から出力する“Ｌｏ”に応じて“０ｈ”
をデコーダ５−３５にロードし、“３０ｈ”までカウン
トアップした後に停止する。デコーダ５−３５は、カウ
ンタ５−３４からロードされるカウントが“０ｈ〜２Ｆ
ｈ”（ＰＮパターンのビット長と対応する）の間、ＰＮ
パターンエラー検出ブロック１８にＰＮパターンエラー
チェックを実行させる。
ゲート５−３３から出力する“Ｌｏ”に応じて“０ｈ”
をデコーダ５−３５にロードし、“３０ｈ”までカウン
トアップした後に停止する。デコーダ５−３５は、カウ
ンタ５−３４からロードされるカウントが“０ｈ〜２Ｆ
ｈ”（ＰＮパターンのビット長と対応する）の間、ＰＮ
パターンエラー検出ブロック１８にＰＮパターンエラー
チェックを実行させる。
【００７２】すなわち、デコーダ５−３５から出力する
信号は、ＰＮパターンエラー検出ブロック１８のフリッ
プフロップ５−３７のＤ端子に入力し、ＰＮパターンエ
ラー検出ブロック１８のＰＮパターンエラー検出動作が
有効であることを示す。
信号は、ＰＮパターンエラー検出ブロック１８のフリッ
プフロップ５−３７のＤ端子に入力し、ＰＮパターンエ
ラー検出ブロック１８のＰＮパターンエラー検出動作が
有効であることを示す。
【００７３】この間、ＰＮパターンエラー検出回路５−
４０には、固定パターンに続くＰＮパターンがフリップ
フロップ５−３６を介して入力される。
４０には、固定パターンに続くＰＮパターンがフリップ
フロップ５−３６を介して入力される。
【００７４】ＰＮパターンエラー検出回路５−４０は、
デコーダ５−３５が出力する信号によりカウンタ５−３
４が“０ｈ〜２Ｆｈ”の区間で動作し、固定パターンに
続いて入力されるＰＮパターンに対してＰＮパターンエ
ラー検出動作を実行する。
デコーダ５−３５が出力する信号によりカウンタ５−３
４が“０ｈ〜２Ｆｈ”の区間で動作し、固定パターンに
続いて入力されるＰＮパターンに対してＰＮパターンエ
ラー検出動作を実行する。
【００７５】ＰＮパターンエラー検出回路５−４０は、
ＰＮパターンエラー検出動作のチェック結果をＯＵＴ端
子から出力する。ＰＮパターンエラー検出回路５−４０
が出力するチェック結果は、２入力ＡＮＤゲート５−３
９を介してＰＮパターンチェック出力となる。
ＰＮパターンエラー検出動作のチェック結果をＯＵＴ端
子から出力する。ＰＮパターンエラー検出回路５−４０
が出力するチェック結果は、２入力ＡＮＤゲート５−３
９を介してＰＮパターンチェック出力となる。
【００７６】このようにして、ＰＮパターン発生ブロッ
ク１２のＰＮパターン生成回路３−８で生成されたＰＮ
パターンに固定パターンを付加し、ＰＮパターン上書き
ブロック１４が、イネーブル信号により通知される入力
データの未使用区間で上書きしデータ１として出力する
ことで、評価対象１０に対して機能試験の入力データ
（テストパターン）と、擬似ランダムパターン試験のた
めのＰＮパターンを供給する。従って、機能試験と擬似
ランダムパターン試験とを同時に実行することにより、
試験に要する時間が大幅に短縮される。
ク１２のＰＮパターン生成回路３−８で生成されたＰＮ
パターンに固定パターンを付加し、ＰＮパターン上書き
ブロック１４が、イネーブル信号により通知される入力
データの未使用区間で上書きしデータ１として出力する
ことで、評価対象１０に対して機能試験の入力データ
（テストパターン）と、擬似ランダムパターン試験のた
めのＰＮパターンを供給する。従って、機能試験と擬似
ランダムパターン試験とを同時に実行することにより、
試験に要する時間が大幅に短縮される。
【００７７】なお、この発明は、上記実施の形態に限定
されず、種々の変形及び応用が可能である。例えば、Ｐ
Ｎパターンを４８ビットずつに分割する例を示したが、
ビット数は任意である。
されず、種々の変形及び応用が可能である。例えば、Ｐ
Ｎパターンを４８ビットずつに分割する例を示したが、
ビット数は任意である。
【００７８】また、疑似ランダムパターンとしてＰＮパ
ターンをしめしたが、他の任意のパターンでもよい。
ターンをしめしたが、他の任意のパターンでもよい。
【００７９】
【発明の効果】以上の如く本発明による擬似ランダムパ
ターン試験回路では、機能試験のために評価対象に入力
されるテストパターンの機能試験に必要としない部分
に、擬似ランダムパターン試験のため擬似ランダムパタ
ーンとして、任意の固定長に分割し、それぞれに擬似ラ
ンダムパターンを示す固定パターンを付加して上書きす
ることにより、機能試験のためのテストパターンと、擬
似ランダムパターン試験のための擬似ランダムパターン
（ＰＮパターン）を同時に評価対象に供給することがで
きる。
ターン試験回路では、機能試験のために評価対象に入力
されるテストパターンの機能試験に必要としない部分
に、擬似ランダムパターン試験のため擬似ランダムパタ
ーンとして、任意の固定長に分割し、それぞれに擬似ラ
ンダムパターンを示す固定パターンを付加して上書きす
ることにより、機能試験のためのテストパターンと、擬
似ランダムパターン試験のための擬似ランダムパターン
（ＰＮパターン）を同時に評価対象に供給することがで
きる。
【００８０】従って、評価対象に対して機能試験が実行
される一方で、テストパターンの入力に応じて評価対象
から出力されるパターンから、固定パターンをもとに擬
似ランダムパターンを検出し、この検出した擬似ランダ
ムパターンのエラーチェックにより擬似ランダムパター
ン試験を実行することができる。
される一方で、テストパターンの入力に応じて評価対象
から出力されるパターンから、固定パターンをもとに擬
似ランダムパターンを検出し、この検出した擬似ランダ
ムパターンのエラーチェックにより擬似ランダムパター
ン試験を実行することができる。
【００８１】こうして、擬似ランダムパターン試験と機
能試験を同時に行なうことにより、別々に試験を行なう
よりも試験時間を短縮することが可能となる。
能試験を同時に行なうことにより、別々に試験を行なう
よりも試験時間を短縮することが可能となる。
【００８２】
【図１】本発明の実施の形態における擬似ランダムパタ
ーン試験回路の構成を示すブロック図である。
ーン試験回路の構成を示すブロック図である。
【図２】本発明の実施の形態におけるＰＮパターンの構
成を示す図である。
成を示す図である。
【図３】図１に示すＰＮパターン生成部の回路構成を示
す図である。
す図である。
【図４】図３に示すＰＮパターン発生回路の回路構成を
示す図である。
示す図である。
【図５】図１に示すＰＮパターンチェック部の回路構成
を示す図である。
を示す図である。
【図６】図５に示すＰＮパターンエラー検出回路の回路
構成を示す図である。
構成を示す図である。
【図７】ＰＮパターン生成部の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図８】ＰＮパターンチェック部の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
１０ 評価対象 １１ ＰＮパターン生成部 １２ ＰＮパターン発生ブロック １４ ＰＮパターン上書きブロック １５ ＰＮパターンチェック部 １６ ＰＮパターン検出ブロック １８ ＰＮパターンエラー検出ブロック ３−１，３−２，３−９〜３−１２，４−１〜４−７，
５−１〜５−１６，５−３６，５−３７，６−１〜６−
７ フリップフロップ ３−３，５−３８ ２入力ＯＲゲート ３−４ ３入力ＯＲゲート ３−５，５−３４ カウンタ ３−６，５−３５ デコーダ ３−７，３−１３ セレクタ ３−８ ＰＮパターン生成回路 ４−８，６−８ ４入力Ｅｘ−ＯＲゲート ５−１７〜５−３２，６−９ ２入力Ｅｘ−ＯＲゲ
ート ５−３３ １６入力Ｅｘ−ＯＲゲート ５−３９ ２入力ＡＮＤゲート ５−４０ ＰＮパターンエラー検出回路
５−１〜５−１６，５−３６，５−３７，６−１〜６−
７ フリップフロップ ３−３，５−３８ ２入力ＯＲゲート ３−４ ３入力ＯＲゲート ３−５，５−３４ カウンタ ３−６，５−３５ デコーダ ３−７，３−１３ セレクタ ３−８ ＰＮパターン生成回路 ４−８，６−８ ４入力Ｅｘ−ＯＲゲート ５−１７〜５−３２，６−９ ２入力Ｅｘ−ＯＲゲ
ート ５−３３ １６入力Ｅｘ−ＯＲゲート ５−３９ ２入力ＡＮＤゲート ５−４０ ＰＮパターンエラー検出回路
Claims (4)
- 【請求項１】評価対象に対して機能試験のためのテスト
パターンと共に入力させる、擬似ランダムパターンを発
生する擬似ランダムパターン生成回路であって、 前記評価対象に対するテストパターン内の機能試験に必
要としない部分に、擬似ランダムパターン試験のための
擬似ランダムパターンを上書きする擬似ランダムパター
ン上書き回路を備える、 ことを特徴とする擬似ランダムパターン生成回路。 - 【請求項２】前記擬似ランダムパターンを任意の固定長
に分割し、分割した該疑似ランダムパターンに擬似ラン
ダムパターンであることを示す固定パターンを付加し
て、前記テストパターンに上書きする、 ことを特徴とする請求項１記載の擬似ランダムパターン
生成回路。 - 【請求項３】擬似ランダムパターンを入力したときに評
価対象から出力されるパターンと、前記評価対象に対し
て入力した擬似ランダムパターンとを比較して、パター
ンチェックを行なう擬似ランダムパターンチェック回路
であって、 前記評価対象から出力されるパターンに付加されている
固定パターンをもとに擬似ランダムパターンを検出し、
前記検出した擬似ランダムパターンを基に、前記評価対
象から出力されるパターンのエラーチェックを行う、 ことを特徴とする擬似ランダムパターンチェック回路。 - 【請求項４】擬似ランダムパターンを入力したときに評
価対象から出力されるパターンと、前記評価対象に対し
て入力した擬似ランダムパターンとの比較により擬似ラ
ンダムパターン試験を実行する擬似ランダムパターン試
験回路において、 機能試験のために評価対象に入力されるテストパターン
内の、機能試験に必要としない部分に、擬似ランダムパ
ターン試験のための擬似ランダムパターンを、任意の固
定長に分割し、それぞれに疑似ランダムパターンである
ことを示す固定パターンを付加して上書きする擬似ラン
ダムパターン生成回路と、 前記擬似ランダムパターン生成回路によって擬似ランダ
ムパターンが上書きされたテストパターンの入力に応じ
て、前記評価対象から出力されるパターン内の固定パタ
ーンをもとに擬似ランダムパターンを検出し、検出した
擬似ランダムパターンを基に疑似ランダムパターンのエ
ラーチェックを行う擬似ランダムパターンチェック回路
と、 を具備することを特徴とする擬似ランダムパターン試験
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10113178A JPH11304891A (ja) | 1998-04-23 | 1998-04-23 | 疑似ランダムパターン生成回路、疑似ランダムパターンチェック回路及び擬似ランダムパターン試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10113178A JPH11304891A (ja) | 1998-04-23 | 1998-04-23 | 疑似ランダムパターン生成回路、疑似ランダムパターンチェック回路及び擬似ランダムパターン試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11304891A true JPH11304891A (ja) | 1999-11-05 |
Family
ID=14605543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10113178A Pending JPH11304891A (ja) | 1998-04-23 | 1998-04-23 | 疑似ランダムパターン生成回路、疑似ランダムパターンチェック回路及び擬似ランダムパターン試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11304891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015141098A (ja) * | 2014-01-29 | 2015-08-03 | 日本電気株式会社 | テストボード、集積回路テスト方法、集積回路装置、および、集積回路テストシステム |
-
1998
- 1998-04-23 JP JP10113178A patent/JPH11304891A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015141098A (ja) * | 2014-01-29 | 2015-08-03 | 日本電気株式会社 | テストボード、集積回路テスト方法、集積回路装置、および、集積回路テストシステム |
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Legal Events
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|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050317 |
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| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050331 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060810 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070109 |