JPH11297937A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路
（以下、「ＩＣ」という）、特にその外来雑音対策に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit (hereinafter referred to as "IC"), and more particularly to a countermeasure against external noise.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１：特開平５−２０６２１８号公報 文献２：特開平５−２８３６１５号公報 前記文献１に開示されたＩＣは、ＩＣ表面に設けられた
外部への信号配線導出部（以下、「パッド」という）を
除く絶縁層の全面を金属被覆で覆い、この金属被覆をＩ
Ｃの接地端子の配線層にスルーホールを経由して接続し
た構造となっている。更に、このＩＣは、パッドからＩ
Ｃパッケージの外部接続用の端子までの各配線に対し
て、対になる接地線を設け、この接地線の一端をパッド
の近傍の金属被膜に接続する構成となっている。これに
より、各配線間の結合容量が減少して、この結合容量に
よるクロストーク雑音が低減できるので、ＩＣの高速な
動作が可能になるとともに、接地端子に接続された金属
被膜のシールド効果によって、電磁放射障害を防止する
ようになっている。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, there is one described in the following literature. Literature 1: Japanese Unexamined Patent Application Publication No. 5-206218 Literature 2: Japanese Unexamined Patent Application Publication No. 5-283615 The IC disclosed in the above-mentioned Literature 1 is a signal wiring lead-out section (hereinafter referred to as a “pad”) provided on the surface of the IC. )), The entire surface of the insulating layer is covered with a metal coating.
It has a structure in which it is connected to the wiring layer of the C ground terminal via a through hole. In addition, this IC
A pair of ground lines is provided for each wiring up to the external connection terminal of the C package, and one end of the ground line is connected to a metal film near the pad. As a result, the coupling capacitance between the wirings is reduced, and crosstalk noise due to the coupling capacitance can be reduced. As a result, the IC can operate at a high speed, and the shielding effect of the metal film connected to the ground terminal enables It is designed to prevent electromagnetic radiation interference.
【０００３】また、前記文献２に開示されたＩＣは、電
源電位ＶＣＣの配線層と、接地電位ＧＮＤの配線層とを
絶縁層を介して重ね合わせた第１の電源配線と、この第
１の電源配線に隣接して同一の絶縁層を介し、電源電位
ＶＣＣと接地電位ＧＮＤを反転して重ね合わせた第２の
電源配線とを設けた構造となっている。これにより、電
源電位ＶＣＣの配線層と、接地電位ＧＮＤの配線層との
間にキャパシタが形成され、このキャパシタが電源に重
畳された雑音に対するバイパス容量として働き、電源雑
音が低減されて、ＩＣの高速動作が可能になるとされて
いる。Further, the IC disclosed in the above-mentioned document 2 has a first power supply wiring in which a wiring layer of a power supply potential VCC and a wiring layer of a ground potential GND are overlapped with each other via an insulating layer. A structure in which a power supply potential VCC and a second power supply wiring in which ground potential GND is inverted and superposed is provided adjacent to the power supply wiring via the same insulating layer. As a result, a capacitor is formed between the wiring layer of the power supply potential VCC and the wiring layer of the ground potential GND, and this capacitor functions as a bypass capacitance for noise superimposed on the power supply, thereby reducing power supply noise and reducing the power consumption of the IC. It is said that high-speed operation becomes possible.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
ＩＣでは、次のような課題があった。即ち、前記文献
１，２による対策は、ＩＣ内部で発生する信号による他
の信号線へのクロストーク雑音や、論理動作に伴う電源
雑音に対しては、有効な雑音低減対策となり得るが、外
部からパッドを通して入ってくる外来雑音に対しては十
分な雑音低減効果が得られない。However, the conventional IC has the following problems. That is, the countermeasures described in the above-mentioned references 1 and 2 can be effective countermeasures against crosstalk noise to other signal lines due to signals generated inside the IC and power supply noise accompanying logic operation. A sufficient noise reduction effect cannot be obtained with respect to external noise that enters from the pad through the pad.
【０００５】更に、前記文献２の対策では、キャパシタ
を形成するために電源配線を追加して設ける必要があ
り、ＩＣの所要面積が大きくなるという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、外
来雑音をパッド部において吸収して内部回路への侵入を
防止することができるＩＣを提供するものである。[0005] Furthermore, the countermeasure described in Document 2 requires an additional power supply wiring to form a capacitor, which causes a problem that the required area of the IC increases.
An object of the present invention is to solve the problems of the prior art and provide an IC capable of absorbing external noise in a pad portion and preventing intrusion into an internal circuit.
【０００６】[0006]
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、半導体基板上に形成さ
れた論理回路と、前記論理回路の入出力信号を外部に接
続するために前記半導体基板上に設けられた複数のパッ
ドとを備えたＩＣにおいて、前記複数のパッドを、第１
の絶縁層と、該第１の絶縁層の上に形成されて前記論理
回路における基準電位に接続された導電層と、該導電層
の上に形成された第２の絶縁層とを介在させて前記半導
体基板上に設けた金属被膜で構成している。第２の発明
では、第１の発明のＩＣにおける前記論理回路はポリシ
リコンで形成された制御電極を持つトランジスタを有
し、更に前記導電層を前記制御電極と同一のポリシリコ
ンで形成している。According to a first aspect of the present invention, a logic circuit formed on a semiconductor substrate and an input / output signal of the logic circuit are externally connected. An IC provided with a plurality of pads provided on the semiconductor substrate to perform the
An insulating layer, a conductive layer formed on the first insulating layer and connected to a reference potential in the logic circuit, and a second insulating layer formed on the conductive layer It is composed of a metal film provided on the semiconductor substrate. In the second invention, the logic circuit in the IC of the first invention has a transistor having a control electrode formed of polysilicon, and the conductive layer is formed of the same polysilicon as the control electrode. .
【０００７】本発明によれば、以上のようにＩＣを構成
したので、次のような作用が行われる。パッドを構成す
る金属被膜と第２の絶縁層を介在させて形成された導電
層とによって、キャパシタが形成される。導電層は論理
回路の基準電位に接続されているので、外部から入力さ
れた信号に重畳されている高周波雑音成分は、このパッ
ド部分のキャパシタによって基準電位にバイパスされ、
内部の論理回路への入力が阻止される。According to the present invention, since the IC is configured as described above, the following operation is performed. A capacitor is formed by the metal film forming the pad and the conductive layer formed with the second insulating layer interposed. Since the conductive layer is connected to the reference potential of the logic circuit, the high-frequency noise component superimposed on the signal input from the outside is bypassed to the reference potential by the capacitor in this pad portion.
Input to the internal logic circuit is blocked.
【０００８】[0008]
【発明の実施の形態】図１（ａ），（ｂ）は、本発明の
実施形態を示すＩＣの概略の構成図であり、同図（ａ）
は平面図、及び同図（ｂ）は同図（ａ）における断面Ｘ
−Ｘの一部を示す拡大断面図である。このＩＣは、図１
（ａ）に示すように、半導体基板（例えば、ｎ型シリコ
ン基板）１の上に形成されており、このシリコン基板１
の中央部に複数のトランジスタ等を有する論理回路２が
形成されている。またシリコン基板１の周辺部には、論
理回路２に対する入出力信号を外部に接続するために、
アルミニウム等の金属被膜で構成された複数のパッド３
が設けられている。パッド３の部分の断面は、図１
（ｂ）に示すように、シリコン基板１の上にＳｉＯ２等
の第１の絶縁層４、ポリシリコン等の導電層５、ＳｉＯ
２等の第２の絶縁層（例えば層間絶縁膜）６が順次形成
され、この層間絶縁膜６の上にパッド３が設けられた構
造になっている。1 (a) and 1 (b) are schematic structural views of an IC showing an embodiment of the present invention.
Is a plan view, and FIG. 2B is a cross section X in FIG.
It is an expanded sectional view showing a part of -X. This IC is shown in FIG.
As shown in FIG. 1A, a silicon substrate 1 is formed on a semiconductor substrate (eg, an n-type silicon substrate) 1.
, A logic circuit 2 having a plurality of transistors and the like is formed in the center. In order to connect input / output signals to / from the logic circuit 2 to the outside of the silicon substrate 1,
A plurality of pads 3 made of a metal film such as aluminum
Is provided. The section of the pad 3 is shown in FIG.
As shown in FIG. 1B, a first insulating layer 4 such as SiO 2 , a conductive layer 5 such as polysilicon,
A second insulating layer (for example, an interlayer insulating film) 6 such as 2 is sequentially formed, and a pad 3 is provided on the interlayer insulating film 6.
【０００９】一方、論理回路２の部分の断面は、図１
（ｂ）に示すように、シリコン基板１の一部に＋イオン
注入が行われて形成されたｐ型ウエル７を有する構造と
なっている。ｐ型ウエル７には−イオンが拡散されて、
ソース用の拡散層８及びドレイン用の拡散層９が形成さ
れている。拡散層８，９間には、ＳｉＯ２による薄い絶
縁膜１０を介して導電層５と同じポリシリコンによる制
御電極（例えば、ゲート電極）１１が形成され、これら
の拡散層８，９及びゲート電極１１によって、Ｎチャネ
ルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）が
構成されている。また、シリコン基板１上のｐ型ウエル
７以外の箇所に、＋イオンが拡散され、ソース用の拡散
層１２及びドレイン用の拡散層１３が形成されている。
拡散層１２，１３間には、ＳｉＯ２による薄い絶縁膜１
４を介してポリシリコンによるゲート電極１５が形成さ
れ、これらの拡散層１２，１３及びゲート電極１５によ
って、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯ
Ｓ」という）が構成されている。On the other hand, the cross section of the logic circuit 2 is shown in FIG.
As shown in (b), the structure has a p-type well 7 formed by performing + ion implantation on a part of the silicon substrate 1. -ions are diffused into the p-type well 7,
A source diffusion layer 8 and a drain diffusion layer 9 are formed. A control electrode (for example, a gate electrode) 11 made of the same polysilicon as the conductive layer 5 is formed between the diffusion layers 8 and 9 via a thin insulating film 10 made of SiO 2 , and these diffusion layers 8 and 9 and the gate electrode are formed. 11, an N-channel MOS transistor (hereinafter, referred to as “NMOS”) is configured. Further, + ions are diffused in portions other than the p-type well 7 on the silicon substrate 1 to form a diffusion layer 12 for a source and a diffusion layer 13 for a drain.
A thin insulating film 1 of SiO 2 is provided between the diffusion layers 12 and 13.
4, a gate electrode 15 made of polysilicon is formed, and these diffusion layers 12 and 13 and the gate electrode 15 form a P-channel MOS transistor (hereinafter referred to as “PMO”).
S ”).
【００１０】論理回路２におけるＮＭＯＳ，ＰＭＯＳ構
成箇所、及び絶縁層４の上には、パッド３の部分と同様
の層間絶縁膜６が形成され、この層間絶縁膜６の上に金
属層１６ａ，１６ｂ，１６ｃ，１６ｄが形成されてい
る。金属層１６ａ〜１６ｄは、層間絶縁膜６に設けられ
たコンタクトホール１７を通して、導電層５、拡散層
８，９，１２，１３等に接続されている。An interlayer insulating film 6 similar to that of the pad 3 is formed on the NMOS and PMOS components of the logic circuit 2 and on the insulating layer 4, and metal layers 16 a and 16 b are formed on the interlayer insulating film 6. , 16c and 16d are formed. The metal layers 16 a to 16 d are connected to the conductive layer 5, the diffusion layers 8, 9, 12, 13, etc. through the contact holes 17 provided in the interlayer insulating film 6.
【００１１】例えば金属層１６ａ，１６ｄは、拡散層８
に接続されたＮＭＯＳのソース電極であり、この金属層
１６ａ，１６ｄが論理回路２における基準電位（例え
ば、接地電位）ＧＮＤに接続されるようになっている。
そして、この接地電位ＧＮＤの金属層１６ａ，１６ｄ
に、パッド３の下層部に形成された導電層５が接続され
ている。また、金属層１６ｂは、ＮＭＯＳのドレインと
ＰＭＯＳのソースとを接続するものである。更に、金属
層１６ｃは、拡散層１３に接続されたＰＭＯＳのドレイ
ン電極であり、この金属層１６ｃが電源電位ＶＤＤに接
続されるようになっている。更に、この図１（ｂ）には
表示されていないが、他の金属層による配線層を通し
て、各パッド３と論理回路２中のＮＭＯＳのゲート電極
１１等との間の配線が行われている。For example, the metal layers 16a and 16d
The metal layers 16a and 16d are connected to a reference potential (for example, a ground potential) GND in the logic circuit 2.
Then, the metal layers 16a, 16d of this ground potential GND
Is connected to a conductive layer 5 formed below the pad 3. The metal layer 16b connects the drain of the NMOS and the source of the PMOS. Further, the metal layer 16c is a drain electrode of a PMOS connected to the diffusion layer 13, and the metal layer 16c is connected to the power supply potential VDD. Further, although not shown in FIG. 1B, wiring is performed between each pad 3 and the gate electrode 11 of the NMOS in the logic circuit 2 through a wiring layer of another metal layer. .
【００１２】図２は、図１のＩＣの製造方法の一例を示
す工程図であり、図１中の要素と共通の要素には共通の
符号が付されている。次に、この図２を参照しつつ、図
１のＩＣの概略の製造方法を、次の（１）〜（７）の工
程に従って順次説明する。 （１） 工程１ ｎ型シリコン基板１に、所定のマスクを介して＋イオン
を注入し、ｐ型ウエル７を形成する。FIG. 2 is a process diagram showing an example of a method of manufacturing the IC of FIG. 1. In FIG. 2, components common to those in FIG. 1 are denoted by common reference numerals. Next, with reference to FIG. 2, a schematic method of manufacturing the IC of FIG. 1 will be sequentially described according to the following steps (1) to (7). (1) Step 1 + ions are implanted into the n-type silicon substrate 1 through a predetermined mask to form a p-type well 7.
【００１３】（２） 工程２ シリコン基板１の表面のトランジスタを形成する領域の
みをマスクで覆い、高温酸化性雰囲気にさらすことによ
り、パッド形成部分を含めてトランジスタ形成領域以外
の部分に、フィールド酸化膜と呼ばれるＳｉＯ２による
絶縁層４を形成する。(2) Step 2 By covering only the region where the transistor is to be formed on the surface of the silicon substrate 1 with a mask and exposing it to a high-temperature oxidizing atmosphere, the field oxidation including the pad formation portion and the portion other than the transistor formation region is performed. An insulating layer 4 made of SiO 2 called a film is formed.
【００１４】（３） 工程３ トランジスタ形成領域のゲート電極部分に、薄いＳｉＯ
２による絶縁膜１０，１４を形成する。更に、絶縁膜１
０，１４上にポリシリコンによるゲート電極１１，１５
を、パッド形成部分の絶縁層４上にポリシリコンによる
導電層５を、それぞれ形成する。これらのポリシリコン
によるゲート電極１１，１５、及び導電層５は、例えば
次のようにして形成される。(3) Step 3 A thin SiO is formed on the gate electrode portion of the transistor forming region.
2 are formed. Further, the insulating film 1
Gate electrodes 11, 15 of polysilicon on 0, 14
Then, a conductive layer 5 of polysilicon is formed on the insulating layer 4 in the pad formation portion. The gate electrodes 11 and 15 made of polysilicon and the conductive layer 5 are formed, for example, as follows.
【００１５】まず、工程２が完了したシリコン基板１を
モノシラン（ＳｉＨ４）中に置き、高温によってこのモ
ノシランを熱分解する。これにより、分解されたシリコ
ンの集合体がポリシリコン膜としてシリコン基板１の表
面全体に堆積される。次に、ポリシリコン膜に燐（Ｐ）
等をドープして導電性を持たせる。その後、フォトリソ
グラフィ工程によってゲート電極１１，１５、及びパッ
ド３に対応する導電層５のマスクパターンを転写する。
そして、エッチング工程によってゲート電極１１，１
５、及び導電層５以外のポリシリコン膜を除去する。こ
れにより、ゲート電極１１，１５、及び導電層５に対応
するポリシリコン膜が形成される。First, the silicon substrate 1 after the completion of the step 2 is placed in monosilane (SiH 4 ), and the monosilane is thermally decomposed at a high temperature. Thereby, an aggregate of the decomposed silicon is deposited on the entire surface of the silicon substrate 1 as a polysilicon film. Next, phosphorus (P) is added to the polysilicon film.
Etc. to give conductivity. Then, the mask pattern of the conductive layer 5 corresponding to the gate electrodes 11 and 15 and the pad 3 is transferred by a photolithography process.
Then, the gate electrodes 11, 1 are etched by an etching process.
5 and the polysilicon film other than the conductive layer 5 are removed. As a result, a polysilicon film corresponding to the gate electrodes 11 and 15 and the conductive layer 5 is formed.
【００１６】（４） 工程４ ＮＭＯＳのソース及びドレインとなる部位に−イオンを
注入し、拡散層８，９を形成する。更に、ＰＭＯＳのソ
ース及びドレインとなる部位に＋イオンを注入し、拡散
層１２，１３を形成する。 （５） 工程５ 工程４でＮＭＯＳ及びＰＭＯＳが形成されたシリコン基
板１の表面全体に、層間絶縁膜６を形成する。(4) Step 4 Negative ions are implanted into the source and drain regions of the NMOS to form diffusion layers 8 and 9. Further, + ions are implanted into portions to be the source and drain of the PMOS to form diffusion layers 12 and 13. (5) Step 5 An interlayer insulating film 6 is formed on the entire surface of the silicon substrate 1 on which the NMOS and the PMOS have been formed in the step 4.
【００１７】（６） 工程６ ＮＭＯＳのソース及びドレインの拡散層８，９、ＰＭＯ
Ｓのソース及びドレインの拡散層１２，１３、並びにパ
ッド形成部分の導電層５に対する電気的接続を行うため
に、層間絶縁膜６にコンタクトホール１７を形成する。 （７） 工程７ 層間絶縁膜６の表面とコンタクトホール１７内部に、例
えばアルミニウム等の金属を真空蒸着し、金属層１６ａ
〜１６ｄを形成する。更に、パッド３を除く金属層１６
ａ〜１６ｄの全体を、図示しない絶縁膜で覆う。これに
よって、図１のＩＣが完成する。(6) Step 6 NMOS source and drain diffusion layers 8, 9 and PMO
A contact hole 17 is formed in the interlayer insulating film 6 in order to electrically connect the S source and drain diffusion layers 12 and 13 and the conductive layer 5 in the pad formation portion. (7) Step 7 A metal such as aluminum is vacuum-deposited on the surface of the interlayer insulating film 6 and inside the contact hole 17 to form a metal layer 16a.
To 16d. Further, the metal layer 16 excluding the pad 3
The whole of a to 16d is covered with an insulating film (not shown). Thus, the IC of FIG. 1 is completed.
【００１８】このようにして製造されたＩＣチップは、
ＩＣパッケージの所定の位置に組込まれ、更に金線等の
ボンディングによって、ＩＣチップ上のパッド３とＩＣ
パッケージの外部接続用の端子間が接続される。そし
て、ＩＣチップ及びボンディングされた金線等がプラス
チック等でモールドされて半導体装置となる。The IC chip thus manufactured is
The pad 3 on the IC chip is assembled into a predetermined position of the IC package,
The terminals for external connection of the package are connected. Then, the IC chip, the bonded gold wire, and the like are molded with plastic or the like to form a semiconductor device.
【００１９】次に、動作を説明する。半導体装置の外部
接続用の端子に、高周波雑音が重畳された入力信号が印
加されると、この端子から金線等を介して入力信号がＩ
Ｃチップのパッド３に伝達される。パッド３に伝達され
た信号中の高周波雑音成分は、パッド３の金属被膜と、
層間絶縁膜６と、導電層５とで構成されるキャパシタを
介して接地電位ＧＮＤにバイパスされる。一方、有効な
入力信号成分は、ＩＣチップ内部の論理回路２へ入力さ
れる。これにより、論理回路２において、高周波雑音が
除去された正規の入力信号による論理動作が行われる。Next, the operation will be described. When an input signal on which high-frequency noise is superimposed is applied to a terminal for external connection of the semiconductor device, the input signal is transmitted from this terminal through a gold wire or the like.
It is transmitted to the pad 3 of the C chip. The high-frequency noise component in the signal transmitted to the pad 3 includes the metal film of the pad 3 and
It is bypassed to the ground potential GND via a capacitor composed of the interlayer insulating film 6 and the conductive layer 5. On the other hand, a valid input signal component is input to the logic circuit 2 inside the IC chip. Thus, the logic circuit 2 performs a logic operation based on the normal input signal from which the high-frequency noise has been removed.
【００２０】このように、本実施形態のＩＣは、次の
（ｉ）〜（iii)のような利点がある。 （ｉ） パッド３の下に、層間絶縁膜６を介して導電層
５を設け、高周波雑音バイパス用のキャパシタを形成し
たので、外部からの入力信号に重畳された高周波雑音が
接地電位ＧＮＤへバイパスされる。これにより、内部の
論理回路２への雑音の侵入が阻止され、誤動作が防止さ
れて安定した論理動作が可能になる。 （ii） パッド３の形成箇所に高周波雑音バイパス用の
キャパシタが形成されるので、ＩＣチップのレイアウト
や所要面積を変更する必要がない。 （iii) 高周波雑音バイパス用のキャパシタを構成する
ために設けた層間絶縁膜６と導電層５は、論理回路２中
に形成されるＮＭＯＳ，ＰＭＯＳの層間絶縁膜６とゲー
ト電極１１と同じ材料（ポリシリコン）を用いているの
で、例えば工程２，３において、論理回路２と同時に形
成することができる。これにより、製造工程の追加や変
更をすることなく、高周波雑音バイパス用のキャパシタ
を形成することができる。As described above, the IC of this embodiment has the following advantages (i) to (iii). (I) Since the conductive layer 5 is provided under the pad 3 with the interlayer insulating film 6 interposed therebetween to form a high-frequency noise bypass capacitor, high-frequency noise superimposed on an external input signal is bypassed to the ground potential GND. Is done. As a result, intrusion of noise into the internal logic circuit 2 is prevented, malfunction is prevented, and stable logic operation becomes possible. (Ii) Since a capacitor for high-frequency noise bypass is formed at the place where the pad 3 is formed, there is no need to change the layout or required area of the IC chip. (Iii) The interlayer insulating film 6 and the conductive layer 5 provided for forming the high frequency noise bypass capacitor are made of the same material as the NMOS and PMOS interlayer insulating films 6 and the gate electrode 11 formed in the logic circuit 2 ( Since polysilicon is used, for example, in steps 2 and 3, it can be formed simultaneously with the logic circuit 2. Thereby, a capacitor for high frequency noise bypass can be formed without adding or changing a manufacturing process.
【００２１】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） パッド３の位置はＩＣチップの周辺部に限定さ
れず、ＩＣチップ中の任意の位置に設けることができ
る。 （ｂ） シリコン基板１はｎ型に限定されず、ｐ型でも
同様に適用可能である。 （ｃ） ＩＣ中のトランジスタはＮＭＯＳ，ＰＭＯＳに
限定されず、バイポーラトランジスタでも同様に適用可
能である。 （ｄ） パッド３、絶縁層４、導電層５、絶縁膜６，１
０，１４、及び金属層１６ａ〜１６ｄ等は、例示した材
料に限定されず、同様の性質を有するものであれば、ど
のような材料を用いて形成しても良い。The present invention is not limited to the above embodiment, but can be variously modified. For example, there are the following modifications (a) to (d). (A) The position of the pad 3 is not limited to the peripheral portion of the IC chip, but can be provided at an arbitrary position in the IC chip. (B) The silicon substrate 1 is not limited to the n-type, but can be similarly applied to the p-type. (C) The transistors in the IC are not limited to NMOS and PMOS, but can be similarly applied to bipolar transistors. (D) Pad 3, insulating layer 4, conductive layer 5, insulating films 6, 1
The materials 0, 14, and the metal layers 16a to 16d are not limited to the illustrated materials, and may be formed using any material having similar properties.
【００２２】[0022]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、パッドを構成する金属被膜と第２の絶縁層を
介在させて形成された導電層によってキャパシタが形成
され、この導電層が論理回路の基準電位に接続されてい
る。これにより、外部からパッドに入力された信号に重
畳されている高周波雑音成分は、このキャパシタによっ
て基準電位にバイパスされて内部の論理回路に入力する
ことが阻止され、誤動作が防止されて安定した論理動作
が可能になるという効果がある。更に、キャパシタの形
成のためにＩＣのレイアウト変更や所要面積を増加する
必要がないとい効果がある。As described in detail above, according to the first aspect, a capacitor is formed by a metal layer constituting a pad and a conductive layer formed with a second insulating layer interposed therebetween. The layers are connected to the reference potential of the logic circuit. As a result, the high frequency noise component superimposed on the signal input to the pad from the outside is bypassed to the reference potential by this capacitor, and is prevented from being input to the internal logic circuit. There is an effect that operation becomes possible. Further, there is an effect that it is not necessary to change the layout of the IC or increase the required area for forming the capacitor.
【００２３】第２の発明によれば、パッド部分のキャパ
シタを構成する導電層を、論理回路内のトランジスタの
制御電極と同一のポリシリコンで形成している。このた
め、製造工程の追加変更を伴わず、キャパシタを形成す
ることができるという効果がある。According to the second aspect, the conductive layer forming the capacitor in the pad portion is formed of the same polysilicon as the control electrode of the transistor in the logic circuit. Therefore, there is an effect that the capacitor can be formed without additional change of the manufacturing process.
【図１】本発明の実施形態を示すＩＣの概略の構成図で
ある。FIG. 1 is a schematic configuration diagram of an IC showing an embodiment of the present invention.
【図２】図１のＩＣの製造方法の一例を示す工程図であ
る。FIG. 2 is a process chart showing an example of a method of manufacturing the IC of FIG.
１ ｎ型シリコン基板 ２ 論理回路 ３ パッド ４ 絶縁層 ５ 導電層 ６ 層間絶縁膜 ７ ｐ型ウエル ８，９，１２，１３ 拡散層 １０，１４ 絶縁膜 １１，１５ ゲート電極 １６ａ〜１６ｄ 金属層 １７ コンタクトホール DESCRIPTION OF SYMBOLS 1 n-type silicon substrate 2 logic circuit 3 pad 4 insulating layer 5 conductive layer 6 interlayer insulating film 7 p-type well 8, 9, 12, 13 diffusion layer 10, 14 insulating film 11, 15 gate electrode 16a-16d metal layer 17 contact hole
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笠原 慶 大阪府大阪市中央区今橋４丁目２番１号 株式会社沖エル・エス・アイ・テクノロジ 関西内 ────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Kei Kasahara 4-2-1 Imabashi, Chuo-ku, Osaka-shi, Osaka Oki LSI Technology Co., Ltd. Kansai
Claims (2)
前記論理回路の入出力信号を外部に接続するために前記
半導体基板上に設けられた複数の信号配線導出部とを備
えた半導体集積回路において、 前記複数の信号配線導出部は、第１の絶縁層と、該第１
の絶縁層の上に形成されて前記論理回路における基準電
位に接続された導電層と、該導電層の上に形成された第
２の絶縁層とを介在させて前記半導体基板上に設けた金
属被膜で構成したことを特徴とする半導体集積回路。A logic circuit formed on a semiconductor substrate;
A semiconductor integrated circuit comprising: a plurality of signal line deriving units provided on the semiconductor substrate for connecting input / output signals of the logic circuit to an external device; A layer and the first
A metal layer provided on the semiconductor substrate with a conductive layer formed on the insulating layer and connected to a reference potential in the logic circuit, and a second insulating layer formed on the conductive layer A semiconductor integrated circuit comprising a coating.
た制御電極を持つトランジスタを有し、前記導電層は前
記制御電極と同一のポリシリコンで形成したことを特徴
とする請求項１記載の半導体集積回路。2. The semiconductor according to claim 1, wherein said logic circuit includes a transistor having a control electrode formed of polysilicon, and said conductive layer is formed of the same polysilicon as said control electrode. Integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240798A JPH11297937A (en) | 1998-04-14 | 1998-04-14 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240798A JPH11297937A (en) | 1998-04-14 | 1998-04-14 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297937A true JPH11297937A (en) | 1999-10-29 |
Family
ID=14326596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10240798A Withdrawn JPH11297937A (en) | 1998-04-14 | 1998-04-14 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297937A (en) |
-
1998
- 1998-04-14 JP JP10240798A patent/JPH11297937A/en not_active Withdrawn
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