JPH11296472A - Display control circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce the contribution of software at the time of periodically displaying information of a character and a mark on a liquid crystal display panel and the like and to suppress the power consumption of a computer by repeating the DMA transfer of a transfer means by making it synchronize with a period signal corresponding to a prescribed period. SOLUTION: The DMA transfer of a transfer means is repeated so that it is synchronized with a period signal corresponding to a prescribed period. In the micro computer 14 of a pager, a second address bus 36 used for an LCD controller 28 is installed apart from a first address bus 35 and an address is outputted to an LCD controller 28 during DMA transfer through the second address bus 36. Namely, the use right (bus right) of a data bus 34 is acquired in synchronizing with TIM and the LCD controller 28 is controlled by using the data bus 34 and the second address bus 36 while the bus is acquired. Thus, the second flickering display of LCD 15 can be executed while the power consumption of CPU 22 is suppressed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、表示制御回路に関
し、特に、バッテリ駆動の携帯型電子機器に搭載され
た、液晶などの表示パネルに、文字、記号またはグラフ
ィック若しくはこれらの組み合わせからなる情報を周期
的に繰り返し表示する表示制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display control circuit, and in particular, to a display panel such as a liquid crystal mounted on a portable electronic device driven by a battery, for displaying information comprising characters, symbols, graphics or a combination thereof. The present invention relates to a display control circuit for periodically and repeatedly displaying.

【０００２】[0002]

【従来の技術】一般に、基地局からの電波を受信してメ
ッセージや情報を表示するページャ等（図５参照）で
は、受信待機状態を利用者に知らせるため、及び利便性
を向上する（時計としても利用できるようにする）た
め、表示パネル１に現在日時を表示しているが、この表
示は「年月日」と「時分」までであり、「秒」の表示は
時分の区切り記号であるコロン（：）の点滅に代えてい
るものが多い。また、バッテリ駆動の携帯型電子機器全
般に言えることであるが、バッテリ残量の警告をグラフ
ィック（バッテリをイメージする絵など）の点滅で行っ
ているものも多い。なお、図５において、２は受信表示
ランプ、３、４はキースイッチであり、特に限定しない
が、キースイッチ３は表示パネル１の上のカーソルを上
下左右に動かすためのカーソルキー、キースイッチ４は
カーソル位置のオブジェクト（文字、記号またはグラフ
ィック若しくはその組み合わせ）を選択するためのセッ
トキーである。2. Description of the Related Art In general, a pager or the like (see FIG. 5) which receives a radio wave from a base station and displays a message or information is used to inform a user of a reception standby state and to improve convenience (as a clock). The current date and time are displayed on the display panel 1 in order to make it possible to use the date and time. The display is up to “year / month / day” and “hour / minute”. In many cases, the flashing colon (:) is used instead. In addition, as can be said for all battery-powered portable electronic devices, a warning of the remaining battery level is often given by blinking a graphic (such as a picture depicting a battery). In FIG. 5, reference numeral 2 denotes a reception display lamp, and reference numerals 3 and 4 denote key switches. Although not particularly limited, the key switch 3 is a cursor key for moving a cursor on the display panel 1 up, down, left and right, and a key switch 4. Is a set key for selecting an object (character, symbol, graphic, or a combination thereof) at the cursor position.

【０００３】ところで、ページャを始めとする携帯型電
子機器の表示パネルには、電力消費が少なく、且つ、薄
型・軽量で、しかも価格的にも手頃なＬＣＤ（liquid c
rystal display：液晶ディスプレイ）が使われている。
ＬＣＤは、アクティブマトリクスや単純マトリクスなど
様々な種類に分かれるが、パネル内に多数の縦配線（列
配線とも言う）と横配線（行配線とも言う）を埋め込
み、列と行の交点に位置する液晶（画素と言う）の配向
（液晶分子の並び方）を配線間の電界で制御し、表示電
圧に応じた階調を得ると言う点で同一原理である。A display panel of a portable electronic device such as a pager has a low power consumption, is thin, lightweight, and is inexpensive (LCD).
rystal display).
LCDs are divided into various types, such as active matrix and simple matrix. A large number of vertical wirings (also called column wirings) and horizontal wirings (also called row wirings) are embedded in the panel, and the liquid crystal is located at the intersection of columns and rows. The principle is the same in that the orientation of the pixels (the arrangement of liquid crystal molecules) is controlled by the electric field between the wirings, and a gradation corresponding to the display voltage is obtained.

【０００４】ＬＣＤの画素数は、上記縦横配線の本数で
決まる。例えば、モノクロＬＣＤの場合、画素数は縦横
配線の積で与えられ、縦配線をＮ本、横配線をＭ本とす
れば、画素数はＮ×Ｍになる。なお、カラーＬＣＤの場
合は、縦配線が３倍（赤、青、緑の各信号用）になる。
以下、説明の簡単化のため、モノクロＬＣＤに統一して
説明する。The number of pixels of an LCD is determined by the number of vertical and horizontal wirings. For example, in the case of a monochrome LCD, the number of pixels is given by the product of the vertical and horizontal wirings. If N vertical wirings and M horizontal wirings, the number of pixels is N × M. In the case of a color LCD, the number of vertical wirings is tripled (for each of red, blue, and green signals).
Hereinafter, for simplicity of description, the description will be made unified to a monochrome LCD.

【０００５】ＬＣＤに表示する情報は、一度、メモリに
展開された後、ＬＣＤコントローラを介してＬＣＤに与
えられる。メモリのアドレスとＬＣＤの交点座標とは一
対一に対応しており、例えば、メモリの任意アドレスを
Ａとすると、このアドレスＡの内容を書き換えることに
よって、そのアドレスＡに対応するＬＣＤの座標の表示
階調が変化するようになっている。ＬＣＤコントローラ
は、メモリからの情報をアナログの表示電圧に変換する
とともに、一行分の表示電圧をＮ本の縦配線に同時に与
え、且つ、所定の選択電圧をＭ本の横配線に線順次で与
えるものである。以上、概説のとおり、ＬＣＤの表示に
は、メモリ制御やＬＣＤの駆動タイミング制御を欠かせ
ないが、かかる制御は、一般にコンピュータで容易に実
現できるため、特殊な用途を除き、コンピュータに組み
込まれたプログラムでソフト的に行っている。[0005] The information to be displayed on the LCD is once expanded in a memory and then given to the LCD via an LCD controller. The address of the memory and the coordinates of the intersection of the LCD have a one-to-one correspondence. For example, when an arbitrary address of the memory is A, the contents of the address A are rewritten to display the coordinates of the LCD corresponding to the address A. The gradation changes. The LCD controller converts the information from the memory into an analog display voltage, simultaneously applies a display voltage for one row to N vertical wires, and applies a predetermined selection voltage to M horizontal wires in a line-sequential manner. Things. As described above, memory control and LCD drive timing control are indispensable for LCD display, but such control can be easily realized by a computer. It is done by software in the program.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、上記従
来の技術は、バッテリ寿命の観点で見た場合、不都合が
あり、改善の余地がある。すなわち、冒頭で述べた、秒
の点滅やバッテリ切れ警告の点滅などもＬＣＤの表示更
新に他ならず、かかる点滅の際もコンピュータは（通常
の処理に比べて負荷は小さいものの）動作をし続けるか
らであり、その動作に少なからず電力を消費するからで
ある。しかも、昨今の携帯型電子機器には、できるだけ
長時間の使用に耐えることが求められているからであ
る。However, the above-mentioned prior art has inconvenience from the viewpoint of battery life and has room for improvement. That is, the blinking of the second and the blinking of the low battery warning, which are described at the beginning, are nothing but the updating of the LCD display, and the computer continues to operate (although the load is smaller than that of the normal processing) during such blinking. This is because the operation consumes a considerable amount of power. In addition, it is necessary for portable electronic devices of recent years to withstand use for as long as possible.

【０００７】そこで本発明は、バッテリ駆動の携帯型電
子機器に搭載された、液晶などの表示パネルに、文字、
記号またはグラフィック若しくはこれらの組み合わせか
らなる情報を周期的に表示する際のソフトウェアの関与
を極力少なくし、以ってコンピュータの電力消費を抑え
ることを目的とする。Therefore, the present invention provides a display panel, such as a liquid crystal, mounted on a portable electronic device driven by a battery.
It is an object of the present invention to minimize the involvement of software in periodically displaying information including symbols, graphics, or a combination thereof, thereby suppressing power consumption of a computer.

【０００８】[0008]

【課題を解決するための手段】請求項１に係る発明は、
周期的表示用のデータを記憶する記憶手段と、所定の表
示手段に前記データをＤＭＡ転送する転送手段と、を備
え、所定の周期に対応する周期信号に同期させて、前記
転送手段のＤＭＡ転送を繰り返すことを特徴とする。The invention according to claim 1 is
Storage means for storing data for periodic display; and transfer means for DMA-transferring the data to predetermined display means, wherein the DMA transfer of the transfer means is synchronized with a periodic signal corresponding to a predetermined cycle. Is repeated.

【０００９】請求項２に係る発明は、請求項１に係る発
明において、前記転送手段と表示手段との間を接続可能
な第２のバスを備え、前記ＤＭＡ転送中は、該第２のバ
スを介して転送動作を行うことを特徴とする。請求項３
に係る発明は、請求項１に係る発明において、前記ＤＭ
Ａ転送を行う待機動作中は低速クロック信号を選択する
一方、待機動作以外の通常動作の開始を示す割り込み信
号の発生時には高速クロック信号を選択し、該選択した
クロック信号で前記転送手段を含むシステムの動作周波
数を規定するクロック選択手段を備えたことを特徴とす
る。The invention according to claim 2 is the invention according to claim 1, further comprising a second bus connectable between the transfer means and the display means, wherein the second bus is connected during the DMA transfer. The transfer operation is performed via the. Claim 3
The invention according to claim 1 is the invention according to claim 1, wherein the DM
A system in which the low-speed clock signal is selected during the standby operation for performing the A transfer, and the high-speed clock signal is selected when an interrupt signal indicating the start of the normal operation other than the standby operation is generated, and the selected clock signal includes the transfer means. And a clock selecting means for defining the operating frequency.

【００１０】[0010]

【発明の実施の形態】以下、本発明の実施の形態を、ペ
ージャに搭載した表示制御回路を例にして、図面を参照
しながら説明する。図１は、ページャのブロック図であ
り、ページャ１０は、アンテナ１１で受けた高周波の信
号を次段回路で処理しやすい形に変換して出力する受信
部１２と、受信部１２で変換された信号を当該ページャ
の通信方式（例えば、ＰＯＣＳＡＧ方式やＦＬＥＸ−Ｔ
Ｄ方式など）に従って復調するデコード部１３と、復調
後の信号に基づいて着信音の報知制御や同信号に含まれ
る情報（メッセージなど）の表示制御を行う他、着信待
機動作中の日時表示制御などを行うワンチップマイクロ
コンピュータ（ワンチップマイコンとも言う。以下、マ
イコンと略す）１４と、メッセージや日時情報などを表
示するＬＣＤ１５と、を備えている。なお、１６は着信
音などを発生する報知部、１７は各種キースイッチを含
む操作部、１８はマイコン１４の動作に必要なソフトウ
ェアやデータを格納するインストラクションメモリ部
（一般にＲＯＭ：read only memoryで構成）、１９は以
上の各部に電源を供給するバッテリである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings, using a display control circuit mounted on a pager as an example. FIG. 1 is a block diagram of a pager. A pager 10 converts a high-frequency signal received by an antenna 11 into a form that can be easily processed by a next-stage circuit and outputs the converted signal. The signal is transmitted to the pager communication system (for example, POCSAG system or FLEX-T).
A decoding unit 13 that demodulates according to the D method, etc., and performs notification control of a ring tone based on the demodulated signal, display control of information (such as a message) included in the signal, and date and time display control during a call waiting operation. And a LCD 15 for displaying messages, date and time information, and the like. Reference numeral 16 denotes a notification unit that generates a ring tone, etc., 17 denotes an operation unit including various key switches, and 18 denotes an instruction memory unit that stores software and data necessary for the operation of the microcomputer 14 (generally, a ROM: read only memory). ) And 19 are batteries for supplying power to the above components.

【００１１】図２は、マイコン１４の内部構成図であ
る。この図において、２０はクロック選択手段としての
クロックコントローラ、２１は同じくクロック選択手段
としてのアンドゲート、２２はＣＰＵ（central proces
sing unit）、２３は転送手段としてのＤＭＡＣ（direc
t memory access controller）、２４はタイマ、２５は
記憶手段としてのＲＡＭ（random access memory）、２
６はアドレスデコーダ、２７はバスセレクタ、２８は表
示手段としてのＬＣＤコントローラである。FIG. 2 is an internal configuration diagram of the microcomputer 14. In this figure, reference numeral 20 denotes a clock controller as clock selection means, reference numeral 21 denotes an AND gate as clock selection means, and reference numeral 22 denotes a CPU (central processing unit).
sing unit) 23 is a DMAC (direc) as a transfer means.
t memory access controller), 24 is a timer, 25 is RAM (random access memory) as storage means, 2
6 is an address decoder, 27 is a bus selector, and 28 is an LCD controller as display means.

【００１２】これら各部の機能は、概ね、以下のとおり
である。 （１）クロックコントローラ２０ 図示を略したクロック発生源からの高低二種類の外部ク
ロック信号（以下、高い方を第１外部クロック信号ＣＫ
＿Ｈ、低い方を第２外部クロック信号ＣＫ＿Ｌという）
を取り込み、後述の制御信号Ｓａに従って何れか一方を
選択し、内部クロック信号ＣＬＫとしてＣＰＵ２２やＤ
ＭＡＣ２３に出力するものである。ここでは、Ｓａがハ
イレベルのときにＣＫ＿Ｈを選択し、Ｓａがローレベル
のときにＣＫ＿Ｌを選択するものとする。すなわち、Ｃ
ＬＫは、ＳａがハイレベルのときにＣＫ＿Ｈとなり、ロ
ーレベルのときにＣＫ＿Ｌとなるが、次に説明するよう
に、Ｓａはマイコン１４に外部割込みが掛からない限り
ローレベルを維持するため、マイコン１４の動作待機中
はＣＬＫがＣＫ＿Ｌとなる結果、ＣＰＵ２２やＤＭＡＣ
２３の動作周波数（ＣＬＫ）が下がってマイコン１４が
省電力モードになる。The functions of these components are generally as follows. (1) Clock Controller 20 Two kinds of high and low external clock signals from a clock source (not shown) (hereinafter, the higher one is the first external clock signal CK)
_H, the lower one is referred to as a second external clock signal CK_L)
And selects one of them according to a control signal Sa to be described later.
This is output to the MAC 23. Here, it is assumed that CK_H is selected when Sa is at a high level, and CK_L is selected when Sa is at a low level. That is, C
LK becomes CK_H when Sa is at a high level, and becomes CK_L when Sa is at a low level. As described below, Sa maintains a low level as long as the microcomputer 14 does not receive an external interrupt. During operation standby, CLK becomes CK_L, and as a result, the CPU 22 or DMAC
The operating frequency (CLK) of the microcomputer 23 decreases, and the microcomputer 14 enters the power saving mode.

【００１３】（２）アンドゲート２１ ＤＭＡＣ２３のリクエスト信号ＲＥＱと、マイコン１４
の外部からの割込み信号ＩＮＴの論理に応じて制御信号
Ｓａの論理を決定するものであり、ＲＥＱとＩＮＴが共
にハイレベルのときにＳａをハイレベルにし、それ以外
のときにＳａをローレベル（マイコン１４の省電力モー
ド）にするものである。(2) AND gate 21 The request signal REQ of the DMAC 23 and the microcomputer 14
The logic of the control signal Sa is determined in accordance with the logic of the interrupt signal INT from the outside of the device. When both REQ and INT are at the high level, Sa is set to the high level. (Power saving mode of the microcomputer 14).

【００１４】（３）ＣＰＵ２２ 広義のＣＰＵは、演算、制御、記憶、入出力の四要素を
含むが、図示のＣＰＵ２２は、そのうちの、特に「演
算」と「制御」の二要素を含むものであり、例えば、周
辺ＬＳＩやＲＯＭ、ＲＡＭなどと組み合わせて所望のシ
ステムを構成する、いわゆるＣＰＵコア（core based C
PU）に類するものである。図示のＣＰＵ２２には、様々
な制御信号線が接続されており、そのうちのいくつかを
代表的に説明すれば、ＤＭＡＣ２３からのバスリクエス
ト信号ＲＥＱを入力するための制御信号線３０、ＤＭＡ
Ｃにアクノリッジ信号ＡＣＫを出力するための制御信号
線３１、ＲＡＭ２５にリードイネーブル信号ＲＤを出力
するための制御信号線３２、アドレスデコーダ２６にラ
イトイネーブル信号ＷＲを出力するための制御信号線３
３などである。また、ＣＰＵ２２には、データバス３４
や第１アドレスバス３５も接続されており、ＣＰＵ２２
は、データバス３４を介してＲＡＭ２５からデータ（命
令やオペランドを含む）を取り込み、所要の演算を行っ
た後、ＲＡＭ２５のデータを更新し、または、新たに格
納し、若しくは、第１アドレスバス３５を介して所要の
入出力機器（ここでは、ＬＣＤコントローラ２８）をア
クセスし、当該入出力機器にデータを出力するという、
一連の手続き（図１のインストラクションメモリ部１８
に格納されたプログラムに基づくソフト的な処理）を実
行する。(3) CPU 22 The CPU 22 in a broad sense includes four elements of operation, control, storage, and input / output. The illustrated CPU 22 particularly includes two elements of “operation” and “control”. There is, for example, a so-called CPU core (core based C) that configures a desired system in combination with a peripheral LSI, ROM, RAM, and the like.
PU). Various control signal lines are connected to the illustrated CPU 22, and a control signal line 30 for inputting a bus request signal REQ from the DMAC 23 and a DMA
A control signal line 31 for outputting an acknowledge signal ACK to C, a control signal line 32 for outputting a read enable signal RD to the RAM 25, and a control signal line 3 for outputting a write enable signal WR to the address decoder 26
3 and so on. The CPU 22 has a data bus 34.
And the first address bus 35 are also connected.
Fetches data (including instructions and operands) from the RAM 25 via the data bus 34, performs a required operation, and then updates or newly stores the data in the RAM 25. To access a required input / output device (here, the LCD controller 28) through the interface and output data to the input / output device.
A series of procedures (the instruction memory unit 18 in FIG. 1)
(Software-based processing) based on the program stored in the.

【００１５】（４）ＤＭＡＣ２３ ＣＰＵ２２を介さずに、メモリ−メモリ間、または、メ
モリ−入出力機器間のデータ転送を行う、いわゆるダイ
レクトメモリアクセス（ＤＭＡ）の実行を制御するもの
である。ＤＭＡを行うときは、ＲＥＱをハイレベルにし
てＣＰＵ２２にデータバス３４や第１アドレスバス３５
の使用権を要求し、ＣＰＵ２２からの使用許可（ＡＣＫ
アクティブ）に応答して、データ転送に必要なソースア
ドレスやディスティネーションアドレスを生成したう
え、ソースの読み出しサイクルとディスティネーション
の書込みサイクルを駆動制御する。ここで、本実施の形
態のＤＭＡＣ２３からは、上記第１アドレスバス３５と
は別の第２アドレスバス３６（第２のバス）が取り出さ
れており、この第２アドレスバス３６は、秒点滅動作中
にＬＣＤコントローラ２８に対して表示用のアドレスデ
ータを出力するものである。(4) DMAC 23 The DMAC 23 controls the execution of a so-called direct memory access (DMA) for transferring data between a memory and a memory or between a memory and an input / output device without passing through the CPU 22. When performing DMA, REQ is set to high level and the CPU 22 is supplied with the data bus 34 and the first address bus 35.
Is requested, and the use permission (ACK) from the CPU 22 is issued.
In response to (active), a source address and a destination address necessary for data transfer are generated, and drive control of a source read cycle and a destination write cycle is performed. Here, a second address bus 36 (second bus) different from the first address bus 35 is taken out from the DMAC 23 of the present embodiment, and the second address bus 36 performs the second blinking operation. During the operation, address data for display is output to the LCD controller 28.

【００１６】（５）タイマ２４ 日時表示の秒点滅用の周期信号ＴＩＭを発生するもので
ある。秒点滅は、正確に１秒ごとに行う必要があるた
め、ＴＩＭの周期もそれに合わせなければならない。 （６）ＲＡＭ２５ ＣＰＵ２２の処理操作に必要な作業空間を与えるととも
に、同処理操作に必要な様々なデータを格納するもので
ある。データには、特に秒点滅用のものが含まれてお
り、その概念的なメモリマップは、図４のように示され
る。図４において、アドレスｎから始まる領域３７は、
秒点滅の表示用データ---例えば、白バックに黒色のコ
ロン（：）---を格納する領域であり、アドレスｍから
始まる領域３８は、非表示用データ---全面白色---を格
納する領域である。ＴＩＭの１周期の前半で領域３７の
データが読み出され、後半で領域３８のデータが読み出
される。(5) Timer 24 The timer 24 generates a periodic signal TIM for blinking seconds on the date and time display. Since the second blinking needs to be performed exactly every second, the cycle of the TIM must be adjusted accordingly. (6) RAM 25 The RAM 25 provides a work space necessary for the processing operation of the CPU 22 and stores various data required for the processing operation. The data particularly includes data for blinking seconds, and the conceptual memory map is shown in FIG. In FIG. 4, an area 37 starting from an address n is
This is an area for storing second-blink display data --- for example, a black colon (:) --- on a white background, and an area 38 starting from address m is non-display data --- all white ---- Is an area for storing. Data in the area 37 is read in the first half of one cycle of the TIM, and data in the area 38 is read in the second half.

【００１７】（７）アドレスデコーダ２６ アドレスバス３５に所定のアドレス（ＬＣＤコントロー
ラ２８に割り当てられたアドレス）が出力されたとき、
このアドレスを検出し、チップセレクト信号ＣＳやライ
トイネーブル信号ＷＲなどをアクティブにして、ＲＡＭ
２５からＬＣＤコントローラ２８へのデータ転送を可能
にするものである。 （８）バスセレクタ２７ ＬＣＤコントローラ２８につながるアドレスバス３９
を、上記第１アドレスバス３５と第２アドレスバス３６
のいずれか一方に切り換えるものであり、切り換えは、
ＤＭＡＣ２３からの切り換え信号ＳＥＬに従って行われ
る。(7) Address decoder 26 When a predetermined address (address assigned to the LCD controller 28) is output to the address bus 35,
This address is detected, the chip select signal CS and the write enable signal WR are activated, and the RAM is activated.
This enables data transfer from the LCD controller 25 to the LCD controller 28. (8) Bus selector 27 Address bus 39 connected to LCD controller 28
To the first address bus 35 and the second address bus 36
Is switched to either one of the following.
This is performed according to the switching signal SEL from the DMAC 23.

【００１８】（９）ＬＣＤコントローラ２８ ＬＣＤ１５の表示を制御する部分であり、表示位置の指
定は、アドレスバス３９を介して取り込んだアドレスに
基づいて行い、表示内容は、データバス３４を介して取
り込んだデータに基づいて行うものである。(9) LCD controller 28 This part controls the display on the LCD 15. The display position is specified based on the address fetched via the address bus 39, and the display contents are fetched via the data bus 34. It is based on data.

【００１９】図３は、ＤＭＡＣ２３の要部ブロック図で
ある。この図において、４０はＲＥＱ発生回路、４１は
ＡＣＫ入力回路、４２はアドレスカウンタ、４３はタイ
ミングコントローラ、４４はデコーダ、４５はダウンカ
ウンタ、４６はオアゲート、４７はアンドゲートであ
る。ＴＩＭの入力によってＲＥＱがアクティブになり、
このＲＥＱに応答してＣＰＵ２２からＡＣＫが返される
と、ＡＣＫ入力回路４１の出力（以下、スタート信号）
をハイレベルにし、図示を略した切り換え信号ＳＥＬを
出力する。この切り換え信号ＳＥＬは、ＣＰＵ２２から
のアドレスバス３５、データバス３４及びＲＤ、ＷＲを
遮断するためのものである。通常は、ＣＰＵ２２が直接
出力する信号は自らハイインピーダンスになるので外部
に切り換え回路は必要ないが、アドレスデコーダ２６が
発生するＣＳやＷＲは、ＤＭＡＣ２３が発生する信号と
切り換えなければならないからである。FIG. 3 is a block diagram of a main part of the DMAC 23. In this figure, 40 is an REQ generation circuit, 41 is an ACK input circuit, 42 is an address counter, 43 is a timing controller, 44 is a decoder, 45 is a down counter, 46 is an OR gate, and 47 is an AND gate. REQ is activated by input of TIM,
When ACK is returned from the CPU 22 in response to this REQ, the output of the ACK input circuit 41 (hereinafter, a start signal)
To a high level, and outputs a switching signal SEL (not shown). This switching signal SEL is for shutting off the address bus 35, the data bus 34 and the RD and WR from the CPU 22. Normally, the signal directly output from the CPU 22 itself becomes high impedance, and thus no external switching circuit is required. However, CS and WR generated by the address decoder 26 must be switched with signals generated by the DMAC 23.

【００２０】スタート信号によってアドレスカウンタ４
２がインクリメントを開始すると、インクリメントに合
わせて、ＲＡＭ２５へのＲＤ、ＣＳ及びＬＣＤドライバ
ー２８へのＲＤ、ＣＳを発生するとともに、デコーダ４
４は、ＲＡＭ２５からのデータをデータバス３４を介し
て順次に取り込みながら、ダウンカウンタ４５へ転送バ
イト数やＬＣＤコントローラ２８への転送アドレスをセ
ットする。ダウンカウンタ４５が０になるバイトでは、
ＲＡＭ２５からＬＣＤコントローラ２８への転送は行わ
ず、ダウンカウンタ４５に次の転送バイト数などをセッ
トし、再度転送を繰り返す。転送の終了は、デコーダ４
４が所定のデータ（例えば、００Ｈ）を取り込んだとき
であり、この場合は、ＲＥＱを解除してＣＰＵ２２に制
御を戻す。An address counter 4 is activated by a start signal.
2 starts incrementing, RD and CS to the RAM 25 and RD and CS to the LCD driver 28 are generated in accordance with the increment, and the decoder 4
4 sets the number of transfer bytes and the transfer address to the LCD controller 28 in the down counter 45 while sequentially taking in the data from the RAM 25 via the data bus 34. In the byte where the down counter 45 becomes 0,
The transfer from the RAM 25 to the LCD controller 28 is not performed, the next transfer byte number or the like is set in the down counter 45, and the transfer is repeated again. The end of the transfer is determined by the decoder 4
4 is when predetermined data (for example, 00H) is fetched. In this case, REQ is released and control is returned to the CPU 22.

【００２１】ここで、本実施の形態における特徴的な事
項は、第１アドレスバス３５とは別にＬＣＤコントロー
ラ２８のみに用いる第２アドレスバス３６を備え、この
第２アドレスバス３６を介して、ＤＭＡ転送中のＬＣＤ
ドライバー２８へのアドレス出力を行うようにした点、
すなわち、ＴＩＭに同期させてデータバス３４の使用権
（バス権）を獲得し、バス権獲得中にデータバス３４と
第２アドレスバス３６とを用いてＬＣＤドライバー２８
の制御を行う点にあり、これにより、ＣＰＵ２２のソフ
ト的な関与を受けることなく、したがって、ＣＰＵ２２
の電力消費を抑えつつ、ＬＣＤ１５の秒点滅表示を行う
ことができるのである。Here, a characteristic feature of the present embodiment is that a second address bus 36 used only for the LCD controller 28 is provided separately from the first address bus 35, and a DMA is provided via the second address bus 36. LCD during transfer
Address output to the driver 28,
That is, the use right (bus right) of the data bus 34 is acquired in synchronization with the TIM, and the LCD driver 28 is used by using the data bus 34 and the second address bus 36 during acquisition of the bus right.
Is controlled by the CPU 22 without receiving the software involvement of the CPU 22.
Of the LCD 15 can be displayed while the power consumption of the LCD 15 is suppressed.

【００２２】しかも、本実施の形態における自動点滅表
示は専らハード的に行われるうえ、自動点滅表示中は、
ＲＡＭ２５とＬＣＤコントローラ２８に専用のアドレス
バス（第１及び第２アドレスバス３５、３６）を振り分
けるので、転送バッファなどを必要とせず、瞬時に点滅
用のデータを転送できる。その結果、実質的にマイコン
１４の動作デューティを小さくでき、この点においても
省電力性の改善効果が得られる。In addition, the automatic blinking display in the present embodiment is performed exclusively by hardware, and during the automatic blinking display,
Since dedicated address buses (first and second address buses 35 and 36) are allocated to the RAM 25 and the LCD controller 28, flashing data can be transferred instantaneously without requiring a transfer buffer or the like. As a result, the operation duty of the microcomputer 14 can be substantially reduced, and in this respect, an effect of improving power saving can be obtained.

【００２３】なお、自動点滅表示制御中（待機動作中）
は、省電力の観点からマイコン１４の動作周波数はでき
るだけ低くすべきであり、本実施の形態においても、待
機動作中は低速クロック信号ＣＫ＿Ｌを使用している
が、通常動作に移行する場合は、可能な限り速やかに高
速クロック信号ＣＫ＿Ｈに切り換えなければならない。
図２におけるアンドゲート２１とクロックコントローラ
２０は、そのためのものである。すなわち、信号の受信
イベントや何らかのキーイベントが発生した場合は、こ
のイベントの割込みを受けて、クロックコントローラ２
０で高速クロック信号ＣＫ＿Ｈに切り換えるというもの
である。また、上記実施の形態では、自動点滅表示を例
にとって説明したが、これに限定されることなく、周期
同期的に表示するものをＣＰＵの制御でなくＤＭＡの制
御で行うものについて種々適用可能である。例えば、部
分的なアニメーション（複数の画像を繰り返し表示する
もの）等に適用することができる。During automatic blinking display control (during standby operation)
In order to save power, the operating frequency of the microcomputer 14 should be as low as possible. In this embodiment, the low-speed clock signal CK_L is used during the standby operation. It is necessary to switch to the high-speed clock signal CK_H as soon as possible.
The AND gate 21 and the clock controller 20 in FIG. 2 are for that purpose. That is, when a signal reception event or some key event occurs, the interrupt of this event is received and the clock controller 2
At 0, it is switched to the high-speed clock signal CK_H. In the above-described embodiment, the automatic blinking display has been described as an example. However, the present invention is not limited to this, and various displays can be applied to those which perform the display synchronously by the DMA control instead of the CPU control. is there. For example, the present invention can be applied to a partial animation (displaying a plurality of images repeatedly).

【００２４】[0024]

【発明の効果】請求項１に係る発明によれば、周期的表
示用のデータを記憶する記憶手段と、所定の表示手段に
前記データをＤＭＡ転送する転送手段と、を備え、所定
の周期に対応する周期信号に同期させて、前記転送手段
のＤＭＡ転送を繰り返すようにしたので、ＣＰＵの関与
を受けることなく、周期信号の周期に応じた表示を行う
ことができ、ＣＰＵの電力消費を抑えることができる。According to the first aspect of the present invention, there is provided a storage means for storing data for periodic display, and a transfer means for DMA-transferring the data to predetermined display means, wherein Since the DMA transfer of the transfer means is repeated in synchronization with the corresponding periodic signal, display according to the cycle of the periodic signal can be performed without involvement of the CPU, and power consumption of the CPU can be suppressed. be able to.

【００２５】請求項２に係る発明によれば、前記転送手
段と表示手段との間を接続可能な第２のバスを備え、前
記ＤＭＡ転送中は、該第２のバスを介して転送動作を行
うようにしたので、記憶手段をアクセスする際のバス競
合を回避でき、ＤＭＡ転送の高速化を図ることができ
る。したがって、システムの動作デューティを小さくで
き、この点においても省電力効果を得ることができる。
請求項３に係る発明によれば、前記ＤＭＡ転送を行う待
機動作中は低速クロック信号を選択する一方、待機動作
以外の通常動作の開始を示す割り込み信号の発生時には
高速クロック信号を選択し、該選択したクロック信号で
前記転送手段を含むシステムの動作周波数を規定するク
ロック選択手段を備えたので、通常動作に移行する際
は、直ちに高速クロックに切り換えてシステムの動作速
度を向上でき、使い勝手の悪化を防止できる。According to the second aspect of the present invention, there is provided a second bus connectable between the transfer means and the display means, and during the DMA transfer, the transfer operation is performed via the second bus. Since this is performed, bus contention when accessing the storage means can be avoided, and the speed of DMA transfer can be increased. Therefore, the operation duty of the system can be reduced, and in this respect, a power saving effect can be obtained.
According to the invention according to claim 3, the low-speed clock signal is selected during the standby operation for performing the DMA transfer, and the high-speed clock signal is selected when an interrupt signal indicating the start of the normal operation other than the standby operation is generated. Since the clock selection means for defining the operating frequency of the system including the transfer means with the selected clock signal is provided, the operation speed can be improved by switching to the high-speed clock immediately when the operation shifts to the normal operation. Can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】実施の形態の全体構成図である。FIG. 1 is an overall configuration diagram of an embodiment.

【図２】マイコンのブロック図である。FIG. 2 is a block diagram of a microcomputer.

【図３】ＤＭＡＣのブロック図である。FIG. 3 is a block diagram of a DMAC.

【図４】メモリマップ図である。FIG. 4 is a memory map diagram.

【図５】ページャの外観図である。FIG. 5 is an external view of a pager.

【符号の説明】[Explanation of symbols]

ＴＩＭ 周期信号 ２０ クロックコントローラ（クロック選択手段） ２１ アンドゲート（クロック選択手段） ２３ ＤＭＡＣ（転送手段） ２５ ＲＡＭ（記憶手段） ２９ ＬＣＤコントローラ（表示手段） ３６ 第２アドレスバス（第２のバス） TIM periodic signal 20 clock controller (clock selection means) 21 AND gate (clock selection means) 23 DMAC (transfer means) 25 RAM (storage means) 29 LCD controller (display means) 36 second address bus (second bus)

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 周期的表示用のデータを記憶する記憶手
段と、所定の表示手段に前記データをＤＭＡ転送する転
送手段と、を備え、所定の周期に対応する周期信号に同
期させて、前記転送手段のＤＭＡ転送を繰り返すことを
特徴とする表示制御回路。A storage means for storing data for periodic display; and a transfer means for DMA-transferring the data to a predetermined display means, wherein the transfer means synchronizes the data with a periodic signal corresponding to a predetermined cycle. A display control circuit, which repeats DMA transfer of transfer means. 【請求項２】 前記転送手段と表示手段との間を接続可
能な第２のバスを備え、前記ＤＭＡ転送中は、該第２の
バスを介して転送動作を行うことを特徴とする請求項１
記載の表示制御回路。2. The apparatus according to claim 1, further comprising a second bus connectable between the transfer unit and the display unit, wherein a transfer operation is performed via the second bus during the DMA transfer. 1
Display control circuit as described. 【請求項３】 前記ＤＭＡ転送を行う待機動作中は低速
クロック信号を選択する一方、待機動作以外の通常動作
の開始を示す割り込み信号の発生時には高速クロック信
号を選択し、該選択したクロック信号で前記転送手段を
含むシステムの動作周波数を規定するクロック選択手段
を備えたことを特徴とする請求項１記載の表示制御回
路。3. A low-speed clock signal is selected during a standby operation for performing the DMA transfer, and a high-speed clock signal is selected when an interrupt signal indicating the start of a normal operation other than the standby operation is generated. 2. The display control circuit according to claim 1, further comprising clock selection means for defining an operation frequency of a system including said transfer means.