JPH11289047A - マルチチップモジュールおよびその製造方法 - Google Patents
マルチチップモジュールおよびその製造方法Info
- Publication number
- JPH11289047A JPH11289047A JP10089788A JP8978898A JPH11289047A JP H11289047 A JPH11289047 A JP H11289047A JP 10089788 A JP10089788 A JP 10089788A JP 8978898 A JP8978898 A JP 8978898A JP H11289047 A JPH11289047 A JP H11289047A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor chip
- chip
- semiconductor chips
- chip module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 チップ間の信号伝搬遅延時間を短縮するとと
もに、チップ実装密度を向上できるマルチチップモジュ
ールおよびその製造方法を提供する。 【解決手段】 複数のプロセッサが実装されたマルチチ
ップモジュールであって、２層構造に積層された複数の
半導体チップ１と、これらの積層構造の半導体チップ１
を実装する基板２とからなり、基板２との電気的な接続
は上層の半導体チップ１ａから引き出される構成となっ
ており、半導体チップ１は、重なり合う上層の半導体チ
ップ１ａと下層の半導体チップ１ｂとは互いに位置がず
らされて、重なり合う部分のパッド同士が直接はんだボ
ール３により接続され、また基板２は、表面が凹凸状に
形成され、凹状部分２ａに下層の半導体チップ１ｂが裏
返しに実装され、凸状部分２ｂで信号・電源の配線と上
層の半導体チップ１ａのパッドとがはんだボール３を介
して接続されるようになっている。
もに、チップ実装密度を向上できるマルチチップモジュ
ールおよびその製造方法を提供する。 【解決手段】 複数のプロセッサが実装されたマルチチ
ップモジュールであって、２層構造に積層された複数の
半導体チップ１と、これらの積層構造の半導体チップ１
を実装する基板２とからなり、基板２との電気的な接続
は上層の半導体チップ１ａから引き出される構成となっ
ており、半導体チップ１は、重なり合う上層の半導体チ
ップ１ａと下層の半導体チップ１ｂとは互いに位置がず
らされて、重なり合う部分のパッド同士が直接はんだボ
ール３により接続され、また基板２は、表面が凹凸状に
形成され、凹状部分２ａに下層の半導体チップ１ｂが裏
返しに実装され、凸状部分２ｂで信号・電源の配線と上
層の半導体チップ１ａのパッドとがはんだボール３を介
して接続されるようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プを実装したモジュール技術に関し、特にチップ間の信
号伝搬遅延時間の短縮とチップ実装密度の向上に好適な
マルチチップモジュールおよびその製造方法に適用して
有効な技術に関する。
プを実装したモジュール技術に関し、特にチップ間の信
号伝搬遅延時間の短縮とチップ実装密度の向上に好適な
マルチチップモジュールおよびその製造方法に適用して
有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、複数の半導体チップを実装したモジュールとして
は、ベアチップを積層し、メモリモジュールを構成する
技術などが考えられる。このメモリモジュールは、ベア
チップにポリイミドを塗り、接続パッド位置が端部にく
るように配線を形成し、複数のチップを接着材で積層し
た後、側端部に配線を形成し、端部にでた個々のチップ
と配線とをつなぎ、最下部にはんだバンプを形成し、基
板と接続して大容量のメモリモジュールを実現するもの
である。
て、複数の半導体チップを実装したモジュールとして
は、ベアチップを積層し、メモリモジュールを構成する
技術などが考えられる。このメモリモジュールは、ベア
チップにポリイミドを塗り、接続パッド位置が端部にく
るように配線を形成し、複数のチップを接着材で積層し
た後、側端部に配線を形成し、端部にでた個々のチップ
と配線とをつなぎ、最下部にはんだバンプを形成し、基
板と接続して大容量のメモリモジュールを実現するもの
である。
【０００３】なお、このようなメモリモジュールなどの
マルチチップモジュールに関する技術としては、たとえ
ば１９９３年５月３１日、日経ＢＰ社発行の「実践講座
ＶＬＳＩパッケージング技術（下）」Ｐ１７９〜Ｐ１８
５などに記載される３次元実装技術などが挙げられる。
マルチチップモジュールに関する技術としては、たとえ
ば１９９３年５月３１日、日経ＢＰ社発行の「実践講座
ＶＬＳＩパッケージング技術（下）」Ｐ１７９〜Ｐ１８
５などに記載される３次元実装技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なマルチチップモジュールにおいては、半導体チップの
動作が高速化するに従い、半導体チップをモジュール上
に実装したときのチップ間配線による信号の遅延やノイ
ズが顕著になることが考えられる。これにより、システ
ムの特性がチップ間配線によって決まってしまうという
課題が生じる。
なマルチチップモジュールにおいては、半導体チップの
動作が高速化するに従い、半導体チップをモジュール上
に実装したときのチップ間配線による信号の遅延やノイ
ズが顕著になることが考えられる。これにより、システ
ムの特性がチップ間配線によって決まってしまうという
課題が生じる。
【０００５】そこで、本発明の目的は、半導体チップの
積層構造を工夫して、チップ間の信号伝搬遅延時間を短
縮するとともに、チップ実装密度を向上させることがで
きるマルチチップモジュールおよびその製造方法を提供
することにある。
積層構造を工夫して、チップ間の信号伝搬遅延時間を短
縮するとともに、チップ実装密度を向上させることがで
きるマルチチップモジュールおよびその製造方法を提供
することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明によるマルチチップモジ
ュールは、重なり合う半導体チップを互いに位置をずら
して、パッドとパッドとを配線基板などを介さずに直接
はんだボールなどによって接続し、半導体チップを２層
構造に積層した実装方式とするものである。
ュールは、重なり合う半導体チップを互いに位置をずら
して、パッドとパッドとを配線基板などを介さずに直接
はんだボールなどによって接続し、半導体チップを２層
構造に積層した実装方式とするものである。
【０００９】この実装方式において、下層の半導体チッ
プは裏返しに実装し、信号・電源ともに上層の半導体チ
ップと受け渡しを行い、基板への信号・電源の配線は上
層の半導体チップのパッドから引き出す配線方式とする
ものである。
プは裏返しに実装し、信号・電源ともに上層の半導体チ
ップと受け渡しを行い、基板への信号・電源の配線は上
層の半導体チップのパッドから引き出す配線方式とする
ものである。
【００１０】この基板には、下層の半導体チップを裏返
しに実装する凹状部分を形成し、この基板の凸状部分で
基板の信号・電源の配線と上層の半導体チップのパッド
とをはんだボールを介して接続するようにしたものであ
る。
しに実装する凹状部分を形成し、この基板の凸状部分で
基板の信号・電源の配線と上層の半導体チップのパッド
とをはんだボールを介して接続するようにしたものであ
る。
【００１１】さらに、上層の半導体チップの裏面には基
板と同じ形状の上面基板を付加して裏返しに実装し、基
板の信号・電源の配線と上層の半導体チップのパッド、
上面基板の信号・電源の配線と下層の半導体チップのパ
ッドとをそれぞれはんだボールを介して接続するように
したものである。
板と同じ形状の上面基板を付加して裏返しに実装し、基
板の信号・電源の配線と上層の半導体チップのパッド、
上面基板の信号・電源の配線と下層の半導体チップのパ
ッドとをそれぞれはんだボールを介して接続するように
したものである。
【００１２】また、本発明によるマルチチップモジュー
ルの製造方法は、基板上の凹状部分に下層の半導体チッ
プを裏返しに実装し、上層の半導体チップのパッドには
んだボールを形成し、下層の半導体チップのパッドと上
層の半導体チップのパッド上のはんだボールとを接続す
るとともに、上層の半導体チップのパッド上のはんだボ
ールと基板の凸状部分の信号・電源の配線とを接続す
る、各工程を含むものである。
ルの製造方法は、基板上の凹状部分に下層の半導体チッ
プを裏返しに実装し、上層の半導体チップのパッドには
んだボールを形成し、下層の半導体チップのパッドと上
層の半導体チップのパッド上のはんだボールとを接続す
るとともに、上層の半導体チップのパッド上のはんだボ
ールと基板の凸状部分の信号・電源の配線とを接続す
る、各工程を含むものである。
【００１３】よって、前記マルチチップモジュールおよ
びその製造方法によれば、半導体チップ間の信号伝搬遅
延時間の短縮が可能である。製品的には、チップ間距離
が縮小されることから、チップ実装密度が向上し、小形
で高性能のシステムを構成することができる。
びその製造方法によれば、半導体チップ間の信号伝搬遅
延時間の短縮が可能である。製品的には、チップ間距離
が縮小されることから、チップ実装密度が向上し、小形
で高性能のシステムを構成することができる。
【００１４】すなわち、半導体チップを２層構造にする
ことで、半導体チップを近接して配置することができ、
パッドからパッドへの距離が短くなるので、信号の遅延
時間を縮小することが可能となる。また、半導体チップ
同士が重なり合う配置になるので、基板の大きさが小さ
くできるので、半導体チップの実装率を上げることがで
きる。
ことで、半導体チップを近接して配置することができ、
パッドからパッドへの距離が短くなるので、信号の遅延
時間を縮小することが可能となる。また、半導体チップ
同士が重なり合う配置になるので、基板の大きさが小さ
くできるので、半導体チップの実装率を上げることがで
きる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）図１は本発明の実施の形
態１であるマルチチップモジュールを示す概略平面図、
図２は図１のII−II’切断線における概略断面図、図３
はマルチチップモジュールの製造方法を示すフロー図で
ある。
態１であるマルチチップモジュールを示す概略平面図、
図２は図１のII−II’切断線における概略断面図、図３
はマルチチップモジュールの製造方法を示すフロー図で
ある。
【００１７】まず、図１および図２により本実施の形態
のマルチチップモジュールの概略構成を説明する。
のマルチチップモジュールの概略構成を説明する。
【００１８】本実施の形態のマルチチップモジュール
は、たとえば複数のプロセッサが実装されたモジュール
とされ、２層構造に積層された複数の半導体チップ１
と、これらの積層構造の半導体チップ１を実装する基板
２とからなり、基板２との電気的な接続は上層の半導体
チップ１ａから引き出される構成となっている。
は、たとえば複数のプロセッサが実装されたモジュール
とされ、２層構造に積層された複数の半導体チップ１
と、これらの積層構造の半導体チップ１を実装する基板
２とからなり、基板２との電気的な接続は上層の半導体
チップ１ａから引き出される構成となっている。
【００１９】半導体チップ１は、たとえばプロセッサな
どのベアチップからなり、重なり合う上層の半導体チッ
プ１ａと下層の半導体チップ１ｂとは互いに位置がずら
されて、重なり合う部分のパッド同士が直接はんだボー
ル３により接続されている。このプロセッサは、それぞ
れが独立に演算可能であり、メモリや周辺装置をプロセ
ッサ間で共有可能な構成となっている。
どのベアチップからなり、重なり合う上層の半導体チッ
プ１ａと下層の半導体チップ１ｂとは互いに位置がずら
されて、重なり合う部分のパッド同士が直接はんだボー
ル３により接続されている。このプロセッサは、それぞ
れが独立に演算可能であり、メモリや周辺装置をプロセ
ッサ間で共有可能な構成となっている。
【００２０】基板２は、たとえば多層構造の配線基板か
らなり、各層に信号、電源などの配線が形成され、特に
表面が凹凸状に形成され、凹状部分２ａに下層の半導体
チップ１ｂが裏返しに実装され、凸状部分２ｂで信号・
電源の配線と上層の半導体チップ１ａのパッドとがはん
だボール３を介して接続されるようになっている。
らなり、各層に信号、電源などの配線が形成され、特に
表面が凹凸状に形成され、凹状部分２ａに下層の半導体
チップ１ｂが裏返しに実装され、凸状部分２ｂで信号・
電源の配線と上層の半導体チップ１ａのパッドとがはん
だボール３を介して接続されるようになっている。
【００２１】次に、本実施の形態の作用について、マル
チチップモジュールの製造方法を図３のフローに基づい
て説明する。図３において、右側の図は各フローに対応
するマルチチップモジュールの断面図である。
チチップモジュールの製造方法を図３のフローに基づい
て説明する。図３において、右側の図は各フローに対応
するマルチチップモジュールの断面図である。
【００２２】まず、半導体チップ１ａ，１ｂのうちの下
層の半導体チップ１ｂのマウント工程において、基板２
上の凹状部分２ａに接着材４などにより接着して下層の
半導体チップ１ｂを裏返しに実装する（ステップ３０
１）。この基板２は、たとえば配線層が形成された複数
の基板基材を接着し、この積層された基板基板の表面上
に座ぐりなどにより凹状の開孔部を形成したり、あるい
は積層された基板基板の表面上に凸状部分２ｂを接着す
る方法などにより作成することができる。
層の半導体チップ１ｂのマウント工程において、基板２
上の凹状部分２ａに接着材４などにより接着して下層の
半導体チップ１ｂを裏返しに実装する（ステップ３０
１）。この基板２は、たとえば配線層が形成された複数
の基板基材を接着し、この積層された基板基板の表面上
に座ぐりなどにより凹状の開孔部を形成したり、あるい
は積層された基板基板の表面上に凸状部分２ｂを接着す
る方法などにより作成することができる。
【００２３】また、はんだボール３の形成工程におい
て、上層の半導体チップ１ａのパッド上にはんだボール
３を形成する（ステップ３０２）。そして、半導体チッ
プ１ａ，１ｂ間、半導体チップ１ａ，１ｂと基板２との
接続工程において、下層の半導体チップ１ｂのパッドと
上層の半導体チップ１ａのパッド上のはんだボール３と
を接続するとともに、上層の半導体チップ１ａのパッド
上のはんだボール３と基板２の凸状部分２ｂの信号・電
源の配線とを接続する（ステップ３０３）。
て、上層の半導体チップ１ａのパッド上にはんだボール
３を形成する（ステップ３０２）。そして、半導体チッ
プ１ａ，１ｂ間、半導体チップ１ａ，１ｂと基板２との
接続工程において、下層の半導体チップ１ｂのパッドと
上層の半導体チップ１ａのパッド上のはんだボール３と
を接続するとともに、上層の半導体チップ１ａのパッド
上のはんだボール３と基板２の凸状部分２ｂの信号・電
源の配線とを接続する（ステップ３０３）。
【００２４】これにより、基板２上に、はんだボール３
によりパッド同士が接続された２層構造の半導体チップ
１ａ，１ｂが実装されたマルチチップモジュールを完成
させることができる。
によりパッド同士が接続された２層構造の半導体チップ
１ａ，１ｂが実装されたマルチチップモジュールを完成
させることができる。
【００２５】従って、本実施の形態のマルチチップモジ
ュールによれば、半導体チップ１が２層構造に積層さ
れ、この半導体チップ１のパッド同士が直接はんだボー
ル３によって接続されることにより、半導体チップ１を
近接して配置することができ、パッドからパッドへの距
離が短くなるので、信号の遅延時間を縮小することがで
きる。また、半導体チップ１同士が重なり合う配置にな
るので、基板２の大きさが小さくできるので、半導体チ
ップ１の実装率を上げることができる。
ュールによれば、半導体チップ１が２層構造に積層さ
れ、この半導体チップ１のパッド同士が直接はんだボー
ル３によって接続されることにより、半導体チップ１を
近接して配置することができ、パッドからパッドへの距
離が短くなるので、信号の遅延時間を縮小することがで
きる。また、半導体チップ１同士が重なり合う配置にな
るので、基板２の大きさが小さくできるので、半導体チ
ップ１の実装率を上げることができる。
【００２６】（実施の形態２）図４は本発明の実施の形
態２であるマルチチップモジュールを示す概略切断断面
図である。
態２であるマルチチップモジュールを示す概略切断断面
図である。
【００２７】本実施の形態のマルチチップモジュール
は、前記実施の形態１と同様に複数のプロセッサが実装
されたモジュールとされ、前記実施の形態１との相違点
は、２層構造に積層された上層の半導体チップの裏面に
上面基板が実装されて構成される点である。
は、前記実施の形態１と同様に複数のプロセッサが実装
されたモジュールとされ、前記実施の形態１との相違点
は、２層構造に積層された上層の半導体チップの裏面に
上面基板が実装されて構成される点である。
【００２８】すなわち、本実施の形態においては、たと
えば図４に示すように、２層構造に積層された複数の半
導体チップ１と、これらの積層構造の半導体チップ１を
実装する基板２とに加えて、上層の半導体チップ１ａの
裏面に実装され、前記基板２と同じ形状の上面基板５と
から構成されている。
えば図４に示すように、２層構造に積層された複数の半
導体チップ１と、これらの積層構造の半導体チップ１を
実装する基板２とに加えて、上層の半導体チップ１ａの
裏面に実装され、前記基板２と同じ形状の上面基板５と
から構成されている。
【００２９】この構成において、基板２の信号・電源の
配線と上層の半導体チップ１ａのパッドとがはんだボー
ル３を介して接続され、かつ付加された上面基板５の信
号・電源の配線と下層の半導体チップ１ｂのパッドとが
はんだボール３を介して接続され、下層の半導体チップ
１ｂからも信号・電源が引き出せるようになっている。
配線と上層の半導体チップ１ａのパッドとがはんだボー
ル３を介して接続され、かつ付加された上面基板５の信
号・電源の配線と下層の半導体チップ１ｂのパッドとが
はんだボール３を介して接続され、下層の半導体チップ
１ｂからも信号・電源が引き出せるようになっている。
【００３０】従って、本実施の形態のマルチチップモジ
ュールによれば、前記実施の形態１と同様に、半導体チ
ップ１を近接して配置することができ、パッドからパッ
ドへの距離が短くなるので、信号の遅延時間を縮小する
ことができ、また半導体チップ１同士が重なり合う配置
になるので、基板２の大きさが小さくできるので、半導
体チップ１の実装率を上げることができ、さらに前記実
施の形態１に比べて、下層の半導体チップ１ｂからも信
号・電源が引き出せるので、基板２および上面基板５と
の入出力端子数を多くとることができる。
ュールによれば、前記実施の形態１と同様に、半導体チ
ップ１を近接して配置することができ、パッドからパッ
ドへの距離が短くなるので、信号の遅延時間を縮小する
ことができ、また半導体チップ１同士が重なり合う配置
になるので、基板２の大きさが小さくできるので、半導
体チップ１の実装率を上げることができ、さらに前記実
施の形態１に比べて、下層の半導体チップ１ｂからも信
号・電源が引き出せるので、基板２および上面基板５と
の入出力端子数を多くとることができる。
【００３１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３２】たとえば、前記実施の形態においては、プ
ロセッサからなる複数の半導体チップが実装されたマル
チチップモジュールについて説明したが、これに限定さ
れるものではなく、メモリなどの半導体チップや、さら
にプロセッサとメモリとの組み合わせからなる複数の半
導体チップが実装されたマルチチップモジュールなどに
ついても広く適用可能である。
ロセッサからなる複数の半導体チップが実装されたマル
チチップモジュールについて説明したが、これに限定さ
れるものではなく、メモリなどの半導体チップや、さら
にプロセッサとメモリとの組み合わせからなる複数の半
導体チップが実装されたマルチチップモジュールなどに
ついても広く適用可能である。
【００３３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３４】(1).重なり合う半導体チップのパッド同士
を直接はんだボールなどによって接続し、半導体チップ
を２層構造に積層した実装方式とすることで、半導体チ
ップを近接して配置することができるので、パッドから
パッドへの距離が短くなって信号の遅延時間を縮小する
ことが可能となる。
を直接はんだボールなどによって接続し、半導体チップ
を２層構造に積層した実装方式とすることで、半導体チ
ップを近接して配置することができるので、パッドから
パッドへの距離が短くなって信号の遅延時間を縮小する
ことが可能となる。
【００３５】(2).半導体チップ同士が重なり合う配置に
なるので、基板の大きさが小さくでき、かつチップ間距
離が縮小されることから、半導体チップの実装率を向上
させることが可能となる。
なるので、基板の大きさが小さくでき、かつチップ間距
離が縮小されることから、半導体チップの実装率を向上
させることが可能となる。
【００３６】(3).上面基板を付加して裏返しに実装し、
基板、上面基板の信号・電源の配線とそれぞれ上層、下
層の半導体チップのパッドとを接続する実装方式とする
ことで、基板との入出力端子数を増加させることが可能
となる。
基板、上面基板の信号・電源の配線とそれぞれ上層、下
層の半導体チップのパッドとを接続する実装方式とする
ことで、基板との入出力端子数を増加させることが可能
となる。
【００３７】(4).前記(1) 〜(3) により、チップ間の信
号伝搬遅延時間を短縮するとともに、チップ実装密度を
向上させることができるマルチチップモジュールを実現
し、小形で高性能のシステムを構成することが可能とな
る。
号伝搬遅延時間を短縮するとともに、チップ実装密度を
向上させることができるマルチチップモジュールを実現
し、小形で高性能のシステムを構成することが可能とな
る。
【図１】本発明の実施の形態１であるマルチチップモジ
ュールを示す概略平面図である。
ュールを示す概略平面図である。
【図２】本発明の実施の形態１のマルチチップモジュー
ルにおいて、図１のII−II’切断線における概略断面図
である。
ルにおいて、図１のII−II’切断線における概略断面図
である。
【図３】本発明の実施の形態１のマルチチップモジュー
ルの製造方法を示すフロー図である。
ルの製造方法を示すフロー図である。
【図４】本発明の実施の形態２であるマルチチップモジ
ュールを示す概略切断断面図である。
ュールを示す概略切断断面図である。
１ 半導体チップ １ａ 上層の半導体チップ １ｂ 下層の半導体チップ ２ 基板 ２ａ 凹状部分 ２ｂ 凸状部分 ３ はんだボール ４ 接着材 ５ 上面基板
Claims (6)
- 【請求項１】 基板上に複数の半導体チップが実装され
たマルチチップモジュールであって、前記複数の半導体
チップのうち、重なり合う半導体チップが互いに位置を
ずらして接続端子同士が直接はんだボールにより接続さ
れ、前記基板上に前記半導体チップが２層構造に積層さ
れてなることを特徴とするマルチチップモジュール。 - 【請求項２】 請求項１記載のマルチチップモジュール
であって、前記重なり合う半導体チップのうち、下層の
半導体チップは前記基板上に裏返しに実装され、かつ上
層の半導体チップは表向きに実装されて信号・電源の受
け渡しが行われ、前記基板への信号・電源の配線は前記
上層の半導体チップの接続端子から引き出されてなるこ
とを特徴とするマルチチップモジュール。 - 【請求項３】 請求項２記載のマルチチップモジュール
であって、前記基板には前記下層の半導体チップが裏返
しに実装される凹状部分が形成され、かつこの基板の凸
状部分で前記基板の信号・電源の配線と前記上層の半導
体チップの接続端子とが前記はんだボールを介して接続
されてなることを特徴とするマルチチップモジュール。 - 【請求項４】 請求項３記載のマルチチップモジュール
であって、前記上層の半導体チップの裏面には前記基板
と同じ形状の上面基板が裏返しに実装され、前記基板の
信号・電源の配線と前記上層の半導体チップの接続端子
とが前記はんだボールを介して接続され、かつ前記上面
基板の信号・電源の配線と前記下層の半導体チップの接
続端子とが前記はんだボールを介して接続されてなるこ
とを特徴とするマルチチップモジュール。 - 【請求項５】 請求項１、２、３または４記載のマルチ
チップモジュールであって、前記複数の半導体チップ
は、プロセッサ、メモリ、またはその組み合わせからな
ることを特徴とするマルチチップモジュール。 - 【請求項６】 基板上に複数の半導体チップが実装され
たマルチチップモジュールの製造方法であって、前記基
板上の凹状部分に前記複数の半導体チップのうちの下層
の半導体チップを裏返しに実装する工程と、前記複数の
半導体チップのうちの上層の半導体チップの接続端子に
はんだボールを形成する工程と、前記下層の半導体チッ
プの接続端子と前記上層の半導体チップの接続端子上の
はんだボールとを接続するとともに、前記上層の半導体
チップの接続端子上のはんだボールと前記基板の凸状部
分の信号・電源の配線とを接続する工程とを含むことを
特徴とするマルチチップモジュールの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089788A JPH11289047A (ja) | 1998-04-02 | 1998-04-02 | マルチチップモジュールおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089788A JPH11289047A (ja) | 1998-04-02 | 1998-04-02 | マルチチップモジュールおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289047A true JPH11289047A (ja) | 1999-10-19 |
Family
ID=13980435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10089788A Pending JPH11289047A (ja) | 1998-04-02 | 1998-04-02 | マルチチップモジュールおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11289047A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183934A (ja) * | 2003-11-28 | 2005-07-07 | Nec Electronics Corp | オフセット接合型マルチチップ半導体装置 |
| JP2007081079A (ja) * | 2005-09-14 | 2007-03-29 | Tdk Corp | 半導体ｉｃ内蔵モジュール |
| DE102005060081A1 (de) * | 2005-12-15 | 2007-06-28 | Infineon Technologies Ag | Elektronisches Bauteil mit zumindest einer Leiterplatte und mit einer Mehrzahl gleichartiger Halbleiterbausteine und Verfahren |
| WO2015079551A1 (ja) * | 2013-11-29 | 2015-06-04 | 株式会社日立製作所 | 半導体装置および情報処理装置 |
| JP2018117160A (ja) * | 2009-06-24 | 2018-07-26 | インテル・コーポレーション | マルチチップパッケージ |
-
1998
- 1998-04-02 JP JP10089788A patent/JPH11289047A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183934A (ja) * | 2003-11-28 | 2005-07-07 | Nec Electronics Corp | オフセット接合型マルチチップ半導体装置 |
| JP4580730B2 (ja) * | 2003-11-28 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | オフセット接合型マルチチップ半導体装置 |
| JP2007081079A (ja) * | 2005-09-14 | 2007-03-29 | Tdk Corp | 半導体ｉｃ内蔵モジュール |
| JP4701942B2 (ja) * | 2005-09-14 | 2011-06-15 | Ｔｄｋ株式会社 | 半導体ｉｃ内蔵モジュール |
| DE102005060081A1 (de) * | 2005-12-15 | 2007-06-28 | Infineon Technologies Ag | Elektronisches Bauteil mit zumindest einer Leiterplatte und mit einer Mehrzahl gleichartiger Halbleiterbausteine und Verfahren |
| DE102005060081B4 (de) * | 2005-12-15 | 2007-08-30 | Infineon Technologies Ag | Elektronisches Bauteil mit zumindest einer Leiterplatte und mit einer Mehrzahl gleichartiger Halbleiterbausteine und Verfahren |
| US10510669B2 (en) | 2009-06-24 | 2019-12-17 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| JP2018117160A (ja) * | 2009-06-24 | 2018-07-26 | インテル・コーポレーション | マルチチップパッケージ |
| US10763216B2 (en) | 2009-06-24 | 2020-09-01 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US10923429B2 (en) | 2009-06-24 | 2021-02-16 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US11824008B2 (en) | 2009-06-24 | 2023-11-21 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US11876053B2 (en) | 2009-06-24 | 2024-01-16 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| JPWO2015079551A1 (ja) * | 2013-11-29 | 2017-03-16 | 株式会社日立製作所 | 半導体装置および情報処理装置 |
| WO2015079551A1 (ja) * | 2013-11-29 | 2015-06-04 | 株式会社日立製作所 | 半導体装置および情報処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20140131854A1 (en) | Multi-chip module connection by way of bridging blocks | |
| JP4808408B2 (ja) | マルチチップパッケージ、これに使われる半導体装置及びその製造方法 | |
| JP3356821B2 (ja) | 積層マルチチップモジュール及び製造方法 | |
| US7598617B2 (en) | Stack package utilizing through vias and re-distribution lines | |
| KR100564585B1 (ko) | 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지 | |
| US8022523B2 (en) | Multi-chip stack package | |
| US7655503B2 (en) | Method for fabricating semiconductor package with stacked chips | |
| TWI415201B (zh) | 多晶片堆疊結構及其製法 | |
| TW200939361A (en) | Integrated circuit package system with interposer | |
| CN110120388B (zh) | 半导体封装 | |
| US20050133897A1 (en) | Stack package with improved heat radiation and module having the stack package mounted thereon | |
| JP2000101016A (ja) | 半導体集積回路装置 | |
| TWI225291B (en) | Multi-chips module and manufacturing method thereof | |
| US6023097A (en) | Stacked multiple-chip module micro ball grid array packaging | |
| US7227249B1 (en) | Three-dimensional stacked semiconductor package with chips on opposite sides of lead | |
| JP2005286126A (ja) | 半導体装置 | |
| KR100800149B1 (ko) | 스택 패키지 | |
| JPH11289047A (ja) | マルチチップモジュールおよびその製造方法 | |
| US20230230902A1 (en) | Semiconductor package structure and manufacturing method thereof | |
| TW202213163A (zh) | 半導體結構 | |
| JP2001118954A (ja) | 半導体装置 | |
| TWI835546B (zh) | 半導體封裝 | |
| JP2001007277A (ja) | マルチチップパッケージおよびマルチチップパッケージのアセンブリ方法 | |
| TWI841184B (zh) | 半導體封裝及其製造方法 | |
| US20050275080A1 (en) | Multi-chip module package structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |