JPH11289016A - Semiconductor device and transistor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トランジスタ回
路、特に、トランジスタのスレショルド電圧をダイナミ
ックに制御する装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a transistor circuit, and more particularly to an apparatus for dynamically controlling a threshold voltage of a transistor.
【０００２】[0002]
【従来の技術】従来より、金属酸化物半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）デバイスは、デジタル・エ
レクトロニクス産業において、広く受け入れられてき
た。ＭＯＳＦＥＴデバイスは、トランジスタがターン・
オンまたはターン・オフしてソースとドレインとの間で
電流の流れを導通させたり、妨げたりするために、ゲー
トに必要とされるスレショルド電圧によって特徴づけら
れる。従って、ＭＯＳＦＥＴの状態は、ゲートにおける
最小スレショルド電圧の存在，不存在によって変化す
る。BACKGROUND OF THE INVENTION Conventionally, metal oxide semiconductor field effect transistor (MOSFET) devices have been widely accepted in the digital electronics industry. MOSFET devices have a transistor
It is characterized by the threshold voltage required at the gate to turn on or off to conduct or prevent current flow between the source and drain. Therefore, the state of the MOSFET changes depending on the presence or absence of the minimum threshold voltage at the gate.
【０００３】最近、集積回路のメーカーと開発者は、ト
ランジスタによって必要とされる電源電圧を低くするこ
とによって、性能を向上させることを追求してきた。し
かし、電源電圧が低くなるのに比例して、ＭＯＳＦＥＴ
のスレショルド電圧を引き下げることはできない。スレ
ショルド電圧の低下が制約されているのは、回路がノイ
ズに対して感応せず、サブスレショルド・リーク電流が
余り高すぎないようにするためには、最小スレショルド
電圧を、例えば２００ｍＶに維持する必要があるからで
ある。その結果、デバイス性能利得は、ゲートとソース
との間のオーバードライブが低いために、電源電圧が低
い技術の場合にはそれ程望ましいものとはいえない。こ
こに、ゲート・ソース間のオーバードライブは、デバイ
スの性能に比例し、（ゲート・ソース間電圧）−（スレ
ショルド電圧）として定義される。Recently, integrated circuit manufacturers and developers have sought to improve performance by lowering the power supply voltage required by the transistors. However, in proportion to the decrease of the power supply voltage, MOSFET
Cannot be lowered. The limitation of the threshold voltage drop is that the minimum threshold voltage needs to be maintained at, for example, 200 mV, so that the circuit is insensitive to noise and the sub-threshold leakage current is not too high. Because there is. As a result, device performance gain is less desirable for low supply voltage technologies due to low overdrive between the gate and source. Here, the overdrive between the gate and the source is proportional to the performance of the device and is defined as (gate-source voltage)-(threshold voltage).
【０００４】オーバードライブが低いという問題点を緩
和するために提案されてきた解決方法の１つは、ダイナ
ミック・スレショルド電圧ＦＥＴ（ＤＴＦＥＴ）であ
る。このような装置では、スレショルド電圧は、ゲート
入力電圧が変化するにつれてダイナミックに調整され
る。ＤＴＦＥＴのダイナミック特性を実現する１つの方
法は、ゲートを、直接、ＦＥＴのボディーに接続するこ
とである。Ｎ型ＤＴＦＥＴ（例えば、ＤＴＮＦＥＴ）の
場合、ゲートがローで、ＤＴＮＦＥＴがオフの場合、ス
レショルド電圧はハイで、良好な耐ノイズ性と低いリー
ク電流を可能にする。ゲートがハイに切り替わり、ＤＴ
ＮＦＥＴをターン・オンすると、スレショルド電圧は、
負のボディー効果、すなわちソースからボディーへの順
方向バイアス電圧のために、ロー（ゼロ付近）となる。
スレショルド電圧は、スィッチング時間の大部分の間、
ローであるから、ＤＴＮＦＥＴは非常に良好なスィッチ
ング速度を有することができる。[0004] One solution that has been proposed to alleviate the problem of low overdrive is the dynamic threshold voltage FET (DTFET). In such devices, the threshold voltage is dynamically adjusted as the gate input voltage changes. One way to achieve the dynamic characteristics of a DTFET is to connect the gate directly to the body of the FET. For an N-type DTFET (eg, a DTNFET), when the gate is low and the DTNFET is off, the threshold voltage is high, allowing good noise immunity and low leakage current. Gate switches to high, DT
When the NFET is turned on, the threshold voltage is
Goes low (near zero) because of the negative body effect, the forward bias voltage from the source to the body.
The threshold voltage is maintained during most of the switching time.
Being low, DTNFETs can have very good switching speeds.
【０００５】[0005]
【発明が解決しようとする課題】残念なことに、前述し
た装置の場合には、様々な制約が存在する。特に、この
ようなＤＴＮＦＥＴの使用は、ＮＦＥＴのＰボディーが
孤立されるシリコン・オン・インシュレータ（ＳＯＩ）
技術に限定されなければならない。ＳＯＩ技術は、今日
のバルク技術ほど一般的には使用されていないので、Ｄ
ＴＮＦＥＴは、産業上容易に使用することはできない。
更に、現存ＤＴＦＥＴの電源電圧は０．５ボルト以下で
なければならない。そうでなければ、たとえＦＥＴがソ
ース・フォロワとして使用されていても、Ｐボディーか
らＮソースに至るｐ−ｎダイオードがターン・オンし
て、ゲート信号をロード・ダウンすることになる。Unfortunately, various limitations exist with the device described above. In particular, the use of such DTNFETs has led to the use of a silicon-on-insulator (SOI) where the P-body of the NFET is isolated.
Must be limited to technology. Since SOI technology is not as commonly used as today's bulk technology, D
TNFETs cannot be easily used industrially.
In addition, the power supply voltage of existing DTFETs must be below 0.5 volts. Otherwise, the pn diode from the P body to the N source will turn on and load down the gate signal, even if the FET is used as a source follower.
【０００６】ハイドライブ・ソースフォロワ・デバイス
のもう１つの解決方法は、ボディーがソースに接続され
たＮＦＥＴである。このタイプの装置は、電源電圧を
０．５ボルトより高くしてバルク技術で使用することが
できるが、スイッチングの際にスレショルド電圧がゼロ
付近にあるような装置を与えることはできない。このた
め、性能の劣化が生じる。Another solution for high drive source follower devices is an NFET whose body is connected to the source. Devices of this type can be used in bulk technology with supply voltages higher than 0.5 volts, but do not provide devices with threshold voltages near zero during switching. For this reason, performance degradation occurs.
【０００７】従って、高性能ＤＴＦＥＴを電源電圧を
０．５ボルトより大きくしてバルク技術で実現可能にす
る装置がなければ、ＤＴＦＥＴの使用は大きく制限され
ることになる。[0007] Therefore, the use of DTFETs is severely limited unless there is a device that allows high performance DTFETs to be implemented in bulk technology with power supply voltages greater than 0.5 volts.
【０００８】[0008]
【課題を解決するための手段】本発明は、電源電圧を
０．５ボルトより高くしてバルク技術で使用することが
可能な変更されたＤＴＦＥＴを提供するものである。こ
の改良型ＤＴＦＥＴは、基板内に形成されたトランジス
タを備え、このトランジスタは、ゲートに接続された入
力ノードと、出力ノードと、ボディーとを含み、更に、
トランジスタのスレショルド・レベルをダイナミックに
制御する回路を含み、この回路はトランジスタの入力ノ
ードとボディーとに接続された抵抗を含んでいる。SUMMARY OF THE INVENTION The present invention provides a modified DTFET that can be used in bulk technology with power supply voltages greater than 0.5 volts. The improved DTFET includes a transistor formed in a substrate, the transistor including an input node connected to a gate, an output node, and a body,
The circuit includes a circuit for dynamically controlling a threshold level of the transistor, the circuit including a resistor connected to the input node and the body of the transistor.
【０００９】上記改良を実現するために、ＤＴＦＥＴ
は、基板内に孤立されたウェルであって、その内部に形
成されたトランジスタの拡散領域よりなるウェルと、孤
立したウェルに接続されたトランジスタのボディー上の
コンタクトであって、抵抗をウェルに接続するコンタク
トとをさらに備えることができる。In order to realize the above improvement, DTFET
Is a well that is isolated in the substrate and is a well formed of a transistor diffusion region formed therein, and a contact on the body of the transistor that is connected to the isolated well. The contact may be further provided.
【００１０】従って、Ｎ型デバイスの場合、ＤＴＮＦＥ
Ｔは、ＮウェルによってＰ基板から孤立されたＰウェル
内に設けられる。その他の既知の孤立ウェルの形成方法
も同じように利用することができる。Accordingly, in the case of an N-type device, DTNFE
T is provided in a P well isolated from a P substrate by an N well. Other known methods of forming isolated wells can be used as well.
【００１１】先に述べたように、改良型ＤＴＦＥＴは、
抵抗を付け加えたことを特徴とするものである。この抵
抗は、個別の、または集積化された抵抗とすることがで
きる。抵抗値は、ゲート信号をロード・ダウンさせずに
トランジスタのスイッチングを可能にするだけのＲＣin
遅延が存在するような値を選択する。As mentioned above, the improved DTFET is:
It is characterized by adding a resistor. This resistor can be a discrete or integrated resistor. The resistance value is RC in enough to allow the switching of the transistor without loading down the gate signal.
Choose a value such that there is a delay.
【００１２】従って、本発明の利点は、トランジスタ回
路におけるスイッチング速度を増大することができるこ
とである。Therefore, an advantage of the present invention is that the switching speed in a transistor circuit can be increased.
【００１３】本発明の利点は、更に、バルク技術におい
て実施可能なＤＴＦＥＴを提供することである。It is a further advantage of the present invention that it provides a DTFET that can be implemented in bulk technology.
【００１４】更に、本発明の利点は、０．５ボルトより
大きい電源電圧を利用することができるＤＴＦＥＴを提
供することである。It is a further advantage of the present invention that it provides a DTFET that can utilize a supply voltage greater than 0.5 volts.
【００１５】[0015]
【発明の実施の形態】図１は、トランジスタ回路１０を
示し、このトランジスタ回路は、トランジスタ１２のス
レショルド電圧をダイナミックに調整する装置を含む。
ダイナミック・スレショルド電界効果トランジスタ（Ｄ
ＴＦＥＴ）は、入力１４とトランジスタ１２のボディー
１５との間に接続された抵抗１８を含む。解析のための
図１にはまた、トランジスタ１２に固有であり、実際に
は別個の要素ではない寄生ダイオード２０が仮想的に破
線で示されている。トランジスタ１２は、ＮＦＥＴとし
て示されているが、これは、ＰＦＥＴまたはＮＦＥＴ／
ＰＦＥＴ組み合わせ回路で容易に置き換えられることが
わかる。FIG. 1 shows a transistor circuit 10 which includes a device for dynamically adjusting the threshold voltage of a transistor 12.
Dynamic threshold field effect transistor (D
The TFET) includes a resistor 18 connected between the input 14 and the body 15 of the transistor 12. FIG. 1 for analysis also shows a parasitic diode 20, which is specific to transistor 12 and is not actually a separate element, virtually. Transistor 12 is shown as an NFET, which may be a PFET or an NFET /
It can be seen that it can be easily replaced by the PFET combination circuit.
【００１６】トランジスタ１２は、入力１４に接続され
たゲートと、電圧源（ＶＤＤ）１６に接続されたドレイ
ンと、出力２２に接続されたソースとを含む。トランジ
スタ１２はＮＦＥＴとして示されているために、入力１
４がハイになると、ＮＦＥＴがターン・オンし、出力２
２は、ドレイン電圧ＶＤＤに充電される。あるいは、入
力１４がロー、すなわちスレショルド電圧より小さい場
合には、ＮＦＥＴがターン・オフし、出力２２は充電さ
れない。本発明は、スイッチング時間中にスレショルド
電圧がダイナミックに調整される装置を提供する。特
に、入力１４がローの時、スレショルド電圧はハイのま
まで、ＮＦＥＴもオフのままである。入力１４がハイに
切り換えられると、スレショルド電圧はダイナミックに
降下し、ＮＦＥＴはより低い入力電圧でターン・オンす
ることができる。Transistor 12 includes a gate connected to input 14, a drain connected to voltage source (VDD) 16, and a source connected to output 22. Since transistor 12 is shown as an NFET, input 1
When 4 goes high, the NFET turns on and output 2
2 is charged to the drain voltage VDD. Alternatively, if input 14 is low, i.e., less than the threshold voltage, the NFET is turned off and output 22 is not charged. The present invention provides a device in which the threshold voltage is dynamically adjusted during the switching time. In particular, when input 14 is low, the threshold voltage remains high and the NFET remains off. When the input 14 is switched high, the threshold voltage drops dynamically and the NFET can be turned on at a lower input voltage.
【００１７】トランジスタ１２の入力１４とボディー１
５との間のライン中に抵抗１８を設けることによって、
従来技術で知られているものに比べて幾つかの著しい利
点を得ることができる。第１に、抵抗１８を設けること
によって、単なるシリコン・オン・インシュレータ（Ｓ
ＯＩ）技術よりはむしろ、バルク技術で、ＤＴＦＥＴを
実現することができる。第２に、この構成によって、電
源電圧ＶＤＤ１６を０．５ボルトよりも高くすることが
できる。入力が直接ボディーに接続されるような装置で
は、電源は０．５ボルト以下に制限しなければならなか
った。そうでなければ、ダイオード２０がターン・オン
し、ゲート信号をロード・ダウンし、全ドレイン電圧Ｖ
ＤＤが出力２２へ通過することを可能にせずに、むしろ
少量の電流を出力２２へリークさせることになるからで
ある。しかし、抵抗１８を設けることによって、入力１
４からダイオード２０への電流の流れが制限されるの
で、ゲート信号はロード・ダウンされることはなくな
る。The input 14 of the transistor 12 and the body 1
By providing a resistor 18 in the line between 5 and 5
Several significant advantages can be obtained over those known in the prior art. First, by providing a resistor 18, a simple silicon-on-insulator (S
DTFETs can be implemented with bulk technology, rather than OI) technology. Second, this configuration allows the power supply voltage VDD16 to be higher than 0.5 volts. In devices where the input was connected directly to the body, the power supply had to be limited to 0.5 volts or less. Otherwise, diode 20 will turn on, load down the gate signal and reduce the total drain voltage V
This is because it does not allow the DD to pass to the output 22, but rather causes a small amount of current to leak to the output 22. However, by providing the resistor 18, the input 1
Since the current flow from 4 to diode 20 is limited, the gate signal will not be loaded down.
【００１８】次に、図２を参照すると、図２は図１に示
されるＤＴＮＦＥＴの構造の断面が開示されている。図
２では、トランジスタ１２は、周知のバルク技術を使用
して作成された基板に形成されたボディーを含む。この
場合、ＤＴＮＦＥＴは、Ｎウェル３８によりＰウェル基
板４０から孤立されたＰウェル３６内に設けられる。ト
ランジスタ１２は、抵抗１８をトランジスタのボディー
へ直接接続することを可能にするＰウェル・コンタクト
２４を有するＰウェル３６を含むことがわかる。同様
に、トランジスタ１２は、電源ＶＤＤ１６を受け取るた
めの第１のＮ拡散領域３０と、出力２２へ接続するため
の第２のＮ拡散領域３２とを含む。同様に、第３の拡散
領域３４とＮウェル・コンタクト２６とが示されてい
る。トランジスタ１２は、更に、入力１４を受け取るた
めのゲート４２を備える。抵抗１８は、入力１４とＰウ
ェル・コンタクト２８との間に接続される。抵抗１８
は、直接、トランジスタ１２内へ集積するか、あるいは
別個の個別要素として含めることができる。Referring now to FIG. 2, FIG. 2 discloses a cross section of the structure of the DTNFET shown in FIG. In FIG. 2, transistor 12 includes a body formed on a substrate made using known bulk techniques. In this case, the DTNFET is provided in the P well 36 isolated from the P well substrate 40 by the N well 38. It can be seen that the transistor 12 includes a P-well 36 having a P-well contact 24 that allows the resistor 18 to be connected directly to the body of the transistor. Similarly, transistor 12 includes a first N diffusion region 30 for receiving power supply VDD 16 and a second N diffusion region 32 for connection to output 22. Similarly, a third diffusion region 34 and N-well contact 26 are shown. Transistor 12 further includes a gate 42 for receiving input 14. Resistor 18 is connected between input 14 and P-well contact 28. Resistance 18
Can be integrated directly into transistor 12 or included as a separate discrete element.
【００１９】本発明の重要な態様は、トランジスタ回路
１０の適切な作用を可能にする値をもった抵抗を選択す
ることである。このことを実現するために、抵抗は、ト
ランジスタ１２のボディー内のＲＣ遅延が余り大きくな
らないように十分小さく選択する必要がある。更にま
た、抵抗値は、入力信号電圧の立ち上がり時間が、抵抗
と入力キャパシタンスのＲＣ遅延よりも大きくなるよう
に、十分大きく選択する必要がある。An important aspect of the present invention is to select a resistor with a value that allows proper operation of transistor circuit 10. To achieve this, the resistor must be chosen small enough so that the RC delay in the body of transistor 12 is not too large. Furthermore, the resistance value must be chosen sufficiently large so that the rise time of the input signal voltage is greater than the RC delay of the resistance and the input capacitance.
【００２０】先ず、ＲＣbody遅延が、出力ノード２２に
おける信号の立ち上がり時間よりも小さくなるように、
抵抗を選択することが重要である。ここで、Ｃbody１９
はトランジスタのボディーのキャパシタンスである。言
い換えれば、設計目標は、トランジスタのスレショルド
電圧を、ＮＦＥＴの実際のスイッチング速度よりも速く
降下させることである。これは、抵抗１８を通る入力信
号によりＰウェル３６をハイに高速に充電することによ
って実現される。従って、入力電圧がローからハイにス
イッチングされている場合に、スレショルド電圧が降下
する速度は、トランジスタのスイッチング速度よりも大
きくなければならない。このことによって、トランジス
タは出力ラインをスイッチ・オンする前に、スレショル
ド電圧をダイナミックに調整することが可能になる。も
し、抵抗１８の値が非常に大きく選ばれると、トランジ
スタ出力は、スレショルド電圧が下降する前に状態を切
換える、これが回路のダイナミック効果を否定する結果
となる。First, the RC body delay is smaller than the rise time of the signal at the output node 22.
It is important to choose a resistor. Here, C body 19
Is the capacitance of the body of the transistor. In other words, the design goal is to lower the threshold voltage of the transistor faster than the actual switching speed of the NFET. This is achieved by rapidly charging P-well 36 high by an input signal through resistor 18. Thus, when the input voltage is switching from low to high, the rate at which the threshold voltage drops must be greater than the switching rate of the transistor. This allows the transistor to dynamically adjust the threshold voltage before switching on the output line. If the value of resistor 18 is chosen very large, the transistor output will switch states before the threshold voltage drops, which will negate the dynamic effect of the circuit.
【００２１】第２に、抵抗１８の値は、ＲＣinが入力信
号の立ち上がり時間Ｖ／（ｄＶ／ｄｔ）（但し、Ｒは抵
抗の値（Ω）、Ｃinは入力キャパシタンス（ファラッ
ド）２１、Ｖは電源電圧（ボルト）、ｄＶ／ｄｔは入力
信号の変化速度）よりも大きくなるように十分大きく選
択しなければならないことも留意されたい。このことに
よって、入力信号１４が、ダイオード２０によって大き
くロード・ダウンされることはなくなる。、ゲート信号
が十分速く切り替わるならば、出力２２は電源１６によ
って急速にハイに充電され、およびダイオード２０が順
方向に大きくバイアスされることはないから、入力信号
がダイオード２０によってロード・ダウンされることは
ない。Second, the value of the resistor 18 is such that RC in is the rise time of the input signal V / (dV / dt) (where R is the resistance value (Ω), C in is the input capacitance (Farad) 21, Note also that V must be chosen large enough to be greater than the power supply voltage (volts) and dV / dt is the rate of change of the input signal. This prevents the input signal 14 from being significantly loaded down by the diode 20. If the gate signal switches fast enough, the output 22 will be charged high quickly by the power supply 16 and the input signal will be loaded down by the diode 20 since the diode 20 will not be heavily forward biased. Never.
【００２２】本発明の好適な実施例に関する以上の説明
は、例示のために提示したもので、網羅的なものである
とか、本発明を開示形態そのままに限定するとかいうこ
とを意味するものではなく、上記開示に照らして多くの
変形、変更が可能であることは明らかである。当業者に
明らかなこのような変形、変更も本発明の範囲に含まれ
るものである。The foregoing description of the preferred embodiment of the present invention has been presented for purposes of illustration and is not meant to be exhaustive or to limit the invention to the precise form disclosed. Obviously, many modifications and variations are possible in light of the above disclosure. Such modifications and changes apparent to those skilled in the art are also included in the scope of the present invention.
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）基板と、前記基坂内に形成されたトランジスタで
あって、ゲートに接続された入力ノードと、出力ノード
と、ボディーとを含むトランジスタと、前記トランジス
タのスレショルド・レベルをダイナミックに制御する回
路であって、前記トランジスタの前記入力ノードとボデ
ィーとに接続された抵抗を含む回路と、を備えることを
特徴とする半導体装置。 （２）前記基板内に孤立されたウェルであって、その内
部に形成された前記トランジスタの拡散領域よりなるウ
ェルと、前記孤立したウェルに接続された前記トランジ
スタのボディー上のコンタクトであって、前記抵抗を前
記ウェルに接続するコンタクトと、を更に備えることを
特徴とする上記（１）に記載の半導体装置。 （３）前記抵抗は、前記トランジスタの入力インピーダ
ンスよりも大きな値を有することを特徴とする上記
（１）に記載の半導体装置。 （４）前記抵抗は、遅延ＲＣinが入力信号の立ち上がり
時間よりも大きくなるような値を有する（但し、前記入
力信号の立ち上がり時間はＶ／（ｄＶ／ｄｔ）として表
され、Ｒは抵抗の値であり、Ｃinは入力キャパシタンス
であり、Ｖは電源電圧であり、ｄＶ／ｄｔは入力信号の
変化速度である）ことを特徴とする上記（１）に記載の
半導体装置。 （５）前記抵抗は、ＲＣbody（但し、Ｃbodyは前記トラ
ンジスタのボディーのキャパシタンス）が前記出力ノー
ドにおける信号の立ち上がり時間よりも小さくなるよう
な値を有することを特徴とする上記（４）に記載の半導
体装置。 （６）ダイナミックに調整可能なスレショルド・レベル
を有するトランジスタ・デバイスにおいて、入力ノード
へ接続されたゲートと、内部に形成された前記トランジ
スタの拡散領域よりなる孤立されたウェルに接続された
コンタクトを含むボディーと、前記入力ノードとコンタ
クトとの間に接続された抵抗と、を備えることを特徴と
するトランジスタ・デバイス。 （７）前記抵抗は、前記トランジスタ・デバイス内に集
積されていることを特徴とする上記（６）に記載のトラ
ンジスタ・デバイス。 （８）前記トランジスタは、前記ボディーに近接して個
別に接続されることを特徴とする上記（６）に記載のト
ランジスタ・デバイス。 （９）前記抵抗は、遅延ＲＣinが入力信号の立ち上がり
時間より大きくなるような値を有する（但し、前記入力
信号の立ち上がり時間はＶ／（ｄＶ／ｄｔ）として表さ
れ、Ｒは抵抗の値であり、Ｃinは入力キャパシタンスで
あり、Ｖは電源電圧であり、ｄＶ／ｄｔは入力信号の変
化速度である）ことを特徴とする上記（６）に記載のト
ランジスタ・デバイス。 （１０）前記抵抗は、ＲＣbody（但し、Ｃbodyはトラン
ジスタのボディーのキャパシタンス）が、前記出力ノー
ドにおける信号の立ち上がり時間よりも小さくなるよう
な値を有することを特徴とする上記（９）に記載のトラ
ンジスタ・デバイス。 （１１）前記抵抗は、前記トランジスタのボディーにお
けるＲＣ遅延が、前記出力ノードにおける信号の立ち上
がり時間よりも小さくなるような値を有することを特徴
とする上記（１０）に記載のトランジスタ・デバイス。 （１２）前記ボディー上のコンタクトと出力ノードとの
間に接続されたダイオードを更に備えることを特徴とす
る上記（６）に記載のトランジスタ・デバイス。In summary, the following matters are disclosed regarding the configuration of the present invention. (1) A transistor formed in a substrate and the base plate, the transistor including an input node connected to a gate, an output node, and a body, and a circuit for dynamically controlling a threshold level of the transistor And a circuit including a resistor connected to the input node and the body of the transistor. (2) a well isolated in the substrate, the well being formed therein and including a diffusion region of the transistor, and a contact on a body of the transistor connected to the isolated well; The semiconductor device according to (1), further comprising: a contact connecting the resistor to the well. (3) The semiconductor device according to (1), wherein the resistance has a value larger than an input impedance of the transistor. (4) The resistor has a value such that the delay RC in is longer than the rise time of the input signal (however, the rise time of the input signal is expressed as V / (dV / dt), and R is the resistance of the resistor. a value, C in is the input capacitance, V is the supply voltage, dV / dt is the rate of change of the input signal) that the semiconductor device according to (1), wherein the. (5) The resistor according to (4), wherein the resistance has a value such that RC body (where C body is the capacitance of the body of the transistor) is smaller than a rise time of a signal at the output node. 13. The semiconductor device according to claim 1. (6) In a transistor device having a dynamically adjustable threshold level, including a gate connected to an input node and a contact connected to an isolated well formed inside the diffusion region of the transistor. A transistor device comprising: a body; and a resistor connected between the input node and a contact. (7) The transistor device according to (6), wherein the resistor is integrated in the transistor device. (8) The transistor device according to (6), wherein the transistors are individually connected in proximity to the body. (9) the resistor, the delay RC in having a larger such values than the rise time of the input signal (provided that the rise time of the input signal is expressed as V / (dV / dt), R is the resistance value , C in is the input capacitance, V is the power supply voltage, and dV / dt is the rate of change of the input signal). (10) The resistor according to (9), wherein the resistance has a value such that RC body (where C body is the capacitance of the body of the transistor) is smaller than a rise time of a signal at the output node. A transistor device as described. (11) The transistor device according to (10), wherein the resistor has a value such that an RC delay in a body of the transistor is smaller than a rise time of a signal at the output node. (12) The transistor device according to (6), further comprising a diode connected between a contact on the body and an output node.
【図１】本発明の好適な実施例によるトランジスタ回路
の概略図である。FIG. 1 is a schematic diagram of a transistor circuit according to a preferred embodiment of the present invention.
【図２】本発明の好適な実施例によるトランジスタ回路
の断面図である。FIG. 2 is a cross-sectional view of a transistor circuit according to a preferred embodiment of the present invention.
１０ トランジスタ回路 １２ トランジスタ １４ 入力 １５ ボディー １６ 電圧源 １８ 抵抗 １９ キャパシタンス ２０ 寄生ダイオード ２２ 出力 ２４ Ｐウェル・コンタクト ２６ Ｎウェル・コンタクト ２８ Ｐ拡散領域 ３０，３２，３４ Ｎ拡散領域 ３６ Ｐウェル ３８ Ｎウェル ４０ Ｐウェル基板 DESCRIPTION OF SYMBOLS 10 Transistor circuit 12 Transistor 14 Input 15 Body 16 Voltage source 18 Resistance 19 Capacitance 20 Parasitic diode 22 Output 24 P well contact 26 N well contact 28 P diffusion region 30, 32, 34 N diffusion region 36 P well 38 N well 40 P-well substrate
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・ディー・ロッシ アメリカ合衆国 05488 バーモント州 スワントン ハイゲイト ロード（番地な し) (72)発明者 ミン・エイチ・トング アメリカ合衆国 05452 バーモント州 エセックス ジャンクション ロスト ネ イション ロード 160 ──────────────────────────────────────────────────続 き Continued on front page (72) Inventor Ronald D. Rossi United States 05488 Swanton Highgate Road, Vermont (no address) (72) Inventor Minh H. Tong United States 05452 Essex Junction Lost Nation Road, Vermont 160
Claims (12)
に接続された入力ノードと、出力ノードと、ボディーと
を含むトランジスタと、 前記トランジスタのスレショルド・レベルをダイナミッ
クに制御する回路であって、前記トランジスタの前記入
力ノードとボディーとに接続された抵抗を含む回路と、 を備えることを特徴とする半導体装置。A transistor formed in the substrate, the transistor including an input node connected to a gate, an output node, and a body; and dynamically controlling a threshold level of the transistor. A circuit including a resistor connected to the input node and the body of the transistor.
その内部に形成された前記トランジスタの拡散領域より
なるウェルと、 前記孤立したウェルに接続された前記トランジスタのボ
ディー上のコンタクトであって、前記抵抗を前記ウェル
に接続するコンタクトと、 を更に備えることを特徴とする請求項１記載の半導体装
置。2. A well isolated in the substrate, the well comprising:
A well formed of a diffusion region of the transistor formed therein; and a contact on a body of the transistor connected to the isolated well, the contact connecting the resistor to the well. The semiconductor device according to claim 1, wherein:
ピーダンスよりも大きな値を有することを特徴とする請
求項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein said resistor has a value larger than an input impedance of said transistor.
上がり時間よりも大きくなるような値を有する（但し、
前記入力信号の立ち上がり時間はＶ／（ｄＶ／ｄｔ）と
して表され、Ｒは抵抗の値であり、Ｃinは入力キャパシ
タンスであり、Ｖは電源電圧であり、ｄＶ／ｄｔは入力
信号の変化速度である）ことを特徴とする請求項１記載
の半導体装置。4. The resistor has a value such that a delay RC in is greater than a rise time of an input signal (where:
The rise time of the input signal is expressed as V / (dV / dt), R is the value of the resistor, C in is the input capacitance, V is the power supply voltage, and dV / dt is the rate of change of the input signal. 2. The semiconductor device according to claim 1, wherein:
記トランジスタのボディーのキャパシタンス）が前記出
力ノードにおける信号の立ち上がり時間よりも小さくな
るような値を有することを特徴とする請求項４記載の半
導体装置。5. The resistor of claim 4, wherein said resistor has a value such that RC body (where C body is the capacitance of the body of said transistor) is less than a rise time of a signal at said output node. 13. The semiconductor device according to claim 1.
レベルを有するトランジスタ・デバイスにおいて、 入力ノードへ接続されたゲートと、 内部に形成された前記トランジスタの拡散領域よりなる
孤立されたウェルに接続されたコンタクトを含むボディ
ーと、 前記入力ノードとコンタクトとの間に接続された抵抗
と、 を備えることを特徴とするトランジスタ・デバイス。6. A dynamically adjustable threshold.
A transistor device having a level, a body connected to an input node, a body connected to an isolated well formed by a diffusion region of the transistor formed therein, and a body connected to the input node and a contact. A transistor device, comprising: a resistor connected therebetween.
内に集積されていることを特徴とする請求項６記載のト
ランジスタ・デバイス。7. The transistor device according to claim 6, wherein said resistor is integrated within said transistor device.
して個別に接続されることを特徴とする請求項６記載の
トランジスタ・デバイス。8. The transistor device according to claim 6, wherein said transistors are individually connected in proximity to said body.
上がり時間より大きくなるような値を有する（但し、前
記入力信号の立ち上がり時間はＶ／（ｄＶ／ｄｔ）とし
て表され、Ｒは抵抗の値であり、Ｃinは入力キャパシタ
ンスであり、Ｖは電源電圧であり、ｄＶ／ｄｔは入力信
号の変化速度である）ことを特徴とする請求項６記載の
トランジスタ・デバイス。9. The resistor has a value such that the delay RC in is greater than the rise time of the input signal (where the rise time of the input signal is expressed as V / (dV / dt), and R is the resistance. 7. The transistor device of claim 6, wherein C in is the input capacitance, V is the power supply voltage, and dV / dt is the rate of change of the input signal.
トランジスタのボディーのキャパシタンス）が、前記出
力ノードにおける信号の立ち上がり時間よりも小さくな
るような値を有することを特徴とする請求項９記載のト
ランジスタ・デバイス。10. The resistor according to claim 9, wherein said resistor has a value such that RC body (where C body is the capacitance of the body of the transistor) is smaller than a rise time of a signal at said output node. A transistor device as described.
ーにおけるＲＣ遅延が、前記出力ノードにおける信号の
立ち上がり時間よりも小さくなるような値を有すること
を特徴とする請求項１０記載のトランジスタ・デバイ
ス。11. The transistor device of claim 10, wherein said resistor has a value such that an RC delay in the body of said transistor is less than a rise time of a signal at said output node.
ドとの間に接続されたダイオードを更に備えることを特
徴とする請求項６記載のトランジスタ・デバイス。12. The transistor device according to claim 6, further comprising a diode connected between a contact on said body and an output node.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2001598A | 1998-02-06 | 1998-02-06 | |
| US09/020015 | 1998-02-06 |
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| Publication Number | Publication Date |
|---|---|
| JPH11289016A true JPH11289016A (en) | 1999-10-19 |
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ID=21796288
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|---|---|---|---|
| JP11023664A Pending JPH11289016A (en) | 1998-02-06 | 1999-02-01 | Semiconductor device and transistor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014216629A (en) * | 2013-04-30 | 2014-11-17 | 富士通セミコンダクター株式会社 | Semiconductor device and method for manufacturing semiconductor device |
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- 1999-02-01 JP JP11023664A patent/JPH11289016A/en active Pending
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|---|---|---|---|---|
| JP2014216629A (en) * | 2013-04-30 | 2014-11-17 | 富士通セミコンダクター株式会社 | Semiconductor device and method for manufacturing semiconductor device |
Also Published As
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| KR19990072245A (en) | 1999-09-27 |
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| CN1238532A (en) | 1999-12-15 |
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