JPH11284087A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH11284087A JPH11284087A JP10085554A JP8555498A JPH11284087A JP H11284087 A JPH11284087 A JP H11284087A JP 10085554 A JP10085554 A JP 10085554A JP 8555498 A JP8555498 A JP 8555498A JP H11284087 A JPH11284087 A JP H11284087A
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Abstract
(57)【要約】
【課題】 スプリットゲート型フラッシュEEPROMの情報
消去の低電圧化と、書き込み消去回数の増加。 【解決手段】 フローティングゲート上に多数の柱状突
起を形成し、この先端からFNトンネル電流を流す。突起
は多数あるので、一つの突起部を覆うトンネル絶縁膜が
劣化しても他の突起からトンネル電流が流れるので、EE
PROMセルの寿命が長くなる。また、柱状突起の先端には
更に先鋭な突起が形成されているので、消去電圧を低減
できる。
消去の低電圧化と、書き込み消去回数の増加。 【解決手段】 フローティングゲート上に多数の柱状突
起を形成し、この先端からFNトンネル電流を流す。突起
は多数あるので、一つの突起部を覆うトンネル絶縁膜が
劣化しても他の突起からトンネル電流が流れるので、EE
PROMセルの寿命が長くなる。また、柱状突起の先端には
更に先鋭な突起が形成されているので、消去電圧を低減
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置とその製造方法に関し、さらに詳しく言えば、ス
プリットゲート型フラッシュメモリの消去特性の向上、
情報書き換え回数の改善、リバーストンネリング電圧の
低減を目的とする。
憶装置とその製造方法に関し、さらに詳しく言えば、ス
プリットゲート型フラッシュメモリの消去特性の向上、
情報書き換え回数の改善、リバーストンネリング電圧の
低減を目的とする。
【０００２】
【従来の技術】近年、携帯電話やデジタルスチルカメラ
などの応用分野の拡大に伴い、電気的にプログラム及び
消去可能な不揮発性半導体記憶装置(EEPROM; Electrica
llyErasable and Programmable Read Only Memory)が注
目されている。EEPROMはフローティングゲートに電荷が
蓄積されているか否かで２値またはそれ以上の情報を記
録し、フローティングゲートの電荷の有無によるソース
領域とドレイン領域との間の導通の変化によって情報を
読み取る不揮発性半導体記憶装置であり、大きくわけて
スタックゲート型とスプリットゲート型に分類される。
この内スプリットゲート型フラッシュEEPROMは例えば米
国特許第５０２９１３０号、第５０４５４８８号、５０
６７１０８号に記載されている。このスプリットゲート
型フラッシュEEPROMは図５に示すように、半導体基板１
０１上に所定間隔を隔てて形成されたドレイン領域１１
３及びソース領域１１４の間にチャネル領域１１５が形
成されている。チャネル領域１１５の一部上からソース
領域１１４の一部上にゲート絶縁膜１０５を介して延在
するフローティングゲート１０９が形成され、該フロー
ティングゲート１０９の上部及び側部をトンネル絶縁膜
１１０を介して被覆し、かつドレイン領域１１３の一部
上に延在したコントロールゲート１１２が形成されてい
る。
などの応用分野の拡大に伴い、電気的にプログラム及び
消去可能な不揮発性半導体記憶装置(EEPROM; Electrica
llyErasable and Programmable Read Only Memory)が注
目されている。EEPROMはフローティングゲートに電荷が
蓄積されているか否かで２値またはそれ以上の情報を記
録し、フローティングゲートの電荷の有無によるソース
領域とドレイン領域との間の導通の変化によって情報を
読み取る不揮発性半導体記憶装置であり、大きくわけて
スタックゲート型とスプリットゲート型に分類される。
この内スプリットゲート型フラッシュEEPROMは例えば米
国特許第５０２９１３０号、第５０４５４８８号、５０
６７１０８号に記載されている。このスプリットゲート
型フラッシュEEPROMは図５に示すように、半導体基板１
０１上に所定間隔を隔てて形成されたドレイン領域１１
３及びソース領域１１４の間にチャネル領域１１５が形
成されている。チャネル領域１１５の一部上からソース
領域１１４の一部上にゲート絶縁膜１０５を介して延在
するフローティングゲート１０９が形成され、該フロー
ティングゲート１０９の上部及び側部をトンネル絶縁膜
１１０を介して被覆し、かつドレイン領域１１３の一部
上に延在したコントロールゲート１１２が形成されてい
る。
【０００３】以下にスプリットゲート型フラッシュEEPR
OMセルの動作を述べる。先ず、データを書き込むときに
は、コントロールゲート１１２とソース領域１１４に電
圧を印加し（例えばコントロールゲート１１２に2V、ソ
ース領域１１４に12V）、チャネル領域１１５に電流を
流すことによりフローティングゲート１０９に熱電子を
注入して蓄積させる。また、データを消去するときに
は、ドレイン領域１１３及びソース領域１１４を接地
し、コントロールゲート１１２に高電圧（例えば15V）
を印加することにより、フローティングゲート１０９に
蓄積されている電子をファウラー・ノルドハイムトンネ
ル電流（Fowler-Nordheim tunneling current、以下FN
トンネル電流と言う）としてコントロールゲート１１２
へ引き抜く。この時、フローティングゲート１０９上部
の周辺部には、突起部１０９aが形成されているため、
ここに電界が集中するため、より低い電圧でFNトンネル
電流を流すことができる。
OMセルの動作を述べる。先ず、データを書き込むときに
は、コントロールゲート１１２とソース領域１１４に電
圧を印加し（例えばコントロールゲート１１２に2V、ソ
ース領域１１４に12V）、チャネル領域１１５に電流を
流すことによりフローティングゲート１０９に熱電子を
注入して蓄積させる。また、データを消去するときに
は、ドレイン領域１１３及びソース領域１１４を接地
し、コントロールゲート１１２に高電圧（例えば15V）
を印加することにより、フローティングゲート１０９に
蓄積されている電子をファウラー・ノルドハイムトンネ
ル電流（Fowler-Nordheim tunneling current、以下FN
トンネル電流と言う）としてコントロールゲート１１２
へ引き抜く。この時、フローティングゲート１０９上部
の周辺部には、突起部１０９aが形成されているため、
ここに電界が集中するため、より低い電圧でFNトンネル
電流を流すことができる。
【０００４】ところで、HSG（Hemi-Spherical Grain）
と呼ばれる半球状グレインをアモルファスシリコン上に
形成する技術が例えば特開平3-272165等に開示されてい
る。
と呼ばれる半球状グレインをアモルファスシリコン上に
形成する技術が例えば特開平3-272165等に開示されてい
る。
【０００５】
【発明が解決しようとする課題】従来のスプリットゲー
ト型フラッシュEEPROMはフローティングゲート１０９の
突起部１０９aに電界が集中することを利用して、情報
の消去を行う。近年、携帯機器の使用時間の延長等の要
求を満たすため、情報の消去の更なる低電圧化が求めら
れており、コントロールゲートヘの電子放出をより低電
圧で行う必要がある。しかしながら、このためには突起
部１０9aのとがりは十分であるとは言えず、さらに先鋭
化する必要がある。
ト型フラッシュEEPROMはフローティングゲート１０９の
突起部１０９aに電界が集中することを利用して、情報
の消去を行う。近年、携帯機器の使用時間の延長等の要
求を満たすため、情報の消去の更なる低電圧化が求めら
れており、コントロールゲートヘの電子放出をより低電
圧で行う必要がある。しかしながら、このためには突起
部１０9aのとがりは十分であるとは言えず、さらに先鋭
化する必要がある。
【０００６】また、突起部１０９aに電界が集中するの
で、突起部１０９a周辺のトンネル絶縁膜１１０の一部
分だけが集中的に、かつ早く劣化する。このため、FNト
ンネル電流が流れにくくなり、セルの寿命を短くしてい
た。換言すると、フラッシュEEPROMの書き込み消去がで
きる回数が少なく、セルの長寿命化、書き込み消去回数
の増加が望まれている。
で、突起部１０９a周辺のトンネル絶縁膜１１０の一部
分だけが集中的に、かつ早く劣化する。このため、FNト
ンネル電流が流れにくくなり、セルの寿命を短くしてい
た。換言すると、フラッシュEEPROMの書き込み消去がで
きる回数が少なく、セルの長寿命化、書き込み消去回数
の増加が望まれている。
【０００７】
【課題を解決するための手段】本発明は上記課題に鑑み
てなされたものであり、コントロールゲート上に多数の
柱状の突起を形成し、この柱状突起の先端からトンネル
電流を流すことによって情報の消去を行う不揮発性半導
体記憶装置である。
てなされたものであり、コントロールゲート上に多数の
柱状の突起を形成し、この柱状突起の先端からトンネル
電流を流すことによって情報の消去を行う不揮発性半導
体記憶装置である。
【０００８】
【発明の実施の形態】図１に、本発明の第１の実施形態
であるスプリットゲート型フラッシュEEPROMを示す。p
型単結晶半導体基板１上に所定間隔を隔てて形成された
ドレイン領域９及びソース領域１０の間にチャネル領域
１１が形成されている。チャネル領域１１の一部上から
ソース領域１０の一部上にゲート絶縁膜２を介して延在
するフローティングゲート５が形成され、該フローティ
ングゲート５の上部及び側部をトンネル絶縁膜６を介し
て被覆し、かつドレイン領域９の一部上に延在したコン
トロールゲート８が形成されている。フローティングゲ
ート５の上面には複数の柱状突起３bが形成されてお
り、更に柱状突起３b先端に突起３cが形成されている。
この突起３cの頂点がコントロールゲート８に近接して
いるので、ここに電界集中が起こり、FNトンネル電流が
流れ、情報の消去を行う。複数形成されている柱状突起
３bのどれにFNトンネル電流が流れるかは、形成時の微
妙な大きさの差異などに依る。
であるスプリットゲート型フラッシュEEPROMを示す。p
型単結晶半導体基板１上に所定間隔を隔てて形成された
ドレイン領域９及びソース領域１０の間にチャネル領域
１１が形成されている。チャネル領域１１の一部上から
ソース領域１０の一部上にゲート絶縁膜２を介して延在
するフローティングゲート５が形成され、該フローティ
ングゲート５の上部及び側部をトンネル絶縁膜６を介し
て被覆し、かつドレイン領域９の一部上に延在したコン
トロールゲート８が形成されている。フローティングゲ
ート５の上面には複数の柱状突起３bが形成されてお
り、更に柱状突起３b先端に突起３cが形成されている。
この突起３cの頂点がコントロールゲート８に近接して
いるので、ここに電界集中が起こり、FNトンネル電流が
流れ、情報の消去を行う。複数形成されている柱状突起
３bのどれにFNトンネル電流が流れるかは、形成時の微
妙な大きさの差異などに依る。
【０００９】本実施形態のフラッシュEEPROMによれば、
柱状突起３bがフローティングゲート５の上面に多数形
成されているので、情報の書き込みと消去を繰り返し行
って、一つの柱状突起３bを覆うトンネル絶縁膜６が劣
化して、FNトンネル電流が流れにくくなっても、別の柱
状突起３bからFNトンネル電流が流れる。また、柱状突
起３bの先端に突起３cが形成されているので、電界がよ
り集中し、消去電圧を低減できる。更に、柱状突起３b
同士の間は、絶縁膜によって満たされているので、コン
トロールゲート８とフローティングゲート５との容量結
合を小さく抑えることができる。柱状突起３bの基部か
ら頂部までの高さは高いほど容量結合を低く抑えること
ができるので、柱状突起３bが折れてしまわない程度に
高く形成することが望ましい。
柱状突起３bがフローティングゲート５の上面に多数形
成されているので、情報の書き込みと消去を繰り返し行
って、一つの柱状突起３bを覆うトンネル絶縁膜６が劣
化して、FNトンネル電流が流れにくくなっても、別の柱
状突起３bからFNトンネル電流が流れる。また、柱状突
起３bの先端に突起３cが形成されているので、電界がよ
り集中し、消去電圧を低減できる。更に、柱状突起３b
同士の間は、絶縁膜によって満たされているので、コン
トロールゲート８とフローティングゲート５との容量結
合を小さく抑えることができる。柱状突起３bの基部か
ら頂部までの高さは高いほど容量結合を低く抑えること
ができるので、柱状突起３bが折れてしまわない程度に
高く形成することが望ましい。
【００１０】以下に本発明の第１の実施形態のフラッシ
ュEEPROMの製造方法を説明する。 工程１：図２（a）に示すように、p型単結晶半導体基板
１上に熱酸化法を用いてSiO2からなるゲート絶縁膜２を
厚さ100Åに形成する。次に、SiH4ガスを用いた温度500
℃乃至580℃のLPCVD法を用いて厚さ1500Åのアモルファ
スシリコン膜３を形成する。 工程２：図２（b）に示すように、600℃のN2雰囲気中で
約1時間アニールして、第１の導電膜３のアモルファス
シリコンをポリシリコンに結晶化させるとともに、表面
に半球状グレイン（HSG）３aを形成する。次に、全面に
リン（Ｐ）イオンを注入してアモルファスシリコン膜３
を第１の導電膜３とする。次に全面にSOG（Spin On Gla
ss）を塗布し、800℃、窒素雰囲気中でアニールして、S
iO2膜４を形成する。 工程３：図２（c）に示すように、全面をエッチバック
して、半球状グレイン３aの頂部のみを露出し、半球状
グレイン３aの基部に残存するSiO2膜４を微細マスク４
とする。頂部のみを露出するためには、プラズマエッチ
ングを用いて、CO発光強度をモニターすれば、半球状グ
レイン３aが露出したことがわかるので、この時点でエ
ッチングを終了すればよい。 工程４：図３（a）に示すように、微細マスク４をマス
クとして第１の導電膜３のSiを異方性エッチングして、
柱状突起３b及び突起３cを形成する。 工程５：図３（b）に示すように、柱状突起３bの間を絶
縁膜によって満たす。この方法としては、例えば、SOG
（Spin On Glass）を塗布してアニールするとよい。次
に、図示しないフォトレジストよりなるマスクを用い
て、ゲート絶縁膜２及び第１の導電膜３の所定領域をエ
ッチングし、フローティングゲート５を形成する。 工程６：図２（d）に示すように、熱酸化もしくはCVDを
用いてSiO2からなるトンネル絶縁膜６及びゲート絶縁膜
２の一部を厚さ300Åに形成する。次に、LPCVD法を用い
てポリシリコン膜を形成し、リンをドープして第２の導
電膜６を厚さ1000Åに形成する。 工程７：図１に示すように、図示しないフォトレジスト
よりなるマスクを用いて、第２の導電膜６を、フローテ
ィングゲート５上部及び側部とチャネル領域の一部上に
残存するようにエッチングして、コントロールゲート８
を形成する。次に、フローティングゲート５及びコント
ロールゲート８をマスクとして、半導体基板１にn型不
純物（ヒ素、リンなど）をイオン注入し、n型ドレイン
領域９とn型ソース領域１０とを形成する。次に、アニ
ール処理を行い、各層に注入したイオンを活性化する。
以上により、本実施形態の不揮発性半導体記憶装置が形
成される。
ュEEPROMの製造方法を説明する。 工程１：図２（a）に示すように、p型単結晶半導体基板
１上に熱酸化法を用いてSiO2からなるゲート絶縁膜２を
厚さ100Åに形成する。次に、SiH4ガスを用いた温度500
℃乃至580℃のLPCVD法を用いて厚さ1500Åのアモルファ
スシリコン膜３を形成する。 工程２：図２（b）に示すように、600℃のN2雰囲気中で
約1時間アニールして、第１の導電膜３のアモルファス
シリコンをポリシリコンに結晶化させるとともに、表面
に半球状グレイン（HSG）３aを形成する。次に、全面に
リン（Ｐ）イオンを注入してアモルファスシリコン膜３
を第１の導電膜３とする。次に全面にSOG（Spin On Gla
ss）を塗布し、800℃、窒素雰囲気中でアニールして、S
iO2膜４を形成する。 工程３：図２（c）に示すように、全面をエッチバック
して、半球状グレイン３aの頂部のみを露出し、半球状
グレイン３aの基部に残存するSiO2膜４を微細マスク４
とする。頂部のみを露出するためには、プラズマエッチ
ングを用いて、CO発光強度をモニターすれば、半球状グ
レイン３aが露出したことがわかるので、この時点でエ
ッチングを終了すればよい。 工程４：図３（a）に示すように、微細マスク４をマス
クとして第１の導電膜３のSiを異方性エッチングして、
柱状突起３b及び突起３cを形成する。 工程５：図３（b）に示すように、柱状突起３bの間を絶
縁膜によって満たす。この方法としては、例えば、SOG
（Spin On Glass）を塗布してアニールするとよい。次
に、図示しないフォトレジストよりなるマスクを用い
て、ゲート絶縁膜２及び第１の導電膜３の所定領域をエ
ッチングし、フローティングゲート５を形成する。 工程６：図２（d）に示すように、熱酸化もしくはCVDを
用いてSiO2からなるトンネル絶縁膜６及びゲート絶縁膜
２の一部を厚さ300Åに形成する。次に、LPCVD法を用い
てポリシリコン膜を形成し、リンをドープして第２の導
電膜６を厚さ1000Åに形成する。 工程７：図１に示すように、図示しないフォトレジスト
よりなるマスクを用いて、第２の導電膜６を、フローテ
ィングゲート５上部及び側部とチャネル領域の一部上に
残存するようにエッチングして、コントロールゲート８
を形成する。次に、フローティングゲート５及びコント
ロールゲート８をマスクとして、半導体基板１にn型不
純物（ヒ素、リンなど）をイオン注入し、n型ドレイン
領域９とn型ソース領域１０とを形成する。次に、アニ
ール処理を行い、各層に注入したイオンを活性化する。
以上により、本実施形態の不揮発性半導体記憶装置が形
成される。
【００１１】以下に本発明の第１の実施形態のフラッシ
ュEEPROMの第２の製造方法を説明する。本製造工程にお
いて、各工程の断面図は第１の製造方法と全く同一であ
る。 工程１：図２（a）に示すように、p型単結晶半導体基板
１上に熱酸化法を用いてSiO2からなるゲート絶縁膜２を
厚さ100Åに形成する。次に、SiH4ガスを用いた温度550
℃のLPCVD法を用いてアモルファスシリコン膜を厚さ150
0Åに形成し、全面にリンイオンを注入して第１の導電
膜３を形成する。 工程２：図２（b）に示すように、600℃のN2雰囲気中で
１０分乃至２０分アニールして、第１の導電膜３のアモ
ルファスシリコンをポリシリコンに結晶化させるととも
に、表面に半球状グレイン（HSG）３aを形成する。次に
全面にSOGを塗布し、800℃、窒素雰囲気中であにーるし
てSiO2膜４を形成する。 工程３乃至工程７：第１の製造工程の工程３乃至工程７
と同様である。以上により、本実施形態の不揮発性半導
体記憶装置が形成される。本製造工程によれば、アモル
ファスシリコンにあらかじめ不純物を注入してからアニ
ールを行うので、HSGが形成するための結晶核が形成さ
れやすく、よって、アニールが短時間で終了する。
ュEEPROMの第２の製造方法を説明する。本製造工程にお
いて、各工程の断面図は第１の製造方法と全く同一であ
る。 工程１：図２（a）に示すように、p型単結晶半導体基板
１上に熱酸化法を用いてSiO2からなるゲート絶縁膜２を
厚さ100Åに形成する。次に、SiH4ガスを用いた温度550
℃のLPCVD法を用いてアモルファスシリコン膜を厚さ150
0Åに形成し、全面にリンイオンを注入して第１の導電
膜３を形成する。 工程２：図２（b）に示すように、600℃のN2雰囲気中で
１０分乃至２０分アニールして、第１の導電膜３のアモ
ルファスシリコンをポリシリコンに結晶化させるととも
に、表面に半球状グレイン（HSG）３aを形成する。次に
全面にSOGを塗布し、800℃、窒素雰囲気中であにーるし
てSiO2膜４を形成する。 工程３乃至工程７：第１の製造工程の工程３乃至工程７
と同様である。以上により、本実施形態の不揮発性半導
体記憶装置が形成される。本製造工程によれば、アモル
ファスシリコンにあらかじめ不純物を注入してからアニ
ールを行うので、HSGが形成するための結晶核が形成さ
れやすく、よって、アニールが短時間で終了する。
【００１２】以下に、本発明の第２の実施形態のスプリ
ットゲート型フラッシュEEPROMについて説明する。図３
（c）に本実施形態のフラッシュEEPROMを示す。フロー
ティングゲート５の側部に、サイドウォール１３が形成
されている。それ以外の構成は第１の実施形態のスプリ
ットゲート型フラッシュEEPROMと同様である。サイドウ
ォール１３によって、コントロールゲート８の下端の角
が鈍角となり、かつフローティングゲートから離れるの
で、非選択のEEPROMセルで、コントロールゲートからフ
ローティングゲートに電子が流入するいわゆるリバース
トンネリング現象を防止することができる。また、コン
トロールゲートとフローティングゲートとの静電容量を
低減することができる。
ットゲート型フラッシュEEPROMについて説明する。図３
（c）に本実施形態のフラッシュEEPROMを示す。フロー
ティングゲート５の側部に、サイドウォール１３が形成
されている。それ以外の構成は第１の実施形態のスプリ
ットゲート型フラッシュEEPROMと同様である。サイドウ
ォール１３によって、コントロールゲート８の下端の角
が鈍角となり、かつフローティングゲートから離れるの
で、非選択のEEPROMセルで、コントロールゲートからフ
ローティングゲートに電子が流入するいわゆるリバース
トンネリング現象を防止することができる。また、コン
トロールゲートとフローティングゲートとの静電容量を
低減することができる。
【００１３】以下に本発明の第２の実施形態のフラッシ
ュEEPROMの製造方法につて説明する。 工程１：第１の実施形態の第１、第２いずれかの製造工
程の工程１乃至工程４と同様である。 工程２：図４（a）に示すように、図示しないフォトレ
ジストよりなるマスクを用いて、ゲート絶縁膜２及び第
１の導電膜３の所定領域をエッチングし、フローティン
グゲート５を形成する。次に全面にCVDによってSiO2膜
１２を形成する。 工程３：図４（b）に示すように、SiO2膜１２を全面エ
ッチバックしてサイドウォール１３を形成する。このと
き、SiO2膜は柱状突起３bの間に残存している。 工程４：図４（c）に示すように、第１の実施形態の製
造方法の工程６乃至工程７と同様である。以上により、
本実施形態の不揮発性半導体記憶装置が形成される。
ュEEPROMの製造方法につて説明する。 工程１：第１の実施形態の第１、第２いずれかの製造工
程の工程１乃至工程４と同様である。 工程２：図４（a）に示すように、図示しないフォトレ
ジストよりなるマスクを用いて、ゲート絶縁膜２及び第
１の導電膜３の所定領域をエッチングし、フローティン
グゲート５を形成する。次に全面にCVDによってSiO2膜
１２を形成する。 工程３：図４（b）に示すように、SiO2膜１２を全面エ
ッチバックしてサイドウォール１３を形成する。このと
き、SiO2膜は柱状突起３bの間に残存している。 工程４：図４（c）に示すように、第１の実施形態の製
造方法の工程６乃至工程７と同様である。以上により、
本実施形態の不揮発性半導体記憶装置が形成される。
【００１４】尚、アニールの雰囲気ガスは、N2に限ら
ず、He、Arなどの不活性ガスでもよい。
ず、He、Arなどの不活性ガスでもよい。
【００１５】
【発明の効果】本発明のフラッシュEEPROMによれば、柱
状突起３bがフローティングゲート５の上面に多数形成
されているので、情報の消去はこの柱状突起３bの頂部
からFNトンネル電流が流れることによってなされ、情報
の書き込みと消去を繰り返し行って、一つの柱状突起３
bを覆うトンネル絶縁膜６が劣化して、FNトンネル電流
が流れにくくなっても、別の柱状突起３bからFNトンネ
ル電流が流れるので、長い書き込み消去寿命を有する。
また、柱状突起３bの頂部に突起３cが形成されているの
で、電界がより集中するので、消去電圧を低減できる。
更に、柱状突起３b同士の間は、絶縁膜によって満たさ
れているので、コントロールゲート８とフローティング
ゲート５との容量結合を小さく抑えることができる。
状突起３bがフローティングゲート５の上面に多数形成
されているので、情報の消去はこの柱状突起３bの頂部
からFNトンネル電流が流れることによってなされ、情報
の書き込みと消去を繰り返し行って、一つの柱状突起３
bを覆うトンネル絶縁膜６が劣化して、FNトンネル電流
が流れにくくなっても、別の柱状突起３bからFNトンネ
ル電流が流れるので、長い書き込み消去寿命を有する。
また、柱状突起３bの頂部に突起３cが形成されているの
で、電界がより集中するので、消去電圧を低減できる。
更に、柱状突起３b同士の間は、絶縁膜によって満たさ
れているので、コントロールゲート８とフローティング
ゲート５との容量結合を小さく抑えることができる。
【００１６】また、サイドウォール１３によって、リバ
ーストンネリング現象を防止するとともに、コントロー
ルゲートとフローティングゲートとの静電容量を低減す
ることができる。
ーストンネリング現象を防止するとともに、コントロー
ルゲートとフローティングゲートとの静電容量を低減す
ることができる。
【図１】本発明の実施形態のスプリットゲート型フラッ
シュEEPROMの断面図である。
シュEEPROMの断面図である。
【図２】本発明の実施形態のスプリットゲート型フラッ
シュEEPROMの製造工程図である。
シュEEPROMの製造工程図である。
【図３】本発明の実施形態のスプリットゲート型フラッ
シュEEPROMの製造工程図である。
シュEEPROMの製造工程図である。
【図４】本発明の実施形態のスプリットゲート型フラッ
シュEEPROMの製造工程図である。
シュEEPROMの製造工程図である。
【図５】従来のスプリットゲート型フラッシュEEPROMの
断面図である。
断面図である。
Claims (5)
- 【請求項１】 第１の導電型の半導体基板上に所定間隔
を隔てて形成された第２の導電型のソース領域及びドレ
イン領域と、 前記半導体基板上の、前記ソース領域と前記ドレイン領
域との間のチャネル領域の一部上から前記ドレイン領域
の一部上に、ゲート絶縁膜を介して延在する、フローテ
ィングゲートと、 前記フローティングゲートの一部上から前記フローティ
ングゲートの側部をトンネル絶縁膜を介して被覆し、前
記ソース領域の一部上に延在するコントロールゲートと
を有する不揮発性半導体記憶装置において、前記フロー
ティングゲートは、その上面に複数の柱状突起を有し、
該柱状突起の間はトンネル絶縁膜の一部によって充填さ
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記柱状突起は、その頂部に突起部を有
することを特徴とする請求項１に記載の不揮発性半導体
記憶装置。 - 【請求項３】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に表面に複数の半球状グレ
インを有するポリシリコンよりなる第１の導電膜を形成
する工程と、前記第１の導電膜上にポリシリコンとエッ
チング選択性のある膜を形成する工程と、前記ポリシリ
コンとエッチング選択性のある膜を全面エッチバックし
て、前記半球状グレインの頂部を露出し、前記半球状グ
レインの基部に残存する前記ポリシリコンとエッチング
選択性のある膜を微細マスクとする工程と、前記微細マ
スクをマスクとして前記第１の導電膜を異方性エッチン
グによってエッチングして、柱状突起及び前記柱状突起
頂部に突起を形成する工程と、前記柱状突起の間を絶縁
膜によって満たす工程と、前記第１の導電膜の所定領域
をエッチングしてフローティングゲートを形成する工程
と、少なくとも前記フローティングゲートの一部上に絶
縁膜を介して延在するコントロールゲートを形成する工
程とを有することを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項４】 前記フローティングゲートの側部に、絶
縁膜よりなるサイドウォールを有することを特徴とする
請求項１に記載の不揮発性半導体記憶装置。 - 【請求項５】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に表面に複数の半球状グレ
インを有するポリシリコンよりなる第１の導電膜を形成
する工程と、前記第１の導電膜上にポリシリコンとエッ
チング選択性のある膜を形成する工程と、前記ポリシリ
コンとエッチング選択性のある膜を全面エッチバックし
て、前記半球状グレインの頂部を露出し、前記半球状グ
レインの基部に残存する前記ポリシリコンとエッチング
選択性のある膜を微細マスクとする工程と、前記微細マ
スクをマスクとして前記第１の導電膜を異方性エッチン
グによってエッチングして、柱状突起及び前記柱状突起
頂部に突起を形成する工程と、前記第１の導電膜の所定
領域をエッチングしてフローティングゲートを形成する
工程と、全面に絶縁膜を堆積し、前記柱状突起の間を絶
縁膜によって満たす工程と、前記絶縁膜を全面エッチバ
ックしてサイドウォールを形成する工程と、少なくとも
前記フローティングゲートの一部上に絶縁膜を介して延
在するコントロールゲートを形成する工程とを有するこ
とを特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085554A JPH11284087A (ja) | 1998-03-31 | 1998-03-31 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10085554A JPH11284087A (ja) | 1998-03-31 | 1998-03-31 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284087A true JPH11284087A (ja) | 1999-10-15 |
Family
ID=13862055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10085554A Pending JPH11284087A (ja) | 1998-03-31 | 1998-03-31 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284087A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824400B1 (ko) | 2005-07-08 | 2008-04-22 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| JP2010500752A (ja) * | 2006-08-09 | 2010-01-07 | マイクロン テクノロジー， インク． | ナノスケール浮遊ゲートおよび形成方法 |
| JP2010192895A (ja) * | 2009-02-13 | 2010-09-02 | Magnachip Semiconductor Ltd | 不揮発性メモリセル及びその製造方法 |
| KR101006868B1 (ko) | 2008-11-21 | 2011-01-12 | 한양대학교 산학협력단 | 멀티 비트 비휘발성 메모리 소자 |
-
1998
- 1998-03-31 JP JP10085554A patent/JPH11284087A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8395202B2 (en) | 2006-08-09 | 2013-03-12 | Micron Technology, Inc. | Nanoscale floating gate |
| US9240495B2 (en) | 2006-08-09 | 2016-01-19 | Micron Technology, Inc. | Methods of forming nanoscale floating gate |
| KR101006868B1 (ko) | 2008-11-21 | 2011-01-12 | 한양대학교 산학협력단 | 멀티 비트 비휘발성 메모리 소자 |
| JP2010192895A (ja) * | 2009-02-13 | 2010-09-02 | Magnachip Semiconductor Ltd | 不揮発性メモリセル及びその製造方法 |
| US9281202B2 (en) | 2009-02-13 | 2016-03-08 | Magnachip Semiconductor, Ltd. | Nonvolatile memory cell and method for fabricating the same |
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