JPH11283398A - Semiconductor circuit device - Google Patents
Semiconductor circuit deviceInfo
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- JPH11283398A JPH11283398A JP8336798A JP8336798A JPH11283398A JP H11283398 A JPH11283398 A JP H11283398A JP 8336798 A JP8336798 A JP 8336798A JP 8336798 A JP8336798 A JP 8336798A JP H11283398 A JPH11283398 A JP H11283398A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、単一電源で動作可
能なフラッシュＥＥＰＲＯＭのテスト容易化を可能に
し、フラッシュＥＥＰＲＯＭの書き換えの保護を可変に
する半導体回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor circuit device which enables a test of a flash EEPROM which can be operated with a single power supply, and makes variable protection of rewriting of the flash EEPROM.
【０００２】[0002]
【従来の技術】従来、単一電源で動作するフラッシュＥ
ＥＰＲＯＭは図２に示す構成をとり、電源端子１０から
供給される電源は昇圧回路１１によりフラッシュＥＥＰ
ＲＯＭ１３の書き換え用電圧１２に昇圧され、フラッシ
ュＥＥＰＲＯＭ１３に直接供給されていた。2. Description of the Related Art Conventionally, a flash E operated by a single power supply
The EPROM has the configuration shown in FIG.
The voltage was raised to the rewriting voltage 12 of the ROM 13 and directly supplied to the flash EEPROM 13.
【０００３】また従来、不揮発性メモリに対する書き込
み時アクセス制御回路は図５に示す構成をとり、任意の
メモリ空間に対するアクセスを指定するため、アドレス
レジスタ入力４２からアドレスレジスタ４３にアドレス
値を入力していた。アドレスレジスタ４３の出力はアド
レスレジスタ出力４６として書き込み禁止回路４７に入
力される。書き込み禁止回路４７は書き込み禁止領域の
アドレス値をハードウェアで固定しており、アドレスレ
ジスタ出力４６との比較により書き込み禁止信号４８を
決定していた。Conventionally, a write access control circuit for a nonvolatile memory has a configuration shown in FIG. 5, and an address value is inputted from an address register input 42 to an address register 43 in order to designate an access to an arbitrary memory space. Was. The output of the address register 43 is input to the write inhibit circuit 47 as an address register output 46. The write inhibit circuit 47 fixes the address value of the write inhibit area by hardware, and determines the write inhibit signal 48 by comparison with the address register output 46.
【０００４】また消去時アクセス制御回路は図６に示す
構成をとり、ブロック分割されたフラッシュＥＥＰＲＯ
Ｍの任意のブロックに対する消去を指定するため、消去
ブロック指定レジスタ入力４９から消去ブロック指定レ
ジスタ５０に消去ブロック値を入力していた。消去ブロ
ック指定レジスタ５０の出力は消去ブロック指定レジス
タ出力５３として消去禁止ブロック選択回路５４に入力
される。消去禁止ブロック選択回路５４は消去禁止ブロ
ックのブロック値をハードウェアで固定しており、消去
ブロック指定レジスタ出力５３のブロック値との比較に
より消去禁止信号５５を決定していた。The erase access control circuit has a structure shown in FIG. 6 and is divided into flash EEPROMs divided into blocks.
In order to designate erasure for an arbitrary block of M, the erase block value has been input to the erase block designation register 50 from the erase block designation register input 49. The output of the erase block designation register 50 is input to the erase inhibit block selection circuit 54 as an erase block designation register output 53. The erasure-prohibited block selection circuit 54 fixes the block value of the erasure-prohibited block by hardware, and determines the erasure-prohibition signal 55 by comparing it with the block value of the erasure-block designation register output 53.
【０００５】[0005]
【発明が解決しようとする課題】図２の従来の電源昇圧
の構成に示すように、昇圧回路１１で昇圧後の書き換え
用電源１２はフラッシュＥＥＰＲＯＭ１３に直結してお
り、フラッシュＥＥＰＲＯＭ１３のテスト、および評価
を行う際に、書き込み特性、消去特性が変動すると、そ
れが昇圧回路１１の出力する電圧が変動しているのか、
またはフラッシュＥＥＰＲＯＭ１３の特性自体が変動し
ているのかをテストすることは不可能であるという課題
が存在した。As shown in the configuration of the conventional power supply booster shown in FIG. 2, the rewrite power supply 12 after boosting by the booster circuit 11 is directly connected to the flash EEPROM 13 and the test and evaluation of the flash EEPROM 13 are performed. When the writing characteristic and the erasing characteristic fluctuate, whether the voltage output from the booster circuit 11 fluctuates,
Another problem is that it is impossible to test whether the characteristics of the flash EEPROM 13 are fluctuating.
【０００６】また昇圧回路１１によりフラッシュＥＥＰ
ＲＯＭ１３に加わる電圧が一定となり高電圧を加える電
圧加速試験が困難であるという課題が存在した。A flash EEP circuit is provided by the booster circuit 11.
There is a problem that the voltage applied to the ROM 13 is constant and a voltage acceleration test for applying a high voltage is difficult.
【０００７】フラッシュＥＥＰＲＯＭに書き込んだ値の
破壊を防ぐため、フラッシュＥＥＰＲＯＭに対する誤書
き込みや誤消去の発生を防ぐことが求められていた。し
かし、図５の従来の書き込み時アクセス制御回路では、
書き込み禁止回路４７により書き込み禁止領域のアドレ
ス値がハードウェアで固定されているため、書き込みの
保護領域が固定となりソフトウェアの変更に対する柔軟
な対応が困難であるという課題が存在した。図６の従来
の消去時アクセス制御回路では、消去禁止ブロック選択
回路５４により消去禁止ブロックのブロック値がハード
ウェアで固定されているため、消去の保護領域が固定と
なりソフトウェアの変更に対する柔軟な対応が困難であ
るという課題が存在した。[0007] In order to prevent the destruction of the value written in the flash EEPROM, it has been required to prevent the occurrence of erroneous writing and erasing in the flash EEPROM. However, in the conventional write access control circuit of FIG.
Since the address value of the write-inhibited area is fixed by hardware by the write-inhibit circuit 47, there is a problem that the write-protected area is fixed and it is difficult to flexibly respond to software changes. In the conventional access control circuit for erasure shown in FIG. 6, the block value of the erasure-inhibited block is fixed by hardware by the erasure-inhibited block selection circuit 54, so that the erasure protection area is fixed and flexible response to software change is possible. There was a problem that was difficult.
【０００８】本発明は、単一電源で動作するフラッシュ
ＥＥＰＲＯＭの昇圧回路とフラッシュＥＥＰＲＯＭ自体
の正常動作を評価することができる半導体回路装置の提
供と、単一電源で動作するフラッシュＥＥＰＲＯＭの電
圧加速試験が容易に実現できる半導体回路装置の提供
と、フラッシュＥＥＰＲＯＭの書き込みの保護領域をソ
フトウェアで変更できる半導体回路装置の提供と、フラ
ッシュＥＥＰＲＯＭの消去の保護領域をソフトウェアで
変更できる半導体回路装置の提供とを目的とする。The present invention provides a booster circuit of a flash EEPROM operated by a single power supply and a semiconductor circuit device capable of evaluating the normal operation of the flash EEPROM itself, and a voltage acceleration test of the flash EEPROM operated by a single power supply. A semiconductor circuit device that can easily realize the above, a semiconductor circuit device that can change the write protection area of the flash EEPROM by software, and a semiconductor circuit device that can change the erase protection area of the flash EEPROM by software. Aim.
【０００９】[0009]
【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に記載の半導体回路装置は、単一
電源で動作するフラッシュＥＥＰＲＯＭにおいて電源端
子に接続された昇圧回路と、昇圧回路の出力電圧とテス
ト電源とを選択できる電源選択スイッチと、前記電源ス
イッチを制御する電源選択制御信号と、前記電源選択ス
イッチから出力される電源に接続されるフラッシュＥＥ
ＰＲＯＭとを備えることを特徴とする。In order to solve this problem, a semiconductor circuit device according to a first aspect of the present invention comprises a booster circuit connected to a power supply terminal in a flash EEPROM operated by a single power supply; A power supply selection switch for selecting an output voltage of the booster circuit and a test power supply, a power supply selection control signal for controlling the power supply switch, and a flash EE connected to a power supply output from the power supply selection switch
And a PROM.
【００１０】さらに、本発明の請求項３に記載の半導体
回路装置は、請求項１記載の半導体回路装置において、
前記テスト電源に高耐圧の端子を備えることを特徴とす
る。Further, according to a third aspect of the present invention, there is provided a semiconductor circuit device according to the first aspect,
The test power supply is provided with a high withstand voltage terminal.
【００１１】これによりフラッシュＥＥＰＲＯＭの電圧
加速試験において、前記テスト電源に最適なストレス条
件の電圧を印加でき効率的なすクリーニングの効果が得
られる。As a result, in the voltage acceleration test of the flash EEPROM, a voltage under the optimum stress condition can be applied to the test power source, and an efficient cleaning effect can be obtained.
【００１２】また、本発明の請求項２に記載の半導体回
路装置は、前記電源選択スイッチにより選択された電源
を観測できる電源観測端子を備えることにより単一電源
で動作するフラッシュＥＥＰＲＯＭの昇圧回路で昇圧さ
れた電源を観測できるという作用が得られる。A semiconductor circuit device according to a second aspect of the present invention is a booster circuit of a flash EEPROM that operates with a single power supply by having a power supply observation terminal that can observe a power supply selected by the power supply selection switch. The effect that the boosted power supply can be observed is obtained.
【００１３】さらに、これによりフラッシュＥＥＰＲＯ
Ｍ本体にテスト電源を入力しフラッシュＥＥＰＲＯＭ本
体の評価が容易になるという作用が得られる。Further, the flash EEPROM
An operation is obtained in which a test power supply is input to the M main body and the evaluation of the flash EEPROM main body becomes easy.
【００１４】また、本発明の請求項４に記載の半導体回
路装置は、保護領域データを格納するメモリと、前記メ
モリに接続された保護領域指定レジスタと、特定の領域
をアクセスするためのアドレスを格納するアドレスレジ
スタと、前記保護領域指定レジスタと前記アドレスレジ
スタを制御するレジスタ制御回路と、前記保護領域指定
レジスタの出力と前記アドレスレジスタの出力を比較
し、書き込み禁止信号を出力する比較器とを備えること
を特徴とする。According to a fourth aspect of the present invention, there is provided a semiconductor circuit device, comprising: a memory for storing protection area data; a protection area designation register connected to the memory; and an address for accessing a specific area. An address register to be stored; a register control circuit that controls the protection area designation register and the address register; and a comparator that compares an output of the protection area designation register with an output of the address register and outputs a write inhibit signal. It is characterized by having.
【００１５】これにより前記メモリに格納する書き込み
保護領域データをソフトウェアにより可変にできるとい
う作用が得られる。As a result, an effect is obtained that the write protection area data stored in the memory can be changed by software.
【００１６】ここで、前記メモリはＥＥＰＲＯＭまたは
フラッシュＥＥＰＲＯＭであるとしてもよい。Here, the memory may be an EEPROM or a flash EEPROM.
【００１７】また、本発明の請求項６に記載の半導体回
路装置は、保護領域データを格納する前記メモリと、前
記メモリに接続された保護領域指定レジスタと、フラッ
シュＥＥＰＲＯＭの分割消去時に分割消去指定するブロ
ック値を格納する消去ブロック指定レジスタと、前記保
護領域指定レジスタと前記消去ブロック指定レジスタを
制御するレジスタ制御回路と、前記消去ブロック指定レ
ジスタの値をアドレスに変換する消去アドレス発生回路
と、前記保護領域指定レジスタの出力と前記消去アドレ
ス発生回路の出力を比較し、消去禁止信号を出力する比
較器とを備えることを特徴とする。According to a sixth aspect of the present invention, there is provided the semiconductor circuit device, wherein the memory for storing the protection area data, a protection area designation register connected to the memory, and a division erasure designation when the flash EEPROM is divided and erased. An erase block designation register that stores a block value to be erased; a register control circuit that controls the protection area designation register and the erase block designation register; an erase address generation circuit that converts a value of the erase block designation register into an address; A comparator for comparing the output of the protection area designation register with the output of the erase address generation circuit and outputting an erase inhibit signal.
【００１８】これにより前記メモリに格納する消去保護
領域データをソフトウェアにより可変にできるという作
用が得られる。As a result, an effect is obtained that the erase protection area data stored in the memory can be changed by software.
【００１９】[0019]
【発明の実施の形態】以下、本発明の実施の形態につい
て図１、図３、図４を用いて説明する。Embodiments of the present invention will be described below with reference to FIGS. 1, 3, and 4. FIG.
【００２０】図１は、本発明の一実施形態における半導
体回路装置の電源昇圧のテスト容易化回路の構成図であ
る。FIG. 1 is a configuration diagram of a test facilitation circuit for boosting a power supply of a semiconductor circuit device according to an embodiment of the present invention.
【００２１】１は、電源端子である。２は、電源端子１
に接続され、電源をフラッシュＥＥＰＲＯＭ９の書き換
えに必要な一定の電圧まで昇圧して出力する昇圧回路で
ある。Reference numeral 1 denotes a power supply terminal. 2 is power terminal 1
And a booster circuit for boosting the power to a certain voltage required for rewriting the flash EEPROM 9 and outputting the boosted voltage.
【００２２】３は、昇圧後電源である。４は、外部から
入力可能な高耐圧のテスト電源端子である。Reference numeral 3 denotes a boosted power supply. Reference numeral 4 denotes a high-withstand-voltage test power supply terminal that can be input from the outside.
【００２３】５は、昇圧後電源３とテスト電源端子４が
接続された電源選択スイッチ７を制御する電源選択制御
信号である。Reference numeral 5 denotes a power supply selection control signal for controlling the power supply selection switch 7 to which the boosted power supply 3 and the test power supply terminal 4 are connected.
【００２４】６は、電源選択スイッチ７から出力された
書き換え用電源８を観測する電源観測端子である。Reference numeral 6 denotes a power supply observation terminal for observing the power supply 8 for rewriting output from the power supply selection switch 7.
【００２５】７は、昇圧後電源３とテスト電源端子４と
を選択する電源選択スイッチである。Reference numeral 7 denotes a power supply selection switch for selecting the boosted power supply 3 and the test power supply terminal 4.
【００２６】８は、電源選択スイッチ７から出力される
書き換え用電源である。９は、書き換え用電源８に接続
されたフラッシュＥＥＰＲＯＭである。Reference numeral 8 denotes a rewriting power supply output from the power supply selection switch 7. Reference numeral 9 denotes a flash EEPROM connected to the power supply 8 for rewriting.
【００２７】図３は、本発明の一実施形態における半導
体回路装置の書き込み時アクセス制御回路の構成図であ
る。FIG. 3 is a configuration diagram of a write access control circuit of a semiconductor circuit device according to an embodiment of the present invention.
【００２８】１４は、フラッシュＥＥＰＲＯＭ１５に書
き込み保護領域データを書き込むフラッシュＥＥＰＲＯ
Ｍ用データバスである。Numeral 14 denotes a flash EEPROM for writing write protection area data into the flash EEPROM 15.
M data bus.
【００２９】１５は、書き込み保護領域データが格納さ
れるフラッシュＥＥＰＲＯＭである。Reference numeral 15 denotes a flash EEPROM in which write protection area data is stored.
【００３０】１６は、書き込み時の保護領域データ出力
である。１７は、書き込み時の保護領域データを読み出
す保護領域指定レジスタである。Reference numeral 16 denotes a protected area data output at the time of writing. Reference numeral 17 denotes a protection area designation register for reading protection area data at the time of writing.
【００３１】１８は、比較器２５に接続された保護領域
指定レジスタ出力である。１９は、任意のメモリ空間に
対するアクセスを指定するアドレスレジスタ２０にアド
レス値を入力するアドレスレジスタ入力である。Reference numeral 18 denotes an output of a protection area designation register connected to the comparator 25. Reference numeral 19 denotes an address register input for inputting an address value to an address register 20 for designating access to an arbitrary memory space.
【００３２】２０は、任意のメモリ空間に対するアクセ
スを指定するアドレスレジスタである。An address register 20 designates an access to an arbitrary memory space.
【００３３】２１は、レジスタ制御回路２２から出力さ
れるアドレスレジスタライトイネーブル信号である。Reference numeral 21 denotes an address register write enable signal output from the register control circuit 22.
【００３４】２２は、保護領域指定レジスタ１７とアド
レスレジスタ２０とを制御するレジスタ制御回路であ
る。A register control circuit 22 controls the protection area designation register 17 and the address register 20.
【００３５】２３は、レジスタ制御回路２２から出力さ
れる保護領域指定レジスタライトイネーブル信号であ
る。Reference numeral 23 denotes a protection area designation register write enable signal output from the register control circuit 22.
【００３６】２４は、比較器２５に接続されたアドレス
レジスタ出力である。２５は、保護領域指定レジスタ出
力１８とアドレスレジスタ出力２４を比較し書き込み禁
止信号２６を出力する比較器である。Reference numeral 24 denotes an address register output connected to the comparator 25. Reference numeral 25 denotes a comparator which compares the output 18 of the protection area designation register with the output 24 of the address register and outputs a write inhibit signal 26.
【００３７】２６は、比較器２５から出力される書き込
み禁止信号である。図４は、本発明の一実施形態におけ
る半導体回路装置の消去時アクセス制御回路の構成図で
ある。Reference numeral 26 denotes a write inhibit signal output from the comparator 25. FIG. 4 is a configuration diagram of an access control circuit for erasure of a semiconductor circuit device according to an embodiment of the present invention.
【００３８】２７は、フラッシュＥＥＰＲＯＭ１５に消
去保護領域データを書き込むフラッシュＥＥＰＲＯＭ用
データバスである。Reference numeral 27 denotes a flash EEPROM data bus for writing erasure protection area data into the flash EEPROM 15.
【００３９】２８は、消去保護領域データが格納される
フラッシュＥＥＰＲＯＭである。２９は、消去時の保護
領域データ出力である。Reference numeral 28 denotes a flash EEPROM in which erasure protection area data is stored. 29 is a protected area data output at the time of erasing.
【００４０】３０は、消去時の保護領域データを読み出
す保護領域指定レジスタである。３１は、比較器４０に
接続された保護領域指定レジスタ出力である。Reference numeral 30 denotes a protection area designation register for reading protection area data at the time of erasing. Reference numeral 31 denotes an output of the protection area designation register connected to the comparator 40.
【００４１】３２は、ブロック分割されたフラッシュＥ
ＥＰＲＯＭの任意のブロックに対する消去を指定する消
去ブロック指定レジスタ３３にブロック値を入力する消
去ブロック指定レジスタ入力である。Reference numeral 32 denotes a flash E divided into blocks.
This is an erase block designation register input for inputting a block value to an erase block designation register 33 for designating erasure for an arbitrary block of the EPROM.
【００４２】３３は、任意のブロックに対する消去を指
定する消去ブロック指定レジスタである。Reference numeral 33 denotes an erase block designation register for designating erasure of an arbitrary block.
【００４３】３４は、レジスタ制御回路３５から出力さ
れる消去ブロック指定レジスタライトイネーブル信号で
ある。Reference numeral 34 denotes an erase block designation register write enable signal output from the register control circuit 35.
【００４４】３５は、保護領域指定レジスタ３０と消去
ブロック指定レジスタ３３とを制御するレジスタ制御回
路である。Reference numeral 35 denotes a register control circuit for controlling the protection area designation register 30 and the erase block designation register 33.
【００４５】３６は、消去ブロック指定レジスタ出力で
ある。３７は、レジスタ制御回路３５から出力される保
護領域指定レジスタライトイネーブル信号である。Reference numeral 36 denotes an output of an erase block designation register. Reference numeral 37 denotes a protection area designation register write enable signal output from the register control circuit 35.
【００４６】３８は、消去ブロック指定レジスタ出力３
６の値をアドレス値に変換する消去アドレス発生回路で
ある。38 is an erase block designation register output 3
This is an erase address generation circuit that converts the value of 6 into an address value.
【００４７】３９は、比較器４０に接続された消去アド
レス出力である。４０は、保護領域指定レジスタ出力３
１と消去アドレス出力３９を比較し消去禁止信号４１を
出力する比較器である。Reference numeral 39 denotes an erase address output connected to the comparator 40. 40 is a protected area designation register output 3
This is a comparator that compares 1 with an erase address output 39 and outputs an erase inhibit signal 41.
【００４８】４１は、比較器４０から出力される消去禁
止信号である。以上のように構成された本発明の実施の
形態について、以下に動作を説明する。Reference numeral 41 denotes an erasure inhibition signal output from the comparator 40. The operation of the embodiment of the present invention configured as described above will be described below.
【００４９】図１において、電源端子１は昇圧回路２に
入力され、電源をフラッシュＥＥＰＲＯＭ９の書き換え
に必要な一定の電圧まで昇圧して昇圧後電源３として出
力する。電源選択スイッチ７は昇圧後電源３とテスト電
源端子４とが入力され、電源選択制御信号５により昇圧
後電源３かテスト電源端子４のどちらかが選択され、書
き換え用電源８としてフラッシュＥＥＰＲＯＭ９に入力
される。書き換え用電源８には、昇圧回路で昇圧された
昇圧後電源３、または外部から入力できるテスト電源端
子４の値を観測できる電源観測端子６が接続されてい
る。通常の動作の場合、電源選択スイッチ７で昇圧後電
源３を選択し、昇圧後電源３を書き換え用電源８として
フラッシュＥＥＰＲＯＭ９に入力する。そのときの書き
換え用電源８を電源観測端子６で観測することにより、
昇圧回路２のテストを行うことができる。電源選択スイ
ッチ７でテスト電源端子４を選択した場合、フラッシュ
ＥＥＰＲＯＭ９本体にテスト電源端子４を入力しフラッ
シュＥＥＰＲＯＭ９本体の評価が容易に行うことができ
る。またテスト電源端子４は高耐圧端子であり、電源選
択スイッチ７でテスト電源端子４を選択した場合、昇圧
回路２のパスは使用しないので、フラッシュＥＥＰＲＯ
Ｍ９の電圧加速試験においてテスト電源端子４に任意の
電圧を設定し入力することができる。In FIG. 1, a power supply terminal 1 is input to a booster circuit 2, boosts the power to a certain voltage required for rewriting the flash EEPROM 9, and outputs the boosted power as a power supply 3. The power supply selection switch 7 receives the boosted power supply 3 and the test power supply terminal 4, and selects either the boosted power supply 3 or the test power supply terminal 4 by the power supply selection control signal 5, and inputs the rewritten power supply 8 to the flash EEPROM 9. Is done. The rewriting power supply 8 is connected to the boosted power supply 3 boosted by the boosting circuit or the power supply observation terminal 6 for observing the value of the test power supply terminal 4 that can be input from the outside. In the case of a normal operation, the boosted power supply 3 is selected by the power supply selection switch 7, and the boosted power supply 3 is input to the flash EEPROM 9 as the rewriting power supply 8. By observing the power supply 8 for rewriting at that time with the power supply observation terminal 6,
The test of the booster circuit 2 can be performed. When the test power supply terminal 4 is selected by the power supply selection switch 7, the test power supply terminal 4 is input to the flash EEPROM 9 main body, and the evaluation of the flash EEPROM 9 main body can be easily performed. The test power supply terminal 4 is a high withstand voltage terminal. When the test power supply terminal 4 is selected by the power supply selection switch 7, the path of the booster circuit 2 is not used.
In the voltage acceleration test of M9, an arbitrary voltage can be set and input to the test power supply terminal 4.
【００５０】図３において、まずフラッシュＥＥＰＲＯ
Ｍ用データバス１４からフラッシュＥＥＰＲＯＭ１５に
書き込み保護領域データが格納される。次にレジスタ制
御回路２２から出力されるアドレスレジスタライトイネ
ーブル信号２１によりアドレスレジスタ入力１９からア
ドレスレジスタ２０に任意のメモリ空間に対するアクセ
スを指定するアドレス値が格納される。このとき同時に
レジスタ制御回路２２から出力される保護領域指定レジ
スタライトイネーブル信号２３により、フラッシュＥＥ
ＰＲＯＭ１５に格納されている書き込み保護領域データ
が、保護領域データ出力１６を通じて保護領域指定レジ
スタ１７に格納される。次に保護領域指定レジスタ１７
の値が保護領域指定レジスタ出力１８に出力され、さら
にアドレスレジスタ２０の値がアドレスレジスタ出力２
４に出力される。保護領域指定レジスタ出力１８とアド
レスレジスタ出力２４は比較器２５に入力され、保護領
域指定レジスタ出力１８の値（書き込み保護領域デー
タ）がアドレスレジスタ出力２４（任意のメモリ空間に
対するアクセスを指定するアドレス値）の値以上なら
ば、書き込み禁止信号２６が発生する。また、保護領域
指定レジスタ出力１８とアドレスレジスタ出力２４は比
較器２５に入力され、保護領域指定レジスタ出力１８の
値（書き込み保護領域データ）がアドレスレジスタ出力
２４（任意のメモリ空間に対するアクセスを指定するア
ドレス値）の値より小さいならば、書き込み禁止信号２
６が発生しない。In FIG. 3, first, a flash EEPROM is used.
Write protection area data is stored in the flash EEPROM 15 from the M data bus 14. Next, an address value designating access to an arbitrary memory space is stored in the address register 20 from the address register input 19 by the address register write enable signal 21 output from the register control circuit 22. At this time, at the same time, the flash EE is output by the protected area designation register write enable signal 23 output from the register control circuit 22.
The write protection area data stored in the PROM 15 is stored in the protection area designation register 17 through the protection area data output 16. Next, the protection area designation register 17
Is output to the protected area designation register output 18, and the value of the address register 20 is output to the address register output 2
4 is output. The protection area designation register output 18 and the address register output 24 are input to a comparator 25, and the value (write protection area data) of the protection area designation register output 18 is stored in the address register output 24 (an address value designating access to an arbitrary memory space). If the value is not less than the value of ()), the write inhibit signal 26 is generated. The output 18 of the protection area specification register and the output 24 of the address register are input to the comparator 25, and the value (write protection area data) of the output 18 of the protection area specification register specifies the address register output 24 (access to an arbitrary memory space). Address value), the write inhibit signal 2
6 does not occur.
【００５１】図４において、まずフラッシュＥＥＰＲＯ
Ｍ用データバス２７からフラッシュＥＥＰＲＯＭ２８に
消去保護領域データが格納される。次にレジスタ制御回
路３５から出力される消去ブロック指定レジスタライト
イネーブル信号３４により、消去ブロック指定レジスタ
入力３２から消去ブロック指定レジスタ３３に、ブロッ
ク分割されたフラッシュＥＥＰＲＯＭの任意のブロック
に対する消去を指定するブロック値が格納される。この
とき同時にレジスタ制御回路３５から出力される保護領
域指定レジスタライトイネーブル信号３７により、フラ
ッシュＥＥＰＲＯＭ２８に格納されている消去保護領域
データが、保護領域データ出力２９を通じて保護領域指
定レジスタ３０に格納される。次に保護領域指定レジス
タ３０の値が保護領域指定レジスタ出力３１に出力さ
れ、さらに消去ブロック指定レジスタ３３の値が消去ブ
ロック指定レジスタ出力３６に出力される。消去ブロッ
ク指定レジスタ出力３６は消去アドレス発生回路３８に
入力され、消去アドレス発生回路３８内で消去アドレス
値に変換され消去アドレス出力３９に出力される。保護
領域指定レジスタ出力３１と消去アドレス出力３９は比
較器４０に入力され、保護領域指定レジスタ出力３１の
値（消去保護領域データ）が消去アドレス出力３９（任
意のメモリ空間に対する消去を指定するアドレス値）の
値以上ならば、消去禁止信号４１が発生する。また、保
護領域指定レジスタ出力３１と消去アドレス出力３９は
比較器４０に入力され、保護領域指定レジスタ出力３１
の値（消去保護領域データ）が消去アドレス出力３９
（任意のメモリ空間に対する消去を指定するアドレス
値）の値より小さいならば、消去禁止信号４１が発生し
ない。In FIG. 4, first, the flash EEPROM is used.
Erasure protection area data is stored from the M data bus 27 to the flash EEPROM 28. Next, an erase block designation register write enable signal 34 output from the register control circuit 35 outputs an erase block designation register input 32 to the erase block designation register 33, and designates a block for designating erasure of an arbitrary block of the flash EEPROM divided into blocks. The value is stored. At this time, the erasure protection area data stored in the flash EEPROM 28 is stored in the protection area specification register 30 through the protection area data output 29 by the protection area specification register write enable signal 37 output from the register control circuit 35 at the same time. Next, the value of the protection area specification register 30 is output to the protection area specification register output 31, and the value of the erasure block specification register 33 is output to the erasure block specification register output 36. The erase block designation register output 36 is input to the erase address generation circuit 38, converted into an erase address value in the erase address generation circuit 38, and output to the erase address output 39. The protection area designation register output 31 and the erasure address output 39 are input to the comparator 40, and the value of the protection area designation register output 31 (erasure protection area data) is changed to the erasure address output 39 (an address value designating erasure for an arbitrary memory space) If the value is not less than the value of ()), the erasure inhibition signal 41 is generated. The protected area designation register output 31 and the erase address output 39 are input to the comparator 40, and the protection area designation register output 31
(Erase protected area data) is the erase address output 39
If the value is smaller than (address value designating erasure for an arbitrary memory space), the erasure inhibition signal 41 is not generated.
【００５２】[0052]
【発明の効果】以上のように本発明の請求項１に記載の
半導体回路装置によれば、フラッシュＥＥＰＲＯＭの電
圧加速試験において前記テスト電源に任意の電圧を設定
し入力することにより、高効率のスクリーニングができ
るという効果を有する。As described above, according to the semiconductor circuit device of the first aspect of the present invention, an arbitrary voltage is set and input to the test power supply in a voltage acceleration test of a flash EEPROM, thereby achieving high efficiency. This has the effect of enabling screening.
【００５３】また本発明の請求項２に記載の半導体回路
装置によれば、単一電源で動作するフラッシュＥＥＰＲ
ＯＭの昇圧回路で昇圧された電源を観測でき、昇圧回路
のテストを容易に行うことができるという有利な効果が
得られる。According to the semiconductor circuit device of the second aspect of the present invention, the flash EEPROM which operates with a single power supply is provided.
The power supply boosted by the OM booster circuit can be observed, and an advantageous effect that a test of the booster circuit can be easily performed is obtained.
【００５４】また本発明の請求項４に記載の半導体回路
装置によれば、メモリに対する書き込み保護領域をソフ
トウェアにより可変にできハードウェア資源を有効に活
用できるという作用が得られる。Further, according to the semiconductor circuit device of the fourth aspect of the present invention, an effect is obtained that the write protection area for the memory can be changed by software and hardware resources can be effectively used.
【００５５】また本発明の請求項６に記載の半導体回路
装置によれば、メモリに対する消去保護領域をソフトウ
ェアにより可変にできハードウェア資源を有効に活用で
きるという作用が得られる。Further, according to the semiconductor circuit device of the sixth aspect of the present invention, an effect is obtained that the erasure protection area for the memory can be changed by software and hardware resources can be used effectively.
【図１】本発明の一実施形態における半導体回路装置の
電源昇圧のテスト容易化回路の構成図FIG. 1 is a configuration diagram of a test facilitation circuit for boosting a power supply of a semiconductor circuit device according to an embodiment of the present invention.
【図２】従来の半導体回路装置の電源昇圧の構成図FIG. 2 is a configuration diagram of a power supply booster of a conventional semiconductor circuit device.
【図３】本発明の一実施形態における半導体回路装置の
書き込み時アクセス制御回路の構成図FIG. 3 is a configuration diagram of a write access control circuit of the semiconductor circuit device according to the embodiment of the present invention;
【図４】本発明の一実施形態における半導体回路装置の
消去時アクセス制御回路の構成図FIG. 4 is a configuration diagram of an erase-time access control circuit of the semiconductor circuit device according to the embodiment of the present invention;
【図５】従来の半導体回路装置の書き込み時アクセス制
御回路の構成図FIG. 5 is a configuration diagram of a write access control circuit of a conventional semiconductor circuit device.
【図６】従来の半導体回路装置の消去時アクセス制御回
路の構成図FIG. 6 is a configuration diagram of an erase access control circuit of a conventional semiconductor circuit device.
【符号の説明】 １ 電源端子 ２ 昇圧回路 ３ 昇圧後電源 ４ テスト電源端子 ５ 電源選択制御信号 ６ 電源観測端子 ７ 電源選択スイッチ ８ 書き換え用電源 ９ フラッシュＥＥＰＲＯＭ １０ 電源端子 １１ 昇圧回路 １２ 書き換え用電源 １３ フラッシュＥＥＰＲＯＭ １４ フラッシュＥＥＰＲＯＭ用データバス １５ フラッシュＥＥＰＲＯＭ １６ 保護領域データ出力 １７ 保護領域指定レジスタ １８ 保護領域指定レジスタ出力 １９ アドレスレジスタ入力 ２０ アドレスレジスタ ２１ アドレスレジスタライトイネーブル信号 ２２ レジスタ制御回路 ２３ 保護領域指定レジスタライトイネーブル信号 ２４ アドレスレジスタ出力 ２５ 比較器 ２６ 書き込み禁止信号 ２７ フラッシュＥＥＰＲＯＭ用データバス ２８ フラッシュＥＥＰＲＯＭ ２９ 保護領域データ出力 ３０ 保護領域指定レジスタ ３１ 保護領域指定レジスタ出力 ３２ 消去ブロック指定レジスタ入力 ３３ 消去ブロック指定レジスタ ３４ 消去ブロック指定レジスタライトイネーブル信号 ３５ レジスタ制御回路 ３６ 消去ブロック指定レジスタ出力 ３７ 保護領域指定レジスタライトイネーブル信号 ３８ 消去アドレス発生回路 ３９ 消去アドレス出力 ４０ 比較器 ４１ 消去禁止信号 ４２ アドレスレジスタ入力 ４３ アドレスレジスタ ４４ アドレスレジスタライトイネーブル信号 ４５ レジスタ制御回路 ４６ アドレスレジスタ出力 ４７ 書き込み禁止回路 ４８ 書き込み禁止信号 ４９ 消去ブロック指定レジスタ入力 ５０ 消去ブロック指定レジスタ ５１ 消去ブロック指定レジスタライトイネーブル信号 ５２ レジスタ制御回路 ５３ 消去ブロック指定レジスタ出力 ５４ 消去禁止ブロック選択回路 ５５ 消去禁止信号[Description of Signs] 1 power supply terminal 2 booster circuit 3 boosted power supply 4 test power supply terminal 5 power supply selection control signal 6 power supply observation terminal 7 power supply selection switch 8 rewrite power supply 9 flash EEPROM 10 power supply terminal 11 booster circuit 12 rewrite power supply 13 Flash EEPROM 14 Data bus for flash EEPROM 15 Flash EEPROM 16 Protected area data output 17 Protected area specifying register 18 Protected area specifying register output 19 Address register input 20 Address register 21 Address register write enable signal 22 Register control circuit 23 Protected area specifying register write Enable signal 24 Address register output 25 Comparator 26 Write inhibit signal 27 Data bus for flash EEPROM 28 Flash EEPROM 29 Protected area data output 30 Protected area specifying register 31 Protected area specifying register output 32 Erase block specifying register input 33 Erase block specifying register 34 Erase block specifying register write enable signal 35 Register control circuit 36 Erase block specifying register output 37 Protected area specifying register write Enable signal 38 erase address generation circuit 39 erase address output 40 comparator 41 erase inhibit signal 42 address register input 43 address register 44 address register write enable signal 45 register control circuit 46 address register output 47 write inhibit circuit 48 write inhibit signal 49 erase block Designation register input 50 Erase block designation register 51 Erase block designation register write enable signal 52 Register control Circuit 53 Erase block designation register output 54 Erase inhibit block selection circuit 55 Erase inhibit signal
Claims (6)
と、テスト電源端子と、前記昇圧回路の出力電圧と、テ
スト電源を選択して前記フラッシュＥＥＰＲＯＭに書き
換え用の電源電圧として供給する電源選択回路を備えた
ことを特徴とする半導体回路装置。A booster circuit and a flash EEPROM
And a power supply selection circuit for selecting a test power supply terminal, an output voltage of the booster circuit, and a test power supply and supplying the selected test power supply to the flash EEPROM as a power supply voltage for rewriting.
記テスト電源端子に印加される電圧のいずれかまたは両
方を外部に出力する電圧観測用端子を備えたことを特徴
とする請求項１記載の半導体回路装置。2. A voltage observation terminal for outputting one or both of an output voltage of the booster circuit and a voltage applied to the test power supply terminal to the outside. Semiconductor circuit device.
ることを特徴とする請求項１記載の半導体回路装置。3. The semiconductor circuit device according to claim 1, wherein said test power supply terminal is a terminal having a high withstand voltage.
記保護領域指定レジスタの値と前記メモリの特定の領域
をアクセスするためのアドレスの値とを比較する比較器
と、前記比較器の出力結果により前記特定の領域のアク
セスの許可を判断するアクセス制御回路とを備えたこと
を特徴とする半導体回路装置。4. A memory, a protection area specification register, a comparator for comparing a value of the protection area specification register with an address value for accessing a specific area of the memory, and an output result of the comparator And an access control circuit for judging permission of access to the specific area.
ッシュＥＥＰＲＯＭであることを特徴とする請求項４記
載の半導体回路装置。5. The semiconductor circuit device according to claim 4, wherein said memory is an EEPROM or a flash EEPROM.
シュＥＥＰＲＯＭを分割消去するブロックを指定する時
消去ブロック指定レジスタと、前記消去ブロック指定レ
ジスタにより指定されるブロックと、消去しようとする
ブロックとを比較する比較器と、前記比較器の出力結果
により、前記フラッシュＥＥＰＲＯＭの消去の許可を判
定する消去制御回路とを備えたことを特徴とする半導体
回路装置。6. A comparator for comparing a flash EEPROM, an erase block designation register for designating a block to be erased in the flash EEPROM, a block designated by the erase block designation register, and a block to be erased. And an erasing control circuit for judging permission of erasing of the flash EEPROM based on an output result of the comparator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336798A JPH11283398A (en) | 1998-03-30 | 1998-03-30 | Semiconductor circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8336798A JPH11283398A (en) | 1998-03-30 | 1998-03-30 | Semiconductor circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283398A true JPH11283398A (en) | 1999-10-15 |
Family
ID=13800468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8336798A Pending JPH11283398A (en) | 1998-03-30 | 1998-03-30 | Semiconductor circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283398A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7869240B2 (en) | 2007-06-19 | 2011-01-11 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor memory tester |
| US9058879B2 (en) | 2008-03-11 | 2015-06-16 | Seagate Technology Llc | Methods and apparatus for storing data in a multi-level cell flash memory device with cross-page sectors, multi-page coding and per-page coding |
-
1998
- 1998-03-30 JP JP8336798A patent/JPH11283398A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7869240B2 (en) | 2007-06-19 | 2011-01-11 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor memory tester |
| US8179730B2 (en) | 2007-06-19 | 2012-05-15 | Kabushiki Kaisha Toshiba | Semiconductor device and semiconductor memory tester |
| US9058879B2 (en) | 2008-03-11 | 2015-06-16 | Seagate Technology Llc | Methods and apparatus for storing data in a multi-level cell flash memory device with cross-page sectors, multi-page coding and per-page coding |
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