JPH11274942A

JPH11274942A - ビタビ復号器

Info

Publication number: JPH11274942A
Application number: JP10070255A
Authority: JP
Inventors: Hiroshi Yoshioka; 裕視吉岡
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1998-03-19
Filing date: 1998-03-19
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】高速な復号動作を可能なビタビ復号器を提供す
ること。【解決手段】生き残りパスとそれに付随するステートメ
トリックとでなるパスメトリックデータをそれぞれ記憶
する第１及び第２のパスメトリックメモリ４０，５０を
設け、ＡＣＳ演算回路３０で、ブランチメトリック生成
回路によって生成されたブランチメトリックと、読み出
し用として設定された上記第１及び第２のパスメトリッ
クメモリの一方から読み出した２ステート分のパスメト
リックデータと、受信系列符号化データとから、新たな
パスメトリックを計算して、それを書き込み用として設
定された上記第１及び第２のパスメトリックメモリの他
方に書き込むようにし、コントローラ７０で、所定の一
定処理毎に、上記第１及び第２のパスメトリックメモリ
の読み出し用及び書き込み用の設定を切り替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信システ
ム等に利用されるビタビ復号器に関する。

【０００２】

【従来の技術】ビタビ復号は、畳み込み符号の持つ繰り
返し構造を利用して最尤復号を効率的に実行する復号方
法であり、伝送路上でデータに雑音が加わった場合で
も、その誤りを訂正しながら復号を行うことができる。

【０００３】以下、簡単な符号例を用いてビタビ復号の
原理を説明する。図９の（Ａ）及び（Ｂ）はそれぞれ拘
束長が４である送信側の符号器の構成を示す図で、
（Ａ）は符号化レートが２の場合、（Ｂ）は符号化レー
トが３の場合をそれぞれ示している。

【０００４】符号化レートが２の場合の符号器は３つの
レジスタＲ１，Ｒ２，Ｒ３でなるシフトレジスタと２個
の排他的論理和回路ＯＥ１，ＯＥ２とから構成され、符
号化レートが３の場合の符号器は３個のレジスタＲ１，
Ｒ２，Ｒ３と３個の排他的論理和回路ＯＥ１，ＯＥ２，
ＯＥ３とから構成され、いずれもノードの取り得る数
（符号器への入力点も含む）が４点であるので、拘束長
は４となる。なお、復号器が扱う符号化レートが２と３
であった場合、内部の処理に影響を及ぼさないように、
符号化レートが２の場合の符号器は、図９の（Ａ）に示
すように、未使用の出力ポート（ｏｕｔ３）にはダミー
として「０」を出力する。

【０００５】受信側の復号器は、図９の（Ｃ）及び
（Ｄ）に示すように、符号器の出力ｏｕｔ１，ｏｕｔ
２，ｏｕｔ３をパラレルで受信する。拘束長が４の場合
には、符号器のレジスタは３つあるので、取り得る状態
数は、図１０に示すように、８である。即ち、拘束長が
ｎの場合には、２^n-1 の状態を取る。

【０００６】図１０において、前状態のとに「０」
が入力されてシフトすると、３つのレジスタの中は’
の状態になる。また、前状態のとに「１」が入力さ
れてシフトすると、３つのレジスタの中は’の状態に
なる。このように、図１０中の実線は「０」の入力、破
線は「１」の入力を示す。

【０００７】次にブランチメトリックの説明をする。例
えば、図１０における→’でのブランチメトリック
は、図９の（Ａ）に示した符号化レート２の場合は、図
１１の（Ａ）に示すように、「００」となる。図１の
（Ｂ）に示した符号化レート３の場合は、同様にして、
図１１の（Ｂ）に示すように、「０１１」となる。

【０００８】復号器側では、このブランチメトリックと
受信データを比較する。符号化レート３の場合、図１０
にける→’のブランチメトリックは「０１１」、
→’のブランチメトリックは「１１０」である。

【０００９】ここで、「１００」というデータを受信し
た場合、→’のメトリックは「２」、→’のメ
トリックは「１」となる（メトリックは、ブランチメト
リックと受信データの各ビットの排他的論理和であ
る）。

【００１０】ここで、メトリックの小さい方（尤度が大
きい方）の経路を確からしいパスとして選択し、前状態
までの情報に新たにメトリックを加算し、またルート
（この例では→’なので「１」）の情報も加えて、
’の新しい情報として内部に構成したメモリに記憶す
る。

【００１１】また、符号化レートが２の場合には、復号
器への入力の３ビット目がオール「０」のダミーとして
あるので、ブランチメトリックも３ビット目をダミー
「０」とすることで、メトリックの演算には影響しない
ようにしている。

【００１２】このように、ある時刻において８つの各状
態に合流するパスは２つあるが、ビタビ復号において
は、この中からその時点までの受信データ系列とのメト
リックの小さい（度が大きい）方のパスを各状態ごとに
生き残りパスとして選択し、それ以外のパスは以後の検
討から除外する、というような手順を繰り返しながら、
各時刻における生き残りパスを順次定めていくことで、
データを復号することができる。

【００１３】このようなビタビ復号を行うビタビ復号装
置は、例えば、特開平９−１４８９４３号公報に開示さ
れている。この公報に開示されたビタビ復号装置は、受
信系列からブランチメトリックを求め正規化を行うブラ
ンチメトリック計算及び正規化回路と、得られたブラン
チメトリックを対にして記憶するブランチメトリック記
憶回路と、ステートメトリックを記憶するステートメト
リック記憶回路と、ブランチメトリック対を読み出すと
ともに、対応するステートメトリックを読み出し２ステ
ート分の加算、比較、選択を行うＡＣＳ演算回路と、得
られたパスメモリを記憶するパスメモリ記憶回路と、パ
スメモリに基づいて復号系列を出力する最尤復号回路と
を備えることにより、メモリ量を減少させ、回路構成を
簡略化するとともに、ＡＣＳ回路における演算処理の効
率を向上させたというものである。

【００１４】

【発明が解決しようとする課題】しかしながら、上記特
開平９−１４８９４３号公報に開示されたビタビ復号装
置は、ステートメトリック記憶回路が単一のもので構成
されているため、２ステート分の演算が終了するまで、
次の２ステートの演算を開始することができない。従っ
て、高速に演算を行うことができないので、拘束長の大
きなビタビ復号器を実現することができない。本発明
は、上記の点に鑑みてなされたもので、高速な復号動作
を可能なビタビ復号器を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるビタビ復号器は、畳み込み符号化さ
れた受信系列符号化データをビタビアルゴリズムに基づ
いて最尤復号するビタビ復号器であって、ブランチメト
リックを生成するブランチメトリック生成回路（２０）
と、読み出し用又は書き込み用に切り替え可能にされ、
生き残りパスとそれに付随するステートメトリックとで
なるパスメトリックデータを記憶する第１及び第２のパ
スメトリックメモリ（４０，５０）と、上記ブランチメ
トリック生成回路によって生成されたブランチメトリッ
クと、読み出し用として設定された上記第１又は第２の
パスメトリックメモリのいずれか一方から読み出した２
ステート分のパスメトリックデータと、上記受信系列符
号化データとから、新たなパスメトリックを計算して、
それを書き込み用として設定された上記第１又は第２の
パスメトリックメモリの他方に書き込む演算回路（３
０）と、上記演算回路の処理に基づいて、上記第１及び
第２のパスメトリックメモリの読み出し用及び書き込み
用の設定を切り替えるコントローラ（７０）と、上記演
算回路によって計算されたパスメトリックに基づいて復
号を行う最尤判定回路（６０）とを備えることを特徴と
する。

【００１６】なお、上記演算回路は、上記ブランチメト
リック生成回路によって生成されたブランチメトリック
の上位ビットと、上記読み出し用として設定された上記
第１又は第２のパスメトリックメモリの一方から読み出
した２ステート分のパスメトリックデータと、上記受信
系列符号化データとから、１ステート分の新たなパスメ
トリックを計算して出力すると共に、該パスメトリック
に新たな０パスを追加した最尤判定用データを出力する
０パス用演算回路（３１）と、上記ブランチメトリック
生成回路によって生成されたブランチメトリックの下位
ビットと、読み出し用として設定された上記第１又は第
２のパスメトリックメモリの一方から読み出した２ステ
ート分のパスメトリックデータと、上記受信系列符号化
データとから、上記０パス用演算回路で計算された１ス
テートの次の１ステート分の新たなパスメトリックを計
算して出力すると共に、該パスメトリックに新たな１パ
スを追加した最尤判定用データを出力する１パス用演算
回路（３２）と、上記０パス用演算回路及び１パス用演
算回路から出力されたパスメトリックを、書き込み用と
して設定された上記第１又は第２のパスメトリックメモ
リの他方に出力するマルチプレクサ（３７）と、上記０
パス用演算回路及び１パス用演算回路から出力された最
尤判定用データを比較して、その内のメトリックの小さ
い方を上記最尤判定回路に出力する比較器（３６）とを
含む。

【００１７】また、本発明によるビタビ復号器は、さら
に、生成多項式、符号化レート、遅延ビット、拘束長、
及び復号するデータ長に対応した演算回数を受領し、記
憶する手段（１０）を備え、上記ブランチメトリック生
成回路は、記憶された生成多項式、符号化レート、及び
拘束長に応じたブランチメトリックを生成し、上記コン
トローラは、記憶された演算回数に応じて上記第１及び
第２のパスメトリックメモリの設定切り替えを行うと共
に、設定された遅延ビットに応じて上記最尤判定回路の
動作開始を制御することを特徴とする。

【００１８】また、本発明によるビタビ復号器は、上記
ブランチメトリック生成回路、第１及び第２のパスメト
リックメモリ、演算回路、コントローラ、及び最尤判定
回路が、１つの書き換え可能なゲートアレイチップに形
成されることを特徴とする。

【００１９】即ち、本発明のビタビ復号器によれば、特
開平９−１４８９４３号公報におけるステートメトリッ
ク記憶回路とパスメモリ記憶回路の両方の機能を果たす
パスメトリックメモリを２個備え、そのうちの読み出し
用として設定された第１又は第２のパスメトリックメモ
リのいずれか一方から読み出した２ステート分のパスメ
トリックデータと、ブランチメトリック生成回路によっ
て生成されたブランチメトリックと、受信系列符号化デ
ータとから、演算回路が、新たなパスメトリックを計算
して、それを書き込み用として設定された上記第１又は
第２のパスメトリックメモリの他方に書き込むものと
し、また、コントローラが、上記演算回路の処理に基づ
いて、例えば所定の一定処理毎つまり拘束長に応じて決
まるステート数分（例えば、拘束長９の場合２５６ステ
ート分）である１サイクル毎に、上記第１及び第２のパ
スメトリックメモリの読み出し用及び書き込み用の設定
を切り替える。このように、パスメトリックメモリを読
み込み用と書き込み用に分離させたことにより、高速な
復号動作を可能なビタビ復号器を提供することができ
る。これにより、従来では難しいとされてきた拘束長９
までのビタビ復号器を実用レベルで実現することができ
る。

【００２０】そして、上記演算回路を、ブランチメトリ
ックの上位ビットと２ステート分のパスメトリックデー
タと受信系列符号化データとから、１ステート分の新た
なパスメトリックを計算して出力すると共に、該パスメ
トリックに新たな０パスを追加した最尤判定用データを
出力する０パス用演算回路と、上記ブランチメトリック
の下位ビットと２ステート分のパスメトリックデータと
受信系列符号化データとから、上記０パス用演算回路で
計算された１ステートの次の１ステート分の新たなパス
メトリックを計算して出力すると共に、該パスメトリッ
クに新たな１パスを追加した最尤判定用データを出力す
る１パス用演算回路と、これら０パス用演算回路及び１
パス用演算回路から出力されたパスメトリックを、書き
込み用として設定された上記第１又は第２のパスメトリ
ックメモリの他方に出力するマルチプレクサと、上記０
パス用演算回路及び１パス用演算回路から出力された最
尤判定用データを比較して、その内のメトリックの小さ
い方を上記最尤判定回路に出力する比較器とから構成す
ることで、パイプライン処理により高速に復号を行うこ
とが可能となっている。

【００２１】また、本発明のビタビ復号器によれば、さ
らに、受信機のプロセッサ等の設定手段によって、生成
多項式、符号化レート、遅延ビット、拘束長、及び復号
するデータ長に対応した演算回数を受領して記憶してお
き、それらの記憶内容に応じて、ブランチメトリック生
成回路及びコントローラが動作するようにしている。こ
れにより、生成多項式の変更や異なる符号化レートでの
復号、遅延ビットの設定、任意の長さの符号化データの
復号を行うことが可能なビタビ復号器を提供することが
できる。

【００２２】また、本発明のビタビ復号器によれば、ブ
ランチメトリック生成回路、第１及び第２のパスメトリ
ックメモリ、演算回路、コントローラ、及び最尤判定回
路を、１つの書き換え可能なゲートアレイチップに形成
している。これにより、遅延ビットの設定に伴うパスメ
トリックメモリのデータバス幅の変更を容易に行えるビ
タビ復号器を提供することができる。例えば拘束長９、
遅延ビット３０、任意の計算回数の最大回数を１６００
程度とした場合、データバス幅は、パスメモリ用として
３０ビット、メトリックメモリ用として１０ビット程度
必要となり、計４０ビット程度のバス幅となり、パスメ
トリックメモリを外部に設けた場合には、その接続や取
り回しが困難となるが、このようにチップ内にバスメト
リックメモリを設ければそのような心配もない。

【００２３】

【発明の実施の形態】以下、本発明の一実施の形態を図
面を参照して説明する。図１は本実施の形態に係るビタ
ビ復号器１の構成を示す図で、このビタビ復号器１は、
セットアップレジスタ１０、ブランチメトリック生成回
路２０、加算・比較・選択（ＡＣＳ）演算回路３０、２
つのパスメトリックメモリ４０，５０、最尤判定回路６
０、コントローラ７０、及びインバータ８０が、１つの
ゲートアレイチップに形成された構造となっている。

【００２４】ここで、該ビタビ復号器１は、図２に示す
ように、当該ビタビ復号器１が内蔵される受信機のプロ
セッサ２やその他の図示しない構成部から、該受信機に
設けられた図示しない各種スイッチの操作等に応じて、
生成多項式情報、符号化レート、遅延ビット、拘束長情
報、復号するデータ長に対応した演算回数、等の各種デ
ータを受け、それをセットアップレジスタ１０に保存す
る。なお、上記遅延ビットとは、次のようなものであ
る。即ち、ビタビ復号器１は、当該ビタビ復号器１で得
られた復号データを直ちに出力するようにした場合、符
号化されたデータの先頭付近の誤りデータに対して、誤
り訂正能力が十分に発揮できないため、何ビット分か遅
延させてビタビアルゴリズムの誤り訂正能力が有効とな
る頃に出力するよう構成されるのが普通である。そし
て、そのための遅延を何ビットにするかを設定するため
に、上記遅延ビットが供給される。この遅延ビットは、
拘束長の３倍から４倍程度に設定される。

【００２５】ビタビ復号器１におけるブランチメトリッ
ク生成回路２０は、上記セットアップレジスタ１０に保
存された符号化レート及び生成多項式情報及び符号化レ
ートに基づいてブランチメトリックを生成し、それをｒ
ｅｆ＿ｂｉｔとしてＡＣＳ演算回路３０に供給する。即
ち、このブランチメトリック生成回路２０は、符号器側
の生成多項式の変更に対応可能な構成としており、上記
したように外部より設定される生成多項式情報により変
更が可能となっている。

【００２６】ここで、ブランチメトリック生成回路２０
は、符号器側の最大符号化レートをｎとしたとき、２ス
テートの並列演算に必要な４ｎビットのブランチメトリ
ックを生成する。符号化レートがｍ（＜ｎ）の場合には
ブランチメトリック４ｍビット、ダミービットとして４
（ｎ−ｍ）ビットの、合計４ｎビットをブランチメトリ
ック生成回路２０の出力とする。当該ビタビ復号器１に
対する入力は、符号化レートがｍの場合には、データが
ｍビット、ダミービットが（ｎ−ｍ）ビットのｎビット
固定入力とすることで、符号化レートによらず復号が可
能となる。

【００２７】受信機においてプロセッサ２は、受信した
ｍビットの符号化データと（ｎ−ｍ）ビットの出力に対
するダミー出力「０」をメモリ３に書き込む。即ち、図
２は、最大符号化レートｎ＝３のビタビ復号器１を符号
化レート２で使用した例を示しており、この場合は、プ
ロセッサ２は、受信データ「ｙ0 ｙ1 」にさらに「０」
でなるデータｙ2 を付加して、メモリ３に書き込む。こ
のメモリ３に記憶されたデータは、ビタビ復号器１から
のリード信号によって受信系列符号化データｉｎ＿ｄａ
ｔａとしてビタビ復号器１に入力される。

【００２８】この例の場合、送信側においては、例えば
図３に示すように、送信しようとするデータ列を４個の
レジスタＲ1 〜Ｒ4 でなるシフトレジスタＳＲと２個の
排他的論理和回路ＯＥ1 ，ＯＥ2 とから構成された符号
化レート２、拘束長５の符号器４により、上記符号化デ
ータ「ｙ0 ｙ1 」を作成する。

【００２９】また、この例のような最大符号化レートが
ｎ、符号化レートが２、拘束長が５の場合におけるブラ
ンチメトリック生成回路２０は、図４に示すように、カ
ウンタレジスタＣＲ01、８個の論理積回路ＡＮＤ01〜Ａ
ＮＤ08、及び２個の排他的論理和回路ＯＥ01，ＯＥ02で
なる０パス用のブランチメトリック生成回路２１と、カ
ウンタレジスタＣＲ11、８個の論理積回路ＡＮＤ11〜Ａ
ＮＤ18、及び２個の排他的論理和回路ＯＥ11，ＯＥ12で
なる１パス用のブランチメトリック生成回路２２とから
構成される。

【００３０】即ち、０パス用のブランチメトリック生成
回路２１においては、論理積回路ＡＮＤ01〜ＡＮＤ04
で、カウンタレジスタＣＲ01の値とセットアップレジス
タ１０のレジスタ１１に設定されたｙ0 用生成多項式情
報との各ビットについて論理積をとり、それらの結果と
「０」データとの排他的論理和を排他的論理和回路ＯＥ
01でとることによって、０パス用ブランチメトリックの
ｎビットの内のビット０の値ｂｒａｎｃｈ＿ｍｅｔ０＿
０が演算される。

【００３１】なおここで、カウンタレジスタＣＲ01は、
初期値として「００００」が設定されており、拘束長が
５であるので状態数は１６となり、「００００」から
「１１１１」までカウントアップするものである。但
し、図３に示したように、入力が左からとすると、この
カウンタレジスタＣＲ01における４ビットのＬＳＢは左
側である。１パス用ブランチメトリック生成回路２２に
おけるカウンタレジスタＣＲ11も、このカウンタレジス
タＣＲ01と同様である。

【００３２】また、この０パス用のブランチメトリック
生成回路２１においては、論理積回路ＡＮＤ05〜ＡＮＤ
08で、カウンタレジスタＣＲ01の値とセットアップレジ
スタ１０のレジスタ１２に設定されたｙ1 用生成多項式
情報との各ビットについて論理積をとり、それらの結果
と「０」データとの排他的論理和を排他的論理和回路Ｏ
Ｅ02でとることによって、０パス用ブランチメトリック
のｎビットの内のビット１の値ｂｒａｎｃｈ＿ｍｅｔ０
＿１が演算される。そして、０パス用ブランチメトリッ
クのｎビットの内のビット２乃至ｎ−１の値ｂｒａｎｃ
ｈ＿ｍｅｔ０＿２〜ｂｒａｎｃｈ＿ｍｅｔ０＿ｎ−１と
しては、「０」が出力される。

【００３３】同様に、１パス用のブランチメトリック生
成回路２２においては、論理積回路ＡＮＤ11〜ＡＮＤ14
で、カウンタレジスタＣＲ11の値とセットアップレジス
タ１０のレジスタ１１に設定されたｙ0 用生成多項式情
報との各ビットについて論理積をとり、それらの結果と
「１」データとの排他的論理和を排他的論理和回路ＯＥ
11でとることによって、１パス用ブランチメトリックの
ｎビットの内のビット０の値ｂｒａｎｃｈ＿ｍｅｔ１＿
０が演算される。また、論理積回路ＡＮＤ15〜ＡＮＤ18
で、カウンタレジスタＣＲ11の値とセットアップレジス
タ１０のレジスタ１２に設定されたｙ1 用生成多項式情
報との各ビットについて論理積をとり、それらの結果と
「１」データとの排他的論理和を排他的論理和回路ＯＥ
12でとることによって、１パス用ブランチメトリックの
ｎビットの内のビット１の値ｂｒａｎｃｈ＿ｍｅｔ１＿
１が演算される。そして、１パス用ブランチメトリック
のｎビットの内のビット２乃至ｎ−１の値ｂｒａｎｃｈ
＿ｍｅｔ１＿２〜ｂｒａｎｃｈ＿ｍｅｔ１＿ｎ−１とし
ては、「０」が出力される。

【００３４】また、ＡＣＳ演算回路３０は、前状態のデ
ータを格納した読み取り用パスメトリックメモリとして
の一方のパスメトリックメモリ４０（又は５０）からデ
ータｑを読取って、それと上記ブランチメトリック生成
回路２０からのブランチメトリックｒｅｆ＿ｂｉｔ及び
受信系列符号化データｉｎ＿ｄａｔａとから、生き残り
パスと該生き残りパスに付随したメトリック（ステート
メトリック）とを演算して、両者を結合してなるデータ
を書き込みデータｄａｔａとして他方のパスメトリック
メモリ５０（又は４０）に書き込む。なお、このＡＣＳ
演算回路３０は、並列に２ステートの演算が行えるよう
に、内部に０パス用演算回路と１パス用演算回路とを有
しており、そのそれぞれで上記のような演算を行う。そ
して、０パス用演算回路では演算した書き込みデータに
新たな０パスを追加することで最尤判定用データを作成
し、同様に１パス用演算回路でも最尤判定用データを作
成して、両最尤判定用データのうちメトリックの小さい
方を、最尤判定用データｄａｔａ＿ｔｅｍｐとして最尤
判定回路６０に供給する。

【００３５】最尤判定回路６０は、上記ＡＣＳ演算回路
３０から受け取った最尤判定用データｄａｔａ＿ｔｅｍ
ｐを０ステートから順次最尤判定（判定の区間が０〜２
５５（拘束長９の場合））を行い、一定処理間で最尤な
結果を復号データとして出力する。

【００３６】コントローラ７０は、ビタビアルゴリズム
の定常演算及び収束演算の計算ステートを常に監視し、
各部の制御を行うもので、上記セットアップレジスタ１
０に保存された演算数と外部から供給される計算開始要
求信号ＳＴＡＲＴｉｎ及びリセット信号ＮＲＥＳＥＴを
受けて、計算リセット信号ｃａｌ＿ｒｅｓｅｔ、アドレ
ス信号ＡＤＤＲ１，ＡＤＤＲ２、ライトイネーブル信号
ｗ＿ｅｎｂ、ライトＡクロック信号ｗ＿Ａ＿ｃｌｋ、出
力書き込み信号ｏｕｔＮＷＲ、及び計算終了信号ｃａｌ
＿ｅｎｄを出力する。

【００３７】即ち、計算開始要求信号ＳＴＡＲＴｉｎは
外部から当該ビタビ復号器１に動作開始を指示するため
の信号であり、リセット信号ＮＲＥＳＥＴは、この計算
開始要求信号ＳＴＡＲＴｉｎの前に各部のリセットを指
示する信号である。計算リセット信号ｃａｌ＿ｒｅｓｅ
ｔは、一定処理（１サイクル処理）をスタートさせるた
めの信号であり、一定処理をするために、ブランチメト
リック生成回路２０内に構成された関連するレジスタな
どのリセットに用いられる。

【００３８】アドレス信号ＡＤＤＲ１，ＡＤＤＲ２は、
上記２つのパスメトリックメモリ４０，５０のアドレス
信号であり、ライトイネーブル信号ｗ＿ｅｎｂは、これ
ら２つのパスメトリックメモリ４０，５０を書き込み状
態にするための信号である。このライトイネーブル信号
ｗ＿ｅｎｂは、パスメトリックメモリ５０に対してはイ
ンバータ８０を介して供給されるようになっている。そ
して、コントローラ７０は、このライトイネーブル信号
ｗ＿ｅｎｂを１サイクル処理（例えば、拘束長９の場合
は２５６ステート分の処理）毎に反転出力することで、
２つのパスメトリックメモリ４０，５０を、データ読み
取り用パスメトリックメモリと書き込み用パスメトリッ
クメモリとして、１サイクル処理毎に交互にその機能を
切り替える。

【００３９】ライトＡクロック信号ｗ＿Ａ＿ｃｌｋは、
上記ＡＣＳ演算回路３０内部のレジスタ等の書き込みタ
イミング等を設定するための信号である。出力書き込み
信号ｏｕｔＮＷＲは、復号結果を外部に出力するとき
に、そのことを示すための信号であり、例えば、復号結
果を外部ののＦＩＦＯメモリ４に書き込むためのライト
イネーブル信号として使用される。そして、計算終了信
号ｃａｌ＿ｅｎｄは、計算終了をプロセッサ２に知らせ
るための信号である。

【００４０】なお、このビタビ復号器１内の各部は、外
部から供給されるクロック信号ｃｌｏｃｋを基に動作す
る。このように、本実施の形態に係るビタビ復号器１
は、従来のビタビ復号器よりも高速な復号動作をさせる
ため、前状態のデータを格納した読み取り用パスメトリ
ックメモリ４０（又は５０）と演算結果を書き込むパス
メトリックメモリ５０（又は４０）とを分離させて復号
器内部に構成している。また、ＡＣＳ演算回路３０は、
上述したように、並列に２ステートの演算を行うため、
図５に示すように、内部に０パス用演算回路３１と１パ
ス用演算回路３２とを有している。

【００４１】即ち、ＡＣＳ演算回路３０は、これら０パ
ス用演算回路３１及び１パス用演算回路３２と、ブラン
チメトリック用レジスタ３３、２つのデータレジスタＤ
ａｔａ＿Ａ＿ｒｅｇ３４，Ｄａｔａ＿Ｂ＿ｒｅｇ３５、
比較器３６、マルチプレクサＭＵＸ３７を有している。

【００４２】ここで、ブランチメトリック用レジスタ３
３は、上記ブランチメトリック生成回路から供給される
ブランチメトリックｒｅｆ＿ｂｉｔを一時記憶し、その
上位２ｎビット（ｎは最大符号化レートを表す）をｒｅ
ｆ＿ｂｉｔ０として０パス用演算回路３１に、下位２ｎ
ビットをｒｅｆ＿ｂｉｔ１として１パス用演算回路３２
に入力する。

【００４３】データレジスタＤａｔａ＿Ａ＿ｒｅｇ３４
及びＤａｔａ＿Ｂ＿ｒｅｇ３５は、それぞれ外部からの
クロック信号ｃｌｏｃｋと上記コントローラからのライ
トＡクロックｗ＿Ａ＿ｃｌｋを受けて、パスメトリック
メモリ４０（又は５０）からの読み取りデータｑをそれ
ぞれ１ステート分づつ記憶する。つまり、データレジス
タＤａｔａ＿Ａ＿ｒｅｇ３４はあるステートの読み取り
データｑを記憶し、データレジスタＤａｔａ＿Ｂ＿ｒｅ
ｇ３５は次ステートの読み取りデータｑを記憶する。

【００４４】０パス用演算回路３１は、これらデータレ
ジスタＤａｔａ＿Ａ＿ｒｅｇ３４及びＤａｔａ＿Ｂ＿ｒ
ｅｇ３５に記憶された２ステート分のデータＤａｔａ＿
Ａ及びＤａｔａ＿Ｂと、上記ブランチメトリック用レジ
スタ３３からのブランチメトリックｒｅｆ＿ｂｉｔ０
と、受信系列符号化データｉｎ＿ｄａｔａとから、最尤
判定用データｄａｔａ＿ｔｅｍｐ０と出力データｄａｔ
ａ＿ｏｕｔ０とを演算する。同様に、１パス用演算回路
３２は、データレジスタＤａｔａ＿Ａ＿ｒｅｇ３４及び
Ｄａｔａ＿Ｂ＿ｒｅｇ３５に記憶された２ステート分の
データＤａｔａ＿Ａ及びＤａｔａ＿Ｂと、上記ブランチ
メトリック用レジスタ３３からのブランチメトリックｒ
ｅｆ＿ｂｉｔ１と、受信系列符号化データｉｎ＿ｄａｔ
ａとから、最尤判定用データｄａｔａ＿ｔｅｍｐ１と出
力データｄａｔａ＿ｏｕｔ１とを演算する。

【００４５】そして、比較器３６は、上記０パス用演算
回路３１からの最尤判定用データｄａｔａ＿ｔｅｍｐ０
と１パス用演算回路３２からの最尤判定用データｄａｔ
ａ＿ｔｅｍｐ１とを比較して、その内のメトリックの小
さい方を最尤判定用データｄａｔａ＿ｔｅｍｐとして上
記最尤判定回路６０へ出力する。また、マルチプレクサ
ＭＵＸ３７は、０パス用演算回路３１からの出力データ
ｄａｔａ＿ｏｕｔ０と１パス用演算回路３２からの出力
データｄａｔａ＿ｏｕｔ１とを、書き込み用パスメトリ
ックメモリ５０（又は４０）に切り替え供給する。

【００４６】上記０パス用演算回路３１と１パス用演算
回路３２は、同様の構成を有しており、よって０パス用
演算回路３１のみについて説明する。図６は、最大符号
化レートｎ＝３、遅延ビット＝３０ビット、メトリック
＝１０ビットの場合の０パス用演算回路３１の構成を示
す図である。なお、この場合は、パスメトリックメモリ
４０，５０に記憶されたパスメトリックデータは、その
上位３０ビットがパスを示し、下位１０ビットがメトリ
ックを示すものとする。

【００４７】即ち、この場合の０パス用演算回路３１
は、タイミング補正用レジスタ３１Ａ、排他的論理和回
路３１Ｂ、加算器３１Ｃ、メトリックＡ出力レジスタｍ
ｅｔ＿Ａ＿ｏｕｔ＿ｒｅｇ３１Ｄ、排他的論理和回路３
１Ｅ、加算器３１Ｆ、メトリックＢ出力レジスタｍｅｔ
＿Ｂ＿ｏｕｔ＿ｒｅｇ３１Ｇ、比較器３１Ｈ、選択回路
３１Ｉ、生き残りパスレジスタｐａｔｈ＿ｎｅｘｔ３１
Ｊ、選択回路３１Ｋ、メトリックレジスタｍｅｔ＿ｎｅ
ｘｔ３１Ｌ、データ結合及び０パス追加回路３１Ｍ（１
パス用演算回路３２の場合にはデータ結合及び１パス追
加回路）から構成されている。

【００４８】タイミング補正用レジスタＤａｔａ＿Ａ＿
ｔｅｍｐ３１Ａは、上記データレジスタＤａｔａ＿Ａ＿
ｒｅｇ３４のデータを、データレジスタＤａｔａ＿Ｂ＿
ｒｅｇ３５のデータとのタイミングに合わせるために一
時記憶する。排他的論理和回路３１Ｂは、上記ブランチ
メトリック用レジスタ３３からのブランチメトリックｒ
ｅｆ＿ｂｉｔの上位２ｎビットであるｒｅｆ＿ｂｉｔ０
の内の上位ｎビット（この場合は３ビット）と受信系列
符号化データｉｎ＿ｄａｔａとの各ビットについて排他
的論理をとる。加算器３１Ｃはこの排他的論理和結果と
タイミング補正用レジスタＤａｔａ＿Ａ＿ｔｅｍｐ３１
Ａに記憶されたデータＤａｔａ＿Ａの内の下位１０ビッ
ト（つまりメトリック）とを加算し、その結果をメトリ
ックＡ出力レジスタｍｅｔ＿Ａ＿ｏｕｔ＿ｒｅｇ３１Ｄ
に書き込む。

【００４９】同様に、排他的論理和回路３１Ｅは、上記
ブランチメトリック用レジスタ３３からのブランチメト
リックｒｅｆ＿ｂｉｔの上位２ｎビットであるｒｅｆ＿
ｂｉｔ０の内の下位３ビットと受信系列符号化データｉ
ｎ＿ｄａｔａとの各ビットについて排他的論理をとり、
加算器３１Ｆは、この排他的論理和結果と上記データレ
ジスタＤａｔａ＿Ｂ＿ｒｅｇ３５に記憶されたデータＤ
ａｔａ＿Ｂの内の下位１０ビットとを加算し、その結果
をメトリックＢ出力レジスタｍｅｔ＿Ｂ＿ｏｕｔ＿ｒｅ
ｇ３１Ｇに書き込む。

【００５０】比較器３１Ｈは、メトリックＡ出力レジス
タｍｅｔ＿Ａ＿ｏｕｔ＿ｒｅｇ３１Ｄに書き込まれたメ
トリックとメトリックＢ出力レジスタｍｅｔ＿Ｂ＿ｏｕ
ｔ＿ｒｅｇ３１Ｇに書き込まれたメトリックの比較を行
う。

【００５１】選択回路３１Ｉは、上記タイミング補正用
レジスタＤａｔａ＿Ａ＿ｔｅｍｐ３１Ａに記憶されたデ
ータＤａｔａ＿Ａの内の上位３０ビット（つまりパス）
と、上記データレジスタＤａｔａ＿Ｂ＿ｒｅｇ３５に記
憶されたデータＤａｔａ＿Ｂの内の上位３０ビットと
で、上記比較器３１Ｈの結果から２ステートでメトリッ
クの小さい方のパスを選択し、それを生き残りパスレジ
スタｐａｔｈ＿ｎｅｘｔ３１Ｊに生き残りパスとして書
き込む。同様に、選択回路３１Ｋは、比較器３１Ｈの結
果から、メトリックＡ出力レジスタｍｅｔ＿Ａ＿ｏｕｔ
＿ｒｅｇ３１Ｄに書き込まれたメトリックとメトリック
Ｂ出力レジスタｍｅｔ＿Ｂ＿ｏｕｔ＿ｒｅｇ３１Ｇとで
小さい方、即ち２ステートで小さい方のメトリックを選
択し、それを生き残りパスに付随したメトリックとして
メトリックレジスタｍｅｔ＿ｎｅｘｔ３１Ｌに書き込
む。

【００５２】そして、データ結合及び０パス追加回路３
１Ｍは、上記生き残りパスレジスタｐａｔｈ＿ｎｅｘｔ
３１Ｊに記憶された生き残りパスと、上記メトリックレ
ジスタｍｅｔ＿ｎｅｘｔ３１Ｌに記憶された生き残りパ
スに付随したメトリックとを連結させて４０ビットの出
力データｄａｔａ＿ｏｕｔ０を生成し、これを上記マル
チプレクサＭＵＸに供給することで、それを書き込みデ
ータｄａｔａとして、書き込み用のパスメトリックメモ
リ５０（又は４０）に供給、記憶させる。また、このデ
ータ結合及び０パス追加回路３１Ｍは、上記４０ビット
の出力データｄａｔａ＿ｏｕｔ０にさらに新たな０パス
（１パス用演算回路３２内では１パス）を追加すること
で、４１ビットの最尤判定用データｄａｔａ＿ｔｅｍｐ
０を生成し、上記比較器３６へ出力する。

【００５３】図７及び図８は、このようなビタビ復号器
１のタイミングチャートを示している。なお、これらの
タイミングチャートは、拘束長が９、遅延ビットが３０
ビットの場合を示すものである。

【００５４】即ち、図７に示すように、コントローラ７
０は、外部から与えられるリセット信号ＮＲＥＳＥＴに
応じてパスメトリックメモリ４０，５０等の初期化を行
い、該リセット信号ＮＲＥＳＥＴに続けて外部から与え
られる計算開始要求信号ＳＴＡＲＴｉｎに応じて復号動
作を開始する。

【００５５】この復号動作においては、計算リセット信
号ｃａｌ＿ｒｅｓｅｔを１サイクル（２５６ステート
分）毎にブランチメトリック生成回路２０に与えると共
に、その１サイクル毎にパスメトリックメモリ４０及び
５０に与えるライトイネーブル信号ｗ＿ｅｎｂの状態を
反転する。これにより、１サイクル処理毎に、読み取り
用と書き込み用のパスメトリックメモリが交互に切り替
わることになる。例えば、このライトイネーブル信号ｗ
＿ｅｎｂは、計算回数が奇数回数のときにローとなる。

【００５６】なお、この復号動作の始まりの部分では、
得られた復号データを外部に出力することなく、遅延ビ
ットに相当する間だけ待ってから出力する。そして、出
力開始とともに出力書き込み信号ｏｕｔＮＷＲをＦＩＦ
Ｏメモリ４に対して出力することで、この復号データを
書き込んでいる。

【００５７】各サイクルで、前述したような動作（定常
計算）を行うためのタイミングは、図８に示すようにな
っている。このように、パスメトリックメモリを２つに
したことで、所定の１サイクル演算処理中は、一方のパ
スメトリックメモリ４０（又は５０）へのアクセスはリ
ードのみ、他方のパスメトリックメモリ５０（又は４
０）へのアクセスはライトのみとすることで高遠な処理
を実現することができる。また、所定の１サイクルの演
算中の一方のパスメトリックメモリ４０（又は５０）か
らのデータの読み込みから他方のパスメトリックメモリ
５０（又は４０）への演算結果書き込みまでをパイプラ
イン処理することにより、高速な処理を実現することが
できる。

【００５８】なお、このような定常計算は、設定された
演算数全てに対して行う必要なく、終わりつまりテイル
の８ビット分の処理については、収束計算を行う。これ
は、演算の終わりの方においては、確かめなければなら
ないパスの数が収束していくため、２５６ステート分の
処理をしなくても良いからである。

【００５９】そして、この収束計算も終了したならば、
上記計算リセット信号ｃａｌ＿ｒｅｓｅｔ及びライトイ
ネーブル信号ｗ＿ｅｎｂを停止する。このとき、まだ上
記遅延ビット分の復号データが出力されていないので、
一方のバスメトリックメモリ４０（又は５０）に残って
いる３０ビット分のデータを出力する。そして、このデ
ータ掃き出し処理が終了したならば、計算終了として、
プロセッサ２に計算終了信号ｃａｌ＿ｅｎｄを出力す
る。

【００６０】このように、パスメトリックメモリを２つ
にしたことで、所定の演算処理中は、一方のパスメトリ
ックメモリへのアクセスはリードのみ、もう一方のパス
メトリックメモリへのアクセスはライトのみとすること
で高遠な処理を実現することができる。また、所定の演
算中のデータの読み込みから演算結果書き込みまでをパ
イプライン処理することにより高速な処理を実現するこ
とができる。

【００６１】なお、以上実施の形態に基づいて本発明を
説明したが、本発明は上述した実施の形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形や応
用が可能なことは勿論である。

【００６２】

【発明の効果】以上詳述したように、本発明によれば、
パスメトリックメモリを読み込み用と書き込み用に分離
させたことにより、高速な復号動作を可能なビタビ復号
器を提供することができる。これにより、従来では難し
いとされてきた拘束長９までのビタビ復号器を実用レベ
ルで実現することができる。

【００６３】また、本発明によれば、生成多項式の変更
や異なる符号化レートでの復号、遅延ビットの設定、任
意の長さの符号化データの復号を行うことが可能なビタ
ビ復号器を提供することができる。

【００６４】さらに、本発明によれば、当該パスメトリ
ックメモリを復号器内部に構成し復号器を１チップ化し
たことにより、遅延ビットの設定に伴うパスメトリック
メモリのデータバス幅の変更を容易に行えるビタビ復号
器を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るビタビ復号器の構
成を示す図である。

【図２】最大符号化レート３のシステムを符号化レート
２で使用した場合を説明するための図である。

【図３】送信側における符号化レート２、拘束長５の符
号器の構成を示す図である。

【図４】最大符号化レートがｎ、符号化レートが２、拘
束長が５の場合におけるブランチメトリック生成回路の
構成を示す図である。

【図５】図１中のＡＣＳ演算回路の構成を示す図であ
る。

【図６】図５中の０パス用演算回路の構成を示す図であ
る。

【図７】図１のビタビ復号器のタイミングチャートを示
す図である。

【図８】１サイクル分のより詳細なタイミングチャート
を示す図である。

【図９】（Ａ）は拘束長が４で符号化レートが２の場合
の送信側の符号器の構成を示す図、（Ｂ）は拘束長が４
で符号化レートが３の場合の送信側の符号器の構成を示
す図、（Ｃ）は（Ａ）に対応する受信側の復号器の入出
力関係を示す図であり、（Ｄ）は（Ｂ）に対応する受信
側の復号器の入出力関係を示す図である。

【図１０】拘束長が４の場合の前状態と次状態の関係を
示す図である。

【図１１】（Ａ）は符号化レート２の場合のブランチメ
トリックを説明するための図であり、（Ｂ）は符号化レ
ート３の場合のブランチメトリックを説明するための図
である。

【符号の説明】

１ビタビ復号器２プロセッサ３メモリ１０セットアップレジスタ２０ブランチメトリック生成回路３０加算・比較・選択（ＡＣＳ）演算回路４０，５０パスメトリックメモリ６０最尤判定回路７０コントローラ８０インバータ

Claims

【特許請求の範囲】

【請求項１】畳み込み符号化された受信系列符号化デ
ータをビタビアルゴリズムに基づいて最尤復号するビタ
ビ復号器において、ブランチメトリックを生成するブランチメトリック生成
回路（２０）と、読み出し用又は書き込み用に切り替え可能にされ、生き
残りパスとそれに付随するステートメトリックとでなる
パスメトリックデータを記憶する第１及び第２のパスメ
トリックメモリ（４０，５０）と、上記ブランチメトリック生成回路によって生成されたブ
ランチメトリックと、読み出し用として設定された上記
第１又は第２のパスメトリックメモリのいずれか一方か
ら読み出した２ステート分のパスメトリックデータと、
上記受信系列符号化データとから、新たなパスメトリッ
クを計算して、それを書き込み用として設定された上記
第１又は第２のパスメトリックメモリの他方に書き込む
演算回路（３０）と、上記演算回路の処理に基づいて、上記第１及び第２のパ
スメトリックメモリの読み出し用及び書き込み用の設定
を切り替えるコントローラ（７０）と、上記演算回路によって計算されたパスメトリックに基づ
いて復号を行う最尤判定回路（６０）と、を具備することを特徴とするビタビ復号器。
【請求項２】上記演算回路は、上記ブランチメトリック生成回路によって生成されたブ
ランチメトリックの上位ビットと、上記読み出し用とし
て設定された上記第１又は第２のパスメトリックメモリ
の一方から読み出した２ステート分のパスメトリックデ
ータと、上記受信系列符号化データとから、１ステート
分の新たなパスメトリックを計算して出力すると共に、
該パスメトリックに新たな０パスを追加した最尤判定用
データを出力する０パス用演算回路（３１）と、上記ブランチメトリック生成回路によって生成されたブ
ランチメトリックの下位ビットと、読み出し用として設
定された上記第１又は第２のパスメトリックメモリの一
方から読み出した２ステート分のパスメトリックデータ
と、上記受信系列符号化データとから、上記０パス用演
算回路で計算された１ステートの次の１ステート分の新
たなパスメトリックを計算して出力すると共に、該パス
メトリックに新たな１パスを追加した最尤判定用データ
を出力する１パス用演算回路（３２）と、上記０パス用演算回路及び１パス用演算回路から出力さ
れたパスメトリックを、書き込み用として設定された上
記第１又は第２のパスメトリックメモリの他方に出力す
るマルチプレクサ（３７）と、上記０パス用演算回路及び１パス用演算回路から出力さ
れた最尤判定用データを比較して、その内のメトリック
の小さい方を上記最尤判定回路に出力する比較器（３
６）と、を含むことを特徴とする請求項１に記載のビタビ復号
器。
【請求項３】生成多項式、符号化レート、遅延ビッ
ト、拘束長、及び復号するデータ長に対応した演算回数
を受領し、記憶する手段（１０）をさらに具備し、上記ブランチメトリック生成回路は、記憶された生成多
項式、符号化レート、及び拘束長に応じたブランチメト
リックを生成し、上記コントローラは、記憶された演算回数に応じて上記
第１及び第２のパスメトリックメモリの設定切り替えを
行うと共に、設定された遅延ビットに応じて上記最尤判
定回路の動作開始を制御することを特徴とする請求項１
に記載のビタビ復号器。
【請求項４】上記ブランチメトリック生成回路、第１
及び第２のパスメトリックメモリ、演算回路、コントロ
ーラ、及び最尤判定回路が、１つの書き換え可能なゲー
トアレイチップに形成されることを特徴とする請求項１
に記載のビタビ復号器。