JPH11274412A - 半導体集積回路用誘導性素子 - Google Patents
半導体集積回路用誘導性素子Info
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- JPH11274412A JPH11274412A JP10284877A JP28487798A JPH11274412A JP H11274412 A JPH11274412 A JP H11274412A JP 10284877 A JP10284877 A JP 10284877A JP 28487798 A JP28487798 A JP 28487798A JP H11274412 A JPH11274412 A JP H11274412A
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- H01L28/10—Inductors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 インダクタを構成する導電体と基板間に発生
する寄生キャパシタンスを小さくし、基板への漏れ電流
を少なくすることができる半導体集積回路用誘導性素子
を提供すること。 【解決手段】 シリコン基板１０の表面に所定深さと所
定幅とを有するトレンチ１５を形成し、このトレンチ１
５を導電率の低い絶縁物質２０で埋め立てることによ
り、導電性がある基板の表面積を減少させる。そして、
そのシリコン基板１０の表面上に第１、第２絶縁層２
５，３５を介してインダクタを構成する渦巻形の導電体
４０を形成する。
する寄生キャパシタンスを小さくし、基板への漏れ電流
を少なくすることができる半導体集積回路用誘導性素子
を提供すること。 【解決手段】 シリコン基板１０の表面に所定深さと所
定幅とを有するトレンチ１５を形成し、このトレンチ１
５を導電率の低い絶縁物質２０で埋め立てることによ
り、導電性がある基板の表面積を減少させる。そして、
そのシリコン基板１０の表面上に第１、第２絶縁層２
５，３５を介してインダクタを構成する渦巻形の導電体
４０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は誘導性素子に係り、
特に高周波数で動作する半導体集積回路に使用される誘
導性素子に関する。
特に高周波数で動作する半導体集積回路に使用される誘
導性素子に関する。
【０００２】
【従来の技術】情報通信機器のチャンネル帯域が高まる
につれＲＦ(Radio Frequency）やマイクロウェ−ブ(Mic
rowave、１〜３０ＧＨｚ）領域の高周波技術が重要視さ
れており、これと関連する素子技術としてはガリウム砒
素ＭＥＳＦＥＴとシリコンバイポ−ラ技術が知られてい
る。このうち、シリコンバイポ−ラ技術は、システムが
要求する特性を満足でき、しかも製造費用と製造工程が
単純で集積度と製造期間を短縮できるので、有利であ
る。
につれＲＦ(Radio Frequency）やマイクロウェ−ブ(Mic
rowave、１〜３０ＧＨｚ）領域の高周波技術が重要視さ
れており、これと関連する素子技術としてはガリウム砒
素ＭＥＳＦＥＴとシリコンバイポ−ラ技術が知られてい
る。このうち、シリコンバイポ−ラ技術は、システムが
要求する特性を満足でき、しかも製造費用と製造工程が
単純で集積度と製造期間を短縮できるので、有利であ
る。
【０００３】高周波で動作するシステムには抵抗やキャ
パシタ又はインダクタのような受動素子が必ず使用され
る。このうちシリコンバイポ−ラ技術において最も重要
な受動素子はインダクタであり、インダクタとキャパシ
タを最適にマッチングさせることにより最大のパフォ−
マンスが得られる。
パシタ又はインダクタのような受動素子が必ず使用され
る。このうちシリコンバイポ−ラ技術において最も重要
な受動素子はインダクタであり、インダクタとキャパシ
タを最適にマッチングさせることにより最大のパフォ−
マンスが得られる。
【０００４】インダクタは、高周波領域では金属ライン
の巻回により形成されるが、このようなインダクタを半
導体集積回路に集積することは容易ではない。それは、
例えばシリコンバイポ−ラ技術では、シリコン基板上に
絶縁してインダクタが形成され、シリコン基板が一つの
導電体として作用するので、入出力端子を含むインダク
タとしての金属ラインとシリコン基板との間に寄生キャ
パシタンスが必ず発生するからである。しかも、所望の
インダクタンス値を得るためにインダクタの体積が大き
く、寄生キャパシタンスも大きくなるからである。この
寄生キャパシタンスは高周波で入力される入力信号の漏
れ経路として作用して、システムの性能を劣化させる要
因になる。従って、寄生キャパシタンスを最小化して入
力信号が基板へ漏れることを防止する必要がある。
の巻回により形成されるが、このようなインダクタを半
導体集積回路に集積することは容易ではない。それは、
例えばシリコンバイポ−ラ技術では、シリコン基板上に
絶縁してインダクタが形成され、シリコン基板が一つの
導電体として作用するので、入出力端子を含むインダク
タとしての金属ラインとシリコン基板との間に寄生キャ
パシタンスが必ず発生するからである。しかも、所望の
インダクタンス値を得るためにインダクタの体積が大き
く、寄生キャパシタンスも大きくなるからである。この
寄生キャパシタンスは高周波で入力される入力信号の漏
れ経路として作用して、システムの性能を劣化させる要
因になる。従って、寄生キャパシタンスを最小化して入
力信号が基板へ漏れることを防止する必要がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、イン
ダクタを構成する導電体と基板間に発生する寄生キャパ
シタンスを減少させた半導体集積回路用誘導性素子を提
供することにある。
ダクタを構成する導電体と基板間に発生する寄生キャパ
シタンスを減少させた半導体集積回路用誘導性素子を提
供することにある。
【０００６】
【課題を解決するための手段】本発明による半導体集積
回路用誘導性素子は、表面に所定深さのトレンチが形成
され、このトレンチが導電率の低い物質で埋め立てられ
た電気的に導電性がある基板と、この基板の前記表面上
に設けられた絶縁層と、この絶縁層上に形成されたイン
ダクタを構成する導電体とを備えることを特徴とする。
回路用誘導性素子は、表面に所定深さのトレンチが形成
され、このトレンチが導電率の低い物質で埋め立てられ
た電気的に導電性がある基板と、この基板の前記表面上
に設けられた絶縁層と、この絶縁層上に形成されたイン
ダクタを構成する導電体とを備えることを特徴とする。
【０００７】ここで、前記導電体は、内側端部と外側端
部を有する渦巻形に形成することができ、より具体的に
は円形の渦巻、四角形の渦巻、その他形状の渦巻とする
ことができる。また、前記絶縁層は第１、第２絶縁層を
有し、第１絶縁層が前記基板の表面に形成され、この第
１絶縁層上に導電体からなるリ−ドが形成され、このリ
ードの一部を覆って前記第１絶縁層上に第２絶縁層が形
成され、この第２絶縁層上に渦巻形の前記導電体が形成
され、この渦巻形導電体の内側端部は前記第２絶縁層を
貫通する導電部を通じて前記リードに電気的に接続され
るようにすることができる。
部を有する渦巻形に形成することができ、より具体的に
は円形の渦巻、四角形の渦巻、その他形状の渦巻とする
ことができる。また、前記絶縁層は第１、第２絶縁層を
有し、第１絶縁層が前記基板の表面に形成され、この第
１絶縁層上に導電体からなるリ−ドが形成され、このリ
ードの一部を覆って前記第１絶縁層上に第２絶縁層が形
成され、この第２絶縁層上に渦巻形の前記導電体が形成
され、この渦巻形導電体の内側端部は前記第２絶縁層を
貫通する導電部を通じて前記リードに電気的に接続され
るようにすることができる。
【０００８】また、前記トレンチは少なくとも一つの四
角形、少なくとも一つの円形、少なくとも二本のライン
が交差される形態のうちいずれか一つの形態で形成で
き、深さは３〜４μｍ以上がよく、このトレンチを埋め
立てる導電率の低い前記物質としてはポリイミドを使用
できる。
角形、少なくとも一つの円形、少なくとも二本のライン
が交差される形態のうちいずれか一つの形態で形成で
き、深さは３〜４μｍ以上がよく、このトレンチを埋め
立てる導電率の低い前記物質としてはポリイミドを使用
できる。
【０００９】このような本発明によると、導電率が低い
物質で埋め立てられた部分により基板面積が減少し、か
つ誘電体膜厚が厚くなるので、導電体と基板間に発生す
る寄生キャパシタンスが小さくなって、基板への漏れ電
流が減る。
物質で埋め立てられた部分により基板面積が減少し、か
つ誘電体膜厚が厚くなるので、導電体と基板間に発生す
る寄生キャパシタンスが小さくなって、基板への漏れ電
流が減る。
【００１０】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施の形態を詳細に説明する。図１は本
発明の一実施形態による半導体集積回路用誘導性素子を
概略的に示す斜視図である。この図において、１０は電
気的に導電性がある基板としての、不純物がド−プされ
たシリコン基板であり、この基板１０の表面には所定深
さと所定幅とを有するトレンチ１５が形成されており、
このトレンチ１５は導電率の低い絶縁物質２０により埋
め立てられている。トレンチ１５を埋め立てる前記絶縁
物質２０としては一般的に知られた酸化物や窒化物に比
してその絶縁特性が優秀であり、かつ溝埋め込み能力が
優れているポリイミドを使用することが望ましい。
発明の望ましい実施の形態を詳細に説明する。図１は本
発明の一実施形態による半導体集積回路用誘導性素子を
概略的に示す斜視図である。この図において、１０は電
気的に導電性がある基板としての、不純物がド−プされ
たシリコン基板であり、この基板１０の表面には所定深
さと所定幅とを有するトレンチ１５が形成されており、
このトレンチ１５は導電率の低い絶縁物質２０により埋
め立てられている。トレンチ１５を埋め立てる前記絶縁
物質２０としては一般的に知られた酸化物や窒化物に比
してその絶縁特性が優秀であり、かつ溝埋め込み能力が
優れているポリイミドを使用することが望ましい。
【００１１】そして、このようにして表面にトレンチ１
５が形成され、このトレンチ１５が絶縁物質２０で埋め
立てられた基板１０の前記表面には第１絶縁層２５が形
成され、この第１絶縁層２５上には導電体からなるリ−
ド３０が形成される。さらに、このリ−ド３０の一部を
覆って前記第１絶縁層２５の上には第２絶縁層３５が形
成され、この第２絶縁層３５上にはインダクタを構成す
る渦巻形の導電体４０が形成される。この渦巻形導電体
４０は、渦巻の内側端部としての第１端部４２と、渦巻
の外側端部としての第２端部４４を備えており、前記第
１端部４２は前記第２絶縁層35を貫通するように形成さ
れた導電部３８を通じて前記リ−ド３０と接続される。
リ−ド３０は外部の入力又は出力端子（図示せず）と接
続される。
５が形成され、このトレンチ１５が絶縁物質２０で埋め
立てられた基板１０の前記表面には第１絶縁層２５が形
成され、この第１絶縁層２５上には導電体からなるリ−
ド３０が形成される。さらに、このリ−ド３０の一部を
覆って前記第１絶縁層２５の上には第２絶縁層３５が形
成され、この第２絶縁層３５上にはインダクタを構成す
る渦巻形の導電体４０が形成される。この渦巻形導電体
４０は、渦巻の内側端部としての第１端部４２と、渦巻
の外側端部としての第２端部４４を備えており、前記第
１端部４２は前記第２絶縁層35を貫通するように形成さ
れた導電部３８を通じて前記リ−ド３０と接続される。
リ−ド３０は外部の入力又は出力端子（図示せず）と接
続される。
【００１２】ここで、前記渦巻形導電体４０は図１に示
すような四角形の渦巻で形成できるが、円形の渦巻やそ
の他形状の渦巻、あるいはメンダラインに形成できる。
また、導電体４０は図示されたように一層で構成される
外、適切なインダクタンス値を有するように複数の層で
構成することもできる。
すような四角形の渦巻で形成できるが、円形の渦巻やそ
の他形状の渦巻、あるいはメンダラインに形成できる。
また、導電体４０は図示されたように一層で構成される
外、適切なインダクタンス値を有するように複数の層で
構成することもできる。
【００１３】以上のように、上記誘導性素子では、基板
１０の表面にトレンチ１５が形成され、このトレンチ１
５が導電率が低い絶縁物質２０で埋め立てられる。この
ように導電率が低い物質で埋め立てられたトレンチ１５
は結果的に導電性がある基板１０の表面積を減少させる
役割をする。したがって、上記誘導性素子によれば、渦
巻形導電体４０と、第１及び第２絶縁層２５及び３５
と、基板１０で構成される寄生キャパシタンスの一方側
導電体（基板１０）の面積が小さくなる。加えて、トレ
ンチ１５を埋め立てる絶縁物質２０によって、寄生キャ
パシタンスの誘電体膜の厚さが厚くなる。
１０の表面にトレンチ１５が形成され、このトレンチ１
５が導電率が低い絶縁物質２０で埋め立てられる。この
ように導電率が低い物質で埋め立てられたトレンチ１５
は結果的に導電性がある基板１０の表面積を減少させる
役割をする。したがって、上記誘導性素子によれば、渦
巻形導電体４０と、第１及び第２絶縁層２５及び３５
と、基板１０で構成される寄生キャパシタンスの一方側
導電体（基板１０）の面積が小さくなる。加えて、トレ
ンチ１５を埋め立てる絶縁物質２０によって、寄生キャ
パシタンスの誘電体膜の厚さが厚くなる。
【００１４】一般的にキャパシタンスＣは、数１
【数１】 で求められる。ここで、εは誘電体膜の誘電率を、Ａは
導電体の表面積を、ｄは誘電体膜の厚さを各々示す。上
記誘導性素子によれば、基板１０の面積Ａが小さくな
り、かつ誘電体膜厚ｄが大きくなることにより、渦巻形
導電体４０と基板１０間に発生する寄生キャパシタンス
Ｃが減少する。よって、基板１０への漏れ電流が減る。
導電体の表面積を、ｄは誘電体膜の厚さを各々示す。上
記誘導性素子によれば、基板１０の面積Ａが小さくな
り、かつ誘電体膜厚ｄが大きくなることにより、渦巻形
導電体４０と基板１０間に発生する寄生キャパシタンス
Ｃが減少する。よって、基板１０への漏れ電流が減る。
【００１５】なお、トレンチ１５は公知の方法で形成で
きて、前記基板１０の表面積を減少させ得るどのような
形で形成されても差し支えない。例を挙げれば、トレン
チ１５は、少なくとも一つの四角形、少なくとも一つの
円形、又は少なくとも二本のラインが交差される形態等
で形成できる。トレンチ１５がライン形態で形成される
場合、その深さは３〜４μｍ以上で、幅は０．５〜３μ
ｍ、望ましくは１μｍで形成する。
きて、前記基板１０の表面積を減少させ得るどのような
形で形成されても差し支えない。例を挙げれば、トレン
チ１５は、少なくとも一つの四角形、少なくとも一つの
円形、又は少なくとも二本のラインが交差される形態等
で形成できる。トレンチ１５がライン形態で形成される
場合、その深さは３〜４μｍ以上で、幅は０．５〜３μ
ｍ、望ましくは１μｍで形成する。
【００１６】図２はトレンチ１５の望まし形態を具体的
に示す平面図である。図示するように、基板１０の表面
に複数本のラインが交差される形態でトレンチ１５が形
成されており、このトレンチ１５の内部はポリイミドの
ような絶縁物質２０で充填されている。従って、トレン
チ１５の幅が広くなり、絶縁物質２０で充填される部分
が広がるほど導電性がある基板１０の表面積が減少す
る。
に示す平面図である。図示するように、基板１０の表面
に複数本のラインが交差される形態でトレンチ１５が形
成されており、このトレンチ１５の内部はポリイミドの
ような絶縁物質２０で充填されている。従って、トレン
チ１５の幅が広くなり、絶縁物質２０で充填される部分
が広がるほど導電性がある基板１０の表面積が減少す
る。
【００１７】寄生キャパシタンスの減少はインダクタや
キャパシタの性能を評価する品質因子Ｑを向上させるこ
とができる。この品質因子Ｑは共振回路において共振の
鋭さを表す量で、一般的な直列共振においてω0 Ｌ／Ｒ
又は１／ω0 ＲＣで示されて、その値が大きければ大き
いほどインダクタやキャパシタの性能が良いことを示
す。図３は一般的なインダクタの等価回路図で、Ｌはイ
ンダクタンスを、Ｒは導電体ライン抵抗を、Ｃ1 は導電
体ラインと基板との間に存在する寄生キャパシタンス
を、Ｃ2 は導電体ライン間に存在する寄生キャパシタン
スを各々示す。このようなインダクタの等価モデルで、
導電体ライン間に存在する寄生キャパシタンスＣ2 はそ
の値が小さて無視できる。したがって、負荷がない状態
即ち、出力端子ＰO が接地された状態での品質因子（un
loaded Ｑ）は下記の数式２に示せる。
キャパシタの性能を評価する品質因子Ｑを向上させるこ
とができる。この品質因子Ｑは共振回路において共振の
鋭さを表す量で、一般的な直列共振においてω0 Ｌ／Ｒ
又は１／ω0 ＲＣで示されて、その値が大きければ大き
いほどインダクタやキャパシタの性能が良いことを示
す。図３は一般的なインダクタの等価回路図で、Ｌはイ
ンダクタンスを、Ｒは導電体ライン抵抗を、Ｃ1 は導電
体ラインと基板との間に存在する寄生キャパシタンス
を、Ｃ2 は導電体ライン間に存在する寄生キャパシタン
スを各々示す。このようなインダクタの等価モデルで、
導電体ライン間に存在する寄生キャパシタンスＣ2 はそ
の値が小さて無視できる。したがって、負荷がない状態
即ち、出力端子ＰO が接地された状態での品質因子（un
loaded Ｑ）は下記の数式２に示せる。
【数２】 Ｕnloaded Ｑ=(ω0 Ｌ−（ω0 Ｒ2 ＋ω0 3Ｌ2)×Ｃ1)／
Ｒ ここで、ω0 は共振周波数を示し、この数式は入力端子
Ｐi から見たインピ−ダンス中のリアクタンス成分を抵
抗で割って求められたものである。この数式から、Ｃ1
値が小さければ小さいほど高い品質因子Ｑを得られるこ
とが分かる。前述したように、本発明の実施の形態によ
ると、導電体（基板）の表面積が減少し、かつ誘電体膜
厚が増加して寄生キャパシタンスＣ1 が小さくなるの
で、一般的な場合に比して品質因子Ｑが増加する。これ
を図４に示した実験結果を参照して説明する。
Ｒ ここで、ω0 は共振周波数を示し、この数式は入力端子
Ｐi から見たインピ−ダンス中のリアクタンス成分を抵
抗で割って求められたものである。この数式から、Ｃ1
値が小さければ小さいほど高い品質因子Ｑを得られるこ
とが分かる。前述したように、本発明の実施の形態によ
ると、導電体（基板）の表面積が減少し、かつ誘電体膜
厚が増加して寄生キャパシタンスＣ1 が小さくなるの
で、一般的な場合に比して品質因子Ｑが増加する。これ
を図４に示した実験結果を参照して説明する。
【００１８】図４はネットワ−ク分析機を通じて周波数
ｆによるインダクタの品質因子Ｑを測定した結果を示す
特性図である。この特性図には、本発明のように基板内
にトレンチを形成して、これを絶縁物質で埋め立てた場
合（ａ）と、トレンチを形成しない場合（ｂ）とを比較
して示す。（ａ）と（ｂ）はトレンチを形成するか否か
だけが異なり、それ以外はすべて同一工程条件でインダ
クタを製造した。図４を参照すれば、特定周波数ｆで品
質因子Ｑが最大値となり、この最大値Ｑｍａｘは本発明
の場合（ａ）の方がトレンチを形成しない場合（ｂ）に
比して高い値となった。また、品質因子Ｑの値が０に落
ちる周波数、即ち共振周波数ｆ0が、本発明の場合
（ａ）は（ｂ）より更に高い値となることが前記特性図
から良く分かる。
ｆによるインダクタの品質因子Ｑを測定した結果を示す
特性図である。この特性図には、本発明のように基板内
にトレンチを形成して、これを絶縁物質で埋め立てた場
合（ａ）と、トレンチを形成しない場合（ｂ）とを比較
して示す。（ａ）と（ｂ）はトレンチを形成するか否か
だけが異なり、それ以外はすべて同一工程条件でインダ
クタを製造した。図４を参照すれば、特定周波数ｆで品
質因子Ｑが最大値となり、この最大値Ｑｍａｘは本発明
の場合（ａ）の方がトレンチを形成しない場合（ｂ）に
比して高い値となった。また、品質因子Ｑの値が０に落
ちる周波数、即ち共振周波数ｆ0が、本発明の場合
（ａ）は（ｂ）より更に高い値となることが前記特性図
から良く分かる。
【００１９】
【発明の効果】以上詳細に説明したように本発明の半導
体集積回路用誘導性素子によれば、インダクタを構成す
る導電体と基板間に発生する寄生キャパシタンスを小さ
くすることができ、基板への漏れ電流を少なくすること
ができる。
体集積回路用誘導性素子によれば、インダクタを構成す
る導電体と基板間に発生する寄生キャパシタンスを小さ
くすることができ、基板への漏れ電流を少なくすること
ができる。
【図１】本発明の一実施形態による半導体集積回路用誘
導性素子を概略的に示す斜視図。
導性素子を概略的に示す斜視図。
【図２】トレンチの望ましい形態を示す平面図。
【図３】一般的なインダクタの等価回路図。
【図４】ネットワ−ク分析機を用いて周波数ｆによるイ
ンダクタの品質因子Ｑを側定した結果を示す特性図。
ンダクタの品質因子Ｑを側定した結果を示す特性図。
１０ シリコン基板 １５ トレンチ ２０ 絶縁物質 ２５ 第１絶縁層 ３０ リード ３５ 第２絶縁層 ３８ 導電部 ４０ 導電体 ４２ 第１端部 ４４ 第２端部
Claims (7)
- 【請求項１】 表面に所定深さのトレンチが形成され、
このトレンチが導電率の低い物質で埋め立てられた電気
的に導電性がある基板と、 この基板の前記表面上に設けられた絶縁層と、 この絶縁層上に形成されたインダクタを構成する導電体
とを備えることを特徴とする半導体集積回路用誘導性素
子。 - 【請求項２】 前記導電体は、内側端部と外側端部を有
する渦巻形に形成されたことを特徴とする請求項１に記
載の半導体集積回路用誘導性素子。 - 【請求項３】 前記絶縁層は第１、第２絶縁層を有し、
第１絶縁層が前記基板の表面に形成され、この第１絶縁
層上に導電体からなるリ−ドが形成され、このリードの
一部を覆って前記第１絶縁層上に第２絶縁層が形成さ
れ、この第２絶縁層上に渦巻形の前記導電体が形成さ
れ、この渦巻形導電体の内側端部は前記第２絶縁層を貫
通する導電部を通じて前記リードに電気的に接続される
ことを特徴とする請求項１に記載の半導体集積回路用誘
導性素子。 - 【請求項４】 前記トレンチは少なくとも一つの四角
形、少なくとも一つの円形、少なくとも二本のラインが
交差される形態のうちいずれか一つの形態で形成される
ことを特徴とする請求項１に記載の半導体集積回路用誘
導性素子。 - 【請求項５】 前記トレンチを埋め立てる導電率の低い
前記物質はポリイミドであることを特徴とする請求項１
に記載の半導体集積回路用誘導性素子。 - 【請求項６】 前記トレンチは３〜４μｍ以上の深さに
形成されることを特徴とする請求項１に記載の半導体集
積回路用誘導性素子。 - 【請求項７】 前記渦巻形導電体は、円形の渦巻、四角
形の渦巻、その他形状の渦巻のうちいずれか一つの形態
で形成されることを特徴とする請求項２に記載の半導体
集積回路用誘導性素子。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019980006136A KR19990070958A (ko) | 1998-02-26 | 1998-02-26 | 반도체 집적회로용 유도성 소자 |
| KR1998P-6136 | 1998-02-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274412A true JPH11274412A (ja) | 1999-10-08 |
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ID=19533808
Family Applications (1)
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|---|---|---|---|
| JP10284877A Pending JPH11274412A (ja) | 1998-02-26 | 1998-10-07 | 半導体集積回路用誘導性素子 |
Country Status (2)
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|---|---|---|---|---|
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1998
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- 1998-10-07 JP JP10284877A patent/JPH11274412A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452249B1 (en) | 2000-04-19 | 2002-09-17 | Mitsubishi Denki Kabushiki Kaisha | Inductor with patterned ground shield |
| US6849913B2 (en) | 2001-10-19 | 2005-02-01 | Nec Electronics Corporation | Integrated circuit including an inductor, active layers with isolation dielectrics, and multiple insulation layers |
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| KR19990070958A (ko) | 1999-09-15 |
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