JPH11273364A - 連想メモリ - Google Patents

連想メモリ

Info

Publication number
JPH11273364A
JPH11273364A JP6826998A JP6826998A JPH11273364A JP H11273364 A JPH11273364 A JP H11273364A JP 6826998 A JP6826998 A JP 6826998A JP 6826998 A JP6826998 A JP 6826998A JP H11273364 A JPH11273364 A JP H11273364A
Authority
JP
Japan
Prior art keywords
memory
output
hit
match
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6826998A
Other languages
English (en)
Inventor
Hiroshi Sasama
洋 笹間
竜一 ▲籏▼
Ryuichi Hata
Takeshi Koyaizu
剛 小柳津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Priority to JP6826998A priority Critical patent/JPH11273364A/ja
Publication of JPH11273364A publication Critical patent/JPH11273364A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

Landscapes

  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【課題】検索データと一致する記憶データが保持されて
いるメモリワードが１つしか存在しないアプリケーショ
ンの場合、検索処理を高速化することができる連想メモ
リを提供すること。 【解決手段】各々のメモリワードに、一致検索の結果、
ただ１つのメモリワードでのみ一致が発生する記憶デー
タを書き込むように使用条件を限定し、従来の連想メモ
リでは必須の要件であったプライオリティ回路を省くこ
とによって、一致検索の結果、一致が発生したただ１つ
のメモリワードのアドレスを出力することにより、上記
課題を解決する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、連想メモリの高速
化に関するものである。
【０００２】
【従来の技術】連想メモリ（以下、ＣＡＭという）は、
内容アドレス式メモリとも呼ばれ、各々のメモリワード
が、ＲＡＭやＲＯＭ等の通常の半導体メモリと同じよう
にデータを保持する記憶部、および、この記憶部に保持
されているデータを検索する検索部を備えている。ＣＡ
Ｍを用いることにより、膨大な量のデータの中から目的
とするデータを瞬時に得ることができるため、検索処理
を頻繁に行うシステムの性能向上のために用いられる。
【０００３】ＣＡＭにおいては、あらかじめ各々のメモ
リワードの記憶部に所定のデータを保持させておき、検
索しようとするデータ（以下、検索データという）を入
力して、この検索データと記憶部に保持されているデー
タ（以下、記憶データという）との一致検索を単一サイ
クルで行い、例えば検索データに一致する記憶データの
有無、この記憶データが記憶されているメモリワードの
アドレスや、この記憶データそのもの等が出力される。
【０００４】ここで、図９に、従来のＣＡＭの一例の構
成概念図を示す。同図に示すＣＡＭ１５６は、入力され
る書き込み／読み出し用アドレスをデコードするデコー
ダ１２、ｎ個のメモリワード１６からなるメモリブロッ
ク１４、ならびに、優先順位に従って、一致が発生した
複数のメモリワード１６のアドレスを順次エンコード
し、これを検索一致アドレスとして出力する、プライオ
リティ回路２０およびエンコーダ２２からなるプライオ
リティエンコーダ１８を備えている。
【０００５】このＣＡＭ１５６において、デコーダ１２
には書き込み／読み出し用アドレスが入力され、デコー
ダ１２からはデコード信号が出力されている。このデコ
ード信号は、各々対応するメモリワード１６に入力され
ており、各々のメモリワード１６からはヒットフラグが
出力されている。また、ヒットフラグはプライオリティ
回路２０に入力されており、プライオリティ回路２０の
出力がエンコーダ２２に入力され、エンコーダ２２から
は検索一致アドレスが出力されている。
【０００６】このＣＡＭ１５６において、書き込み／読
み出し用アドレスは、記憶データの書き込み／読み出し
が行われるメモリワード１６を指定するためのアドレス
である。この書き込み／読み出し用アドレスはデコーダ
１２によってデコードされ、デコーダ１２からは、この
書き込み／読み出し用アドレスに対応するデコード信号
が出力される。このデコード信号で指定されるメモリワ
ード１６に対して、記憶データの書き込み／読み出しが
行われる。
【０００７】各々のメモリワード１６への記憶データの
書き込みが終了した後、検索データが与えられ、各々の
メモリワード１６において、検索データと記憶データと
の一致検索が行われる。各々のメモリワード１６から
は、一致検索結果であるヒットフラグが出力され、プラ
イオリティ回路２０へ入力される。ここで、ヒットフラ
グは、例えば一致の場合にアクティブ状態である‘１’
が出力され、不一致の場合に非アクティブ状態である
‘０’が出力される。
【０００８】プライオリティ回路２０では、所定の優先
順位に従って、アクティブ状態のヒットフラグの内の１
つのヒットフラグだけが順次アクティブ状態として出力
される、すなわち、他のアクティブ状態のヒットフラグ
は一旦非アクティブ状態として出力される。プライオリ
ティ回路２０の出力はエンコーダ２２によってエンコー
ドされ、ただ１つのアクティブ状態のヒットフラグに対
応するメモリワード１６のアドレスが検索一致アドレス
として順次出力される。
【０００９】このように、従来のＣＡＭ１５６において
は、１つのメモリワード１６だけでなく、複数のメモリ
ワード１６で一致が発生する場合があるが、複数のメモ
リワード１６で一致が発生した場合、通常のエンコーダ
２２だけでは正しい検索一致アドレスを出力することが
できない。このため、従来のＣＡＭ１５６では、前述の
ように、プライオリティ回路２０を備えるプライオリテ
ィエンコーダ１８が必然的に用いられている。
【００１０】しかし、ＣＡＭ１５６が利用されるアプリ
ケーションによっては、一致が発生するメモリワード１
６が１つに限定される場合がある。例えば、複数のコン
ピュータが接続されているネットワーク環境でネットワ
ークアドレスを管理する場合、ＣＡＭ１５６の各々のメ
モリワード１６には、各々のコンピュータに固有のネッ
トワークアドレスが保持される。この場合、一致検索の
結果、ただ１つのメモリワード１６でのみ一致が発生す
るという限定的な使用条件となる場合が多い。
【００１１】前述のように、従来のＣＡＭ１５６におい
ては、様々なアプリケーションに対応するために、常に
複数一致の場合を考慮してプライオリティエンコーダ１
８が用いられている。従って、検索データと一致する記
憶データが保持されているメモリワード１６が１つしか
存在しないアプリケーションの場合であっても、プライ
オリティエンコーダ１８によって検索一致アドレスがエ
ンコードされるため、これが高速化の妨げとなるという
問題点がある。
【００１２】プライオリティエンコーダ１８は、通常、
優先順位に従って、アクティブ状態のヒットフラグの内
の１つのヒットフラグだけを順次アクティブ状態として
出力するプライオリティ回路２０、および、このプライ
オリティ回路２０の出力をエンコードするエンコーダ
（バイナリエンコーダ）２２を有しており、特に、メモ
リワード数の多い大規模ＣＡＭの場合、プライオリティ
回路２０の動作時間が検索処理に必要な大部分の時間を
占めている。
【００１３】ここで、図１０に、従来のＣＡＭの別の例
の構成概念図を示す。このＣＡＭ１５８は、各々複数個
のメモリワード１４２からなる複数個のメモリブロック
１４４に分割されたメモリアレイ１７０、各々上位およ
び下位ビット側の検索一致アドレスを出力するカラムプ
ライオリティエンコーダ１５０およびロウプライオリテ
ィエンコーダ１５４、ならびに、各々ブロックヒット線
１１２およびフィード線１１０の電圧レベルを検出する
カラムセンス回路１１４およびロウセンス回路１１６を
備えている。
【００１４】各々のメモリワード１４４は、その一部だ
けしか示していないが、３つのＮ型ＭＯＳトランジスタ
（以下、ＮＭＯＳという）１１８，１２０，１４６を有
する。ここで、ＮＭＯＳ１１８は、ブロックヒット線１
１２とグランドとの間に接続されており、そのゲートは
ヒットフラグに接続されている。また、ＮＭＯＳ１２
０，１４６は、フィード線１１０とグランドとの間に直
列接続されており、そのゲートは、それぞれヒットフラ
グおよびブロックイネーブル線１６０に接続されてい
る。
【００１５】また、カラムセンス回路１１４は、各々の
メモリブロック１４４毎に設けられており、それぞれＰ
型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１６２
およびインバータ１６４を有する。ここで、ＰＭＯＳ１
６２は電源とブロックヒット線１１２との間に接続され
ており、ブロックヒット線１１２はインバータ１６４に
入力され、インバータ１６４からはブロックヒット信号
が出力されている。なお、このカラムセンス回路１１４
とこれに対応するメモリブロック１４４内の全てのメモ
リワード１４２のＮＭＯＳ１１８とによって、ブロック
ヒット信号を発生するＯＲ回路が構成される。
【００１６】ここで、ブロックヒット信号は、一致検索
の結果、各々のメモリブロック１４４毎に、メモリブロ
ック１４４内の全てのメモリワード１４２のヒットフラ
グの論理和を算出し、メモリブロック１４４内に一致が
発生したメモリワード１４２が存在するかどうかを示す
もので、例えばメモリブロック１４４内に一致が発生し
たメモリワード１４２が存在する場合にアクティブ状態
である‘１’が出力され、存在しない場合に非アクティ
ブ状態である‘０’が出力される。
【００１７】続いて、カラムプライオリティエンコーダ
１５０は、カラムプライオリティ回路１４８およびカラ
ムエンコーダ１０６を有する。ここで、カラムプライオ
リティ回路１４８にはカラムセンス回路１１４のインバ
ータ１６４の出力が入力されている。また、カラムプラ
イオリティ回路１４８から出力されるブロックイネーブ
ル信号は、各々対応するメモリブロック１４４の各メモ
リワード１４２のＮＭＯＳ１４６のゲート、および、カ
ラムエンコーダ１０６に入力されており、カラムエンコ
ーダ１０６からは上位側の検索一致アドレスが出力され
ている。
【００１８】同じように、ロウセンス回路１１６は、各
々のメモリブロック１４４の同一順位のメモリワード１
４２毎に設けられており、それぞれＰＭＯＳ１６６およ
びインバータ１６８を有する。ここで、ＰＭＯＳ１６６
は、電源とフィード線１１０との間に接続され、フィー
ド線１１０はインバータ１６８に入力されて、インバー
タ１６８からはヒットフラグが出力されている。
【００１９】また、ロウプライオリティエンコーダ１５
４は、ロウプライオリティ回路１５２およびロウエンコ
ーダ１０８を有しており、ロウプライオリティ回路１５
２には、ロウセンス回路１１６のインバータ１６８の出
力が入力されている。また、ロウプライオリティ回路１
５２の出力はロウエンコーダ１０８に入力され、ロウエ
ンコーダ１０８からは下位ビット側の検索一致アドレス
が出力されている。なお、デコーダは、図面の煩雑さを
避けるために図示を省略してある。
【００２０】このＣＡＭ１５８において、ブロックヒッ
ト線１１２は、カラムセンス回路１１４のＰＭＯＳ１６
２によってあらかじめプリチャージされ、同じように、
フィード線１１０は、ロウセンス回路１１６のＰＭＯＳ
１６６によってあらかじめプリチャージされる。一致検
索の結果、各々のメモリワード１４２からはヒットフラ
グが出力され、まず、各々のメモリブロック１４４毎
に、ＯＲ回路によってブロックヒット信号が発生され、
このブロックヒット信号はカラムプライオリティ回路１
４８へ入力される。
【００２１】すなわち、メモリブロック１４４内の複数
のメモリワード１４２の内、少なくとも１つのメモリワ
ード１４２で一致が発生し、そのヒットフラグがアクテ
ィブ状態である‘１’であれば、このメモリワード１４
２のＮＭＯＳ１１８がオンされ、ブロックヒット線１１
２がＮＭＯＳ１１８を介してディスチャージされる。従
って、ブロックヒット線１１２の‘０’がインバータ１
６４によって反転され、カラムセンス回路１１４から
は、ブロックヒット信号としてアクティブ状態である
‘１’が出力される。
【００２２】これに対し、メモリブロック１４４内の全
てのメモリワード１４２で一致が発生せず、全てのヒッ
トフラグが非アクティブ状態である‘０’であれば、メ
モリワード１４２のＮＭＯＳ１１８はオンされず、全て
のブロックヒット線１１２はプリチャージされたままの
‘１’の状態に保持される。従って、ブロックヒット線
１１２の‘１’がインバータ１６４によって反転され、
カラムセンス回路１１４からは、ブロックヒット信号と
して非アクティブ状態である‘０’が出力される。
【００２３】また、前述のように、ＯＲ回路によって、
各々のメモリブロック１４４毎にブロックヒット信号が
発生されるのと同時に、各々のメモリブロック１４４の
各々のメモリワード１４２において、ヒットフラグがア
クティブ状態である‘１’であれば、このメモリワード
１４２のＮＭＯＳ１２０もオンされ、これに対して、非
アクティブ状態である‘０’であれば、ＮＭＯＳ１２０
はオフされたままの状態を保持する。
【００２４】カラムプライオリティ回路１０６では、所
定の優先順位に従って、アクティブ状態のブロックヒッ
ト信号の内の１つのブロックヒット信号だけが順次アク
ティブ状態として出力される、すなわち、他のアクティ
ブ状態のブロックヒット信号は一旦非アクティブ状態と
される。このカラムプライオリティ回路１４８から出力
されるブロックヒット信号はカラムエンコーダ１０６に
入力されるとともに、ブロックイネーブル信号として、
対応するメモリブロック１４４の全てのメモリワード１
４２のＮＭＯＳ１４６のゲートに入力される。
【００２５】このアクティブ状態のブロックイネーブル
信号によって、これに対応するメモリブロック１４４の
全てのメモリワード１４２のＮＭＯＳ１４６がオンさ
れ、このメモリブロック１４４の全てのメモリワード１
４２のヒットフラグが、各々対応するフィード線１１０
に出力される。これに対し、ブロックイネーブル信号が
非アクティブ状態である‘０’であれば、これに対応す
るメモリブロック１４４の全てのメモリワード１４２の
ＮＭＯＳ１４６がオフされたままの状態に保持され、フ
ィード線１１０から電気的に切り離される。
【００２６】すなわち、アクティブ状態のブロックイネ
ーブル信号が入力されるメモリブロック１４４におい
て、ヒットフラグがアクティブ状態である‘１’であれ
ば、このメモリワード１４２のＮＭＯＳ１４６がオンさ
れ、フィード線１１０はＮＭＯＳ１２０，１４６を介し
てディスチャージされる。従って、フィード線１１０の
‘０’がインバータ１６８によって反転され、ロウセン
ス回路１１６からは、ヒットフラグとしてアクティブ状
態である‘１’が出力される。
【００２７】これに対し、ヒットフラグが非アクティブ
状態である‘０’であれば、このメモリワード１４２の
ＮＭＯＳ１４６はオフされたままの状態に保持される。
従って、フィード線１１０はプリチャージされたままの
‘１’に保持され、フィード線１１０の‘１’がインバ
ータ１６８によって反転され、ロウセンス回路１１６か
らは、ヒットフラグとして非アクティブ状態である
‘０’が出力される。
【００２８】このロウセンス回路１１６からの出力はロ
ウプライオリティ回路１５２に入力される。ロウプライ
オリティ回路１５２では、カラムプライオリティ回路１
４８の場合と同じように、所定の優先順位に従って、ア
クティブ状態のヒットフラグの内の１つのヒットフラグ
だけが順次アクティブ状態として出力され、すなわち、
他のアクティブ状態のヒットフラグは一旦非アクティブ
状態として出力され、ロウエンコーダ１０８に入力され
る。
【００２９】最後に、ブロックヒット信号がカラムエン
コーダ１０６によって順次エンコードされ、アクティブ
状態のブロックヒット信号に対応するメモリブロック１
４４のアドレスが上位ビット側の検索一致アドレスとし
て出力されるのと同時に、このメモリブロック１４４の
ヒットフラグがロウエンコーダ１０６によって順次エン
コードされ、１つのアクティブ状態のヒットフラグに対
応するメモリワード１４２のアドレスが下位ビット側の
検索一致アドレスとして出力される。
【００３０】このように、大規模ＣＡＭにおいては、一
般的に、メモリアレイが複数のメモリブロックに分割さ
れ、かつ、プライオリティエンコーダが、上位（カラ
ム）および下位（ロウ）ビット用に分割されている。
【００３１】従って、大規模ＣＡＭでは、まず、カラム
プライオリティ回路により、優先順位に従って、アクテ
ィブ状態のメモリブロックを１つずつ順次選択し、次い
で、ロウプライオリティ回路により、優先順位に従っ
て、選択されたメモリブロック毎にアクティブ状態のメ
モリワードを１つずつ順次選択した後、アクティブ状態
のメモリブロックのアクティブ状態のメモリワードのア
ドレスを順次エンコードしているため、特に時間を要す
るという問題点があった。
【００３２】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、検索データと一
致する記憶データが保持されているメモリワードが１つ
しか存在しないアプリケーションの場合、検索処理を高
速化することができる連想メモリを提供することにあ
る。
【００３３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、検索しようとするデータとあらかじめ記
憶されているデータとの一致検索を行い、その一致検索
結果であるヒットフラグを各々出力する複数のメモリワ
ードを有するメモリブロックと、このメモリブロックの
複数のメモリワードから出力されるヒットフラグをエン
コードし、ただ１つのアクティブ状態のヒットフラグに
対応するメモリワードのアドレスを出力するエンコーダ
とを備え、各々の前記メモリワードに、一致検索の結
果、ただ１つのメモリワードでのみ一致が発生する記憶
データを書き込み、一致検索の結果、一致が発生したた
だ１つのメモリワードのアドレスを出力することを特徴
とする第１態様の連想メモリを提供するものである。
【００３４】また、本発明は、検索しようとするデータ
とあらかじめ記憶されているデータとの一致検索を行
い、その一致検索結果であるヒットフラグを各々出力す
る複数のメモリワードを有するメモリブロックと、所定
の優先順位に従って、前記メモリブロックの複数のメモ
リワードから出力されるアクティブ状態のヒットフラグ
の内の１つのヒットフラグだけをアクティブ状態として
順次出力するプライオリティ回路と、前記メモリブロッ
クの複数のメモリワードから出力されるヒットフラグと
前記プライオリティ回路から出力されるヒットフラグと
を切り替えて出力するセレクタと、このセレクタから出
力されるヒットフラグをエンコードし、ただ１つのアク
ティブ状態のヒットフラグに対応するメモリワードのア
ドレスを出力するエンコーダとを備え、各々の前記メモ
リワードに、一致検索の結果、ただ１つのメモリワード
でのみ一致が発生する記憶データを書き込んだ場合に
は、一致検索の結果、前記セレクタから、前記メモリブ
ロックの複数のメモリワードから出力されるヒットフラ
グを出力し、一致が発生したただ１つのメモリワードの
アドレスを出力し、複数の前記メモリワードで一致が発
生する場合には、一致検索の結果、前記セレクタから、
前記プライオリティ回路から出力されるヒットフラグを
出力し、所定の優先順位に従って、一致が発生したメモ
リワードのアドレスを順次出力することを特徴とする第
２態様の連想メモリを提供する。
【００３５】ここで、上記記載の第１および第２態様の
連想メモリであって、さらに、一致検索の結果、２つ以
上の前記ヒットフラグが同時にアクティブ状態であるこ
とを検出するマルチヒット検出回路を有するのが好まし
い。
【００３６】また、本発明は、検索しようとするデータ
とあらかじめ記憶されているデータとの一致検索を行
い、その一致検索結果であるヒットフラグを各々出力す
る複数のメモリワードを有し、複数の前記メモリワード
から各々出力されるヒットフラグの論理和であるブロッ
クヒット信号を出力するメモリブロックを複数有するメ
モリアレイと、このメモリアレイの複数のメモリブロッ
クから出力されるブロックヒット信号をエンコードし、
ただ１つのアクティブ状態のブロックヒット信号に対応
するメモリブロックのアドレスを出力するカラムエンコ
ーダと、前記複数のメモリブロックの複数のメモリワー
ドから各々出力されるヒットフラグをエンコードし、た
だ１つのアクティブ状態のヒットフラグに対応するメモ
リワードのアドレスを出力するロウエンコーダとを備
え、各々の前記メモリワードに、一致検索の結果、ただ
１つのメモリワードでのみ一致が発生する記憶データを
書き込み、一致検索の結果、一致が発生したただ１つの
メモリワードのアドレスを出力することを特徴とする第
３態様の連想メモリを提供する。
【００３７】また、本発明は、検索しようとするデータ
とあらかじめ記憶されているデータとの一致検索を行
い、その一致検索結果であるヒットフラグを各々出力す
る複数のメモリワードを有し、複数の前記メモリワード
から各々出力されるヒットフラグの論理和であるブロッ
クヒット信号を出力するメモリブロックを複数有するメ
モリアレイと、所定の優先順位に従って、前記メモリア
レイの複数のメモリブロックから出力されるアクティブ
状態のブロックヒット信号の内の１つのブロックヒット
信号だけをアクティブ状態として順次出力するカラムプ
ライオリティ回路と、前記メモリアレイの複数のメモリ
ブロックから出力されるブロックヒット信号と前記カラ
ムプライオリティ回路から出力されるブロックヒット信
号とを切り替えて出力するカラムセレクタと、このカラ
ムセレクタから出力されるブロックヒット信号をエンコ
ードし、ただ１つのアクティブ状態のブロックヒット信
号に対応するメモリブロックのアドレスを出力するカラ
ムエンコーダと、所定の優先順位に従って、前記カラム
プライオリティ回路から出力される１つのアクティブ状
態のブロックヒット信号に対応するメモリブロックの複
数のメモリワードから出力されるアクティブ状態のヒッ
トフラグの内の１つのヒットフラグだけをアクティブ状
態として順次出力するロウプライオリティ回路と、前記
メモリアレイの複数のメモリブロックから出力されるブ
ロックヒット信号に対応するメモリブロックの複数のメ
モリワードから出力されるヒットフラグと前記ロウプラ
イオリティ回路から出力されるヒットフラグとを切り替
えて出力するロウセレクタと、このロウセレクタから各
々出力されるヒットフラグをエンコードし、ただ１つの
アクティブ状態のヒットフラグに対応するメモリワード
のアドレスを出力するロウエンコーダとを備え、各々の
前記メモリワードに、一致検索の結果、ただ１つのメモ
リワードでのみ一致が発生する記憶データを書き込んだ
場合には、一致検索の結果、前記カラムセレクタから、
前記メモリアレイの複数のメモリブロックから出力され
るブロックヒット信号を出力し、かつ、前記ロウセレク
タから、前記メモリアレイの複数のメモリブロックから
出力されるブロックヒット信号に対応するメモリブロッ
クの複数のメモリワードから出力されるヒットフラグを
出力し、一致が発生したただ１つのメモリワードのアド
レスを出力し、複数の前記メモリワードで一致が発生す
る場合には、一致検索の結果、前記カラムセレクタか
ら、前記カラムプライオリティ回路から出力されるブロ
ックヒット信号を出力し、かつ、前記ロウセレクタか
ら、前記ロウプライオリティ回路から出力されるヒット
フラグを出力し、所定の優先順位に従って、一致が発生
したメモリワードのアドレスを順次出力することを特徴
とする第４態様の連想メモリを提供する。
【００３８】ここで、上記記載の第３および第４態様の
連想メモリであって、さらに、一致検索の結果、２つ以
上の前記ヒットフラグがアクティブ状態であることを検
出するマルチヒット検出回路を有するのが好ましい。
【００３９】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の連想メモリ（以下、ＣＡＭと
いう）を詳細に説明する。
【００４０】図１は、本発明の連想メモリの第１の実施
例の構成概念図である。このＣＡＭ１０は、例えば図９
に示す従来のＣＡＭ１５６と比較して、プライオリティ
回路２０を備えておらず、マルチヒット検出回路２４を
備えている点が相違するだけであり、これ以外の同一の
構成要素には同一の符号を付してある。すなわち、図示
例のＣＡＭ１０は、デコーダ１２、メモリブロック１
４、エンコーダ２２、マルチヒット検出回路２４等を備
えている。
【００４１】図１に示すＣＡＭ１０において、まず、デ
コーダ１２は、入力される書き込み／読み出し用アドレ
スをデコードし、この書き込み／読み出し用アドレスに
対応するデコード信号を出力する。このデコード信号で
指定されるメモリワード１６に対して、記憶データの書
き込み／読み出しが行われる。なお、デコーダ１２の構
成は何ら限定されず、従来より公知の各種構成のデコー
ダを利用することが可能である。
【００４２】続いて、メモリブロック１４は、記憶デー
タを保持する記憶部、および、検索データと記憶データ
との一致不一致を検出する検索部からなる複数のメモリ
ワードを有するもので、図示例の場合、ｎ個のメモリワ
ード１６を有する。各々のメモリワード１６は、記憶部
に所定ビット長の記憶データを保持し、検索部で検索デ
ータと記憶データとの一致検索を行い、その一致検索結
果であるヒットフラグを出力する。
【００４３】なお、本発明のＣＡＭ１０は、一致検索の
結果、ただ１つのメモリワード１６でのみ一致が発生す
るアプリケーションに適用されるものであり、従って、
各々のメモリワード１６には、一致検索の結果、ただ１
つのメモリワード１６でのみ一致が発生するように記憶
データが書き込まれる。
【００４４】ここで、図２に、メモリワードの第１の実
施例の構成回路図を示す。図示例のメモリワード２６
は、一致検出型のメモリワードの一例を示すもので、複
数のメモリビット２８を有する。また、各々のメモリビ
ット２８は、ＳＲＡＭ型の記憶部３０および検索部３２
によって構成されている。なお、同図には、反転一致検
出線ＭＬ￣を検出し、このメモリワード２６のヒットフ
ラグを出力するセンス回路３４も示してある。
【００４５】メモリワード２６において、記憶部３０
は、２つのインバータ３６，３８、および、２つのＮ型
ＭＯＳトランジスタ（以下、ＮＭＯＳという）４０，４
２を有する。ここで、２つのインバータ３６，３８は、
一方の出力が他方の入力に互いに接続されている。ま
た、２つのＮＭＯＳ４０，４２は、ビット線ＢＬおよび
反転ビット線ＢＬ￣と２つのインバータ３６，３８の入
力との間に各々接続され、そのゲートはともにワード線
ＷＬに接続されている。
【００４６】検索部３２は、３つのＮＭＯＳ４４，４
６，４８を有する。ここで、ＮＭＯＳ４４，４６は、ビ
ット線ＢＬと反転ビット線ＢＬ￣との間に直列接続さ
れ、そのゲートには、記憶部３０のインバータ３８，３
６の出力が各々入力されている。また、全てのメモリビ
ット２８のＮＭＯＳ４８が直列接続され、これが反転一
致検出線ＭＬ￣とされている。各々のＮＭＯＳ４８のゲ
ートは、それぞれ対応するメモリビット２８のＮＭＯＳ
４４，４６の接続点に接続されている。
【００４７】また、センス回路３４は、プリチャージト
ランジスタであるＰ型ＭＯＳトランジスタ（以下、ＰＭ
ＯＳという）５０、ディスチャージトランジスタとなる
ＮＭＯＳ５２およびインバータ５４を有する。ここで、
反転一致検出線ＭＬ￣はインバータ５４に入力されてい
る。また、反転一致検出線ＭＬ￣の図中右側の端部と電
源との間にはＰＭＯＳ５０が接続され、左側の端部とグ
ランドとの間にはＮＭＯＳ５２が接続されている。
【００４８】このメモリワード２６において、ワード線
ＷＬは、デコーダ１２から出力されるデコード信号によ
って駆動される。図示例の場合、このワード線ＷＬがア
クティブ状態である‘１’に駆動された場合、記憶部３
０のＮＭＯＳ４０，４２がともにオンされ、インバータ
３６，３８の入力は各々ビット線ＢＬおよび反転ビット
線ＢＬ￣に接続され、ビット線ＢＬおよび反転ビット線
ＢＬ￣を介して、記憶部３０に記憶データの書き込み／
読み出しが行われる。
【００４９】ここで、メモリビット２８の記憶部３０に
保持されている記憶データが‘１’、すなわち、インバ
ータ３６，３８の出力が各々‘０’，‘１’である場
合、検索部３２のＮＭＯＳ４４，４６は各々オンおよび
オフされ、ＮＭＯＳ４８のゲートはビット線ＢＬに接続
される。これに対し、記憶データが‘０’である場合、
検索部３２のＮＭＯＳ４４，４６は各々オフおよびオン
され、ＮＭＯＳ４８のゲートは反転ビット線ＢＬ￣に接
続される。
【００５０】一致検索を行う場合、まず、検索データ
が、各々のメモリビット２８のビット線ＢＬおよび反転
ビット線ＢＬ￣に駆動される。すなわち、あるメモリビ
ット２８の検索データが‘１’である場合、このメモリ
ビット２８のビット線ＢＬおよび反転ビット線ＢＬ￣は
各々‘１’および‘０’に駆動される。これに対し、検
索データが‘０’である場合、ビット線ＢＬおよび反転
ビット線ＢＬ￣は各々‘０’および‘１’に駆動され
る。
【００５１】従って、‘１’の記憶データが保持されて
いるメモリビット２８に‘１’の検索データが与えられ
る、あるいは、‘０’の記憶データが保持されているメ
モリビット２８に‘０’の検索データが与えられる、す
なわち、記憶データと一致する検索データが与えられた
場合、検索部３２のＮＭＯＳ４８がオンされる。これに
対し、記憶データと一致しない検索データが与えられた
場合、検索部３２のＮＭＯＳ４８はオフされる。
【００５２】続いて、センス回路３４のＰＭＯＳ５０が
オンされ、かつ、ＮＭＯＳ５２がオフされて、反転一致
検出線ＭＬ￣がプリチャージされる。この時、反転一致
検出線ＭＬ￣は‘１’となり、この‘１’がセンス回路
３４のインバータ３４により反転出力されてヒットフラ
グは‘０’となる。その後、センス回路３４のＰＭＯＳ
５０がオフされ、かつ、ＮＭＯＳ５２がオンされて、反
転一致検出線ＭＬ￣がディスチャージされる。
【００５３】この時、メモリワード２６の全てのメモリ
ビット２８のＮＭＯＳ４８がオンされていれば、反転一
致検出線ＭＬ￣は‘０’となり、ヒットフラグは‘１’
となる。すなわち、検索データと記憶データとの一致が
検出される。これに対して、メモリビット２８のＮＭＯ
Ｓ４８が１つでもオフされていれば、反転一致検出線Ｍ
Ｌ￣は‘１’の状態を保持し、ヒットフラグは‘０’の
ままの状態に保持される。すなわち、不一致が検出され
る。
【００５４】このように、一致検出型のメモリワード２
６においては、初めヒットフラグを不一致状態に設定し
ておき、検索データと記憶データとの一致が検出された
場合にだけヒットフラグが一致状態に変化するため、一
致検出が終了したタイミング信号を別途用意することな
く、ヒットフラグが不一致状態から一致状態に変化した
タイミングで、一致が検出されたメモリワードのアドレ
スのエンコードを開始させることができるという利点が
ある。
【００５５】続いて、図３に、メモリワードの第２の実
施例の構成回路図を示す。図示例のメモリワード５６
は、不一致検出型のメモリワードの一例を示すもので、
ＳＲＡＭ型の記憶部３０および検索部６０によって構成
される複数のメモリビット５８を有する。なお、同図に
は、一致検出線ＭＬを検出し、このメモリワード５６の
ヒットフラグを出力するセンス回路６２、および、ヒッ
トフラグの出力タイミングを制御するＡＮＤゲート６４
も示してある。
【００５６】メモリワード５６において、記憶部３０
は、図２に示すメモリワード２６の各々のメモリビット
２８の記憶部３０と同じである。検索部６０は、３つの
ＮＭＯＳ６６，６８，７０を有する。ここで、ＮＭＯＳ
６６，６８は、ビット線ＢＬと反転ビット線ＢＬ￣との
間に直列接続され、そのゲートには、記憶部３０のイン
バータ３６，３８の出力が各々入力されている。また、
ＮＭＯＳ７０は、一致検出線ＭＬとグランドとの間に接
続され、そのゲートは、ＮＭＯＳ６６，６８の接続点に
接続されている。
【００５７】また、センス回路６２は、ＰＭＯＳ５０お
よびバッファ７２を有する。ここで、一致検出線ＭＬは
バッファ７２に入力されており、一致検出線ＭＬと電源
との間にはＰＭＯＳ５０が接続されている。なお、バッ
ファ７２の出力は、ＡＮＤゲート６４の一方の入力に入
力されており、ＡＮＤゲート６４の他方の入力には、ヒ
ットフラグの出力タイミングを制御するための制御信号
であるタイミング信号が入力されている。
【００５８】このメモリワード５６において、メモリビ
ット５８の記憶部３０に保持されている記憶データが
‘１’、すなわち、インバータ３６，３８の出力が各々
‘０’，‘１’である場合、検索部６０のＮＭＯＳ６
６，６８が各々オフおよびオンされ、ＮＭＯＳ７０のゲ
ートは反転ビット線ＢＬ￣に接続される。これに対し、
記憶データが‘０’である場合、ＮＭＯＳ７０のゲート
はビット線ＢＬに接続される。
【００５９】一致検索を行う場合、まず、各々のメモリ
ビット５８のビット線ＢＬおよび反転ビット線ＢＬ￣が
ともに‘０’に駆動される。従って、メモリワード５６
に保持されている記憶データの値に係らず、全てのメモ
リビット５８のＮＭＯＳ７０が一旦オフされる。
【００６０】続いて、センス回路６２のＰＭＯＳ５０が
オンされ、一致検出線ＭＬがプリチャージされる。この
時、一致検出線ＭＬは‘１’となり、センス回路６２の
バッファ７２から出力されるヒットフラグも‘１’とな
る。なお、タイミング信号は‘０’とされており、ＡＮ
Ｄゲート６４の出力は‘０’である。センス回路６２の
ＰＭＯＳ５０がオフされた後、検索データが、各々のメ
モリビット５８のビット線ＢＬおよび反転ビット線ＢＬ
￣に駆動される。
【００６１】この時、メモリワード５６のメモリビット
５８のＮＭＯＳ７０が１つでもオンされていれば、一致
検出線ＭＬはディスチャージされて‘０’となり、ヒッ
トフラグも‘０’となる。すなわち、検索データと記憶
データとの不一致が検出される。これに対し、全てのメ
モリビット５８のＮＭＯＳ７０がオフされていれば、一
致検出線ＭＬは‘１’の状態に保持され、ヒットフラグ
も‘１’のままの状態に保持される。すなわち、一致が
検出される。その後、タイミング信号が‘１’とされ、
ＡＮＤゲート６４から‘１’のヒットフラグが出力され
る。
【００６２】このように、不一致検出型のメモリワード
５６においては、初めヒットフラグを一致状態に設定し
ておき、検索データと記憶データとの不一致が検出され
た場合にだけヒットフラグが不一致状態に変化するた
め、ヒットフラグの出力タイミングを制御するタイミン
グ信号を別途用意する必要がある。このタイミング信号
は、プライオリティ回路を備えている、備えていないに
係らず、不一致検出型のメモリワード５６を用いる場合
に必須の要件である。
【００６３】従って、本発明のＣＡＭ１０においては、
一致検出型のメモリワード２６でも、不一致検出型のメ
モリワード５６でも使用可能であるが、ヒットフラグの
出力タイミングを制御するタイミング信号を必要とする
不一致検出型のメモリワード５６を用いるよりも、タイ
ミング信号を発生することなく、一致検索からアドレス
のエンコードまでの動作を行わせることができる一致検
出型のメモリワード２６を用いるのがより好ましい。
【００６４】なお、メモリワードの構成は何ら限定され
ず、従来より公知の各種構成のメモリワードを利用する
ことが可能である。また、各々のメモリビットの記憶部
もＳＲＡＭ型に限定されず、ＲＯＭ型のものでもよい。
続いて、図示例のＣＡＭ１０において、エンコーダ２２
は、ヒットフラグの内のただ１つのアクティブ状態のヒ
ットフラグに対応するメモリワード１６のアドレスをエ
ンコードし、これを検索一致アドレスとして出力する。
【００６５】例えば、図４に、エンコーダの一実施例の
構成回路図を示す。図示例のエンコーダ７４は、入力さ
れるｎ本のヒットフラグをエンコードし、ただ１つのア
クティブ状態の‘１’のヒットフラグに対応するメモリ
ワード１６のアドレスを、ｎ＝２m である場合にｍ本の
検索一致アドレスとして出力するバイナリエンコーダの
一例を示すもので、プリチャージ用のＰＭＯＳ７６、デ
ィスチャージ用のＮＭＯＳ７８およびインバータ８０を
有する。
【００６６】ここで、ＰＭＯＳ７６は、電源と各々のア
ドレス線ＬADの図中上側の端部との間に接続されてい
る。ＮＭＯＳ７８は、エンコードされるメモリワード１
６のバイナリアドレスに各々対応して設けられており、
各々対応するアドレス線ＬADとグランドとの間に接続さ
れ、そのゲートには、各々のヒットフラグが入力されて
いる。また、各々のアドレス線ＬADの下側の端部がイン
バータ８０に入力され、インバータ８０からは、ｍ本の
検索一致アドレスが出力されている。
【００６７】アドレスをエンコードする場合、まず、例
えばタイミング信号の制御により、ｎ本のヒットフラグ
が一旦‘０’とされて全てのＮＭＯＳ７８がオフされ、
かつ、ＰＭＯＳ７６がオンされて全てのアドレス線ＬAD
がプリチャージされる。
【００６８】その後、ＰＭＯＳ７６がオフされ、ただ１
つのヒットフラグがアクティブ状態である‘１’とな
る。この時、この‘１’のヒットフラグに対応するＮＭ
ＯＳ７８だけがオンされ、ＮＭＯＳ７８が設けられてい
るアドレス線ＬADはディスチャージされて‘０’とな
り、ＮＭＯＳ７８が設けられていないアドレス線ＬADは
プリチャージされたままの‘１’の状態に保持される。
アドレス線ＬADの状態はインバータ８０によって反転さ
れ、検索一致アドレスとして出力される。
【００６９】このエンコーダ２２のように、大規模な半
導体装置では、一般的に、高集積化や高速化の目的でダ
イナミック型の回路が使用される場合が多い。しかし、
ダイナミック型の回路は、入力される全ての信号が確定
してから動作を開始させなければ誤動作するため、信号
を入力するタイミングを制御するための制御信号である
タイミング信号を用意する必要がある。また、ダイナミ
ック型の回路の動作には、誤動作を防止するためのタイ
ミングマージンが必要である。
【００７０】ここで、従来のＣＡＭは、様々なアプリケ
ーションに対応することができるように設計されてお
り、一致検索の結果、２つ以上のメモリワードで一致が
発生する場合があるため、必然的にプライオリティエン
コーダが使用されている。従って、従来のＣＡＭにおい
ては、プライオリティ回路の動作時間だけでなく、プラ
イオリティ回路をダイナミック型の回路で構成している
場合、そのタイミングマージン分の動作時間も必要とな
る。
【００７１】ところで、例えば複数のコンピュータが接
続されたネットワーク環境において、各々のコンピュー
タは、固有のネットワークアドレスが与えられることに
よって一意に識別される。このように、例えばネットワ
ークアドレスを管理する場合、ＣＡＭ１０のメモリワー
ド１６には、個々のコンピュータに固有のネットワーク
アドレスが保持されるため、一致検索の結果、ただ１つ
のメモリワード１６でのみ一致が発生するという限定的
な使用条件となる場合が多い。
【００７２】これに基づいて、本発明のＣＡＭ１０は、
一致検索の結果、ただ１つのメモリワードでのみ一致が
発生する使用条件のアプリケーションにおいて、プライ
オリティ回路を省いたことにより、プライオリティ回路
そのものの動作時間だけでなく、タイミングマージン分
の時間も含めて検索処理を高速化させることができる。
また、プライオリティ回路に係るタイミング信号を発生
させるための煩雑な制御回路等も省略できるという利点
がある。
【００７３】なお、エンコーダ２２の構成は何ら限定さ
れず、従来より公知の各種構成のエンコーダを利用する
ことが可能である。最後に、マルチヒット検出回路２４
は、２つ以上のメモリワード１６で一致が発生したこと
を検出し、その検出結果であるマルチヒット検出信号を
出力する。このマルチヒット検出信号は、２つ以上のメ
モリワードで一致が発生した場合のエラー検出信号とし
て用いられる。
【００７４】例えば、図５に、マルチヒット検出回路の
一実施例の構成回路図を示す。図示例のマルチヒット検
出回路８２は、プリチャージ用のＰＭＯＳ８４、センス
電流駆動用のＮＭＯＳ８６、リファレンス電流駆動用の
ＮＭＯＳ９２、各々ＮＭＯＳ８６，９２に対して電気的
なバランスをとるために設けられているダミートランジ
スタであるＮＭＯＳ８８，９０、ディスチャージ用のＮ
ＭＯＳ９４、および、差動センスアンプ９６を有する。
【００７５】ここで、ＰＭＯＳ８４は、電源とセンス線
ＬSEN およびリファレンス線ＬREFの図中上側の端部と
の間に各々接続され、そのゲートにはセンスイネーブル
信号が入力されている。また、ＮＭＯＳ８６は、センス
線ＬSEN とディスチャージ線ＬDIS との間に各々並列接
続されており、そのゲートには、各々対応するヒットフ
ラグが入力されている。ＮＭＯＳ９２は、リファレンス
線ＬREF とディスチャージ線ＬDIS との間に接続され、
そのゲートは電源に接続されている。
【００７６】同じように、ＮＭＯＳ９０は、センス線Ｌ
SEN とディスチャージ線ＬDIS との間に接続され、その
ゲートはグランドに接続されている。また、ＮＭＯＳ８
８は、リファレンス線ＬREF とディスチャージ線ＬDIS
との間に各々並列接続されており、そのゲートはグラン
ドに接続されている。すなわち、図示例のマルチヒット
検出回路８２の場合、ＮＭＯＳ８８，９０は常にオフさ
れており、ＮＭＯＳ９２は常にオンされている。
【００７７】また、ＮＭＯＳ９４は、ディスチャージ線
ＬDIS とグランドとの間に接続され、そのゲートにはセ
ンスイネーブル信号が入力されている。センス線ＬSEN
およびリファレンス線ＬREF の下側の端部は差動センス
アンプ９６に入力され、差動センスアンプ９６からは、
マルチヒット検出信号が出力されている。なお、ＮＭＯ
Ｓ９２は、ＮＭＯＳ８６の１．５倍のサイズのトランジ
スタであり、ＮＭＯＳ８６の１．５個分の電流駆動能力
を有する。また、ＮＭＯＳ９２とのバランスをとるため
に、ＮＭＯＳ９０はＮＭＯＳ９２と同サイズのトランジ
スタである。
【００７８】ここで、センスイネーブル信号は、このマ
ルチヒット検出回路８２の動作を制御するタイミング信
号である。このマルチヒット検出回路８２では、まず、
センスイネーブル信号が‘０’とされる。この時、ＰＭ
ＯＳ８４がオン、かつ、ＮＭＯＳ９４がオフされ、セン
ス線ＬSEN 、リファレンス線ＬREF およびディスチャー
ジ線ＬDIS がともに同電位にプリチャージされる。な
お、ＮＭＯＳ８６は、各々対応するヒットフラグの状態
に応じてオンまたはオフされる。
【００７９】その後、センスイネーブル信号が‘１’と
される。この時、ＰＭＯＳ８４がオフ、かつ、ＮＭＯＳ
９４がオンされ、センス線ＬSEN は、アクティブ状態の
ヒットフラグに対応する個数のＮＭＯＳ８６を介してデ
ィスチャージされる。これに対し、リファレンス線Ｌ
REF は、ＮＭＯＳ８６の１．５個分の電流駆動能力を有
するＮＭＯＳ９２を介してディスチャージされる。
【００８０】すなわち、アクティブ状態のヒットフラグ
が１つであれば、センス線ＬSEN が１個のＮＭＯＳ８６
を介してディスチャージされるのに対して、リファレン
ス線ＬREF が、ＮＭＯＳ８６の１．５個分の電流駆動能
力を有するＮＭＯＳ９２を介してディスチャージされる
ため、センス線ＬSEN よりもリファレンス線ＬREF の方
が速くディスチャージされる。これに対し、アクティブ
状態のヒットフラグが２つ以上あれば、リファレンス線
ＬREF よりもセンス線ＬSEN の方が速くディスチャージ
される。
【００８１】このセンス線ＬSEN とリファレンス線Ｌ
REF との間の電位差は差動センスアンプ９６によって検
出され、マルチヒット検出信号として出力される。マル
チヒット検出信号としては、例えばアクティブ状態のヒ
ットフラグが１つであれば‘０’が出力され、２つ以上
のアクティブ状態のヒットフラグが検出されれば‘１’
が出力される。従って、マルチヒット検出信号の状態に
より２つ以上のメモリワードで一致が発生したかどうか
を判定することができる。
【００８２】ＣＡＭ１０においては、一致検索の結果、
各々のメモリワード１６から出力されるヒットフラグの
内、ただ１つのヒットフラグだけがアクティブ状態とな
る、すなわち、他のヒットフラグは非アクティブ状態と
なる。すなわち、既に述べたように、本発明のＣＡＭ１
０を適用するアプリケーションにおいては、一致検索の
結果、ただ１つのメモリワード１６でのみ一致が発生す
るように記憶データの書き込みが行われる。
【００８３】各々のメモリワード１６から出力されるヒ
ットフラグは、エンコーダ２２によってエンコードさ
れ、ただ１つのアクティブ状態のヒットフラグに対応す
るメモリワード１６のアドレスが検索一致アドレスとし
て出力される。これに対し、２つ以上のヒットフラグが
アクティブ状態である場合、エンコーダ２２からは間違
った検索一致アドレスが出力されてしまうが、前述のマ
ルチヒット検出信号によって、このエラーを検出するこ
とができる。
【００８４】なお、マルチヒット検出回路２４の構成は
何ら限定されず、各種構成のものが利用可能である。ま
た、各々のメモリワードには、一致検索の結果、ただ１
つのメモリワード１６でのみ一致が発生する記憶データ
が書き込まれるため、必ずしもマルチヒット検出回路２
４を備えていなくてもよいが、複数一致の場合のエラー
検出のためにマルチヒット検出回路２４を設けておくの
が好ましい。本発明の第１の実施例のＣＡＭは、基本的
に以上のようなものである。
【００８５】次に、図６は、本発明のＣＡＭの第２の実
施例の構成概念図である。このＣＡＭ９８は、図１０に
示す従来のＣＡＭと比較して、カラムプライオリティ回
路およびロウプライオリティ回路を備えておらず、これ
に伴って、各々のメモリワード１００の一部が変更され
ている点、および、マルチヒット検出回路を備えている
点が相違するだけであるから、同一の構成要素には同一
の符号を付し、ここでは、その詳細な説明は省略する。
【００８６】すなわち、図示例のＣＡＭ９８は、各々複
数個のメモリワード１００からなる複数個のメモリブロ
ック１０２に分割されたメモリアレイ１０４、各々上位
および下位ビット側の検索一致アドレスを出力するカラ
ムエンコーダ１０６およびロウエンコーダ１０８、各々
ブロックヒット線１１２およびフィード線１１０の電圧
レベルを検出するカラムセンス回路１１４およびロウセ
ンス回路１１６、マルチヒット検出回路１２２等を備え
ている。
【００８７】まず、各々のメモリワード１００は、その
一部だけしか示していないが、２つのＮＭＯＳ１１８，
１２０を有する。ここで、ＮＭＯＳ１１８，１２０は、
それぞれ対応するブロックヒット線１１２およびフィー
ド線１１０とグランドとの間に直列接続されており、そ
のゲートはともにヒットフラグに接続されている。ま
た、カラムセンス回路１１４およびロウセンス回路１１
６の出力は、各々カラムエンコーダ１０６およびロウエ
ンコーダ１０８に入力されている。
【００８８】また、マルチヒット検出回路１２２は、カ
ラムマルチヒット検出回路１２４、ロウマルチヒット検
出回路１２６、および、検出信号出力回路１２８を有す
る。ここで、カラムマルチヒット検出回路１２４および
ロウマルチヒット検出回路１２６には、各々カラムセン
ス回路１１４およびロウセンス回路１１６の出力が入力
され、その出力はともに検出信号出力回路１２８に入力
されている。また、検出信号出力回路１２８からは、ヒ
ット信号およびマルチヒット信号が出力されている。
【００８９】なお、前述のヒット信号は、一致検索の結
果、一致が発生したメモリワードが存在することを検出
するものである。また、図６において、デコーダは、図
面の煩雑さを避けるために同じく図示を省略してある。
【００９０】このＣＡＭ９８は、本発明を大規模ＣＡＭ
に適用する、すなわち、図１に示すＣＡＭ１０におい
て、メモリアレイを複数のメモリブロックに分割し、か
つ、エンコーダを上位（カラム）および下位（ロウ）ビ
ット用に分割した場合の一例を示すものである。このＣ
ＡＭ９８においても、各々のメモリワード１００には、
一致検索の結果、ただ１つのメモリワード１００でのみ
一致が発生するように記憶データが書き込まれる。
【００９１】従って、一致検索の結果、アクティブ状態
のヒットフラグが出力されるただ１つのメモリワード１
００では、２つのＮＭＯＳ１１８，１２０が同時にオン
され、このメモリワード１００に対応するブロックヒッ
ト線１１２およびフィード線１１０が同時にディスチャ
ージされる。これにより、このブロックヒット線１１２
およびフィード線１１０に対応するブロックヒット信号
およびヒットフラグが、アクティブ状態の‘１’とな
る。
【００９２】これに対し、非アクティブ状態のヒットフ
ラグが出力される他の全てのメモリワード１００では、
２つのＮＭＯＳ１１８，１２０がともにオフされ、これ
らのメモリワード１００に対応するブロックヒット線１
１２およびフィード線１１０はプリチャージされたまま
の‘１’の状態に保持される。従って、これらのブロッ
クヒット線１１２およびフィード線１１０に対応するブ
ロックヒット信号およびヒットフラグは、非アクティブ
状態の‘０’のままの状態である。
【００９３】ブロックヒット信号は、カラムエンコーダ
１０６およびカラムマルチヒット検出回路１２４に入力
され、ヒットフラグは、ロウエンコーダ１０８およびロ
ウマルチヒット検出回路１２６に入力される。カラムマ
ルチヒット検出回路１２４によって、２つ以上のメモリ
ブロック１０２に跨がって一致が発生しているかどうか
が検出され、ロウマルチヒット検出回路１２６によっ
て、２つ以上の同一順位のメモリワードに跨がって一致
が発生ているかどうかが検出される。
【００９４】最後に、ブロックヒット信号がカラムエン
コーダによってエンコードされ、ただ１つのアクティブ
状態のブロックヒット信号に対応するメモリブロックの
アドレスが上位ビット側の検索一致アドレスとして出力
されるのと同時に、ヒットフラグがロウエンコーダによ
ってエンコードされ、ただ１つのアクティブ状態のヒッ
トフラグに対応するメモリワードのアドレスが下位ビッ
ト側の検索一致アドレスとして出力される。
【００９５】このＣＡＭ９８においては、例えば図１０
に示す従来のＣＡＭのように、優先順位に従って、アク
ティブ状態のメモリブロックを１つずつ順次選択し、選
択されたメモリブロック毎にアクティブ状態のメモリワ
ードを１つずつ順次選択した後でエンコードが開始され
るのではなく、ただ１つのアクティブ状態のブロックヒ
ット信号およびヒットフラグを同時にエンコードするこ
とができるため、極めて高速に検索処理を行うことがで
きる。本発明の第２の実施例のＣＡＭは、基本的に以上
のようなものである。
【００９６】次に、図７は、本発明のＣＡＭの第３の実
施例の構成概念図である。このＣＡＭは、図９に示す従
来のＣＡＭと比較して、セレクタ１３２およびマルチヒ
ット検出回路２４を備えている点が相違するだけである
から、同一の構成要素には同一の符号を付し、ここで
は、その詳細な説明は省略する。
【００９７】すなわち、図示例のＣＡＭ１３０は、デコ
ーダ１２、ｎ個のメモリワード１６からなるメモリブロ
ック１４、プライオリティ回路２０およびエンコーダ２
２からなるプライオリティエンコーダ１８、各々のメモ
リワード１６から出力されるヒットフラグとプライオリ
ティ回路２０から出力されるヒットフラグとを選択的に
切り替えて出力するセレクタ１３２、ならびに、マルチ
ヒット検出回路２４を備えている。
【００９８】ここで、セレクタ１３２は、各々のメモリ
ワード１６に対応して設けられており、セレクタ１３２
には、各々のメモリワード１６から出力されるヒットフ
ラグ、および、プライオリティ回路２０から出力される
ヒットフラグが入力され、その出力はエンコーダ２２お
よびマルチヒット検出回路２４に入力されている。ま
た、セレクタ１３２の選択入力には、このＣＡＭ１３０
の動作モードを選択的に切り替えるセレクト信号が入力
されている。
【００９９】また、マルチヒット検出回路２４は図１に
示すものと同じであり、マルチヒット検出回路２４から
は、マルチヒット検出信号が出力されている。各々のメ
モリワード１６に、一致検索の結果、ただ１つのメモリ
ワード１６でのみ一致が発生するように記憶データが書
き込まれている場合には、セレクト信号を‘１’とす
る。この場合、ＣＡＭ１３０は、図１に示す本発明のＣ
ＡＭ１０と全く同じように動作する。この時、セレクタ
１３２からは、プライオリティ回路２０をバイパスし
て、各々のメモリワード１６から出力されるヒットフラ
グが出力される。
【０１００】一致検索後、各々のメモリワード１６から
出力されるヒットフラグは、セレクタ１３２によって、
プライオリティ回路２０を介さずに直接エンコーダ２２
に入力され、ただ１つのアクティブ状態のヒットフラグ
に対応するメモリワード１６のアドレスがエンコードさ
れ、検索一致アドレスとして出力される。
【０１０１】これに対し、一致検索の結果、複数のメモ
リワード１６で一致が発生する可能性がある場合には、
セレクト信号を‘０’とする。この場合、ＣＡＭ１３０
は、図９に示す従来のＣＡＭと全く同じように動作す
る。この時、セレクタ１３２からは、プライオリティ回
路２０から出力されるヒットフラグが出力される。
【０１０２】一致検索後、各々のメモリワード１６から
出力されるヒットフラグは、プライオリティ回路２０に
入力され、優先順位に従って、アクティブ状態のヒット
フラグの内の１つのヒットフラグだけが順次アクティブ
状態として出力された後、エンコーダ２２によって、た
だ１つのアクティブ状態のヒットフラグに対応するメモ
リワード１６のアドレスが順次エンコードされる。
【０１０３】このＣＡＭ１３０においては、セレクト信
号の制御によって、図１に示す本発明のＣＡＭ１０の動
作を選択した場合、一致検索の結果、ただ１つのメモリ
ワード１６でのみ一致が発生するという特定のアプリケ
ーションにおいて、極めて高速に検索処理を行うことが
できるし、図９に示す従来のＣＡＭの動作を選択した場
合、様々なアプリケーションに対応させることができ、
このＣＡＭ１３０を汎用的に使用することもできる。本
発明の第３の実施例のＣＡＭは、基本的に以上のような
ものである。
【０１０４】次に、図８は、本発明のＣＡＭの第４の実
施例の構成概念図である。このＣＡＭ１３４は、図１０
に示す従来のＣＡＭと比較して、カラムセレクタ１３６
およびロウセレクタ１３８、ＯＲ回路１４０、ならび
に、マルチヒット検出回路１２２を備えている点が相違
するだけであるから、同一の構成要素には同一の符号を
付し、ここでは、その詳細な説明は省略する。
【０１０５】すなわち、同図に示すＣＡＭ１３４は、各
々複数個のメモリワード１４２からなる複数個のメモリ
ブロック１４４に分割されたメモリアレイ１７０、カラ
ムプライオリティ回路１４８およびカラムエンコーダ１
０６からなるカラムプライオリティエンコーダ１５０、
ロウプライオリティ回路１５２およびロウエンコーダ１
０８からなるロウプライオリティエンコーダ１５４、カ
ラムセンス回路１１４およびロウセンス回路１１６、カ
ラムセレクタ１３６およびロウセレクタ１３８、ＯＲ回
路１４０、ならびに、マルチヒット検出回路１２２を備
えている。
【０１０６】ここで、カラムセレクタ１３６は、各々の
カラムセンス回路１１４から出力されるブロックヒット
信号とカラムプライオリティ回路１４８から出力される
ブロックヒット信号とを選択的に切り替えて出力するも
のであり、同じく、ロウセレクタ１３８は、各々のロウ
センス回路１１６から出力されるヒットフラグとロウプ
ライオリティ回路１５２から出力されるヒットフラグと
を選択的に切り替えて出力するものである。
【０１０７】カラムセレクタ１３６には、カラムセンス
回路１１４から出力されるブロックヒット信号、およ
び、カラムプライオリティ回路１４８から出力されるブ
ロックヒット信号が入力され、その出力はカラムエンコ
ーダ１０６およびカラムマルチヒット検出回路１２４に
入力されている。同じく、ロウセレクタ１３８には、ロ
ウセンス回路１１６から出力されるヒットフラグ、およ
び、ロウプライオリティ回路１５２から出力されるヒッ
トフラグが入力され、その出力はロウエンコーダ１０８
およびロウマルチヒット検出回路１２６に入力されてい
る。また、カラムセレクタ１３６およびロウセレクタ１
３８の選択入力には、このＣＡＭ１３４の動作モードを
選択的に切り替えるセレクト信号が入力されている。
【０１０８】また、ＯＲ回路１４０は、カラムプライオ
リティ回路１４８から出力されるブロックヒット信号の
状態に係らず、全てのブロックイネーブル信号を強制的
にアクティブ状態である‘１’の状態にするものであ
る。ＯＲ回路１４０には、カラムプライオリティ回路１
４８から出力されるブロックヒット信号、および、前述
のセレクト信号が入力されており、その出力は、ブロッ
クイネーブル信号として、各々対応するメモリブロック
１４４内の全てのメモリワード１４２のＮＭＯＳ１４６
のゲートに入力されている。
【０１０９】なお、マルチヒット検出回路１２２は、図
６に示すものと同じである。また、デコーダは、図面の
煩雑さを避けるために同じく図示を省略してある。
【０１１０】各々のメモリワード１４２に、一致検索の
結果、ただ１つのメモリワードでのみ一致が発生するよ
うに記憶データが書き込まれている場合には、動作モー
ドを切り替えるためのセレクト信号を‘１’とする。こ
の場合、ＣＡＭ１３４は、図６に示す本発明のＣＡＭ９
８と全く同じように動作する。この時、カラムセレクタ
１３６からは、カラムセンス回路１１４から出力される
ブロックヒット信号が出力され、ＯＲ回路１４０から出
力される全てのブロックイネーブル信号がアクティブ状
態である‘１’となる。また、ロウセレクタ１３８から
は、ロウセンス回路１１６から出力されるヒットフラグ
が出力される。
【０１１１】一致検索後、カラムセンス回路１１４から
出力されるブロックヒット信号は、カラムセレクタ１３
６によって、カラムプライオリティ回路１４８を介さず
に直接カラムエンコーダ１０６に入力される。また、ロ
ウセンス回路１１６から出力されるヒットフラグは、ロ
ウセレクタ１３８によって、ロウプライオリティ回路１
５２を介さずに直接ロウエンコーダ１０８に入力され
る。
【０１１２】そして、ブロックヒット信号はカラムエン
コーダ１０６でエンコードされ、ただ１つのアクティブ
状態のブロックヒット信号に対応するメモリブロック１
４４のアドレスが上位ビット側の検索一致アドレスとし
て出力されるのと同時に、ヒットフラグはロウエンコー
ダ１０８でエンコードされ、ただ１つのアクティブ状態
のヒットフラグに対応するメモリワード１４２のアドレ
スが下位ビット側の検索一致アドレスとして出力され
る。
【０１１３】これに対し、一致検索の結果、複数のメモ
リブロック１４４の複数のメモリワード１４２で一致が
発生する可能性がある場合には、セレクト信号を‘０’
とする。この場合、ＣＡＭ１３４は、図１０に示す従来
のＣＡＭと全く同じように動作する。この時、カラムセ
レクタ１３６からは、カラムプライオリティ回路１４８
から出力されるブロックヒット信号が出力され、同じよ
うに、ＯＲ回路１４０からも、カラムプライオリティ回
路１４８から出力されるブロックヒット信号がブロック
イネーブル信号として出力される。また、ロウセレクタ
１３８からは、ロウプライオリティ回路１５２から出力
されるヒットフラグが出力される。
【０１１４】一致検索後、カラムセンス回路１１４から
出力されるブロックヒット信号は、カラムプライオリテ
ィ回路１４８、カラムセレクタ１３６を介してカラムエ
ンコーダ１０６に入力され、エンコードされる。同時
に、ロウセンス回路１１６から出力されるヒットフラグ
は、ロウプライオリティ回路１５２、ロウセレクタ１３
８を介してロウエンコーダ１０８に入力され、エンコー
ドされる。
【０１１５】このＣＡＭ１３４においては、セレクト信
号の制御によって、図６に示す本発明のＣＡＭ９８の動
作を選択した場合、一致検索の結果、ただ１つのメモリ
ワード１４２でのみ一致が発生するという特定のアプリ
ケーションにおいて、極めて高速に検索処理を行うこと
ができるし、これに対して、図１０に示す従来のＣＡＭ
の動作を選択した場合、様々なアプリケーションに対応
させることができ、このＣＡＭ１３４を汎用的に使用す
ることができる。本発明の第４の実施例のＣＡＭは、基
本的に以上のようなものである。
【０１１６】本発明の連想メモリは、基本的に以上のよ
うなものである。以上、本発明の連想メモリについて詳
細に説明したが、本発明は上記実施例に限定されず、本
発明の主旨を逸脱しない範囲において、種々の改良や変
更をしてもよいのはもちろんである。
【０１１７】
【発明の効果】以上詳細に説明した様に、本発明の連想
メモリは、各々のメモリワードに、一致検索の結果、た
だ１つのメモリワードでのみ一致が発生する記憶データ
を書き込むように使用条件を限定し、従来の連想メモリ
では必須の要件であったプライオリティ回路を省いたこ
とによって、一致検索の結果、一致が発生したただ１つ
のメモリワードのアドレスを出力するものである。本発
明の連想メモリによれば、一致検索の結果、ただ１つの
メモリワードでのみ一致が発生するアプリケーションに
おいて、プライオリティ回路そのものの動作時間だけで
なく、タイミングマージン分の時間も含めて検索処理を
高速化させることができるため、ただ１つの一致が発生
したメモリワードのアドレスを極めて高速にエンコード
することができるし、プライオリティ回路に係るタイミ
ング信号を発生させるための煩雑な制御回路等も省略で
きるという利点がある。また特に、本発明の第３および
第４態様の連想メモリによれば、セレクタの制御によっ
て、一致検索の結果、ただ１つのメモリワードでのみ一
致が発生するアプリケーションでは、検索処理を高速化
することができるし、これ以外の様々なアプリケーショ
ンにも対応させることができるため、この連想メモリを
汎用的に使用することができる。
【図面の簡単な説明】
【図１】 本発明の連想メモリの第１の実施例の構成概
念図である。
【図２】 メモリワードの第１の実施例の構成回路図で
ある。
【図３】 メモリワードの第２の実施例の構成回路図で
ある。
【図４】 エンコーダの一実施例の構成回路図である。
【図５】 マルチヒット検出回路の一実施例の構成回路
図である。
【図６】 本発明の連想メモリの第２の実施例の構成概
念図である。
【図７】 本発明の連想メモリの第３の実施例の構成概
念図である。
【図８】 本発明の連想メモリの第４の実施例の構成概
念図である。
【図９】 従来の連想メモリの一例の構成概念図であ
る。
【図１０】 従来の連想メモリの別の例の構成概念図で
ある。
【符号の説明】
１０，９８，１３０，１３４，１５６，１５８ 連想メ
モリ（ＣＡＭ） １２ デコーダ １４，１０２，１４４ メモリブロック １６，２６，５６，１００，１４２ メモリワード １８ プライオリティエンコーダ ２０ プライオリティ回路 ２２，７４ エンコーダ ２４，８２ マルチヒット検出回路 ２８，５８ メモリビット ３０ 記憶部 ３２，６０ 検索部 ３４，６２ センス回路 ３６，３８，５４，８０，１６４，１６８ インバータ ４０，４２，４４，４６，４８，５２，６６，６８，７
０，７８，８６，８８，９０，９２，９４，１１８，１
２０，１４６ Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ） ５０，７６，８４，１６２，１６６ Ｐ型ＭＯＳトラン
ジスタ（ＰＭＯＳ） ６４ ＡＮＤゲート ７２ バッファ ９６ 差動センスアンプ １０４，１７０ メモリアレイ １０６ カラムエンコーダ １０８ ロウエンコーダ １１０ フィード線 １１２ ブロックヒット線 １１４ カラムセンス回路 １１６ ロウセンス回路 １２２ マルチヒット検出回路 １２４ カラムマルチヒット検出回路 １２６ ロウマルチヒット検出回路 １２８ 検出信号出力回路 １３２ セレクタ １３６ カラムセレクタ １３８ ロウセレクタ １４０ ＯＲ回路 １４８ カラムプライオリティ回路 １５０ カラムプライオリティエンコーダ １５２ ロウプライオリティ回路 １５４ ロウプライオリティエンコーダ １６０ ブロックイネーブル線 ＢＬ ビット線 ＢＬ￣ 反転ビット線 ＷＬ ワード線 ＭＬ 一致検出線 ＭＬ￣ 反転一致検出線 ＬAD アドレス線 ＬSEN センス線 ＬREF リファレンス線 ＬDIS ディスチャージ線

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】検索しようとするデータとあらかじめ記憶
    されているデータとの一致検索を行い、その一致検索結
    果であるヒットフラグを各々出力する複数のメモリワー
    ドを有するメモリブロックと、このメモリブロックの複
    数のメモリワードから出力されるヒットフラグをエンコ
    ードし、ただ１つのアクティブ状態のヒットフラグに対
    応するメモリワードのアドレスを出力するエンコーダと
    を備え、 各々の前記メモリワードに、一致検索の結果、ただ１つ
    のメモリワードでのみ一致が発生する記憶データを書き
    込み、一致検索の結果、一致が発生したただ１つのメモ
    リワードのアドレスを出力することを特徴とする連想メ
    モリ。
  2. 【請求項２】検索しようとするデータとあらかじめ記憶
    されているデータとの一致検索を行い、その一致検索結
    果であるヒットフラグを各々出力する複数のメモリワー
    ドを有するメモリブロックと、所定の優先順位に従っ
    て、前記メモリブロックの複数のメモリワードから出力
    されるアクティブ状態のヒットフラグの内の１つのヒッ
    トフラグだけをアクティブ状態として順次出力するプラ
    イオリティ回路と、前記メモリブロックの複数のメモリ
    ワードから出力されるヒットフラグと前記プライオリテ
    ィ回路から出力されるヒットフラグとを切り替えて出力
    するセレクタと、このセレクタから出力されるヒットフ
    ラグをエンコードし、ただ１つのアクティブ状態のヒッ
    トフラグに対応するメモリワードのアドレスを出力する
    エンコーダとを備え、 各々の前記メモリワードに、一致検索の結果、ただ１つ
    のメモリワードでのみ一致が発生する記憶データを書き
    込んだ場合には、一致検索の結果、前記セレクタから、
    前記メモリブロックの複数のメモリワードから出力され
    るヒットフラグを出力し、一致が発生したただ１つのメ
    モリワードのアドレスを出力し、複数の前記メモリワー
    ドで一致が発生する場合には、一致検索の結果、前記セ
    レクタから、前記プライオリティ回路から出力されるヒ
    ットフラグを出力し、所定の優先順位に従って、一致が
    発生したメモリワードのアドレスを順次出力することを
    特徴とする連想メモリ。
  3. 【請求項３】請求項１または２に記載の連想メモリであ
    って、 さらに、一致検索の結果、２つ以上の前記ヒットフラグ
    が同時にアクティブ状態であることを検出するマルチヒ
    ット検出回路を有することを特徴とする連想メモリ。
  4. 【請求項４】検索しようとするデータとあらかじめ記憶
    されているデータとの一致検索を行い、その一致検索結
    果であるヒットフラグを各々出力する複数のメモリワー
    ドを有し、複数の前記メモリワードから各々出力される
    ヒットフラグの論理和であるブロックヒット信号を出力
    するメモリブロックを複数有するメモリアレイと、この
    メモリアレイの複数のメモリブロックから出力されるブ
    ロックヒット信号をエンコードし、ただ１つのアクティ
    ブ状態のブロックヒット信号に対応するメモリブロック
    のアドレスを出力するカラムエンコーダと、前記複数の
    メモリブロックの複数のメモリワードから各々出力され
    るヒットフラグをエンコードし、ただ１つのアクティブ
    状態のヒットフラグに対応するメモリワードのアドレス
    を出力するロウエンコーダとを備え、 各々の前記メモリワードに、一致検索の結果、ただ１つ
    のメモリワードでのみ一致が発生する記憶データを書き
    込み、一致検索の結果、一致が発生したただ１つのメモ
    リワードのアドレスを出力することを特徴とする連想メ
    モリ。
  5. 【請求項５】検索しようとするデータとあらかじめ記憶
    されているデータとの一致検索を行い、その一致検索結
    果であるヒットフラグを各々出力する複数のメモリワー
    ドを有し、複数の前記メモリワードから各々出力される
    ヒットフラグの論理和であるブロックヒット信号を出力
    するメモリブロックを複数有するメモリアレイと、所定
    の優先順位に従って、前記メモリアレイの複数のメモリ
    ブロックから出力されるアクティブ状態のブロックヒッ
    ト信号の内の１つのブロックヒット信号だけをアクティ
    ブ状態として順次出力するカラムプライオリティ回路
    と、前記メモリアレイの複数のメモリブロックから出力
    されるブロックヒット信号と前記カラムプライオリティ
    回路から出力されるブロックヒット信号とを切り替えて
    出力するカラムセレクタと、このカラムセレクタから出
    力されるブロックヒット信号をエンコードし、ただ１つ
    のアクティブ状態のブロックヒット信号に対応するメモ
    リブロックのアドレスを出力するカラムエンコーダと、
    所定の優先順位に従って、前記カラムプライオリティ回
    路から出力される１つのアクティブ状態のブロックヒッ
    ト信号に対応するメモリブロックの複数のメモリワード
    から出力されるアクティブ状態のヒットフラグの内の１
    つのヒットフラグだけをアクティブ状態として順次出力
    するロウプライオリティ回路と、前記メモリアレイの複
    数のメモリブロックから出力されるブロックヒット信号
    に対応するメモリブロックの複数のメモリワードから出
    力されるヒットフラグと前記ロウプライオリティ回路か
    ら出力されるヒットフラグとを切り替えて出力するロウ
    セレクタと、このロウセレクタから各々出力されるヒッ
    トフラグをエンコードし、ただ１つのアクティブ状態の
    ヒットフラグに対応するメモリワードのアドレスを出力
    するロウエンコーダとを備え、 各々の前記メモリワードに、一致検索の結果、ただ１つ
    のメモリワードでのみ一致が発生する記憶データを書き
    込んだ場合には、一致検索の結果、前記カラムセレクタ
    から、前記メモリアレイの複数のメモリブロックから出
    力されるブロックヒット信号を出力し、かつ、前記ロウ
    セレクタから、前記メモリアレイの複数のメモリブロッ
    クから出力されるブロックヒット信号に対応するメモリ
    ブロックの複数のメモリワードから出力されるヒットフ
    ラグを出力し、一致が発生したただ１つのメモリワード
    のアドレスを出力し、複数の前記メモリワードで一致が
    発生する場合には、一致検索の結果、前記カラムセレク
    タから、前記カラムプライオリティ回路から出力される
    ブロックヒット信号を出力し、かつ、前記ロウセレクタ
    から、前記ロウプライオリティ回路から出力されるヒッ
    トフラグを出力し、所定の優先順位に従って、一致が発
    生したメモリワードのアドレスを順次出力することを特
    徴とする連想メモリ。
  6. 【請求項６】請求項４または５に記載の連想メモリであ
    って、 さらに、一致検索の結果、２つ以上の前記ヒットフラグ
    がアクティブ状態であることを検出するマルチヒット検
    出回路を有することを特徴とする連想メモリ。
JP6826998A 1998-03-18 1998-03-18 連想メモリ Pending JPH11273364A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6826998A JPH11273364A (ja) 1998-03-18 1998-03-18 連想メモリ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6826998A JPH11273364A (ja) 1998-03-18 1998-03-18 連想メモリ

Publications (1)

Publication Number Publication Date
JPH11273364A true JPH11273364A (ja) 1999-10-08

Family

ID=13368877

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6826998A Pending JPH11273364A (ja) 1998-03-18 1998-03-18 連想メモリ

Country Status (1)

Country Link
JP (1) JPH11273364A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001357678A (ja) * 2000-06-16 2001-12-26 Hitachi Ltd 半導体集積回路装置
JP2003504789A (ja) * 1999-07-12 2003-02-04 モサイド・テクノロジーズ・インコーポレイテッド 連想メモリにおける多重マッチ検出のための回路および方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003504789A (ja) * 1999-07-12 2003-02-04 モサイド・テクノロジーズ・インコーポレイテッド 連想メモリにおける多重マッチ検出のための回路および方法
JP2001357678A (ja) * 2000-06-16 2001-12-26 Hitachi Ltd 半導体集積回路装置

Similar Documents

Publication Publication Date Title
CA2384039C (en) Low power content addressable memory architecture
US5646878A (en) Content addressable memory system
US6381673B1 (en) Method and apparatus for performing a read next highest priority match instruction in a content addressable memory device
US8456935B2 (en) Memory and method for sensing data in a memory using complementary sensing scheme
US6856527B1 (en) Multi-compare content addressable memory cell
US7274580B2 (en) Content addressable memory device
US20050174822A1 (en) Bit line control circuit for a content addressable memory
US20020080638A1 (en) Content addressable memory device capable of being used as binary CAM device or as ternary CAM device and structure method therefor
JPH1186567A (ja) 連想記憶装置
JPH11162179A (ja) 連想メモリ装置
US20040105290A1 (en) Content addressable memory with cascaded array
US7457917B2 (en) Reducing power consumption in a sequential cache
JPH11273365A (ja) 内容呼出し可能メモリ（ｃａｍ）
US5808500A (en) Block architecture semiconductor memory array utilizing non-inverting pass gate local wordline driver
US6845025B1 (en) Word line driver circuit for a content addressable memory
EP1376607A2 (en) Content addressable memory device and method of operating same
JP3259764B2 (ja) 半導体記憶装置
US7401180B1 (en) Content addressable memory (CAM) device having selectable access and method therefor
JP3437045B2 (ja) 連想メモリ
US7002822B2 (en) Content addressable memory device
JP2588936B2 (ja) 半導体記憶装置
JP2002358790A (ja) エントリデータの入れ替えを高速化したコンテンツ・アドレッサブル・メモリ
JP2779114B2 (ja) 連想メモリ
US7277308B2 (en) High performance and low area write precharge technique for CAMs
KR100591968B1 (ko) 연상 기억 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050309

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070703

A02 Decision of refusal

Effective date: 20071030

Free format text: JAPANESE INTERMEDIATE CODE: A02