JPH11272568A

JPH11272568A - 記憶再生装置、誤り訂正方法及びこれらを用いた携帯情報端末ならびにディジタルカメラ

Info

Publication number: JPH11272568A
Application number: JP11001121A
Authority: JP
Inventors: Minoru Tsukada; 稔塚田; Kazuo Nakamura; 一男中村; Hiroaki Kotani; 博昭小谷; Atsushi Nozoe; 敦史野副; Tetsuji Karashima; 哲次辛島; Takuji Nishitani; 卓史西谷; Yukari Katayama; ゆかり片山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-01-07
Filing date: 1999-01-06
Publication date: 1999-10-08

Abstract

(57)【要約】【課題】メモリチップ内の内部ＥＣＣ回路の回路規模を
抑えながらファイルシステムの低ビットエラー率、及び
データ読み出し時間の短縮を図る。【解決手段】メモリに情報を書き込む場合、メモリチッ
プ内部ＥＣＣ回路は、１２ビットＤＦＦ７０１と乗算器
７０８を用いてＩ／Ｏバッファ６０１から入力された情
報データをＲＳ符号化し、Ｓ／Ａ＆ラッチ６０５へ出力
する。メモリから情報を読み込む際は、メモリからＳ／
Ａ＆ラッチ６０５に読み出されたＲＳ符号化されたデー
タを１２ビットＤＦＦ７０１と乗算器７０８を用いて誤
り情報を得ると同時に、割り算器７０９、検出器７０
２、ＮＯＲ回路７０３、第４のスイッチ７０７を用い
て、誤り検出／誤り訂正処理を行い、データを復号し
て、Ｉ／Ｏバッファ６０１に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は記憶再生装置,誤り
訂正方法及びこれらを用いた携帯情報端末ならびにディ
ジタルカメラに係わり、特にディジタル情報の記憶再生
装置として使用されるフラッシュメモリの符号誤り訂正
装置及びその制御方法に関する。

【０００２】

【従来の技術】記録媒体からデータを読み出し転送する
際には、さまざまな要因によりデータにエラーが発生す
る場合がある。これらの要因を大別すると、データを格
納するメモリ素子に起因するエラーと、データ伝送時に
伝送経路で発生するエラーとがある。不揮発性半導体メ
モリ、特にフラッシュメモリにおいては、前者の場合が
多く、特にメモリのリテンションエラーが問題となる。

【０００３】以下、リテンションエラーについて説明す
る。それに先立って、まず最初に、図１７を用いてフラ
ッシュメモリ素子の構造について説明する。図１７はフ
ラッシュメモリの構造を示す模式図である。図のフラッ
シュメモリ素子において、データの書込みは、浮遊ゲー
ト１７００への電荷の注入あるいは、浮遊ゲート１７０
０からの電荷の引き抜きでおこなう。そしてデータの読
み取りは、ソース１７０１とドレイン１７０２の間に定
電圧をかけた状態で、コントロールゲート１７０３に電
圧をかけ、流れたドレイン電流を電圧値に変換しておこ
なう。ここでドレイン１７０２−ソース１７０１間に電
流が流れるためのコントロールゲート電圧のスレッシュ
ホールド値Ｖｔｈを図１８に示す。

【０００４】図１８はフラッシュメモリのコントロール
ゲート電圧とドレイン電流の特性図であり、横軸にコン
トロールゲート電圧Ｖｃｃを、縦軸にドレイン電流Ｉｄ
を示す。図に示すように、このスレッシュホールド値は
浮遊ゲート中の電荷の有無により変化する。このＶｔｈ
の違いをドレイン電流から判断する事によりデータ値を
読み出している。ここで、リテンションエラーとは、経
年変化によって浮遊ゲートから電荷が抜け落ちることに
よりＶｔｈが変化する現象をいい、一定の時間が経過す
ると、メモリ素子のデータ読み取りエラー率が急激に増
加するという特性がある。

【０００５】そこで従来、特開平３−５９９５号公報に
記載されているように、フラッシュメモリを用いたディ
ジタル情報記憶再生装置（以下、ファイルシステムと言
う）においては、メモリからのデータ読み取りを高信頼
化させるため、フラッシュメモリチップ内に誤り訂正符
号(ＥｒｒｏｒＣｏｒｒｅｃｔＣｏｄｅ、以下ＥＣ
Ｃと略記する)回路を搭載してデータエラー検出、及び
エラー訂正のための冗長データを付加した上で、データ
をＥＣＣに変換して記録し、メモリ素子からデータを読
み出すときには読み出したＥＣＣを用いてデータエラー
を検出／訂正する手法が用いられている。

【０００６】ここで、このようなシステムで用いられる
ＥＣＣは主として組織符号となる巡回符号が用いられて
いる。以下、巡回符号と組織符号について説明する。最
初に数１、数２を用いて巡回符号の定義を示す。

【０００７】

【数１】

【０００８】

【数２】

【０００９】（数１）、（数２）において、ｎは最大限
取りうる符号長である。符号長ｎの符号語ｗの各成分を
巡回置換した符号語ｗ’は再び符号語となることであ
る。ここでは、符号語ｗの各成分を左に１つずつシフト
し、左端の成分を右端の成分にする、左巡回置換を行っ
ている。ある符号語ｗが巡回符号となるための必要条件
は、符合語ｗがＧ（ｘ）の倍多項式、すなわちＡ（ｘ）
をｘの多項式とすると、以下の（数３）で示される。ｗ＝Ａ（ｘ）Ｇ（ｘ）・・・（数３）Ｇ（ｘ）はデータを符号化するための多項式で、符号語
生成多項式という。符号長ｎの巡回符号に含まれる０で
ない符号語多項式の中で次数が最小になる多項式であ
る。巡回符号は、また同時に組織符号とする事もでき
る。組織符号とは冗長部と情報部が分離されて構成され
ている符号である。

【００１０】以下、組織符号の構成方法について示す。
符号語生成多項式Ｇ（ｘ）は（数４）式で表わされる。

【００１１】

【数４】

【００１２】この式において、αは原始多項式の根を、
２ｔは冗長記号長を、ｔは訂正能力を示す。

【００１３】また、情報データを係数に持つ情報記号多
項式Ｍ（ｘ）は（数５）式で表わされる。

【００１４】

【数５】

【００１５】ここで、ｋはデータ長（バイト）を表わ
す。Ｇ（ｘ）の次数はＥＣＣのシンボル誤り訂正能力に
対応し、訂正能力をｔシンボルとすると、Ｇ（ｘ）の次
数は２ｔ次以上となる。シンボルとは誤り訂正単位で、
符号によりビットの場合と、数ビットから構成されるビ
ット列の場合がある。例として、ｔシンボル誤り訂正可
能なＥＣＣを考える。Ｇ（ｘ）の次数を２ｔとする。

【００１６】Ｍ（ｘ）にｘの（Ｇ（ｘ）の次数−１）乗
をかけＧ（ｘ）で割った時の商と余りをそれぞれＱ
（ｘ）、Ｒ（ｘ）とし、ｎを最大符号長、ｒを冗長シン
ボル数、ｋを情報記号長とすると、Ｍ（ｘ）×ｘの２ｔ
−ｌ乗はＱ（ｘ）Ｇ（ｘ）＋Ｒ（ｘ）で表わされるた
め、余りＲ（ｘ）は（数６）のように表わされる。

【００１７】

【数６】

【００１８】（数６）において、Ｒ（ｘ）の次数は（２
ｔ−１）次以下となる。ここで、Ｗ（ｘ）を（数７）の
ようにおくと、（数７）はＧ（ｘ）の倍多項式となり、
巡回符号となる。

【００１９】

【数７】

【００２０】但し、ビット演算では、Ａ＋Ｂ＝Ａ−Ｂで
ある。

【００２１】このとき、Ｗ(ｘ)の係数は、（数８）にな
り、情報データ部と冗長データ部が分離された符号にな
る。Ｗ（ｘ）の係数部を高次から順に並べた配列は（数
８）で示される。

【００２２】

【数８】

【００２３】しかし、実際のファイルシステムでは最大
符号長ｎよりも、情報記号長kと冗長記号長2tの和ｌが
小さい場合が多い。例えばtシンボル誤り訂正ＥＣＣの
場合、(n-ｌ)シンボルが符号として使用されないことに
なる。

【００２４】次に、組織符号の構成の変更方法について
示す。この時使用されない部分は、Ｗ（ｘ）において係
数が０であると考えれば、符号構成は、（数９）のよう
になる。

【００２５】

【数９】

【００２６】従って、ＥＣＣ回路での符号の構成は図１
９で示すようになる。

【００２７】図１９は周期ｎシンボルの符号における符
号未使用部、情報部、冗長部を示す模式図である。図に
おいて、６１はｎ−(ｋ＋２ｔ)すなわちｎ−ｌシンボル
の符号未使用部、６２はｋシンボルの情報部、６３は２
ｔシンボルの冗長部である。このＥＣＣ回路で構成され
る符号の内、実際に符号として記録される係数部分は図
１９の矢印で示されている情報部６２及び冗長部６３の
部分になる。

【００２８】図２０は組織符号の符号化時及び出力時の
タイミングチャートであり、図２０（ａ）はＥＣＣ回路
での復号時の誤り検出及び誤り訂正処理のタイミングチ
ャートであり、図２０（ｂ）は誤り訂正された情報の出
力時のタイミングチャートである。図２０（ａ）に示す
ように、ＥＣＣ回路でｋバイトの情報部６２から冗長部
６３が生成される。1バイトの演算に1クロックかかると
するとクロック必要となる。図２０（ｂ）に示すよう
に、冗長部６３が生成されている間、ＥＣＣ回路からは
同じタイミングで情報部６２のデータが出力され、その
後生成された冗長部６３が出力される。

【００２９】組織符号には誤り訂正能力や誤り訂正単位
の違いから、ハミング符号、ＢＣＨ符号、リードソロモ
ン（ＲｅｅｄＳｏｌｏｍｏｎ：以下ＲＳと記す）符号
等がある。従来半導体メモリでは、特開平3-5995号公報
や、１９９６シンボジウムオンアイトリプルイー、ヴ
ィエルエスアイサーキッツダイジェストオブテクニ
カルペーパーズ（ＳｙｍｐｏｓｉｕｍｏｎＩＥＥ
ＥＶＬＳＩＣｉｒｃｕｉｔｓＤｉｇｅｓｔｏｆ
ＴｅｃｈｎｉｃａｌＰａｐｅｒｓＰＰ７４−７
５）に記載されているように、組織符号のなかでも誤り
訂正単位がビットであるＳＥＣ（ＳｉｎｇｌｅＥｒｒ
ｏｒＣｏｒｒｅｃｔａｂｌｅ）符号やＳＥＣ−ＤＥ
Ｄ（ＤｏｕｂｌｅＥｒｒｏｒＤｅｔｅｃｔａｂｌ
ｅ）符号、ＢＣＨ（ＢｏｓｅＣｈａｕｄｈｕｒｉＨ
ｏｃｑｕｅｎｇｈｅｍ）符号が用いられている。

【００３０】一方、デジタルカメラや携帯情報端末など
のシステムでは、比較的大きい（数百バイト以上）のデ
ータを一括して処理することが多い。このようなファイ
ルシステムではデータの取り扱いの最小単位がバイト
（８ビット）となることが多く、データ誤りもバースト
エラーが多いため、誤り訂正の最小単位が１ビットであ
るＢＣＨ符号に対して、誤り訂正の最小単位がシンボル
（複数ビット）であるリードソロモン符号のほうが、符
号効率が良くなる。従来は半導体メモリチップ外部のコ
ントローラ内に誤り訂正符号回路を設け、メモリとのデ
ータ読み出し／書込み（Ｒｅａｄ／Ｗｒｉｔｅ以下
Ｒ／Ｗと記す）の際にデータをＲＳ符号化していた。

【００３１】従来のフラッシュメモリではメモリ１素子
に対し、１ビットを対応させていた。このため情報記憶
に必要なＶｔｈは１素子あたり２つであり、Ｖｔｈ間の
間隔を充分にとることが出来た。しかし近年、フラッシ
ュメモリを用いたファイルシステムに対する大容量化、
低コスト化の要求から、１素子に対して２ビット以上を
対応させる必要性が出てきた。このことは情報記憶のた
めに必要なＶｔｈが１素子あたり４つ以上になることを
示す。このため各Ｖｔｈ間の間隔は狭くなり、メモリ素
子からのデータ読み出しエラーは必然的に増加する。

【００３２】また、素子不良によりＶｔｈが固定された
場合は、１素子に２ビット誤りが発生する場合もある。
このためメモリチップ内部に巡回符号であるＥＣＣ回路
を持つ従来例の場合、ＳＥＣ符号、ＳＥＣ−ＤＥＤ符
号、ＢＣＨ符号では満足なビット信頼率が得られなくな
ることが予想される。またデジタルカメラや携帯情報端
末などのシステムでは、映像データ等の相関性のあるデ
ータを扱う事が多いため、エラー訂正ができない場合で
も、誤訂正を行うよりはエラー検出に基づいて誤り補正
等の処理を行うほうがよい場合もある。

【００３３】

【発明が解決しようとする課題】以上のような用途に用
いる半導体メモリにおいてデータを符号化する場合、誤
り訂正能力だけでなく誤り検出（ＥｒｒｏｒＤｅｔｅ
ｃｔ：以下、ＥＤと言う。）能力も高い符号を使う事が
望ましい。また、メモリチップ内部へ巡回符号であるＥ
ＣＣ回路を搭載する場合問題になるのは、回路規模、デ
ータの復号時間、復号時の利便性の三点である。

【００３４】第一に、回路規模の問題について述べる。
これはＥＣＣの符号化方法、及び復号方法と大きく関係
する。最初に巡回符号ＥＣＣの復号方法について示す。
受信語Ｙ（ｘ）は、送信語Ｗ（ｘ）と誤り多項式Ｅ
（ｘ）の和で表される。すなわち、（数１０）に示され
るようになる。Ｙ（ｘ）＝Ｗ（ｘ）＋Ｅ（ｘ）……（数１０）ここでＡｍｏｄＢは、ＡをＢで割った時の剰余を表すと
すると、もしＥ（ｘ）＝０ならばＹ（ｘ）ｍｏｄＧ
（ｘ）は０となる。すなわち、（数１１）の通りにな
る。

【００３５】Ｙ(x) mod Ｇ(x)＝Ｗ(x) mod Ｇ(x) ＝Ｑ(x)Ｇ(x) mod G(x) ＝０・・・（数１１）ここで、もしＥ（ｘ）≠０ならば、Ｙ（ｘ）ｍｏｄＧ
（ｘ）はＥ（ｘ）ｍｏｄＧ（ｘ）になる。すなわちＹ(x)modＧ(x)＝（Ｗ(x)＋E(x)） mod Ｇ(x) ＝（Ｑ(x)Ｇ(x)＋E(x)） mod G(x) ＝ E(ｘ) mod G(ｘ)・・・（数１２）また、（数１２）は（数１３）の通りになる。Ｙ(x) mod Ｇ(x)＝Ｓ(x) ・・・（数１３）（数１３）はシンドロームと呼ばれ、符号の誤り位置ｉ
及び誤りパターンＥｐｉの情報を含んでいる。これより
誤り位置、誤りパターンを検索する方法を示す。例とし
て１シンボル訂正可能なＥＣＣを考える。冗長シンボル
を２ｔシンボルとすると、符号語生成多項式Ｇ（ｘ）は
（数１４）の通りになる。

【００３６】

【数１４】

【００３７】この時受信符号Ｙ（ｘ）に発生した１シン
ボル誤りを誤り多項式Ｅ（ｘ）で示すと（数１５）に示
すようになる。したがって、シンドロームＳ（ｘ）は
（数１６）の通りになり、誤り位置の情報ｘｉと誤りパ
ターンＥｐｉからなる単項式になる。また、巡回符号の
特性から（数１７）が成り立つ。

【００３８】

【数１５】

【００３９】

【数１６】

【００４０】

【数１７】

【００４１】以上の関係が成り立つので、シンドローム
Ｓ（ｘ）にｘのべき乗を順にかけていくとｘのべき数が
（数１７）の条件を満たすようにシンドロームＳ（ｘ）
にｘのべき乗を掛けたときの（数１６）の値は、（数１
８）のようになりｘの２乗およびｘの係数は０、定数項
に誤りパターンＥｐｉが現われる。

【００４２】ｘの２乗およびｘの係数の０を検出するこ
とで、誤り位置ｉと誤りパターンＥｐｉを検出する事が
できる。

【００４３】

【数１８】

【００４４】一方受信語Ｙ（ｘ）に２シンボル以上の誤
りがある場合は誤り訂正はできず、誤訂正をしてしまう
場合と、誤り検出ができる場合とがある。誤り検出がで
きる場合とはＳ（ｘ）≠０であって、ｘのべき乗をシン
ドロームＳ（ｘ）に順に掛けていった時、ｘの符号長乗
まで掛け算をおこなっても（数１８）の条件をを満たさ
ない場合である。１シンボル訂正の場合、符号化回路と
復号回路で符号語生成多項式Ｇ（ｘ）の割り算回路を共
用する事ができ、回路規模は小さくて済むという利点が
ある。しかし誤り訂正能力が２以上になると上記のアル
ゴリズムは使えなくなる。したがって符号化回路と復号
回路がそれぞれ必要になり、回路規模は急激に増加す
る。

【００４５】第二にデータの復号時間の問題について説
明する。巡回符号の復号時間は、シンドロームＳ（ｘ）
生成時間＋誤り訂正／検出時間となる。例として、１シ
ンボル訂正可能なＲＳ符号について考える。最初にシン
ドロームＳ（ｘ）生成時間について説明する。シンドロ
ームＳ（ｘ）は(数１２)、（数１３）から、符号化回路
に受信語（受信符号）Ｙ（ｘ）を入力する事で得られ
る。必要時間は符号長ｌクロックとする。Ｓ（ｘ）＝０
ならば、受信符号に誤りが無い事を示す。Ｓ（ｘ）≠０
のとき誤り訂正／検出処理を行う。

【００４６】次に誤り訂正／検出時間について説明す
る。誤り検出を行うためには、（数９）において符合語
Ｗ（ｘ）の係数が０の部分、すなわち図１９において符
号として使用されない（ｎ−（ｋ＋２ｔ））シンボルの
符号未使用部分６１についても誤り検索を行わなければ
ならない。

【００４７】これはシンドロームＳ（ｘ）にｘのべき乗
を順に掛けていかなければならないためである。従って
検索時間はｎクロックとなり、シンドローム生成時間と
あわせた全復号時間は(ｋ＋２ｔ)＋ｎクロック、すなわ
ちｌ（翻訳注：エル）＋ｎクロックとなる。ｎ−（ｋ＋
２ｔ）シンボルの０入力部が情報記号ｋシンボルに比べ
て大きい場合、実際に記録する符号に対して復号時間オ
ーバーヘッドは非常に大きくなる。

【００４８】第三に復号時の利便性について述べる。オ
ンチップＥＣＣ回路の場合、外部からのデータ読み出し
制御信号は情報記号数ｋクロックである場合がある。

【００４９】図２１は復号時の誤り検出及び誤り訂正の
従来のタイミングチャートであり、図２１（ａ）はＥＣ
Ｃ回路での復号時の誤り検出及び誤り訂正処理のタイミ
ングチャートを示し、図２１（ｂ）は誤り訂正された情
報の出力時のタイミングチャートを示す。図２１（ａ）
から明らかなように、従来あるような情報部＋冗長部の
構成を持つ組織符号では、ｋシンボルの情報部６２の誤
り訂正／検出処理終了後、更に２ｔシンボルの冗長部６
３分まで演算をおこなうことで誤り訂正有無の判定を行
い、誤り有りの場合には、符号未使用部分６１をｎ−ｌ
分だけ空回（０を入力して回す）した後、情報部６２の
誤り訂正／検出処理を行い、誤り検出情報を出力する。
このため、図２１（ｂ）に示すように、誤り訂正／検出
処理と情報データ６４の出力を同時に行う場合、誤り検
出情報はデータ出力終了後２ｔクロック後に出力され
る。つまり外部ユーザーはｋシンボルのデータ６４の出
力の後、２ｔクロック待たないと誤り検出情報を得る事
ができない。このため外部ユーザーには、例えばデータ
読み出し信号出力後、２ｔクロック待ってから誤り補正
等の処理を開始するようなプログラムが必要となり、Ｅ
ＣＣ回路の搭載により外部ユーザー側に負担をかけてし
まうことがある。

【００５０】上記のように従来技術においては記憶素子
の多値化による素子の多ビット誤りの問題がある。更
に、メモリチップ内部へ巡回符号であるＥＣＣ回路を搭
載する場合、第一に回路規模が大きくなるという問題、
第二に、データの復号時間が長くなるという問題、第三
に復号時の利便性の問題である。

【００５１】本発明の目的はデータを符号化する場合、
記憶装置に適した誤り訂正能力を持つ符号を使用した記
憶再生装置及び誤り訂正方法を提供する事にある。本発
明の他の目的は符号化回路と復号回路の少なくとも一部
を供用化する事ができる記憶再生装置及び誤り訂正方法
を提供する事にある。本発明の更に他も目的はデータの
復号時間、誤り訂正及び検出時間を短縮する事ができる
記憶再生装置及び誤り訂正方法を提供する事にある。本
発明の更に他の目的はデータ出力と誤り検出情報を同時
に出力する事ができる記憶再生装置及び誤り訂正方法を
提供する事にある。

【００５２】

【課題を解決するための手段】本発明の目的を達成する
ために、本発明による記憶再生装置は、メモリを内蔵し
たメモリチップと、前記メモリチップの内側に記憶対象
の情報データを誤り訂正符号化し、かつ誤り訂正符号を
生成する内部誤り訂正符号回路を設け、前記内部誤り訂
正符号回路は前記メモリより読み出した誤り訂正符号を
用いて前記の誤り訂正符号を復号する。前記内部誤り訂
正符号化回路は前記情報データを誤り訂正符号化する符
号化回路と、前記誤り訂正符号化された情報データを復
号する復号回路とを備える。また、好ましくは、前記符
号化回路と前記復号回路とは共用される。

【００５３】この記憶再生装置において、前記内部誤り
訂正符号回路は、誤り訂正符号復号時の演算結果を逐次
複数ビット割り算する割り算器と、割り算結果が一定の
用件を満たした場合、誤り訂正を行うための手段と、符
号長長さのデータ入力時間で、データの復号を終了させ
る手段と、入力されたデータの復号が全て終了しても割
り算結果が一定の用件を満たさない場合には、外部回路
に誤り検出情報を出力する手段とを備える。前記割り算
器は複数の割り算回路から構成され、前記誤り訂正手段
は前記複数の割り算回路の結果が同じ場合に誤り訂正を
行うための検出器とＮＯＲ回路とから構成され、前記誤
り情報出力手段は前記ＮＯＲ回路の出力が１になった場
合に誤り情報を出力する。

【００５４】また、前記内部誤り訂正符号回路は誤り訂
正回路と、誤り訂正符号復号時に前記誤り訂正回路の演
算結果を情報データに付加した冗長ビット分だけ保持し
ておく手段とを備え、データ出力を情報データに付加し
た冗長分だけ、前記誤り訂正回路の演算開始より遅延し
て出力する事により、前記誤り訂正回路の演算終了と、
復号されたデータの出力を同時に終了させる。好ましく
は、前記冗長ビット保持手段はバッファから構成され
る。また、前記内部誤り訂正符号回路は、誤り訂正符号
の符号化時に、使用される符号長に応じて定まる特定の
回数だけ、特定の値を入力して、情報データと冗長ビッ
ト部を含む誤り訂正符号の符号構成を変化させる。前記
特定の値は０である。好ましくは、誤り訂正符号の符号
化時に、使用される符号長に応じて定まる特定の回数だ
け、符号化回路に特定の値を入力し、冗長ビットが情報
データの前に置かれるように誤り訂正符号を構成する。

【００５５】前記内部誤り訂正符号回路で冗長ビットと
情報データとを訂正符号化する手段と、誤り訂正符号復
号時に前記冗長ビットの演算結果を情報データより先に
行う手段とを備えることによって、前記誤り訂正符号回
路の演算終了と、復号されたデータの出力が同時に終了
するようにする。好ましくは内部誤り訂正符号回路に用
いられる誤り訂正符号はリードソロモン符号である。

【００５６】本発明の目的を達成するために、携帯情報
端末は、メモリを内蔵したメモリチップと、前記メモリ
チップの内側に記憶対象の情報データを誤り訂正符号化
し、かつ誤り訂正符号を生成する内部誤り訂正符号回路
を設け、前記内部誤り訂正符号回路は前記メモリより読
み出した誤り訂正符号を用いて前記の誤り訂正符号を復
号する記憶再生装置を備え、前記記憶再生装置は、デー
タの一時蓄積、及びデータの入れ替えが可能である。

【００５７】本発明の目的を達成するために、ディジタ
ルカメラは、メモリを内蔵したメモリチップと、前記メ
モリチップの内側に記憶対象の情報データを誤り訂正符
号化し、かつ誤り訂正符号を生成する内部誤り訂正符号
回路を設け、前記内部誤り訂正符号回路は前記メモリよ
り読み出した誤り訂正符号を用いて前記の誤り訂正符号
を復号する記憶再生装置を備え、前記記憶再生装置は、
データの一時蓄積、及びデータの入れ替えが可能であ
る。

【００５８】本発明の目的を達成するために、本発明の
訂正方法は、メモリを内蔵したメモリチップと、前記メ
モリチップの内側に記憶対象の情報データを誤り訂正符
号化し、かつ誤り訂正符号を生成する内部誤り訂正符号
回路とを備え、誤り訂正符号復号時に前記内部誤り訂正
符号回路の演算結果を逐次複数ビット割り算するステッ
プと、割り算結果がある一定の要件を満たした場合、前
記内部誤り訂正符号回路内で誤り訂正を行うステップ
と、入力されたデータの復号が全て終了しても割り算結
果が一定の要件を満たさない場合には、前記内部誤り訂
正符号回路外部に誤り検出情報を出力し、前記情報デー
タを復号するステップとを備える。

【００５９】また、他の本発明の目的を達成するための
本発明の訂正方法は、メモリを内蔵したメモリチップ
と、前記メモリチップの内側に記憶対象の情報データを
誤り訂正符号化し、かつ誤り訂正符号を生成する内部誤
り訂正符号回路とを備え、誤り訂正符号復号時に前記内
部誤り訂正符号回路の演算結果を情報データに付加した
冗長ビット分だけ保持して、情報データに付加した冗長
ビット分だけ、前記演算の開始より遅延させて出力する
ことによって、前記誤り訂正符号回路の演算終了と、復
号データの出力終了を同時に行うステップを備える。

【００６０】また、本発明の目的を達成するための本発
明の訂正方法は、メモリを内蔵したメモリチップと、前
記メモリチップの内側に記憶対象の情報データを誤り訂
正符号化し、かつ誤り訂正符号を生成する内部誤り訂正
符号回路とを備え、誤り訂正符号符号化時に、使用され
る符号長に応じた特定の回数だけ、符号化回路に一定値
を入力し続ることによって、情報データと冗長ビット部
の構成を変化させるステップと、誤り訂正符号復号時に
冗長ビット部の演算結果を情報データより先に行い、誤
り訂正回路の演算終了と、復号データの出力終了を同時
に行うステップとを備える。

【００６１】

【発明の実施の形態】本発明においては１シンボル訂正
ＲＳ符号において誤り検出能力を高くするために、１シ
ンボル訂正に必要とされるシンボル数２に冗長シンボル
を１シンボル付加し、３シンボルを付加した場合、すな
わち冗長シンボル数が２ｔ＋１の場合を用いて説明す
る。送信符号をＷ（ｘ）、誤りパターンをＥｐｉ、符号
長をｌ、情報データ先頭からの誤り位置をｉとすると、
符号語生成多項式Ｇ(ｘ)、及び生成されるシンドローム
Ｓ（ｘ）は、（数１９）の通りとなる。

【００６２】

【数１９】

【００６３】なお、Ｓ（ｘ）は２次式である。

【００６４】符号を作成する場合、ＥＣＣ回路には情報
データはデータの先頭から入力されるため、データ先頭
は符号語多項式の高い次数に対応する。ＥＣＣ回路をシ
フトレジスタで実現場合、剰余多項式の係数分だけラッ
チが必要になる。このラッチにシンドロームＳ（ｘ）が
保持されている。（数１９）をｘの３次式に置き換える
と、（数２０）のようになる。

【００６５】

【数２０】

【００６６】ここで、Ａは３個のラッチの内第１のラッ
チに保持されるビット列、Ｂは第２のラッチに保持され
るビット列、Ｃは第３のラッチに保持されるビット列を
示す。

【００６７】また、以下の（数２１）の値が既知である
とし、各項の係数を各々H,I,Ｊとする。ｘのべき乗数ｌ
（翻訳注：エル）は使用される符号長で情報部のバイト
数ｋと冗長部のシンボル数の和ｋ＋３に等しい。

【００６８】

【数２１】

【００６９】ＥＣＣ回路において、データ０入力で１ク
ロック回す事は、ＥＣＣ回路内に生成されたシンドロー
ムＳ（ｘ）にｘを掛ける事に相当する。従ってシンドロ
ーム計算を終了した後、０入力するか、データ入力なし
で更にｉクロック回した時のラッチの値は、（数２０）
と（数２１）とから（数２２）の通りにとなり、これは
（数２１）にＥｐｉを掛けたものに等しくなる。

【００７０】

【数２２】

【００７１】従ってＥＣＣ回路においてクロックを１回
回すごとにＡ／Ｈ、Ｂ／Ｉ、Ｃ／Ｊの値を計算すると、
誤り位置ｉで割り算結果が全てＥｐｉになる。従って割
り算結果が全て一致する位置を検出し、この時の割り算
結果を出力する事で、誤り位置ｉと誤りパターンＥｐｉ
を得る事ができる。使用される符号長ｌ（翻訳注：エ
ル）クロックの演算で各ラッチの割り算結果が全て一致
する位置がない場合は、誤り検出となる。

【００７２】メモリチップ内部にシンボル単位訂正ＥＣ
Ｃ回路を設けるための第三の問題を解決するために、該
シンボル単位訂正ＥＣＣ回路には、情報データ出力の終
了と同時に、該シンボル単位訂正ＥＣＣ回路からエラー
訂正／検出情報出力が出力されるような手段を設ける。

【００７３】第１に回路規模を増加させることなく、符
号構成を変更する事で第三の問題を解決する手段につい
て述べる。まず、符号構成の変更について説明する。
（数９）で示すように符号として使用されない部分は、
Ｗ（ｘ）において係数が０であると考えられる。従っ
て、（数９）を（数２３）で示すように、変換する。

【００７４】

【数２３】

【００７５】情報記号ｋシンボルの後に、符号化回路に
（ｎ−ｌ）シンボル０を入力すると、符号構成は情報デ
ータ部＋符号として使用されない部分＋冗長データ部と
なる。符号化時間は、ｎ−２ｔ−１クロックとなる。巡
回符号の特性を考えると、実際にＥＣＣ回路のメモリに
記録する符号は情報部と冗長部のみを記録する。誤り検
出時には情報部、冗長部の順に検索する。誤りがある場
合には剰余が出る。この剰余をα割り算回路で割る事に
よって符号未使用部の検索を省略する事ができる。

【００７６】次に復号時の処理について述べる。シンド
ローム生成時は冗長部を先に入力した後、情報部を入力
する。これはＥＣＣ回路における割算は、シンボルをデ
ータ順に入力するフィードバック回路で構成されるた
め、符号化回路へのデータ入力開始が０の場合、最初の
０でない入力までは０を入力しなくても演算結果は同じ
になるからである。誤り訂正／検出処理の場合は、先に
冗長部で誤りの有無を検索してから、情報部の誤り検索
に入る。情報部の誤り検索開始と同時にデータ出力を始
めれば、情報部データ出力終了と同時に、誤り検出情報
を出力する事ができる。

【００７７】第２に符号化時に時間をかけることなく、
ＥＣＣ回路にデータバッファを設けて第三の問題を解決
する手段について述べる。この時の符号構成と、復号に
ついて述べる。符号の構成は従来の方式と同じく図１９
のように構成する。従って符号化時間は、k＋２t＋１ク
ロックとなる。

【００７８】次に復号時の処理について述べる。シンド
ローム生成時は、情報部を先に入力した後、冗長部を入
力する。そしてシンドローム生成後ＥＣＣ回路内で演算
を冗長シンボル２ｔ＋１シンボル分先に行い、演算結果
をデータバッファに保持する。情報部出力は、シンドロ
ーム生成後、冗長部シンボル長さ分、この場合は２ｔ＋
１クロック待ってから出力を開始する。データバッファ
に保持されていたＥＣＣ回路の演算結果は出力された情
報部データと順にビット和の計算が行われる。一方、デ
ータバッファにはＥＣＣ回路で演算された結果が順に入
力されていく。ＥＣＣ回路内の演算は冗長部シンボル分
先に行われるため、情報部データ出力の終了と同時に誤
り検出情報を得る事ができる。

【００７９】以下、本発明の実施例について、図面を用
いて説明する。図１は本発明によるデータ記憶再生装置
の一実施例を示す概念図である。本発明に係るデータの
エラー訂正方法及び装置は、記録媒体の種類によらず利
用できるものであるが、本実施例及び以下の実施例で
は、記録媒体の例としてフラッシュメモリを用いた記憶
再生装置（以下ファイルシステム）へ適用した例ににつ
いて説明する。図１において、１０１は記録再生装置
（以下、ファイルシステムと云う）であり、メモリチッ
プ１０２及びインターフェースＬＳＩ１０６から構成さ
れている。メモリ１０３はデータの記録あるいは、再生
を行う記録媒体であり、メモリチップ１０２はメモリ１
０３と内部ＥＣＣ回路１０４とを含むチップである。イ
ンターフェースＬＳＩ１０６はフラッシュメモリ１０３
を利用したファイルシステム１０１とファイルシステム
１０３におけるシステムバス１０９とのインターフェー
ス制御を行うＬＳＩである。より具体的には、本実施形
態に係るファイルシステムは、例えば図２に示すように
構成される。

【００８０】図２は図１のデータ記憶再生装置の全体構
成を示すブロック図である。図２において、メモリチッ
プ１０２はメモリ１０３と内部ＥＣＣ回路１０４を含む
記録媒体である。インターフェースＬＳＩ１０６はメモ
リチップ１０２を使用したファイルシステム１０１にお
けるシステムバス１０９とのインターフェース制御を行
うＬＳＩである。マイコン５０４はシステムバス１０９
を通じて送られてきた命令を解釈し、解釈結果に応じて
メモリチップ１０２へのデータ読み込み及び書込み（Ｒ
ｅａｄ／Ｗｒｉｔｅ、以下Ｒ／Ｗ）、及びＲＡＭ５０
５へのデータＲ／Ｗを制御する中央処理装置５０４１
（ＣＰＵ５０４１）を備えたファイルシステム１０１の
コントローラの役割を担っている。ＲＡＭ５０５はメモ
リチップ１０２のデータを、インターフェースＬＳＩ１
０６内に流す際、データのバッファの役目を担う補助メ
モリである。前記各ユニットは、制御信号線、アドレス
バス、データバスによって接続されている。

【００８１】図２のファイルシステムの具体的な実装例
を図３に示す。図３は図２のデータ記憶再生装置のチッ
プ実装例を示す模式図である。図において、マイコン５
０４はシステムバスを通じて送られてきた命令を解釈
し、解釈結果に応じてメモリチップ１０２へのデータ読
み込み及び書込み（Ｒｅａｄ／Ｗｒｉｔｅ、以下Ｒ／
Ｗ）、及びＲＡＭ５０５へのデータＲ／Ｗを制御する中
央処理装置（ＣＰＵ）を備えたファイルシステム１０１
のコントローラの役割を担っている。なお、２０１は他
のインターフェースである。

【００８２】次に、メモリチップ１０２について図４を
用いて説明する。図４はメモリチップの全体構成を示す
構成図である。図において、メモリ１０３はデータの記
録あるいは再生を行う媒体、Ｉ／Ｏバッファ６０１はシ
ステムバス１０９を通じて送られてきたデータ、あるい
は内部ＥＣＣ回路１０４から送られてきたデータのバッ
ファの役目を担う補助メモリである。デコーダ６０２は
メモリ１０３へのデータのＲ／Ｗを行う際にメモリ１０
３上でのデータ記録あるいは再生位置を制御する。スイ
ッチ／セレクタ６０３はメモリ１０３へのデータの記録
あるいは再生時にデータの内部コントローラ６０４から
の制御信号に応じて、メモリ１０３及び内部ＥＣＣ回路
１０４へのデータの入出力の切り替えを行う回路であ
る。内部コントローラ６０４はローカルデータバスを通
じて送られてきた制御信号に応じて、デコーダ６０２、
スイッチ／セレクタ６０３の制御を行う回路である。Ｓ
／Ａ＆ラッチ６０５はメモリ１０３からのデータのＲ／
Ｗ時にデータのバッファの役割を担う補助メモリであ
る。前記各ユニットは、制御信号線、アドレスバス、デ
ータバスによって接続されている。

【００８３】データ誤り訂正、検出に用いる符号は組織
符号となるシンボル単位訂正符号であれば何を用いても
構わないが、第一の実施例として、１ＥＣリードソロモ
ン符号を用いる。実施例では誤り検出能力を高めるため
冗長シンボルを１シンボル追加する。従って冗長シンボ
ルは２×１＋１＝３シンボルとなる。またデータシンボ
ル長は用いられる用途、及び一括して変換するデータ量
によって変化する。実施例では、１バイト８ビットと
し、２０４８＋５８バイト＝２１０６バイトのデータを
一括変換するとする。用いるガロア体は以下のの条件を
満たすものならば何を用いてもよい。

【００８４】

【表１】

【００８５】ガロア体の条件としては種々の値を取りう
るが、１バイトが１シンボルに対応していた方が、デー
タの取り扱いが便利である。従って、この条件と、上記
のガロア体の条件から、符号のデータシンボル長は１２
ビットとなる。従ってガロア体ＧＦ（ｐ）の元の数ｐは
２の１２乗である。最大符号長ｎは４０９５シンボルと
なる。

【００８６】次にＥＣＣ回路及び、符号化復号方法につ
いて説明する。最初にＥＣＣ回路について図５を用いて
説明する。図５は本発明によるデータ記録再生装置のＥ
ＣＣ回路の一実施例を示すブロック図である。図におい
て、１２ビット遅延フリップフロップ（以下ＤＦＦ：Ｄ
ｅｌａｙＦｌｉｐＦｌｏｐと云う。）７０１ａ、７
０１ｂ、７０１ｃ（以下、ＤＦＦ７０１ａ〜７０１ｃを
指す場合には単に７０１と記載する。）は１２ビットの
データを１クロック分保持し、次のクロックで出力す
る。検出回路７０２ａ、７０２ｂ（総合して、検出器７
０２と記載する。また、以降の各回路についても同様に
記載する。）は１２ビット２入力の排他的論理和（以下
ＸＯＲ）の計算をおこなう。ＮＯＲ回路７０３は１２ビ
ット２入力の否定論理和（以下ＮＯＲ）の計算を行う。
第１のスイッチ７０４、第２のスイッチ７０５、第３の
スイッチ７０６、第５のスイッチ７１０は、符号化、復
号時にデータの流れを制御する。第４のスイッチ７０７
は復号時、ＮＯＲ回路７０３からの信号が１の時ＯＮに
なる。ここで、第２、第４、第５のスイッチ７０５、７
０７、７１０はオン、オフスイッチであり、第１、第３
のスイッチ７０４、７０６は３点切換スイッチである。
第１のスイッチ７０４は中点、すなわちオフの位置（図
示せず）と、白丸の接点７０４ａと黒丸の接点７０４ｂ
を持っており、第３のスイッチ７０６は白丸の接点７０
６ａと中点（図示せず）、黒丸の接点７０６ａを持って
いる。

【００８７】乗算器７０８は乗算回路７０８ａ、７０８
ｂ、７０８ｃから構成されており、符号生成多項式Ｇ
（ｘ）に対応した係数をデータと掛け合わせる回路で、
各項の係数のべき数は、符号語生成多項式Ｇ（ｘ）の原
始多項式ｇ（ｘ）と冗長シンボル数、ガロア体の元の数
によって決定される。第一の実施例の場合、

【００８８】

【数２４】

【００８９】ｇ（ｘ）の根をαとすると、原始多項式と
はガロア体ＧＦ（２のｍ乗）において、周期が（根のｍ
乗）−１となる根を解に持つ既約多項式のことをいう。
また、符合語生成多項式Ｇ（ｘ）の次数は符号の冗長シ
ンボル数から３となる。したがって符合語生成多項式Ｇ
（ｘ）は（数２５）の通りになる。ただしｇ（ｘ）は周
期がαのｍ乗−１となるαを根に持つ規約多項式であ
る。。また、符合語生成多項式Ｇ（ｘ）の各項の係数
の決定はｇ（ｘ）から得られるαのべき乗に関する関係
を用いて行うことができる（ただしビット演算ではＡ＋
Ｂ＝Ａ−Ｂである）。

【００９０】（数２４）の根αを用いて、符合語生成多
項式Ｇ（ｘ）を変換すると（数２５）になる。

【００９１】

【数２５】

【００９２】（数２４）を用いて（数２５）の各項の係
数を原始元のべき乗の形に変換すると、数２６の通りに
なる。

【００９３】

【数２６】

【００９４】割り算器７０９は割り算回路７０９ａ、７
０９ｂ、７０９ｃから構成されており、１２ビットＤＦ
Ｆ７０１から出力されたデータを割り算する回路で、そ
のべき数は、符合語生成多項式Ｇ（ｘ）の原始多項式ｇ
（ｘ）と冗長シンボル数、ガロア体と、使用される符号
長ｌによって決定される。

【００９５】第一の実施例の場合は符号長ｌが２１０９
シンボルとなる。従って（数２１）、（数２２）、（数
２４）、(数２６)からべき数を計算すると、符号語多項
式Ｇ（ｘ）の各項の係数は、ｘの２次の係数Ｈがαの−
２６８１乗、１次の係数Ｉがαの−１８５乗、定数項の
係数Ｊがαの−２３３３乗となる。また、ＸＯＲ計算回
路７２０〜７２３は１２ビットのＸＯＲ計算を行う。

【００９６】Ｓ／Ａ＆ラッチ６０５と第１のスイッチ７
０４、第３のスイッチ７０６の間にはスイッチ／セレク
タ６０３（図４参照）があるが、図５の説明では機能的
に関係がないため省略した。また符号構成は（数９）、
（数２３）のどちらの構成を用いてもよいが、本実施例
では冗長部をを先頭にする符号構成とする。

【００９７】最初に符号化の方法について図６のチャー
トを用いて説明する。図６は図５に示すＥＣＣ回路の符
号化の動作を説明するためのフローチャートである。図
において、ステップ８０１に示すようにＩ／Ｏバッファ
６０１に入力されたデータは第１のスイッチ７０４と第
３のスイッチ７０６を通ってＳ／Ａ＆ラッチ６０５とＥ
ＣＣ回路１０４Ａの他の回路に入力される。この時第１
のスイッチ７０４、第３のスイッチ７０６はそれぞれ接
点７０４ａ、７０６ａに接続され、第２のスイッチ７０
５はＯＮ状態、第５のスイッチ７１０はＯＦＦ状態とな
っている。

【００９８】１シンボルを１バイトに対応させるため、
Ｉ／Ｏバッファ６０１において８ビット情報部のデータ
に０入力の４ビットを付加して１２ビット入力に変換す
る。この４ビットは１２ビットのどこに入力してもよい
が、上位か下位４ビットに集中させた方が１２ビットか
ら８ビットへの変換が楽である。従って第一の実施例で
は上位４ビットを０入力とする。情報データをＥＣＣ回
路１０４Ａに入力することで冗長部が計算される。また
同時にＳ／Ａ＆ラッチ６０５では１２ビットの情報が８
ビットに変換される。したがって、Ｓ／Ａ＆ラッチ６０
５に接続されているメモリ１０３（図示せず）には８ビ
ットの情報データが入力される。

【００９９】次にステップ８０２に示すようにＥＣＣ回
路１０４Ａに０を入力し、１２ビットＤＦＦ７０１と乗
算回路７０８で１９８６クロック計算を続ける。この
時、第１のスイッチ７０４は中点に接続されておりオフ
状態となっており、第４のスイッチ７０７、第５のスイ
ッチ７１０もＯＦＦ状態になっている。第２のスイッチ
７０５はＯＮ状態、第３のスイッチ７０６はその中点に
接続されてＯＦＦ状態となっているか０入力固定となっ
ている。これは、図７で示したとおり、巡回符号をシフ
トして、冗長部が情報部の前に付加される符号構成にす
る操作に対応する。

【０１００】図７は本発明によるｎシンボル符号の周期
における符号未使用部、情報部、冗長部の配置の一実施
例をを示す模式図である。図において、７１はｎ−（ｋ
＋２ｔ＋１）シンボルの符号未使用部であり、７２はｋ
シンボルの情報部であり、７３は２ｔ＋１シンボルの冗
長部であり、（数２３）に示すように情報部７２、符号
未使用部７１、冗長部７３の順に配置されている。これ
らの内実際に記録されるのは冗長部７３と情報部７２で
あり、（ｎ−ｋ−２ｔ―１）回０を入力し、巡回符号を
シフトすることによって、この順に並べられた符号構成
にすることができる。

【０１０１】このようにしてシフトされた冗長部７３は
ステップ８０３に示すようにＳ／Ａ＆ラッチ６０５に出
力される。冗長部７３のデータは１２ビット出力とな
り、１２ビットＤＦＦ７０１の内容が次数の高い係数の
方から順に出力される。第１のスイッチ７０４は接点７
０４ｂに接続され、第２のスイッチ７０５、第３のスイ
ッチ７０６、第４のスイッチ７０７、第５のスイッチ７
１０はＯＦＦ状態となる。このようにして符号化された
データは、Ｓ／Ａ＆ラッチ６０５からメモリ１０３に記
録される。

【０１０２】符号化されたデータの記憶方法はいろいろ
あるが、復号時のデータ読み出し時に冗長部、情報部の
順にシーケンシャルに読み出せた方が便利である。従っ
て本実施例では、メモリ上での読み出し順が冗長部７
３、情報部７２の順になるようにメモリ１０３（図４参
照）に記録する。記録単位は１バイト＝８ビットである
ため、情報部７２は入力されたデータをそのまま書き込
む。３シンボルの冗長部７３は、数バイトに分けて記録
される。総ビット数は１２×３ビット＝３６ビットで、
最小限５バイト必要であるが、偶数バイトに分けて記録
した方が復号時に便利であるため、本実施例では６バイ
トに分けて記録される。図８に符号化時のタイミングチ
ャートを示す。

【０１０３】図８は図５の符号化時の動作を示すタイミ
ングチャートである。図８（ａ）はＥＣＣ回路で符号を
生成する時のタイミングチャートであり、図８（ｂ）は
ＥＣＣ回路から出力されるデータのタイミングチャート
である。図８（ａ）において、情報部７２から冗長部７
３が生成され、その後、１９８６クロック分だけ、ＤＦ
Ｆ７０１を空回しする。この間が冗長部が生成されるタ
イミングである。情報部７２から冗長部７３を生成し始
めると同時に、ＥＣＣ回路１０４ＡからＳ／Ａ＆ラッチ
６０５に情報データが出力され始め、ＤＦＦ７０１空回
しが終わった時点から冗長部７３が出力され始める。次
に復号について図９のチャートを用いて説明する。

【０１０４】図９は図９の復号動作を説明するためのフ
ローチャートである。メモリ１０３から読み出されたデ
ータはステップ９０１に示すようにいったんＳ／Ａ＆ラ
ッチ６０５に保持される。データの読み出し方は冗長部
７３、情報部７２の順になる。次にステップ９０２に示
すようにＥＣＣ回路１０４Ａに冗長部７３、情報部７２
の順にデータを入力する。この時第１のスイッチ７０４
は中点に接続されておりＯＦＦ状態、第２のスイッチ７
０５はＯＮ状態、第３のスイッチ７０６は接点７０６ｂ
に接続される。第４のスイッチ７０７、第５のスイッチ
７１０はＯＦＦ状態となる。

【０１０５】冗長部７３のデータはメモリ１０３から読
み出された後、Ｓ／Ａ＆ラッチ６０５で１２ビットのデ
ータに変換されてＥＣＣ回路１０４Ａに入力される。ま
た、情報部７２のデータは８ビットなので、Ｓ／Ａ＆ラ
ッチ６０５で上位４ビットを０入力として１２ビットに
変換してＥＣＣ回路１０４Ａに入力される。冗長部７３
と情報部７２のデータが入力されることでＥＣＣ回路１
０４Ａでシンドロームが生成される。次にステップ９０
３に示すように、計算されたシンドロームを用いて、Ｓ
（ｘ）＝０かどうかの判定を行う。

【０１０６】最初にＳ（ｘ）＝０の場合について説明す
る。これは読取りデータにエラーが発生していない事を
示す。従ってこの場合は、ステップ９０９に示すよう
に、Ｓ／Ａ＆ラッチ６０５に保持していた情報部７２を
そのまま出力する。この時第１のスイッチ７０４、第２
のスイッチ７０５、第３のスイッチ７０６、第４のスイ
ッチ７０７はＯＦＦ状態、第５のスイッチ７１０はＯＮ
状態となる。

【０１０７】次にＳ（ｘ）≠０の場合について説明す
る。これは読み出したデータに誤りが発生した事を示
す。従ってＥＣＣ回路１０４ＡはＳ／Ａ＆ラッチ６０５
に保持していたデータを読み出し、ステップ９０４に示
すような誤り訂正／検出処理を行う。まずステップ９０
５に示すように冗長部７３の誤り検索を行う。この時、
第２のスイッチ７０５はＯＮ状態、第１のスイッチ７０
４、第３のスイッチ７０６、第４のスイッチ７０７、第
５のスイッチ７１０はＯＦＦ状態となる。この時ＮＯＲ
回路７０３が１を出力すれば、冗長部７３に誤りがある
ことになる。この場合はステップ９０９に示すように、
Ｓ／Ａ＆ラッチ６０５に保持していた情報部７２をその
まま出力する。この時第１のスイッチ７０４、第２のス
イッチ７０５、第３のスイッチ７０６、第４のスイッチ
７０７はＯＦＦ状態、第５のスイッチ７１０はＯＮ状態
となる。ＮＯＲ回路７０３が１を出力しなければ、冗長
部７３に誤りが検出されなかったことを示すから、続い
てステップ９０６に示すように情報部７２の誤り検索を
行う。この時第１のスイッチ７０４はＯＦＦ状態、第２
のスイッチ７０５はＯＮ状態、第３のスイッチ７０６は
ＯＦＦ状態、第５のスイッチ７１０はＯＮ状態となる。

【０１０８】この時ＮＯＲ回路７０３がｉクロック目に
１を出力すれば、情報部の位置ｉに誤りが検出されたこ
とになる。（数２２）より誤りパターンＥｐｉは第４の
スイッチ７０７からの出力に等しいから、ＥＣＣ回路１
０４Ａはステップ９０７に示すように読み出したデータ
と誤りパターンのＸＯＲを計算し、Ｉ／Ｏバッファ６０
１にデータを出力する。情報部の誤り検索中、ＮＯＲ回
路７０３が１を出力しない場合は第４のスイッチ７０７
はＯＦＦ状態となっているから、情報データはそのまま
Ｉ／Ｏバッファ６０１に出力される。ＥＣＣ回路１０４
Ａが情報部のデータ長ｋクロック演算を行ってもＮＯＲ
回路７０３が１を出力しない場合はステップ９０８に示
すようにＥＣＣ回路１０４Ａは外部に誤り検出情報を出
力する。図１０に復号時のタイミングチャートをしめ
す。

【０１０９】図１０は図５の復号時の誤り検出及び誤り
訂正の一実施例を示すタイミングチャートであり、図１
０（ａ）はＥＣＣ回路での処理のタイミングを示し、図
１０（ｂ）は誤り訂正された情報の出力タイミングを示
す。図１０（ａ）から明らかなように、冗長部７３＋情
報部７２の構成を持つ組織符号では、情報部７２と冗長
部７３とから誤りを検出する。誤りがある場合には冗長
部７３の誤りの有無を判定し、その後情報部の誤りを検
出すると共に誤り訂正を行う。ＥＣＣ回路１０４Ａの出
力には誤り検出及び訂正と同時に情報部７２（データ）
が出力される。

【０１１０】図５に示すＥＣＣ回路１０４Ａにおいて
は、冗長部＋情報部の符号構成し、割り算器７０９、検
出器７０２を採用することによって、図１０（ｂ）符号
未使用部の検出を省略することができる。また、乗算器
７０８、１２ビットＤＦＦ７０１、ＸＯＲ計算回路７２
１〜７２３を用いることによって、シンボル単位での訂
正が可能となった。

【０１１１】以上のような方法及び装置を用いる事によ
り、メモリチップ１０２を単位として使用した場合、メ
モリ１０３の多値記憶化に伴うデータ読み出し率エラー
の増加に対しても十分な誤り訂正能力を持たせる事がで
きる。また誤り検出情報の出力が可能なため、相関性の
あるデータ等誤り補正が可能なデータに対して有効にデ
ータを使用する事ができる。さらに従来のＲＳ方式に比
べて最大で５割程度、最小でも３割程度復号時間を短縮
する事ができる。

【０１１２】また誤り検出情報が、データ出力終了と同
時に出力されるので、データ出力後、誤り検出情報の出
力を待つ事による、外部ユーザの負担もなくなる。また
回路規模は従来ＲＳ方式と比べて割算回路の付加等のみ
ですむため、増加は最小限に抑えられる。

【０１１３】次に第二の実施例の場合について図１１か
ら図１５を用いて説明する。図１１は本発明によるデー
タ記憶再生装置のＥＣＣ回路の第二の実施例を示すブロ
ック図である。図において、１２ビットＤＦＦ７０１は
ＤＦＦ７０１ａ、７０１ｂ、７０１ｃから構成され、検
出器７０２は検出回路７０２ａ、７０２ｂから構成さ
れ、ビット乗算器７０８は乗算回路７０８ａ、７０８
ｂ、７０８ｃから構成され、ビット割算器７０９は割り
算回路７０９ａ、７０９ｂ、７０９ｃから構成されてい
る点は図５と同じである。また、１２ビットＤＦＦ７０
１、検出器７０２、ＮＯＲ回路７０３、第１のスイッチ
７０４、第２のスイッチ７０５、第３のスイッチ７０
６、第５のスイッチ７１０、第４のスイッチ７０７、ビ
ット乗算回路７０８、ビット割算器７０９、ＸＯＲ計算
回路７２０〜７２３第一の実施例と同一の機能を持つも
のである。

【０１１４】図１１においては、１２ビットバッファ７
１１が新たに設けられており、１２ビットバッファ７１
１は第１から第３のバッファ７１１ａ、７１１ｂ、７１
１ｃから構成されている。この１２ビットバッファ７１
１は１２ビットのデータを１クロック分保持しておくも
のである。また図５と同じくＳ／Ａ＆ラッチ６０５と第
１のスイッチ７０４、第３のスイッチ７０６の間にはス
イッチ／セレクタ６０３があるが、図１１の説明では機
能的に関係がないため省略した。

【０１１５】次に符号構成について説明する。符号構成
は、（数９）、（数２３）のどちらの符号構成を用いて
もよいが、第二の実施例では情報部７２の後ろに冗長部
７３を付加した構成とする。次にＥＣＣ回路１０４Ｂ及
び、符号化復号方法について図１２から図１５を用いて
説明する。最初に符号化の方法について図１２のチャー
トを用いて説明する。図１２は図１１の符号化の動作を
示すフローチャートである。ステップ１３０１に示すよ
うにＩ／Ｏバッファ６０１に入力されたデータは第１の
スイッチ７０４と第３のスイッチ７０６を通ってＳ／Ａ
＆ラッチ６０５とＥＣＣ回路１０４Ｂに入力される。こ
の時第１のスイッチ７０４、第３のスイッチ７０６はそ
れぞれ接点７０４ａ、７０６ａ側に接続され、第２のス
イッチ７０５はＯＮ状態、第５のスイッチ７１０はＯＦ
Ｆ状態となる。第一の実施例と同様の理由からＩ／Ｏバ
ッファ６０１は８ビット入力を１２ビット入力に変換す
る。０入力の４ビットは１２ビットのどこに入力しても
よいが、上位か下位４ビットに集中させた方が１２ビッ
トから８ビットへの変換が楽である。従って第二の実施
例では上位４ビットに入力する。情報データを入力する
ことによりＥＣＣ回路１０４Ｂでは冗長部が計算され
る。計算された冗長部はステップ１３０２に示すように
Ｓ／Ａ＆ラッチ６０５に出力される。冗長部のデータは
１２ビット出力となり、１２ビットＤＦＦ７０１の内容
が次数の高い方から順に出力される。第１のスイッチ７
０４は接点７０４ｂ側に接続され、第２のスイッチ７０
５、第３のスイッチ７０６、第４のスイッチ７０７、第
５のスイッチ７１０はＯＦＦ状態となる。このようにし
て符号化されたデータは、Ｓ／Ａ＆ラッチ６０５からス
テップ１３０３に示すようにメモリ１０３に記録され
る。符号化されたデータの記憶方法はいろいろあるが、
復号時のデータ読み出し時に符号構成と同じ順にシーケ
ンシャルに読み出せた方が便利である。従って第二の実
施例ではメモリ１０３上での読み出し順が情報部、冗長
部の順になるようにメモリ１０３に記録する。記録単位
は１バイトであるため、３シンボルの冗長部は、第一の
実施例と同様に数バイトに分けて記録される。第一の実
施例の時と同様の理由から、第二の実施例では６バイト
に分けて記録される。図１３に符号化時のタイミングチ
ャートをしめす。

【０１１６】図１３は図１１のＥＣＣ回路の符号化時の
動作を示すタイミングチャートであり、図１３（ａ）は
ＥＣＣ回路内部で符号を構成する時のタイミングチャー
トであり、図１３（ｂ）はＥＣＣ回路から出力されるデ
ータ出力のタイミングチャートを示す。図１３（ａ）に
おいて、情報部８２から冗長部８３が生成される。冗長
部８３が生成されると、図１３（ｂ）に示すように、同
時に情報部８２がＥＣＣ回路１０４ＢからＳ／Ａ＆ラッ
チ６０５に出力され、冗長部８３が生成されると、この
冗長部は順次Ｓ／Ａ＆ラッチ６０５に出力される。

【０１１７】次に復号について図１４のフローチャート
を用いて説明する。図１４は図１１の復号動作を示すフ
ローチャートである。図において、メモリ１０３から読
み出されたデータはステップ１４０１に示すようにいっ
たんＳ／Ａ＆ラッチ６０５に保持される。この時データ
の読み出し方は情報部８２、冗長部８３の順になる。

【０１１８】次にステップ１４０２に示すようにＥＣＣ
回路１０４Ｂに情報部８２、冗長部８３の順にデータを
入力する。この時第１のスイッチ７０４はＯＦＦ状態、
第２のスイッチ７０５はＯＮ状態、第３のスイッチ７０
６は接点７０６ｂ側に接続される。第４のスイッチ７０
７、第５のスイッチ７１０はＯＦＦ状態となる。符号化
されたデータはＥＣＣ回路１０４Ｂに入力される。冗長
部８３のデータはメモリから読み出された後で１２ビッ
トのデータに変換されて入力される。また、情報部８２
のデータは８ビットなので、上位４ビットを０入力とし
て１２ビットに変換して入力する。

【０１１９】情報部８２と冗長部８３のデータが入力さ
れることでＥＣＣ回路１０４Ｂではシンドロームが生成
される。次にステップ１４０３に示すように、計算され
たシンドロームを用いて、Ｓ（ｘ）＝０の判定を行う。

【０１２０】最初にＳ（ｘ）＝０の場合を示す。これは
読取りデータにエラーが発生していない事を示す。従っ
てこの場合は、ステップ１４１０に示すように、Ｓ／Ａ
＆ラッチ６０５に保持していた情報部を、そのまま出力
する。この時第１のスイッチ７０４、第２のスイッチ７
０５、第３のスイッチ７０６、第４のスイッチ７０７は
ＯＦＦ状態、第５のスイッチ７１０はＯＮ状態となる。

【０１２１】次にＳ（ｘ）≠０の場合を示す。これは読
み出したデータに誤りが発生した事を示す。ＥＣＣ回路
１０４ＢはＳ／Ａ＆ラッチ６０５に保持していたデータ
を再度読み出す。この時ＥＣＣ回路１０４Ｂはステップ
１４０４に示すような誤り訂正／検出処理を行う。

【０１２２】最初にステップ１４０５に示すように、Ｅ
ＣＣ回路１０４Ｂに０を入力した状態で３シンボルすな
わちＥＣＣの冗長シンボル分だけ演算する。ＥＣＣ回路
１０４Ｂには３つのバッファ７１１ａ、７１１ｂ、７１
１ｃが設けられているため、計算結果は３クロック遅れ
て第５のスイッチ７１０の手前のＸＯＲ計算回路７２０
に出力される。この時第１のスイッチ７０４はＯＦＦ状
態、第２のスイッチ７０５、第３のスイッチ７０６、第
５のスイッチ７１０はＯＦＦ状態となる。この時の演算
は、ＥＣＣ回路１０４Ｂ内部のクロックで計算を行う。

【０１２３】次にステップ１４０６に示すように情報部
の誤り検索を行う。ステップ１４０６の演算からＥＣＣ
回路１０４Ｂは外部クロックで制御される。この時第１
のスイッチ７０４はＯＦＦ状態、第２のスイッチ７０５
はＯＮ状態、第３のスイッチ７０６はＯＦＦ状態、第５
のスイッチ７１０はＯＮ状態となる。ＥＣＣ回路１０４
Ｂは情報部８２のデータ出力より３クロック進んで計算
を行っているが、バッファ７１１により第５のスイッチ
７１０の手前のＸＯＲ計算回路７２０で情報データと演
算を行うときは、ともに位置ｉにおけるデータとなる。
この時ＮＯＲ回路７０３がｉクロック目に１を出力すれ
ば、情報部の位置ｉに誤りが検出されたことになる。
（数２２）より誤りパターンＥｐｉは第４のスイッチ７
０７からの出力に等しいから、ＥＣＣ回路１０４Ｂはス
テップ１４０７に示すように読み出したデータと誤りパ
ターンのＸＯＲを計算し、Ｉ／Ｏバッファ６０１にデー
タを出力する。情報部８２のデータで、ＮＯＲ回路７０
３が１を出力しない場合はその位置には誤りが無い事を
意味するから、データはそのままＩ／Ｏバッファ６０１
に出力される。

【０１２４】次にステップ１４０７に示すように冗長部
８３の誤り検索を行う。この時、第１のスイッチ７０４
はＯＦＦ状態、第２のスイッチ７０５はＯＮ状態、第３
のスイッチ７０６、第４のスイッチ７０７、第５のスイ
ッチ７１０はＯＦＦ状態となる。この時ＮＯＲ回路７０
３が１を出力すれば、冗長部８３に誤りが検出されたこ
とになる。ＮＯＲ回路７０３が１を出力しなければ、冗
長部８３に誤りが検出されなかったことを示す。ＥＣＣ
回路１０４Ｂが冗長部のデータ長３クロック演算を行っ
てもＮＯＲ回路７０３が１を出力しない場合はステップ
１４０９に示すように誤り検出処理を行う。ＥＣＣ回路
１０４Ｂは、外部に誤り検出情報を出力する。情報部８
２のデータはバッファ７１１によりＥＣＣ回路１０４Ｂ
内の計算より３クロック遅れて出力されているから、誤
り検出情報の出力と同時に情報データ部の出力が終了す
る。図１５に復号時のタイムチャートを示す。

【０１２５】図１５は図１１の復号時の誤り検出及び誤
り訂正の一実施例を示すタイミングチャートであり、図
１５（ａ）はＥＣＣ回路での処理のタイミングを示し、
図１５（ｂ）は誤り訂正された情報の出力タイミングを
示す。図１５（ａ）から明らかなように、情報部８２＋
冗長部８３の構成を持つ組織符号の情報部８２と冗長部
８３とから誤りの有無の検出を行う。誤りがある場合に
は図１５（ｂ）に示すように、情報部の誤りを訂正し、
バッファ７１１に出力し、３クロック遅れてＥＣＣ回路
１０４Ｂから出力される。次に冗長部８３の誤り検出、
訂正が行われる。本実施例においてはバッファ７１１に
より情報部８２の出力を３クロック分遅らせているため
に、冗長部８３の誤り検出及び訂正終了と同時に情報部
８２の出力が完了する。

【０１２６】図１１に示すＥＣＣ回路１０４Ｂにおいて
は、情報部＋冗長部の符号構成とし、割り算器７０９、
検出器７０２を採用することによって、符号未使用部の
検出を省略することができる。また、乗算器７０８、１
２ビットＤＦＦ７０１、ＸＯＲ計算回路７２１〜７２３
を用いることによって、シンボル単位での訂正が可能と
なる。以上のような方法及び装置を用いる事により、
メモリチップ１０２を単位として使用した場合、メモリ
１０３の多値記憶化に伴うデータ読み出し率エラーの増
加に対しても十分な誤り訂正能力を持たせる事ができ
る。また誤り検出情報の出力が可能である事によって、
相関性のあるデータ等誤り補正が可能なデータに対して
有効にデータを使用する事ができる。

【０１２７】さらに従来のＲＳ方式に比べて最大で５割
程度、最小でも３割程度復号時間を短縮する事ができ
る。また、誤り検出情報が、データ出力終了と同時に出
力されるので、データ出力後、データ出力後、誤り検出
情報の出力を待つ事による、外部ユーザの負担もなくな
る。またこの方式の符号化は従来ＲＳ方式と同じである
ため、符号化時間が短くてすむという利点がある。

【０１２８】なお、第一の実施例および第二の実施例に
係るファイルシステムは、図１６に示すようにデジタル
カメラや携帯情報端末機器、携帯電話、ＰＨＳ用の記憶
装置にも使用する事ができる。図１６はディジタルカメ
ラ、携帯情報端末、携帯電話とパーソナルコンピュータ
の接続を示す模式図である。図において、９１はディジ
タルカメラ、９２は携帯端末である。携帯電話９３は携
帯情報端末の一部であるが、この図においては別に示し
ている。９４はパーソナルコンピュータ（以下、ＰＣと
云う。）、９５、９６、９７はメモリチップである。

【０１２９】この構成において、メモリチップ９５−９
７は、デジタルカメラ９１や携帯情報端末９２に脱着可
能な可搬型記憶媒体、例えばフラッシュメモリを収容し
たカード型の記憶媒体であるフラッシュメモリシステム
を構成し、外部ユーザーによる誤り訂正等は機器本体側
で行うものとする。可搬型記憶媒体のインターフェース
や形状等の規格は使用する機器に応じて何を用いてもよ
い。また、デジタルカメラ９１で記録されたデータを用
いて、ＰＣ９４デジタルカメラ本体上のソフト、あるい
はハードで誤り補正等を行う事もできる。半導体メモリ
の高集積化、多値記憶化により、経年変化によるリテン
ションエラーは増加すると予測される。対策としてはＥ
ＣＣによる訂正手段が有効であるが、多値記録化によっ
て１素子で複数ビットエラーが発生するという可能性
や、メモリチップにＥＣＣ回路１０４を実装しなければ
ならないという問題から、従来のようなビット単位訂正
ＥＣＣでは十分なビット信頼率を得る事ができない場合
がある。

【０１３０】本発明はそのような場合に、数ビット単位
でシンボル単位訂正を行うリードソロモン符号方式を用
いることで、１素子での複数ビットエラーにも対応でき
ることを可能にするものである。更に、リードソロモン
方式ＥＣＣ回路１０４をメモリチップに搭載する際、従
来リードソロモン方式ＥＣＣ回路１０４を搭載する際の
三つの問題点、すなわち回路規模、復号時間、復号時の
利便性を解決する事を可能にするものである。

【０１３１】

【発明の効果】回路規模については、符号化回路と復号
回路を共用する回路構成により、オンチップＥＣＣに十
分な回路規模を実現する事を可能にするものである。

【０１３２】復号時間については、（数２４）から（数
２６）で示すアルゴリズムで符号復号時間を短縮するた
めの手段を設けることで、同じ符号方式を用いる従来例
よりも３割から５割程度の復号時間短縮を実現する事を
可能にするものである。

【０１３３】復号時の利便性については、情報データ出
力の終了と同時に、シンボル単位訂正ＥＣＣ回路１０４
からエラー訂正／検出情報出力が出力されるような手段
を設けることで、データ出力終了と同時に誤り検出情報
を出力する事を可能にするものである。

【図面の簡単な説明】

【図１】本発明によるデータ記憶再生装置の一実施例を
示す概念図である。

【図２】図１のデータ記憶再生装置の全体構成を示すブ
ロック図である。

【図３】図２のデータ記憶再生装置のチップ実装例を示
す模式図である。

【図４】メモリチップの全体構成を示す構成図である。

【図５】本発明によるデータ記録再生装置のＥＣＣ回路
の一実施例を示すブロック図である。

【図６】図５に示すＥＣＣ回路の符号化の動作を説明す
るためのフローチャートである。

【図７】本発明によるｎシンボル符号の周期における符
号未使用部、情報部、冗長部を示す模式図である。

【図８】図６の符号化時の動作を示すタイミングチャー
トである。

【図９】図９の復号動作を説明するためのフローチャー
トである。

【図１０】図６のＥＣＣ回路での復号時の誤り検出及び
誤り訂正の処理のタイミングチャート及び誤り訂正され
た情報の出力時のタイミングチャートである。

【図１１】本発明によるデータ記憶再生装置のＥＣＣ回
路の第二の実施例を示すブロック図である。

【図１２】図１１の符号化の動作を示すフローチャート
である。

【図１３】図１１のＥＣＣ回路内部で符号を構成する時
のタイミングチャート及びＥＣＣ回路から出力される時
のタイミングチャートである。

【図１４】図１１の復号動作を示すフローチャートであ
る。

【図１５】図１１のＥＣＣ回路での復号時の誤り検出及
び誤り訂正処理のタイミングチャート及び誤り訂正され
た情報の出力時のタイミングチャートである。

【図１６】ディジタルカメラ、携帯情報端末、携帯電話
とパーソナルコンピュータの接続を示す模式図である。

【図１７】フラッシュメモリの構造を示す模式図であ
る。

【図１８】フラッシュメモリのコントロールゲート電圧
とドレイン電流の特性図である。

【図１９】ｎシンボル符号の周期における符号未使用
部、情報部、冗長部を示す模式図である。

【図２０】ＥＣＣ回路での復号時の誤り検出及び誤り訂
正処理のタイミングチャート及び誤り訂正された情報の
出力時のタイミングチャートである。

【図２１】ＥＣＣ回路での復号時の誤り検出及び誤り訂
正処理のタイミングチャート及び誤り訂正された情報の
出力時のタイミングチャートである。

【符号の説明】

１０３…メモリ、１０４、１０４Ａ、１０４Ｂ…内部Ｅ
ＣＣ回路、６０１…Ｉ／Ｏバッファ、６０５…Ｓ／Ａラ
ッチ、７０１ａ、７０１ｂ、７０１ｃ…１２ビット遅延
フリップフロップ（ＤＦＦ：ＤｅｌａｙＦｌｉｐＦ
ｌｏｐ）、７０２ａ、７０２ｂ…検出器、７０３…ＮＯ
Ｒ回路、７０４…第１のスイッチ、７０５…第２のスイ
ッチ、７０６…第３のスイッチ、７０７…第４のスイッ
チ、７０８…乗算器、７０９…割算器、７０９ａ、７０
９ｂ、７０９ｃ…割り算回路、７１０…第５のスイッ
チ、７２０、７２１、７２２、７２３…ＸＯＲ計算回
路、７１１ａ、７１１ｂ、７１１ｃ…バッファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者野副敦史東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者辛島哲次東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (72)発明者西谷卓史神奈川県川崎市麻布区王禅寺1099 株式会社日立製作所システム開発研究所内 (72)発明者片山ゆかり神奈川県川崎市麻布区王禅寺1099 株式会社日立製作所システム開発研究所内

Claims

【特許請求の範囲】

【請求項１】メモリを内蔵したメモリチップと、前記メ
モリチップの内側に記憶対象の情報データを誤り訂正符
号化し、かつ誤り訂正符号を生成する内部誤り訂正符号
回路を設け、前記内部誤り訂正符号回路は前記メモリよ
り読み出した誤り訂正符号を用いて前記の誤り訂正符号
を復号することを特徴とする記憶再生装置。
【請求項２】請求項１記載の記憶再生装置において、前
記内部誤り訂正符号化回路は前記情報データを誤り訂正
符号化する符号化回路と、前記誤り訂正符号化された情
報データを復号する復号回路とを備えることを特徴とす
る記憶再生装置。
【請求項３】請求項２記載の記憶再生装置において、前
記内部誤り訂正符号回路において、前記符号化回路と前
記復号回路とを共用することを特徴とする記憶再生装
置。
【請求項４】請求項１記載の記憶再生装置において、前
記内部誤り訂正符号回路で冗長ビットと情報データとを
訂正符号化する手段と、誤り訂正符号復号時に前記冗長
ビットの演算結果を情報データより先に行う手段とを備
え、前記誤り訂正符号回路の演算終了と、復号されたデ
ータの出力が同時に終了することを特徴とする記憶再生
装置。
【請求項５】請求項１記載の記憶再生装置において、内
部誤り訂正符号回路に用いられる誤り訂正符号はリード
ソロモン符号である事を特徴とする記憶再生装置。
【請求項６】メモリを内蔵したメモリチップと、前記メ
モリチップの内側に記憶対象の情報データを誤り訂正符
号化し、かつ誤り訂正符号を生成する内部誤り訂正符号
回路を設け、前記内部誤り訂正符号回路は前記メモリよ
り読み出した誤り訂正符号を用いて前記の誤り訂正符号
を復号する記憶再生装置を備え、前記記憶再生装置は、
データの一時蓄積、及びデータの入れ替えが可能である
ことを特徴とする携帯情報端末。
【請求項７】メモリを内蔵したメモリチップと、前記メ
モリチップの内側に記憶対象の情報データを誤り訂正符
号化し、かつ誤り訂正符号を生成する内部誤り訂正符号
回路を設け、前記内部誤り訂正符号回路は前記メモリよ
り読み出した誤り訂正符号を用いて前記の誤り訂正符号
を復号する記憶再生装置を備え、前記記憶再生装置は、
データの一時蓄積、及びデータの入れ替えが可能である
ことを特徴とするディジタルカメラ。
【請求項８】メモリを内蔵したメモリチップと、前記メ
モリチップの内側に記憶対象の情報データを誤り訂正符
号化し、かつ誤り訂正符号を生成する内部誤り訂正符号
回路とを備え、誤り訂正符号復号時に前記内部誤り訂正
符号回路の演算結果を逐次複数ビット割り算するステッ
プと、割り算結果がある一定の要件を満たした場合、前
記内部誤り訂正符号回路内で誤り訂正を行うステップ
と、入力されたデータの復号が全て終了しても割り算結
果が一定の要件を満たさない場合には、前記内部誤り訂
正符号回路外部に誤り検出情報を出力し、前記情報デー
タを復号するステップとを備えることを特徴とする誤り
訂正方法。
【請求項９】メモリを内蔵したメモリチップと、前記メ
モリチップの内側に記憶対象の情報データを誤り訂正符
号化し、かつ誤り訂正符号を生成する内部誤り訂正符号
回路とを備え、誤り訂正符号復号時に前記内部誤り訂正
符号回路の演算結果を情報データに付加した冗長ビット
分だけ保持して、情報データに付加した冗長ビット分だ
け、前記演算の開始より遅延させて出力することによっ
て、前記誤り訂正符号回路の演算終了と、復号データの
出力終了を同時に行うステップを備えることを特徴とす
る誤り訂正方法。
【請求項１０】メモリを内蔵したメモリチップと、前記
メモリチップの内側に記憶対象の情報データを誤り訂正
符号化し、かつ誤り訂正符号を生成する内部誤り訂正符
号回路とを備え、誤り訂正符号符号化時に、使用される
符号長に応じた特定の回数だけ、符号化回路に一定値を
入力し続けることによって、情報データと冗長ビット部
の構成を変化させるステップと、誤り訂正符号復号時に
冗長ビット部の演算結果を情報データより先に行い、誤
り訂正回路の演算終了と、復号データの出力終了を同時
に行うステップとを備えることを特徴とする誤り訂正方
法。