JPH11272567A - Memory control device - Google Patents
Memory control deviceInfo
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- JPH11272567A JPH11272567A JP7706198A JP7706198A JPH11272567A JP H11272567 A JPH11272567 A JP H11272567A JP 7706198 A JP7706198 A JP 7706198A JP 7706198 A JP7706198 A JP 7706198A JP H11272567 A JPH11272567 A JP H11272567A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、メモリ制御装置に
関するものであり、特に、メモリアクセスの優先順位を
変更してメモリアクセス効率化に特徴を有するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory control device, and more particularly to a memory control device having a feature of improving the memory access efficiency by changing the priority of memory access.
【０００２】[0002]
【従来の技術】外部記憶装置等に使用される信号処理Ｌ
ＳＩシステム等においては、記録媒体への読み出し／書
き込みの為のメモリアクセス、制御マイコンからのメモ
リアクセス、ホストコンピュータとのデータ転送の為の
メモリアクセス、バッファに格納されたデータに対する
誤り訂正の為のメモリアクセス等を調停し、バッファメ
モリを有効に使用する必要がある。従来、バッファメモ
リの調停においては、あらかじめ決定された優先順位に
従って調停を行っている。例えば、記録媒体への読み出
し／書き込みの為のメモリアクセスを１番、制御マイコ
ンからのメモリアクセスを２番、ホストコンピュータと
のデータ転送の為のメモリアクセスを３番、誤り訂正の
為のメモリアクセスを４番と優先順位を決定し、メモリ
アクセス調停を行っている。しかしこの方法では、ホス
トとのデータ転送速度が上がると誤り訂正処理の為のメ
モリアクセスが充分にできなくなり、誤り訂正処理が一
定期間中に終了できなくなるという問題が生じることが
あり、そのために、誤り訂正の為のメモリアクセスを３
番、ホストとのデータ転送の為のメモリアクセスを４番
とし、誤り訂正処理の為のメモリアクセスを一定間隔で
発生させることによって、メモリへのアクセスを調停し
ていた。2. Description of the Related Art Signal processing L used for an external storage device or the like
In an SI system or the like, memory access for reading / writing to a recording medium, memory access from a control microcomputer, memory access for data transfer with a host computer, and error correction for data stored in a buffer. It is necessary to arbitrate memory access and the like and to use the buffer memory effectively. Conventionally, in arbitration of a buffer memory, arbitration is performed according to a predetermined priority. For example, memory access for reading / writing to the recording medium is number 1, memory access from the control microcomputer is number 2, memory access for data transfer with the host computer is number 3, memory access for error correction. And the priority order is determined, and memory access arbitration is performed. However, in this method, when the data transfer speed with the host increases, the memory access for error correction processing cannot be performed sufficiently, and the problem that the error correction processing cannot be completed within a certain period may occur. 3 memory accesses for error correction
No. 4, memory access for data transfer with the host is numbered 4, and memory access for error correction processing is generated at regular intervals to arbitrate memory access.
【０００３】[0003]
【発明が解決しようとする課題】このようなメモリ制御
装置においては、誤り訂正処理の為のメモリアクセスを
一定間隔で発生している為、ホスト転送や、記録媒体と
のデータ転送が中断している場合にメモリへのアクセス
が可能であっても、誤り訂正処理の為のメモリアクセス
ができなくなったり、また、その期間の誤り訂正の為の
メモリアクセスを許可するようなシステムであったとし
ても、その期間に誤り訂正処理の為にメモリアクセスを
行ったという情報はそれ以後のメモリ調停に生かされ
ず、メモリアクセスの効率化に問題があった。In such a memory control device, since memory access for error correction processing is performed at regular intervals, host transfer and data transfer with a recording medium are interrupted. Even if the system can access the memory when it is available, even if the system cannot access the memory for error correction processing, or if the system permits the memory access for error correction during that period, However, information indicating that memory access was performed for error correction processing during that period was not utilized in subsequent memory arbitration, and there was a problem in improving the efficiency of memory access.
【０００４】[0004]
【課題を解決するための手段】前記課題を解決するため
に、本発明のメモリ制御装置は、所定のフレーム期間Ｔ
内に、バッファメモリにＮ回のアクセスを必要とする第
１の回路ブロックを含む複数の回路ブロックからの前記
バッファメモリへのアクセス要求を、予め定められた優
先順位に従って許可するメモリアクセスの調停を行うメ
モリ制御装置において、比較基準値に予め定められた数
値Ｍを有する比較手段と、前記Ｔ内で、周期Ｔ／（Ｎ＋
Ｍ）毎カウントアップしメモリアクセスが許可されれば
カウントダウンするアップダウンカウント手段を有し、
そのアップダウンカウント手段の計数値と前記基準値Ｍ
を前記比較手段にて比較し、その比較出力に応じて前記
第１の回路ブロックの優先順位を変更することを特徴と
したものである。In order to solve the above-mentioned problems, a memory control device according to the present invention comprises a memory control device having a predetermined frame period T.
Arbitration of memory access for permitting access requests to the buffer memory from a plurality of circuit blocks including the first circuit block requiring N times access to the buffer memory in accordance with a predetermined priority. In the memory control device, a comparing means having a predetermined numerical value M as a comparison reference value, and a period T / (N +
M) Up-down counting means for counting up each time and counting down if memory access is permitted,
The count value of the up / down counting means and the reference value M
Are compared by the comparing means, and the priority order of the first circuit block is changed in accordance with the comparison output.
【０００５】本発明によれば、ホストへの転送速度を落
とさずに、メモリアクセスを調停できバッファメモリを
有効に活用することができるメモリ制御装置を提供でき
る。According to the present invention, it is possible to provide a memory control device capable of arbitrating memory access and effectively utilizing a buffer memory without lowering a transfer speed to a host.
【０００６】[0006]
【発明の実施の形態】本発明の請求項１に記載のメモリ
制御装置は、所定のフレーム期間Ｔ内に、バッファメモ
リにＮ回のアクセスを必要とする第１の回路ブロックを
含む複数の回路ブロックからの前記バッファメモリへの
アクセス要求を、予め定められた優先順位に従って許可
するメモリアクセスの調停を行うメモリ制御装置におい
て、比較基準値に予め定められた数値Ｍを有する比較手
段と、前記Ｔ内で、周期Ｔ／（Ｎ＋Ｍ）毎カウントアッ
プしメモリアクセスが許可されればカウントダウンする
アップダウンカウント手段を有し、そのアップダウンカ
ウント手段の計数値と前記基準値Ｍを前記比較手段にて
比較し、その比較出力に応じて前記第１の回路ブロック
の優先順位を変更することを特徴としたものであり、ホ
ストへの転送速度を落とさずに、メモリアクセス要求を
調停できバッファメモリを効率的に活用することができ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS A memory control device according to a first embodiment of the present invention includes a plurality of circuits including a first circuit block which requires N accesses to a buffer memory within a predetermined frame period T. A memory control device for arbitrating a memory access that permits a request for access to the buffer memory from a block in accordance with a predetermined priority; a comparing means having a predetermined numerical value M as a comparison reference value; And up-down counting means for counting up every period T / (N + M) and counting down if memory access is permitted, and comparing the count value of the up-down counting means with the reference value M by the comparing means. The priority of the first circuit block is changed according to the comparison output, and the transfer speed to the host is changed. Without reducing, it is possible to utilize the buffer memory can arbitrating memory access requests efficiently.
【０００７】次に、請求項２に記載されたメモリ制御装
置は、請求項１において、前記フレームの始まりに同期
して、前記アップダウンカウント手段に初期値Ｐを与え
ることを特徴としたものであり、前記アップダウンカウ
ンタのカウントアップ周期を変えることなく、優先順位
変更手段が先行的なメモリアクセスを考慮することによ
り、メモリ利用効率を上げることができる。Next, a memory control device according to a second aspect is characterized in that, in the first aspect, an initial value P is given to the up / down counting means in synchronization with the start of the frame. Yes, the memory use efficiency can be increased by the priority change unit taking into account the preceding memory access without changing the count-up cycle of the up-down counter.
【０００８】（実施の形態１）以下に本発明の請求項１
及び請求項２に記載された発明の実施の形態について、
図１、図２及び図３を用いて説明する。(Embodiment 1) Claim 1 of the present invention will be described below.
And about the embodiment of the invention described in claim 2,
This will be described with reference to FIGS. 1, 2 and 3.
【０００９】図１において、１１は例えばデータを記憶
するバッファメモリ、１２は記録媒体１８とバッファメ
モリ１１との間で同期検出やデータのフォーマット変換
（ＤＣバランスをとるための１０−８変換、１６−８変
換等）を行うフォーマッタブロック、１３は制御マイコ
ン１７とバッファメモリ１１とのデータ転送を行う制御
マイコンインタフェースブロック、１４はバッファメモ
リ１１に格納されたデータに対して誤り訂正を行う誤り
訂正ブロック、１５はバッファメモリ１１とホストコン
ピュータ１９とのデータ転送を行うホストインタフェー
スブロック、１６はバッファメモリ１１を制御するメモ
リコントロールブロックである。In FIG. 1, reference numeral 11 denotes a buffer memory for storing data, for example, and reference numeral 12 denotes synchronization detection and data format conversion between the recording medium 18 and the buffer memory 11 (10-8 conversion for DC balance, 16 -8 conversion), 13 is a control microcomputer interface block for transferring data between the control microcomputer 17 and the buffer memory 11, and 14 is an error correction block for performing error correction on data stored in the buffer memory 11. , 15 are a host interface block for transferring data between the buffer memory 11 and the host computer 19, and 16 is a memory control block for controlling the buffer memory 11.
【００１０】前述のように構成されるメモリ制御装置に
おいて、記録媒体１８から読み出されたデータは、フォ
ーマッタブロック１２に取り込まれ、同期信号検出と所
定のデータフォーマット変換される。フォーマッタブロ
ック１２はメモリコントロールブロック１６の制御によ
ってフォーマット変換後のデータをバッファメモリ１１
に書き込む。１ブロック分のデータがバッファメモリ１
１に書き込まれると、誤り訂正ブロック１４はメモリコ
ントロールブロック１６の制御によってバッファメモリ
１１に格納されたデータをリード／ライトすることによ
って誤り訂正を行う。誤り訂正後のデータは、メモリコ
ントロールブロック１６の制御で読み出され、ホストイ
ンタフェースブロック１５を介してホストコンピュータ
１９にデータが転送される。また、制御マイコン１７
は、メモリコントロールブロック１６の制御によってバ
ッファメモリ１１に格納されたデータをリード／ライト
することができる。ここにおいて各ブロックからのメモ
リアクセス要求はメモリコントロールブロック１６内部
の調停回路によって優先順位に従って調停される。In the memory control device configured as described above, the data read from the recording medium 18 is taken into the formatter block 12, where the synchronization signal is detected and the data format is converted. The formatter block 12 stores the format-converted data in the buffer memory 11 under the control of the memory control block 16.
Write to. One block of data is stored in buffer memory 1
When "1" is written, the error correction block 14 performs error correction by reading / writing data stored in the buffer memory 11 under the control of the memory control block 16. The data after the error correction is read under the control of the memory control block 16, and the data is transferred to the host computer 19 via the host interface block 15. The control microcomputer 17
Can read / write data stored in the buffer memory 11 under the control of the memory control block 16. Here, a memory access request from each block is arbitrated by an arbitration circuit in the memory control block 16 according to the priority order.
【００１１】図２は、誤り訂正ブロック１４に内蔵され
ている優先順位変更器（以降、プライオリティチェイン
ジャーと呼ぶ。）を示している。２３は制御マイコン１
７から設定されるアップカウンタ２１のカウント周期を
設定するアップ周期設定レジスタ、２２はアップ周期設
定設定レジスタ２３とアップカウンタ２１の出力を比較
する比較器、２５はある時点までに誤り訂正ブロック１
４がメモリにアクセスしていなければならないメモリア
クセス数と実際にメモリにアクセスした数の差を示すア
ップダウンカウンタ、２４はアップダウンカウンタ２５
の値が一定値以上になったかどうかを比較する比較器、
２６は比較器２４によりアップダウンカウンタ２５が一
定の値以上になった場合により優先順位の高いメモリア
クセス要求を有効にする為のＡＮＤゲートである。FIG. 2 shows a priority changer (hereinafter referred to as a priority changer) incorporated in the error correction block 14. 23 is a control microcomputer 1
7, an up-period setting register for setting the counting period of the up-counter 21 set from 7; 22, a comparator for comparing the output of the up-counter 21 with the up-period setting register 23;
4 is an up / down counter indicating the difference between the number of memory accesses that must access the memory and the number of actual accesses to the memory;
A comparator for comparing whether the value of is greater than or equal to a certain value,
Reference numeral 26 denotes an AND gate for validating a memory access request having a higher priority when the value of the up / down counter 25 exceeds a predetermined value by the comparator 24.
【００１２】プライオリティチェインジャーは、誤り訂
正ブロック１４からのメモリアクセス要求がメモリコン
トロールブロック１６によって一定数受付けられない場
合に、誤り訂正ブロック１４のメモリアクセス要求の優
先順位をより高い優先順位に切り替える機能をもってい
る。誤り訂正ブロック１４が一定期間Ｔ内にメモリにＮ
回アクセスする必要がある場合、Ｍ回アクセス要求が受
け付けられないと優先順位を切り換えるとすると、制御
マイコン１７は周期Ｔ／（Ｎ＋Ｍ）の値をアップダウン
カウンタ２５のアップカウント周期としてアップ周期設
定レジスタ２３に設定する。アップカウンタ２１は一定
周期のクロックに同期してカウントアップし、比較器２
２はアップカウンタ２１とアップ周期設定レジスタ２３
の出力の一致を検出する。すなわち、アップカウンタ２
１は実施の形態では、システムクロック（例えば４０Ｍ
Ｈｚ）を計数し、そのシステムクロックの周期でアップ
ダウンカウンタ２５のアップ周期を計数するもので、シ
ステムクロックの周波数を上げることにより、前記アッ
プ周期を正確に計数することができる。The priority chainer switches the priority of a memory access request from the error correction block 14 to a higher priority when a certain number of memory access requests from the error correction block 14 are not accepted by the memory control block 16. Have. The error correction block 14 stores N in the memory within a certain period T.
If access is required M times and the priority is switched if the access request is not accepted M times, the control microcomputer 17 sets the value of the cycle T / (N + M) as the up count cycle of the up / down counter 25 and sets the up cycle in the up cycle setting register. Set to 23. The up-counter 21 counts up in synchronization with a clock having a constant period,
2 is an up counter 21 and an up period setting register 23
Detect output match. That is, the up counter 2
1 is a system clock (for example, 40M
Hz), and the up period of the up / down counter 25 is counted with the period of the system clock. By increasing the frequency of the system clock, the up period can be accurately counted.
【００１３】アップダウンカウンタ２５は、誤り訂正ブ
ロック１４がメモリにアクセスしていなければならない
メモリアクセス数と実際にメモリにアクセスした数の差
を示すアップダウンカウンタであるので、比較器２２か
ら一致信号が出力されるとカウントアップし、メモリコ
ントロールブロック１６からのアクセス許可信号がくる
とカウントダウンする。つまり、制御マイコン１７によ
ってアップ周期設定レジスタ２３に設定された間隔でカ
ウントアップし、メモリアクセスが許可されるとカウン
トダウンする。従って、比較器２２から一致信号が出力
された場合、メモリコントロールブロック１６からのア
クセス許可信号が来ていなければカウントアップを行
い、許可信号が来ていればカウント値を保持する。すな
わち、一致信号とアクセス許可信号が同時に発生すれ
ば、カウント値を保持する。そして、比較器２２からの
一致信号が出力されていない場合、メモリコントロール
ブロック１６からのアクセス許可信号が来るとカウント
ダウンし、許可信号が来なければカウント値を保持す
る。The up / down counter 25 is an up / down counter which indicates the difference between the number of memory accesses required by the error correction block 14 to access the memory and the number of actual accesses to the memory. Is counted up when an access permission signal from the memory control block 16 comes. That is, it counts up at intervals set in the up-cycle setting register 23 by the control microcomputer 17, and counts down when memory access is permitted. Therefore, when a match signal is output from the comparator 22, if the access permission signal from the memory control block 16 is not received, the count is incremented, and if the permission signal is received, the count value is held. That is, if the coincidence signal and the access permission signal are generated simultaneously, the count value is held. When the match signal is not output from the comparator 22, the countdown is performed when an access permission signal is received from the memory control block 16, and the count value is held when the access signal is not received.
【００１４】つぎに、アップダウンカウンタ２５の出力
は比較器２４に入力される。比較器２４では予め決めら
れた判定値Ｍと比較し、カウント値がその判定値Ｍ以上
になった場合、優先順位を上げる為の許可信号を出力す
る。アンドゲート２６では、誤り訂正ブロック１４のメ
モリアクセス要求信号が有効になっており、かつ比較器
２４からの優先順位を上げる為の許可信号が有効になっ
ている場合、優先順位の高いメモリアクセス要求信号を
有効にする。Next, the output of the up / down counter 25 is input to the comparator 24. The comparator 24 compares the count value with a predetermined determination value M, and outputs a permission signal for increasing the priority when the count value becomes equal to or greater than the determination value M. In the AND gate 26, when the memory access request signal of the error correction block 14 is valid and the enable signal from the comparator 24 for raising the priority is valid, the memory access request having the higher priority Enable the signal.
【００１５】今、フォーマッタブロック１２のメモリア
クセス優先順位を１番、制御マイコンインタフェースブ
ロック１３の優先順位を２番、誤り訂正ブロック１４の
高い方の優先順位を３番、ホストインタフェース１５の
優先順位を４番、誤り訂正ブロック１４の低い方の優先
順位を５番とする。制御マイコン１７からのアクセス頻
度は低いので、制御マイコン１７からのメモリアクセス
を除くフォーマッタブロック１２、誤り訂正ブロック１
４、ホストインタフェースブロック１５がメモリにアク
セスする場合を図３を用いて説明する。Now, the memory access priority of the formatter block 12 is the first, the priority of the control microcomputer interface block 13 is the second, the higher priority of the error correction block 14 is the third, and the priority of the host interface 15 is the first. No. 4 and the lower priority of the error correction block 14 is No. 5. Since the access frequency from the control microcomputer 17 is low, the formatter block 12 and the error correction block 1 except for the memory access from the control microcomputer 17
4. The case where the host interface block 15 accesses the memory will be described with reference to FIG.
【００１６】フォーマッタブロック１２は、各フレーム
の前半はメモリに対してアクセス要求はなく、各フレー
ムの後半においてメモリに集中的にメモリアクセスを行
う必要がある。誤り訂正ブロック１４は、各フレームに
おいて、メモリにいつでもアクセスしてもよいが、１フ
レーム内にメモリアクセスしなければならないアクセス
数は決まっている。ホストインタフェース１５からのメ
モリアクセスは数フレームに渡って連続的に発生する。
また、メモリにアクセスする３つのブロック全てのメモ
リアクセス要求が重なった場合のみ、３ブロックからの
メモリアクセス要求を完全に満たせなくなるとする。プ
ライオリティチェインジャーの動作を図３を用いて説明
する。最初は、誤り訂正ブロック１４内のプライオリテ
ィチェインジャーは初期化されるので、誤り訂正ブロッ
ク１４からのメモリアクセス要求の優先順位は５番であ
るとし、フォーマッタメモリ要求、誤り訂正メモリ要
求、ホスト転送メモリ要求が、図３の場合である各区間
において動作を説明する。The formatter block 12 has no access request to the memory in the first half of each frame, and needs to perform intensive memory access to the memory in the second half of each frame. The error correction block 14 may access the memory at any time in each frame, but the number of accesses that must be made to the memory within one frame is determined. Memory access from the host interface 15 occurs continuously over several frames.
It is also assumed that the memory access requests from three blocks cannot be completely satisfied only when the memory access requests of all three blocks accessing the memory overlap. The operation of the priority chainer will be described with reference to FIG. Initially, the priority chainer in the error correction block 14 is initialized. Therefore, the priority of the memory access request from the error correction block 14 is assumed to be 5, and the formatter memory request, the error correction memory request, the host transfer memory The operation in each section where the request is the case of FIG. 3 will be described.
【００１７】（１）区間３−１（誤り訂正メモリ要求の
み） 誤り訂正ブロック１４のみメモリを要求しているので、
メモリは全て誤り訂正ブロックに割り当てられる。誤り
訂正ブロック１４が必要とするメモリアクセス間隔より
も頻繁にメモリアクセスが行えるので、アップダウンカ
ウンタ２５のカウント値は０近辺になる（アンダーフロ
ー防止回路によって０より小さい値はとらない。）。(1) Section 3-1 (only error correction memory request) Since only the error correction block 14 requires memory,
All memories are allocated to error correction blocks. Since the memory access can be performed more frequently than the memory access interval required by the error correction block 14, the count value of the up / down counter 25 becomes close to 0 (the underflow prevention circuit does not take a value smaller than 0).
【００１８】（２）区間３−２ フォーマッタブロック１２と誤り訂正ブロック１４がメ
モリを要求しており、フォーマッタブロック１２に優先
的にメモリが割り当てられるが、残りは全て誤り訂正ブ
ロック１４にメモリが割り当てられるので誤り訂正ブロ
ック１４が必要とするメモリアクセス間隔よりも頻繁に
メモリアクセスが行えるのでアップダウンカウンタ２５
のカウント値は０近辺になる（アンダーフロー防止回路
によって０より小さい値はとらない。）。(2) Section 3-2 The formatter block 12 and the error correction block 14 require memory, and the memory is preferentially allocated to the formatter block 12, but the rest is allocated to the error correction block 14. Since the memory access can be performed more frequently than the memory access interval required by the error correction block 14, the up / down counter 25
Is close to 0 (a value smaller than 0 is not taken by the underflow prevention circuit).
【００１９】（３）区間３−３ 全てのブロックがメモリを要求しており、フォーマッタ
ブロック１２、ホストインタフェース１５に優先的にメ
モリが割り当てられ、残りのメモリアクセスが誤り訂正
ブロック１４に割り当てられ、誤り訂正ブロック１４が
必要とするメモリアクセス間隔よりも長い間隔でしかメ
モリアクセスが許可されないので、アップダウンカウン
タ２５のカウント値は増加する。(3) Section 3-3 All blocks request memory, the memory is preferentially allocated to the formatter block 12 and the host interface 15, and the remaining memory access is allocated to the error correction block 14, Since the memory access is permitted only at intervals longer than the memory access interval required by the error correction block 14, the count value of the up / down counter 25 increases.
【００２０】（４）区間３−４ フレームの始めでアップダウンカウンタ２５のカウント
値が初期化される。その後、ホストインタフェース１５
と誤り訂正ブロックがメモリを要求しているので、ホス
トインタフェース１５に優先的にメモリが割り当てられ
るが、残りのメモリアクセスが誤り訂正ブロック１４に
割り当てられる。従って、誤り訂正ブロック１４が必要
とするメモリアクセス間隔よりも頻繁にメモリアクセス
が行えるのでアップダウンカウンタ２５のカウント値は
０近辺になる（アンダーフロー防止回路によって０より
小さい値はとらない。）。(4) Section 3-4 At the beginning of the frame, the count value of the up / down counter 25 is initialized. Then, the host interface 15
The memory is preferentially allocated to the host interface 15 because the error correction block requests the memory, but the remaining memory access is allocated to the error correction block 14. Therefore, since the memory access can be performed more frequently than the memory access interval required by the error correction block 14, the count value of the up / down counter 25 becomes close to 0 (the underflow prevention circuit does not take a value smaller than 0).
【００２１】（５）区間３−５ 全てのブロックがメモリを要求しており、フォーマッタ
ブロック１２、ホストインタフェース１５に優先的にメ
モリが割り当てられ、残りのメモリアクセスが誤り訂正
ブロック１４に割り当てられ、誤り訂正ブロック１４が
必要とするメモリアクセス間隔よりも長い間隔でしかメ
モリアクセスが許可されないのでアップダウンカウンタ
２５のカウント値は増加する。(5) Section 3-5 All blocks require memory, the memory is preferentially allocated to the formatter block 12 and the host interface 15, and the remaining memory access is allocated to the error correction block 14, Since the memory access is permitted only at intervals longer than the memory access interval required by the error correction block 14, the count value of the up / down counter 25 increases.
【００２２】（６）区間３−６ 全てのブロックがメモリを要求しており、フォーマッタ
ブロック１２、ホストインタフェース１５に優先的にメ
モリが割り当てられ、残りのメモリアクセスが誤り訂正
ブロック１４に割り当てられ、誤り訂正ブロック１４が
必要とするメモリアクセス間隔よりも長い間隔でしかメ
モリアクセスが許可されないのでアップダウンカウンタ
２５のカウント値は増加する。アップダウンカウンタ２
５のカウント値がＭ以上になると比較器２４から、優先
順位を上げる為の許可信号が出力され、誤り訂正ブロッ
ク１４のメモリアクセス要求の優先順位が３番になる。
その結果、誤り訂正ブロック１４がホストインタフェー
ス１５よりもメモリアクセス要求の優先順位が高くな
り、誤り訂正ブロック１４に優先的にメモリが割り当て
られるので、アップダウンカウンタ２５のカウント値が
減少する。カウント値がＭよりも小さくなるとプライオ
リティチェインジャーによって、誤り訂正ブロック１４
のメモリアクセス優先順位は再び低く設定されるので、
カウント値が増加する。プライオリティチェインジャー
はこのような動作を繰り返すので、アップダウンカウン
タ２５のカウント値はＭ近辺となる。(6) Section 3-6 All blocks request memory, the memory is preferentially allocated to the formatter block 12 and the host interface 15, and the remaining memory access is allocated to the error correction block 14, Since the memory access is permitted only at intervals longer than the memory access interval required by the error correction block 14, the count value of the up / down counter 25 increases. Up / down counter 2
When the count value of 5 becomes M or more, a permission signal for increasing the priority is output from the comparator 24, and the priority of the memory access request of the error correction block 14 becomes the third.
As a result, the priority of the memory access request in the error correction block 14 becomes higher than that of the host interface 15, and the memory is preferentially allocated to the error correction block 14, so that the count value of the up / down counter 25 decreases. When the count value becomes smaller than M, the error correction block 14 is activated by the priority chainer.
Memory access priority is again set low,
The count value increases. Since the priority chainer repeats such an operation, the count value of the up / down counter 25 is around M.
【００２３】（７）区間３−７ フレームの始めでアップダウンカウンタ２５のカウント
値が初期化される。その後、ホストインタフェース１５
と誤り訂正ブロックがメモリを要求しているので、ホス
トインタフェース１５に優先的にメモリが割り当てられ
るが、残りのメモリアクセスが誤り訂正ブロック１４に
割り当てられるので誤り訂正ブロック１４が必要とする
メモリアクセス間隔よりも頻繁にメモリアクセスが行え
るのでアップダウンカウンタ２５のカウント値は０近辺
になる（アンダーフロー防止回路によって０より小さい
値はとらない。）。(7) Section 3-7 At the beginning of the frame, the count value of the up / down counter 25 is initialized. Then, the host interface 15
Memory is preferentially allocated to the host interface 15 because the error correction block requests memory, but the memory access interval required by the error correction block 14 is allocated because the remaining memory access is allocated to the error correction block 14. Since the memory access can be performed more frequently, the count value of the up / down counter 25 is close to 0 (a value smaller than 0 is not taken by the underflow prevention circuit).
【００２４】（８）区間３−８ 誤り訂正ブロック１４のみメモリを要求しているので、
メモリは全て誤り訂正ブロックに割り当てられる。誤り
訂正ブロック１４が必要とするメモリアクセス間隔より
も頻繁にメモリアクセスが行えるのでアップダウンカウ
ンタ２５のカウント値は０近辺になる（アンダーフロー
防止回路によって０より小さい値はとらない。）。(8) Section 3-8 Since only the error correction block 14 requires memory,
All memories are allocated to error correction blocks. Since the memory access can be performed more frequently than the memory access interval required by the error correction block 14, the count value of the up / down counter 25 is close to 0 (the underflow prevention circuit does not take a value smaller than 0).
【００２５】（９）区間３−９ フォーマッタブロック１２と誤り訂正ブロック１４がメ
モリを要求しており、フォーマッタブロック１２に優先
的にメモリが割り当てられるが、残りは全て誤り訂正ブ
ロック１４にメモリが割り当てられるので誤り訂正ブロ
ック１４が必要とするメモリアクセス間隔よりも頻繁に
メモリアクセスが行えるのでアップダウンカウンタ２５
のカウント値は０近辺になる（アンダーフロー防止回路
によって０より小さい値はとらない。）。(9) Section 3-9 The formatter block 12 and the error correction block 14 require memory, and the memory is preferentially allocated to the formatter block 12, but the rest is allocated to the error correction block 14. Since the memory access can be performed more frequently than the memory access interval required by the error correction block 14, the up / down counter 25
Is close to 0 (a value smaller than 0 is not taken by the underflow prevention circuit).
【００２６】このように、プライオリティチェインジャ
ーを使用することによって、誤り訂正に必要なメモリア
クセスを確保しつつ、ホストインタフェースに優先的に
メモリを割り当てるシステムが実現できる。ただし、図
３の区間３−６を見ればわかるとおり全てのブロックか
らメモリアクセス要求が出されている場合、プライオリ
ティチェインジャーがメモリアクセスの優先順位を上げ
るまで（アップダウンカウンタ２５のカウント値がＭよ
り小さい値の時）誤り訂正ブロックがメモリにアクセス
できない可能性がある。その為確実に１フレーム期間Ｔ
の間にＮ回のメモリアクセスを確保する為には、｛Ｔ／
（Ｎ＋Ｍ）｝の周期でアップダウンカウンタ２５に対し
てアップパルスを供給する必要がある。As described above, by using the priority chainer, it is possible to realize a system that preferentially allocates memory to the host interface while securing memory access required for error correction. However, as can be seen from the section 3-6 in FIG. 3, when memory access requests have been issued from all blocks, the memory access request is raised until the priority chainer increases the memory access priority (the count value of the up / down counter 25 is M The error correction block may not be able to access the memory (for smaller values). Therefore, one frame period T
In order to secure N memory accesses during
It is necessary to supply an up pulse to the up / down counter 25 at a period of (N + M)｝.
【００２７】（実施の形態２）次に本発明の請求項２に
記載された発明の実施の形態について、図４を用いて説
明する。図４において、フォーマッタブロック１２、誤
り訂正ブロック１４、ホストインタフェース１５からの
メモリアクセス要求は図３と同じとする。(Embodiment 2) Next, an embodiment of the invention described in claim 2 of the present invention will be described with reference to FIG. 4, the memory access requests from the formatter block 12, the error correction block 14, and the host interface 15 are the same as those in FIG.
【００２８】（１）区間４−１ フレームの始めでアップダウンカウンタ２５のカウント
値が初期値Ｐに初期化される。誤り訂正ブロック１４の
みメモリを要求しているので、メモリは全て誤り訂正ブ
ロックに割り当てられる。誤り訂正ブロック１４が必要
とするメモリアクセス間隔よりも頻繁にメモリアクセス
が行えるのでアップダウンカウンタ２５のカウント値は
減少する。(1) Section 4-1 At the beginning of the frame, the count value of the up / down counter 25 is initialized to an initial value P. Since only the error correction block 14 requires memory, the entire memory is allocated to the error correction block. Since the memory access can be performed more frequently than the memory access interval required by the error correction block 14, the count value of the up / down counter 25 decreases.
【００２９】（２）区間４−２ フォーマッタブロック１２と誤り訂正ブロック１４がメ
モリを要求しており、フォーマッタブロック１２に優先
的にメモリが割り当てられるが、残りは全て誤り訂正ブ
ロック１４にメモリが割り当てられるので誤り訂正ブロ
ック１４が必要とするメモリアクセス間隔よりも頻繁に
メモリアクセスが行えるのでアップダウンカウンタ２５
のカウント値は０近辺になる（アンダーフロー防止回路
によって０より小さい値はとらない。）。(2) Section 4-2 The formatter block 12 and the error correction block 14 require memory, and the memory is preferentially allocated to the formatter block 12, but the rest is allotted to the error correction block 14. Since the memory access can be performed more frequently than the memory access interval required by the error correction block 14, the up / down counter 25
Is close to 0 (a value smaller than 0 is not taken by the underflow prevention circuit).
【００３０】（３）区間４−３ 全てのブロックがメモリを要求しており、フォーマッタ
ブロック１２、ホストインタフェース１５に優先的にメ
モリが割り当てられ、残りのメモリアクセスが誤り訂正
ブロック１４に割り当てられ、誤り訂正ブロック１４が
必要とするメモリアクセス間隔よりも長い間隔でしかメ
モリアクセスが許可されないのでアップダウンカウンタ
２５のカウント値は増加する。(3) Section 4-3 All blocks request memory, the memory is preferentially allocated to the formatter block 12 and the host interface 15, and the remaining memory access is allocated to the error correction block 14, Since the memory access is permitted only at intervals longer than the memory access interval required by the error correction block 14, the count value of the up / down counter 25 increases.
【００３１】（４）区間４−４ フレームの始めでアップダウンカウンタ２５のカウント
値がＰに初期化される。その後、ホストインタフェース
１５と誤り訂正ブロックがメモリを要求しているので、
ホストインタフェース１５に優先的にメモリが割り当て
られるが、残りのメモリアクセスが誤り訂正ブロック１
４に割り当てられるので誤り訂正ブロック１４が必要と
するメモリアクセス間隔よりも頻繁にメモリアクセスが
行えるのでアップダウンカウンタ２５のカウント値は徐
々に減少する。(4) Section 4-4 At the beginning of the frame, the count value of the up / down counter 25 is initialized to P. Then, since the host interface 15 and the error correction block require memory,
Memory is preferentially allocated to the host interface 15, but the remaining memory access is
4, the memory access can be performed more frequently than the memory access interval required by the error correction block 14, so that the count value of the up / down counter 25 gradually decreases.
【００３２】（５）区間４−５ 全てのブロックがメモリを要求しており、フォーマッタ
ブロック１２、ホストインタフェース１５に優先的にメ
モリが割り当てられ、残りのメモリアクセスが誤り訂正
ブロック１４に割り当てられ、誤り訂正ブロック１４が
必要とするメモリアクセス間隔よりも長い間隔でしかメ
モリアクセスが許可されないのでアップダウンカウンタ
２５のカウント値は増加する。(5) Section 4-5 All blocks request memory, the memory is preferentially allocated to the formatter block 12 and the host interface 15, and the remaining memory access is allocated to the error correction block 14, Since the memory access is permitted only at intervals longer than the memory access interval required by the error correction block 14, the count value of the up / down counter 25 increases.
【００３３】（６）区間４−６ フレームの始めでアップダウンカウンタ２５のカウント
値がＰに初期化される。その後、ホストインタフェース
１５と誤り訂正ブロックがメモリを要求しているので、
ホストインタフェース１５に優先的にメモリが割り当て
られるが、残りのメモリアクセスが誤り訂正ブロック１
４に割り当てられるので誤り訂正ブロック１４が必要と
するメモリアクセス間隔よりも頻繁にメモリアクセスが
行えるのでアップダウンカウンタ２５のカウント値は徐
々に減少する。(6) Section 4-6 At the beginning of the frame, the count value of the up / down counter 25 is initialized to P. Then, since the host interface 15 and the error correction block require memory,
Memory is preferentially allocated to the host interface 15, but the remaining memory access is
4, the memory access can be performed more frequently than the memory access interval required by the error correction block 14, so that the count value of the up / down counter 25 gradually decreases.
【００３４】（７）区間４−７ 誤り訂正ブロック１４のみメモリを要求しているので、
メモリは全て誤り訂正ブロックに割り当てられる。誤り
訂正ブロック１４が必要とするメモリアクセス間隔より
も頻繁にメモリアクセスが行えるのでアップダウンカウ
ンタ２５のカウント値は減少する。(7) Section 4-7 Since only the error correction block 14 requires memory,
All memories are allocated to error correction blocks. Since the memory access can be performed more frequently than the memory access interval required by the error correction block 14, the count value of the up / down counter 25 decreases.
【００３５】（８）区間４−８ フォーマッタブロック１２と誤り訂正ブロック１４がメ
モリを要求しており、フォーマッタブロック１２に優先
的にメモリが割り当てられるが、残りは全て誤り訂正ブ
ロック１４にメモリが割り当てられるので誤り訂正ブロ
ック１４が必要とするメモリアクセス間隔よりも頻繁に
メモリアクセスが行えるのでアップダウンカウンタ２５
のカウント値は徐々に減少する。(8) Section 4-8 The formatter block 12 and the error correction block 14 require memory, and the memory is preferentially allocated to the formatter block 12, but the rest is allocated to the error correction block 14. Since the memory access can be performed more frequently than the memory access interval required by the error correction block 14, the up / down counter 25
Count value gradually decreases.
【００３６】このように、プライオリティチェインジャ
ーのアップダウンカウンタ２５に初期値Ｐを設定するこ
とにより、すなわち、フレームの最初にアップダウンカ
ウンタ２５に初期値（オフセット値）をセットしてカウ
ンタ動作をさせることによって、１フレーム期間の始め
の方で誤り訂正ブロック１４にメモリが頻繁に与えられ
た場合でも、それを考慮したメモリの調停が実現でき
る。また、１フレーム期間が長いシステムの場合、効率
よくメモリを調停する為にはメモリへのアクセス要求の
優先順位を切り替える為の判定基準Ｍの値を大きくとる
必要があるが、Ｍを大きくするとアップダウンカウンタ
のアップカウント周期｛Ｔ／（Ｎ＋Ｍ）｝が小さくなっ
てしまい、誤り訂正ブロック１４の優先順位が上がった
場合にホストコンピュータ１９との転送速度が極端に落
ちてしまう。そこで、アップダウンカウンタ２５に初期
値を与えることによってアップパルスの発生周期を変え
ることなくＭの値を大きくすることができる。As described above, by setting the initial value P in the up / down counter 25 of the priority chainer, that is, setting the initial value (offset value) in the up / down counter 25 at the beginning of a frame to perform the counter operation. As a result, even when a memory is frequently provided to the error correction block 14 at the beginning of one frame period, arbitration of the memory can be realized in consideration of that. In the case of a system in which one frame period is long, in order to arbitrate the memory efficiently, it is necessary to increase the value of the criterion M for switching the priority of the memory access request. The up-count period {T / (N + M)} of the down counter becomes small, and when the priority of the error correction block 14 rises, the transfer speed with the host computer 19 drops extremely. Therefore, by giving an initial value to the up / down counter 25, the value of M can be increased without changing the generation cycle of the up pulse.
【００３７】すなわち、アップダウンカウンタ２５にオ
フセットＰを与えることにより、等価的に、優先順位切
り換え点Ｍの値を大きく設定することとなり、誤り訂正
ブロック１４の優先順位の切り換え期間を短く、あるい
は、ほとんど零にする事ができ、メモリアクセスの調停
が実現でき、ホストコンピュータ１９との転送速度の低
下を防止することができる。That is, by giving the offset P to the up / down counter 25, the value of the priority switching point M is equivalently set to be large, and the priority switching period of the error correction block 14 is shortened, or It can be almost zero, arbitration of memory access can be realized, and a decrease in transfer speed with the host computer 19 can be prevented.
【００３８】[0038]
【発明の効果】以上のように、本発明のメモリ制御装置
によれば、システム内の各ブロックからのメモリアクセ
ス要求を効率的に調停することが可能となる。As described above, according to the memory control device of the present invention, it is possible to efficiently arbitrate a memory access request from each block in the system.
【図１】本発明の実施の形態におけるメモリ制御装置の
ブロック図FIG. 1 is a block diagram of a memory control device according to an embodiment of the present invention.
【図２】本発明の実施の形態におけるメモリ制御装置の
プライオリティチェインジャーのブロック図FIG. 2 is a block diagram of a priority chainer of the memory control device according to the embodiment of the present invention;
【図３】本発明の実施の形態におけるメモリ制御装置の
プライオリティチェインジャー動作を説明するための図FIG. 3 is a diagram for explaining a priority chainer operation of the memory control device according to the embodiment of the present invention;
【図４】本発明の他の実施の形態におけるメモリ制御装
置のプライオリティチェインジャーの動作を説明するた
めの図FIG. 4 is a diagram illustrating an operation of a priority chainer of a memory control device according to another embodiment of the present invention.
１１ バッファメモリ １２ フォーマッタブロック １３ 制御マイコンインタフェースブロック １４ 誤り訂正ブロック １５ ホストインタフェースブロック １６ メモリコントロールブロック １７ 制御マイコン １８ 記録媒体 １９ ホストコンピュータ DESCRIPTION OF SYMBOLS 11 Buffer memory 12 Formatter block 13 Control microcomputer interface block 14 Error correction block 15 Host interface block 16 Memory control block 17 Control microcomputer 18 Recording medium 19 Host computer
Claims (2)
リにＮ回のアクセスを必要とする第１の回路ブロックを
含む複数の回路ブロックからの前記バッファメモリへの
アクセス要求を、予め定められた優先順位に従って許可
するメモリアクセスの調停を行うメモリ制御装置におい
て、比較基準値に予め定められた数値Ｍを有する比較手
段と、前記Ｔ内で、周期Ｔ／（Ｎ＋Ｍ）毎カウントアッ
プしメモリアクセスが許可されればカウントダウンする
アップダウンカウント手段を有し、そのアップダウンカ
ウント手段の計数値と前記基準値Ｍを前記比較手段にて
比較し、その比較出力に応じて前記第１の回路ブロック
の優先順位を変更することを特徴とするメモリ制御装
置。An access request to the buffer memory from a plurality of circuit blocks including a first circuit block requiring N accesses to the buffer memory within a predetermined frame period T is determined in advance. In a memory control device for arbitrating memory access to be permitted according to a priority order, a comparing means having a predetermined numerical value M as a comparison reference value, and within T, the memory access is performed by counting up every period T / (N + M). Up-down counting means for counting down if permitted is provided, and the count value of the up-down counting means is compared with the reference value M by the comparing means, and the priority of the first circuit block is determined according to the comparison output. A memory control device for changing the order.
ップダウンカウント手段に初期値Ｐを与えることを特徴
とする請求項１に記載のメモリ制御装置。2. The memory control device according to claim 1, wherein an initial value P is given to said up / down counting means in synchronization with the start of said frame.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07706198A JP4081843B2 (en) | 1998-03-25 | 1998-03-25 | Memory control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07706198A JP4081843B2 (en) | 1998-03-25 | 1998-03-25 | Memory control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11272567A true JPH11272567A (en) | 1999-10-08 |
| JP4081843B2 JP4081843B2 (en) | 2008-04-30 |
Family
ID=13623289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07706198A Expired - Fee Related JP4081843B2 (en) | 1998-03-25 | 1998-03-25 | Memory control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4081843B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030012049A (en) * | 2001-07-30 | 2003-02-12 | 엘지전자 주식회사 | Access control method and apparatus for arbiter |
| JP2006004028A (en) * | 2004-06-16 | 2006-01-05 | Sony Corp | Arbitration system, arbitration method, program for the method, recording medium storing the program, and electronic still camera |
| WO2010122607A1 (en) | 2009-04-24 | 2010-10-28 | 富士通株式会社 | Memory control device and method for controlling same |
| US9229805B2 (en) | 2007-09-13 | 2016-01-05 | Samsung Electronics Co., Ltd. | Memory system and wear-leveling method thereof based on erasures and error correction data |
-
1998
- 1998-03-25 JP JP07706198A patent/JP4081843B2/en not_active Expired - Fee Related
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| JP4635482B2 (en) * | 2004-06-16 | 2011-02-23 | ソニー株式会社 | Arbitration device, arbitration method, mediation method program, recording medium recording mediation method program, and electronic still camera |
| US9229805B2 (en) | 2007-09-13 | 2016-01-05 | Samsung Electronics Co., Ltd. | Memory system and wear-leveling method thereof based on erasures and error correction data |
| US9251015B2 (en) | 2007-09-13 | 2016-02-02 | Samsung Electronics Co., Ltd. | Memory system providing wear-leveling by allocating memory blocks among groups |
| WO2010122607A1 (en) | 2009-04-24 | 2010-10-28 | 富士通株式会社 | Memory control device and method for controlling same |
| US8560784B2 (en) | 2009-04-24 | 2013-10-15 | Fujitsu Limited | Memory control device and method |
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| JP4081843B2 (en) | 2008-04-30 |
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|
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
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|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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