JPH1127065A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JPH1127065A JPH1127065A JP9176868A JP17686897A JPH1127065A JP H1127065 A JPH1127065 A JP H1127065A JP 9176868 A JP9176868 A JP 9176868A JP 17686897 A JP17686897 A JP 17686897A JP H1127065 A JPH1127065 A JP H1127065A
- Authority
- JP
- Japan
- Prior art keywords
- source
- output
- terminal
- transistor
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路の
出力バッファ及び電圧ホールド回路に関し、特にアナロ
グ信号処理、多値信号処理を行う半導体集積回路装置に
適した出力バッファ及び電圧ホールド回路に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer and a voltage hold circuit for a semiconductor integrated circuit, and more particularly to an output buffer and a voltage hold circuit suitable for a semiconductor integrated circuit device for performing analog signal processing and multi-level signal processing. is there.
【０００２】[0002]
【従来の技術】従来のＭＯＳプロセスを用いて設計され
るアナログ信号処理及び多値信号処理用の出力バッファ
としては、ＮＭＯＳトランジスタと定電流源を用いたソ
ースフォロワが、広く用いられていた。2. Description of the Related Art As an output buffer for analog signal processing and multi-level signal processing designed using a conventional MOS process, a source follower using an NMOS transistor and a constant current source has been widely used.
【０００３】図６に、従来のＮＭＯＳソースフォロアを
示す。出力ドライブ用ＮＭＯＳトランジスタ５０のゲー
ト端子を入力端子３とし、ソース端子を出力端子４と
し、ドレイン端子が電源電圧５に接続された構成におい
て、出力端子４に、ドレイン端子が接続された定電流源
用ＮＭＯＳトランジスタ５１が接続され、ＮＭＯＳトラ
ンジスタ５１のソース端子は接地電位６に、ゲート端子
は、ソース端子が接地電位６に接続されたＮＭＯＳトラ
ンジスタ５２のゲート・ドレイン共通接続点に接続され
ている。ＮＭＯＳトランジスタ５２のゲート・ドレイン
共通接続点と電源電圧５の間には、定電流源５３が接続
され、定電流源用ＮＭＯＳトランジスタ５１とＮＭＯＳ
トランジスタ５２と定電流源５３でカレントミラー回路
を構成している。FIG. 6 shows a conventional NMOS source follower. In a configuration in which the gate terminal of the output driving NMOS transistor 50 is the input terminal 3, the source terminal is the output terminal 4, and the drain terminal is connected to the power supply voltage 5, the constant current source having the drain terminal connected to the output terminal 4 The NMOS transistor 51 is connected. The source terminal of the NMOS transistor 51 is connected to the ground potential 6, and the gate terminal is connected to the common gate-drain connection point of the NMOS transistor 52 whose source terminal is connected to the ground potential 6. A constant current source 53 is connected between the gate / drain common connection point of the NMOS transistor 52 and the power supply voltage 5.
The transistor 52 and the constant current source 53 constitute a current mirror circuit.
【０００４】定電流源用ＮＭＯＳトランジスタ５１とＮ
ＭＯＳトランジスタ５２のＷ／Ｌ（Ｗ：チャネル幅、
Ｌ：チャネル長）のサイズが等しい場合、定電流源５３
と定電流源用トランジスタ５１のドレイン電流は等しく
なる。定電流源用トランジスタ５１のドレイン電流は、
出力ドライブ用ＮＭＯＳトランジスタ５０の直流動作点
すなわちアイドリング電流となる。負荷駆動時は、シン
ク電流負荷の場合、定電流源用トランジスタ５１のドレ
イン端子が負荷駆動電流を引き抜き、ソース電流負荷の
場合、出力用ＮＭＯＳトランジスタ５０のドレイン端子
からソース端子を通して、負荷駆動電流が配給される構
成を取っている。この構成により入力端子３は、ゲート
端子である為、高インピーダンスで前段の信号を受け、
出力端子４は、ソース端子であり、低インピーダンスで
後段の負荷回路を駆動できる。またＭＯＳトランジスタ
の基板バイアス効果をなくし、線形な入出力特性を得る
為、出力ドライブ用ＮＭＯＳトランジスタ５０のサブス
トレイト端子とソース端子は電気的に接続された構成を
取っている。A constant current source NMOS transistor 51 and N
W / L of the MOS transistor 52 (W: channel width,
L: channel length), the constant current source 53
And the drain current of the constant current source transistor 51 becomes equal. The drain current of the constant current source transistor 51 is
This is the DC operating point of the output drive NMOS transistor 50, that is, the idling current. At the time of load driving, in the case of a sink current load, the drain terminal of the constant current source transistor 51 pulls out the load driving current, and in the case of the source current load, the load driving current flows from the drain terminal of the output NMOS transistor 50 through the source terminal. Has a configuration to be distributed. With this configuration, since the input terminal 3 is a gate terminal, the input terminal 3 receives the signal of the previous stage with high impedance,
The output terminal 4 is a source terminal and can drive a subsequent load circuit with low impedance. In addition, in order to eliminate the substrate bias effect of the MOS transistor and obtain a linear input / output characteristic, the substrate terminal and the source terminal of the output driving NMOS transistor 50 are electrically connected.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、ＮＭＯ
Ｓソースフォロア回路におけるアナログ処理及び多値処
理において、直流電圧の正確な伝送を行おうとした場
合、ＭＯＳトランジスタのゲート・ソース間電圧Ｖgs分
の直流レベルシフトが発生し、直流伝送の妨げになって
いた。この現象を図７を用いて説明する。図７はＮＭＯ
Ｓトランジスタ５０のＩd−Ｖgs特性である。しきい値
電圧Ｖth以上の電圧がゲート・ソース間Ｖgsに印加され
ると、ドレイン電流Ｉd が流れる。すなわち、ドレイン
電流Ｉd を流してやると、ＶthとＩd で決まるゲート・
ソース間電圧Ｖgsが発生する。Ｉd でバイアスされた出
力用トランジスタ５０のソース電位は、必ずゲート電位
よりもＶgs＝Ｖαだけ低くなる。これが入出力間の直流
レベルシフトとなる。このシフト量は一定ではなく、あ
る範囲を持ってばらつく。すなわち出力用ＮＭＯＳトラ
ンジスタ５０のＶthの製造上のバラツキ及び定電流源用
トランジスタ５１のドレイン電流の設定バラツキなどが
主要因となって、バラツキ分布を持つ。この様にＶgsに
よる直流レベルシフトは一定ではなく、さらにＶgsに
は、温度ドリフトもあり図７に示す回路では、直流値も
含めて信号の正確な伝送は困難であった。また、幾つか
のＶgsのキャンセル回路も提案されているが、回路素子
数の増加及び消費電力の増加が伴い、高集積化の妨げに
なっていた。However, the NMO
In the analog processing and multi-value processing in the S source follower circuit, when accurate DC voltage transmission is attempted, a DC level shift corresponding to the voltage Vgs between the gate and source of the MOS transistor occurs, which hinders DC transmission. Was. This phenomenon will be described with reference to FIG. Figure 7 shows the NMO
This is the Id-Vgs characteristic of the S transistor 50. When a voltage higher than the threshold voltage Vth is applied to the gate-source voltage Vgs, a drain current Id flows. In other words, when the drain current Id flows, the gate current determined by Vth and Id
A source-to-source voltage Vgs is generated. The source potential of the output transistor 50 biased by Id is always lower than the gate potential by Vgs = Vα. This is a DC level shift between input and output. The shift amount is not constant but varies over a certain range. That is, there is a variation distribution mainly due to a variation in manufacturing the Vth of the output NMOS transistor 50 and a variation in setting the drain current of the constant current source transistor 51. As described above, the DC level shift due to Vgs is not constant, and Vgs has a temperature drift, so that accurate transmission of signals including DC values was difficult in the circuit shown in FIG. Some Vgs cancellation circuits have also been proposed, but the increase in the number of circuit elements and power consumption has hindered high integration.
【０００６】この出力直流レベルシフトの問題は、アナ
ログ処理への応用を考えた時、正確な直流結合の信号処
理を困難にさせていた。また電圧モード多値論理回路へ
の応用を考えた時、バッファでの直流レベルシフトの発
生は多値信号処理のノイズマージンを極端に悪化させて
いた。The problem of the output DC level shift has made accurate DC-coupled signal processing difficult when applied to analog processing. Further, when considering application to a voltage mode multi-valued logic circuit, the occurrence of a DC level shift in a buffer extremely deteriorates the noise margin of multi-value signal processing.
【０００７】[0007]
【課題を解決するための手段及び作用】本発明は、上記
問題点を解決する為に、デプレッション型の第一の絶縁
ゲート型トランジスタのゲートを入力端子、ソースを出
力端子とし、該第一の絶縁ゲート型トランジスタとＷ／
Ｌが同一で且つ同一導電型のデプレッション型の第二の
絶縁ゲート型トランジスタのドレインが前記第一の絶縁
ゲート型トランジスタのソースと接続され、前記第二の
絶縁ゲート型トランジスタのゲート及びソースが低圧側
電源電位又は高圧側電源電位に接続され、前記第二の絶
縁ゲート型トランジスタのゲート・ソース間が０Ｖの時
の前記第二の絶縁ゲート型トランジスタのドレイン電流
が、前記第一の絶縁ゲート型トランジスタのバイアス電
流となる半導体集積回路を提案する。According to the present invention, in order to solve the above-mentioned problems, a gate of a depletion type first insulated gate transistor is used as an input terminal and a source is used as an output terminal. Insulated gate transistor and W /
The drain of a depletion type second insulated gate transistor having the same L and the same conductivity type is connected to the source of the first insulated gate transistor, and the gate and the source of the second insulated gate transistor are low voltage. Side power supply potential or high-side power supply potential, the drain current of the second insulated gate transistor when the voltage between the gate and the source of the second insulated gate transistor is 0 V is the first insulated gate type transistor. A semiconductor integrated circuit that serves as a transistor bias current is proposed.
【０００８】本発明によれば、ゲート・ソース間が０Ｖ
にバイアスされてもドレイン電流が流れる、いわゆるデ
プレッション型の第一及び第二の絶縁ゲート型トランジ
スタを用いて、ソースフォロワを構成し、ゲート・ソー
ス間が０Ｖでバイアスされた定電流源用の第二の絶縁ゲ
ート型トランジスタのドレイン電流を用いて、定電流源
用の第二の絶縁ゲート型トランジスタとＷ／Ｌが同一の
出力ドライブ用の第一の絶縁ゲート型トランジスタのゲ
ート・ソース間を０Ｖにバイアスすることで、回路素子
数を最低限に抑えた入出力間に直接レベルシフトの無い
ソースフォロア回路を、低消費電力、高精度で実現す
る。According to the present invention, 0 V is applied between the gate and the source.
A source follower is formed by using a so-called depletion-type first and second insulated gate transistors in which a drain current flows even when biased to a constant current source for a constant current source biased at 0 V between the gate and the source. By using the drain current of the two insulated gate transistors, 0 V is applied between the gate and the source of the first insulated gate transistor for output drive having the same W / L as the second insulated gate transistor for the constant current source. By applying a bias to the source follower circuit, the number of circuit elements is minimized, and a source follower circuit having no direct level shift between input and output is realized with low power consumption and high accuracy.
【０００９】さらに本発明の半導体集積回路を構成する
絶縁ゲート型トランジスタのソース端子を、各々のウェ
ル拡散層に接続することで、基板バイアス効果を無く
し、線形な入出力特性を提供する。特に電圧モード多値
信号処理では非線形な入出力特性のバッファを使用する
と、多値信号レベルの信号のノイズマージンを劣化させ
る原因となる為、直流オフセットの無い線形入出力特性
を持ったバッファを用いることで多値信号処理の高精度
化を実現する。Further, by connecting the source terminal of the insulated gate transistor constituting the semiconductor integrated circuit of the present invention to each well diffusion layer, a substrate bias effect is eliminated and linear input / output characteristics are provided. In particular, in the case of voltage mode multi-level signal processing, using a buffer with non-linear input / output characteristics may degrade the noise margin of multi-level signal level signals, so use a buffer with linear input / output characteristics without DC offset. This realizes high-precision multi-level signal processing.
【００１０】さらに本発明の半導体集積回路を構成する
絶縁ゲート型トランジスタがデプレッション型のＮチャ
ネル絶縁ゲート型トランジスタであることを特徴とす
る。The semiconductor integrated circuit of the present invention is characterized in that the insulated gate transistor is a depletion type N-channel insulated gate transistor.
【００１１】さらに本発明の半導体集積回路を構成する
絶縁ゲート型トランジスタがデプレッション型のＰチャ
ネル絶縁ゲート型トランジスタであることを特徴とす
る。Further, the insulated gate transistor constituting the semiconductor integrated circuit of the present invention is a depletion type P-channel insulated gate transistor.
【００１２】さらに本発明は、上記半導体集積回路から
構成される第一、第二、第三のバッファ手段を有し、前
記第一のバッファ手段の出力が、第一のスイッチ手段を
通して前記第二のバッファ手段の入力と、片側が低圧側
電源電位又は高圧側電源電位に接続された第一の容量手
段とにつながり、前記第二のバッファ手段の出力が、第
二のスイッチ手段を通して前記第三のバッファ手段の入
力と、片側が低圧側電源電位又は高圧側電源電位に接続
された第二の容量手段とにつながり、前記第一のスイッ
チ手段と前記第二のスイッチ手段とを互いに逆相でオン
／オフ制御するデータホールド制御端子を有し、前記第
一のバッファ手段の入力を信号入力とし、前記第三のバ
ッファ手段の出力を信号出力としてなる半導体集積回路
を提供する。The present invention further comprises first, second and third buffer means comprising the above semiconductor integrated circuit, and the output of the first buffer means is supplied to the second buffer means through a first switch means. Of the buffer means, and one side is connected to the first capacitance means connected to the low-voltage power supply potential or the high-voltage power supply potential, and the output of the second buffer means is passed through the second switch means to the third capacitor means. Of the buffer means, and one side is connected to the second capacitance means connected to the low-voltage power supply potential or the high-voltage power supply potential, and the first switch means and the second switch means are in opposite phases to each other. A semiconductor integrated circuit having a data hold control terminal for on / off control, wherein an input of the first buffer means is a signal input, and an output of the third buffer means is a signal output.
【００１３】すなわち、本発明の半導体集積回路は、容
量手段の一方の端子を低圧側電源電位又は高圧側電源電
位に接続し、この容量手段の他方の端子にスイッチ手段
を接続して、サンプル＆ホールド回路を構成するように
し、本発明によるソースフォロア回路を入力バッファと
し、この入力バッファの出力を第一のサンプル＆ホール
ド回路に入力し、さらに第一のサンプル＆ホールド回路
の出力を、バッファを介して第二のサンプル＆ホールド
回路の入力端子に接続し、第一のサンプル＆ホールド回
路と第二のサンプル＆ホールド回路にそれぞれ設けられ
たスイッチ手段を逆相で制御するものである。That is, according to the semiconductor integrated circuit of the present invention, one terminal of the capacitor is connected to the low-voltage power supply potential or the high-voltage power supply potential, and the switch is connected to the other terminal of the capacitor. A hold circuit is configured, the source follower circuit according to the present invention is used as an input buffer, an output of the input buffer is input to a first sample & hold circuit, and an output of the first sample & hold circuit is input to a buffer. The switch is connected to an input terminal of a second sample-and-hold circuit via the first sample-and-hold circuit, and switches provided in the first sample-and-hold circuit and the second sample-and-hold circuit are controlled in opposite phases.
【００１４】これにより直流レベルシフトの無いアナロ
グ信号及び多値信号のマスタースレーブ型データラッチ
をシンプルな回路で高精度に実現することが可能となっ
た。特に多値のデータラッチ手段を実現したことで、多
値並列高速パイプライン処理が可能となる。This makes it possible to realize a master-slave type data latch for analog signals and multi-level signals without DC level shift with a simple circuit with high accuracy. In particular, the realization of the multi-value data latch means enables multi-value parallel high-speed pipeline processing.
【００１５】これによりアナログ信号処理及び多値信号
処理の低消費電力、高精度なバッファ回路及びデータラ
ッチ回路が実現でき、信号処理の精度及び処理速度を著
しく向上させることができる。As a result, a low power consumption and high precision buffer circuit and data latch circuit for analog signal processing and multi-level signal processing can be realized, and the precision and processing speed of signal processing can be significantly improved.
【００１６】なお、Ｗ／Ｌが同一は、（チャネル幅）／
（チャネル長）の値が同一又は実質的に同一と見なせる
程度に近いことをいう。Note that W / L is the same as (channel width) /
It means that the value of (channel length) is close to a level that can be regarded as the same or substantially the same.
【００１７】[0017]
【実施例】以下、本発明による実施例について、図面を
参照しつつ詳細に説明する。なお、絶縁ゲート型トラン
ジスタとしては一般的にはＭＯＳトランジスタが用いら
れているので、以下の説明ではＭＯＳトランジスタを取
り上げて説明する。Embodiments of the present invention will be described below in detail with reference to the drawings. Since an MOS transistor is generally used as an insulated gate transistor, the following description will be made by taking a MOS transistor as an example.
【００１８】［第一の実施例］図１は、本発明の第一実
施例を示す回路図である。図１において、出力ドライブ
用デプレッション型ＮＭＯＳトランジスタ１のゲート端
子を入力端子３とし、ソース端子を出力端子４とし、ド
レイン端子が（高圧側電源電位となる）電源電圧５に接
続された構成において、出力端子４に、ドレイン端子が
接続された定電流源用デプレッション型ＮＭＯＳトラン
ジスタ２が接続され、定電流源用デプレッション型ＮＭ
ＯＳトランジスタ２のソース端子及びゲート端子は、
（低圧側電源電位となる）接地電位６に接続されてい
る。この構成において、定電流源用デプレッション型Ｎ
ＭＯＳトランジスタ２のドレイン電流はゲート・ソース
間が０Ｖでバイアスされた時の電流値に動作点が決定さ
れる。また本実施例における出力用デプレッション型Ｎ
ＭＯＳトランジスタ１と定電流源用デプレッション型Ｎ
ＭＯＳトランジスタ２のＷ／Ｌサイズは同一形状（な
お、Ｗ／Ｌの値が同一であればよく、Ｗ，Ｌが同一でな
くてもよい。）として、電気的特性をマッチングさせて
いる。[First Embodiment] FIG. 1 is a circuit diagram showing a first embodiment of the present invention. In FIG. 1, in a configuration in which the gate terminal of the depletion type NMOS transistor 1 for output drive is an input terminal 3, the source terminal is an output terminal 4, and the drain terminal is connected to a power supply voltage 5 (which is a high-side power supply potential), The output terminal 4 is connected to a depletion type NMOS transistor 2 for a constant current source to which a drain terminal is connected, and a depletion type NMOS transistor for a constant current source NM.
The source terminal and the gate terminal of the OS transistor 2 are
It is connected to a ground potential 6 (which is a low-voltage side power supply potential). In this configuration, the depletion type N for a constant current source
The operating point of the drain current of the MOS transistor 2 is determined by the current value when the voltage between the gate and the source is biased at 0V. The output depletion type N in this embodiment
MOS transistor 1 and depletion type N for constant current source
The W / L sizes of the MOS transistors 2 have the same shape (note that the W / L value may be the same, and the W and L may not be the same), and the electrical characteristics are matched.
【００１９】図２に出力ドライブ用デプレッション型Ｎ
ＭＯＳトランジスタ１と定電流源用デプレッション型Ｎ
ＭＯＳトランジスタ２のＩd−Ｖgs特性を示す。定電流
用デプレッション型ＮＭＯＳトランジスタ２のゲート・
ソース間Ｖgsが０Ｖにバイアスされている為、ドレイン
電流は図２で示すＩz となる。このドレイン電流Ｉzが
出力用デプレッション型ＮＭＯＳトランジスタ１の動作
点電流すなわちアイドリング電流となる為、出力用デプ
レッション型ＮＭＯＳトランジスタ１のゲート・ソース
間Ｖgsは０Ｖに設定される。すなわちソース・ドレイン
間に直流レベルシフトの無いソースフォロア回路が実現
できる。FIG. 2 shows a depletion type N for an output drive.
MOS transistor 1 and depletion type N for constant current source
4 shows the Id-Vgs characteristics of the MOS transistor 2. Gate of depletion type NMOS transistor 2 for constant current
Since the source-to-source Vgs is biased to 0 V, the drain current becomes Iz shown in FIG. Since this drain current Iz becomes the operating point current of the output depletion type NMOS transistor 1, that is, the idling current, the gate-source Vgs of the output depletion type NMOS transistor 1 is set to 0V. That is, a source follower circuit having no DC level shift between the source and the drain can be realized.
【００２０】負荷駆動時は、シンク電流負荷の場合、定
電流源用デプレッション型ＮＭＯＳトランジスタ２のド
レイン端子が負荷駆動電流を引き抜き、ソース電流負荷
の場合、出力用デプレッション型ＮＭＯＳトランジスタ
１のドレイン端子からソース端子を通して、負荷駆動電
流が配給される構成を取っている。この構成により入力
端子３は、ゲート端子である為、高インピーダンスで前
段の信号を受け、出力端子４は、ソース端子であり、低
インピーダンスで後段の負荷回路を駆動できる。この様
に高速で入出力間の直流レベルシフトないソースフォロ
ア回路が実現できる。At the time of load driving, the drain terminal of the depletion type NMOS transistor 2 for a constant current source draws the load driving current in the case of a sink current load, and from the drain terminal of the output depletion type NMOS transistor 1 in the case of a source current load. The configuration is such that the load drive current is distributed through the source terminal. With this configuration, since the input terminal 3 is a gate terminal, the input terminal 3 receives a signal of a preceding stage with high impedance, and the output terminal 4 is a source terminal, and can drive a load circuit of a subsequent stage with low impedance. In this way, a source follower circuit which is high-speed and has no DC level shift between input and output can be realized.
【００２１】またＭＯＳトランジスタの基板バイアス効
果をなくし、線形な入出力特性を得る為、各ＭＯＳトラ
ンジスタのサブストレイト端子とソース端子は電気的に
接続された構成を取っている。すなわちソース端子とウ
ェル拡散領域の電位は等しい。これは特に、電圧モード
多値信号処理では非線形な入出力特性のバッファを使用
すると、多値信号レベルの信号のノイズマージンを劣化
させる原因となる為、直流オフセットの無い線形入出力
特性を持ったバッファを用いることで多値信号処理の高
精度化を実現できる。In order to eliminate the substrate bias effect of the MOS transistors and obtain a linear input / output characteristic, each MOS transistor has a configuration in which the substrate terminal and the source terminal are electrically connected. That is, the source terminal and the well diffusion region have the same potential. This is especially true in the case of using a buffer with nonlinear input / output characteristics in voltage mode multi-level signal processing, which can degrade the noise margin of multi-level signal level signals. By using a buffer, high-precision multi-level signal processing can be realized.
【００２２】従来例で説明した回路ではＶgsいわゆる入
出力間の直流レベルシフト量は、ＭＯＳのＶthの製造上
のバラツキ及び定電流源用カレントミラー回路の電流ミ
ラーのミスマッチ等によるアイドリング電流の設定バラ
ツキなどが主要因となって、バラツキ分布を持ってい
た。しかしながら、本実施例によれば、回路の直流レベ
ルシフト量が出力用デプレッション型ＮＭＯＳトランジ
スタ１と定電流源用デプレッション型ＮＭＯＳトランジ
スタ２の相対マッチング精度で決まる為、チップ上での
近傍配置が可能であり、Ｖthの絶対値のバラツキには無
関係でかつ、定電流源用デプレッション型ＮＭＯＳトラ
ンジスタ２がわずか１素子のトランジスタで定電流源を
構成できる為、従来例で示したカレントミラー回路は必
要なく、高精度な電流設定が可能となった。この為、出
力用デプレッション型ＮＭＯＳトランジスタ１のＶgsは
高精度で０Ｖに設定でき、高精度な直流信号伝送が可能
となった。この様に製造プロセスのＶthのバラツキに無
関係にＶgsを０Ｖに設定できる為、高歩留まり、低価格
の半導体装置を提供できる。また本実施例は、バイアス
回路等が不要で、わずか２素子で構成できる為、低消費
電力化及び高集積化が可能となった。In the circuit described in the prior art, Vgs, the so-called DC level shift amount between input and output, is caused by variations in the manufacturing of the MOS Vth and setting variations of the idling current due to mismatch of the current mirror of the current mirror circuit for the constant current source. The main factor was the variation distribution. However, according to the present embodiment, the DC level shift amount of the circuit is determined by the relative matching accuracy of the depletion type NMOS transistor 1 for output and the depletion type NMOS transistor 2 for constant current source. The constant current source depletion type NMOS transistor 2 can be configured with only one element of the constant current source, regardless of the variation of the absolute value of Vth. Therefore, the current mirror circuit shown in the conventional example is unnecessary. Highly accurate current setting is now possible. For this reason, Vgs of the output depletion type NMOS transistor 1 can be set to 0 V with high precision, and high-precision DC signal transmission is possible. As described above, Vgs can be set to 0 V irrespective of variation in Vth of the manufacturing process, so that a high-yield and low-cost semiconductor device can be provided. Further, in this embodiment, a bias circuit and the like are not required, and it can be constituted by only two elements, so that low power consumption and high integration can be realized.
【００２３】また回路規模を減少させることで、チップ
レイアウト面積を減少させ、消費電力を抑えることで、
チップ内での素子配置の自由度を上げ、発熱による温度
勾配を減少させ、ＭＯＳトランジスタのＶgsマッチング
特性を改善し、出力オフセット温度ドリフトも飛躍的に
改善することができる。これにより、アナログ処理への
応用を考えた場合、正確な直流結合の信号処理を安定に
実現でき、また電圧モード多値論理回路への応用を考え
た時、バッファでのオフセットの発生を抑えることで、
多値信号処理のノイズマージンが飛躍的に改善した。Further, by reducing the circuit scale, the chip layout area is reduced, and the power consumption is suppressed.
The degree of freedom in the arrangement of elements in the chip can be increased, the temperature gradient due to heat generation can be reduced, the Vgs matching characteristics of the MOS transistor can be improved, and the output offset temperature drift can be drastically improved. This makes it possible to stably achieve accurate DC-coupled signal processing when considering application to analog processing, and to suppress the occurrence of offset in buffers when considering application to voltage-mode multi-valued logic circuits. so,
The noise margin of multi-level signal processing has been dramatically improved.
【００２４】また本実施例における回路を一つのチップ
上で多数使用する場合、素子数減少によるチップサイズ
の減少はもちろんのこと、低消費電力化ができ、それに
よってチップ内の温度勾配は減少し、素子のマッチング
特性はさらに改善される。この為、製造上のＭＯＳのＶ
thのバラツキ範囲をカバーし、高歩留まりのチップを製
造することが可能となる。When a large number of circuits in this embodiment are used on one chip, not only the chip size can be reduced due to the reduction in the number of elements, but also the power consumption can be reduced, and the temperature gradient in the chip can be reduced. In addition, the matching characteristics of the device are further improved. For this reason, the MOS V
It is possible to manufacture chips with high yield, covering the variation range of th.
【００２５】［第二の実施例］図３は、本発明の第二実
施例を示す回路図である。図３において、出力ドライブ
用デプレッション型ＰＭＯＳトランジスタ７のゲート端
子を入力端子３とし、ソース端子を出力端子４とし、ド
レイン端子が接地電位６に接続された構成において、出
力端子４に、ドレイン端子が接続された定電流源用デプ
レッション型ＰＭＯＳトランジスタ８が接続され、定電
流源用デプレッション型ＰＭＯＳトランジスタ８のソー
ス端子及びゲート端子は、電源電圧５に接続されてい
る。この構成において、定電流源用デプレッション型Ｐ
ＭＯＳトランジスタ８のドレイン電流はゲート・ソース
間が０Ｖでバイアスされた時の電流値に動作点が決定さ
れる。また本実施例における出力用デプレッション型Ｐ
ＭＯＳトランジスタ７と定電流源用デプレッション型Ｐ
ＭＯＳトランジスタ８のＷ／Ｌサイズは同一形状とし
て、電気的特性をマッチングさせている。[Second Embodiment] FIG. 3 is a circuit diagram showing a second embodiment of the present invention. In FIG. 3, in the configuration in which the gate terminal of the depletion type PMOS transistor 7 for output drive is the input terminal 3, the source terminal is the output terminal 4, and the drain terminal is connected to the ground potential 6, the output terminal 4 has the drain terminal. The connected depletion type PMOS transistor 8 for a constant current source is connected, and the source terminal and the gate terminal of the depletion type PMOS transistor 8 for a constant current source are connected to the power supply voltage 5. In this configuration, the depletion type P for the constant current source
The operating point of the drain current of the MOS transistor 8 is determined by the current value when the voltage between the gate and the source is biased at 0V. The output depletion type P in this embodiment
MOS transistor 7 and depletion type P for constant current source
The MOS transistors 8 have the same W / L size and matching electrical characteristics.
【００２６】図４に出力ドライブ用デプレッション型Ｐ
ＭＯＳトランジスタ７と定電流源用デプレッション型Ｐ
ＭＯＳトランジスタ８のＩd−Ｖgs特性を示す。定電流
源用デプレッション型ＰＭＯＳトランジスタ８のゲート
・ソース間Ｖgsが０Ｖにバイアスされている為、ドレイ
ン電流は図４で示す−Ｉk となる。このドレイン電流−
Ｉk が出力ドライブ用デプレッション型ＰＭＯＳトラン
ジスタ７の動作点電流すなわちアイドリング電流となる
為、出力用デプレッション型ＰＭＯＳトランジスタ７の
ゲート・ソース間Ｖgsは０Ｖに設定される。すなわちソ
ース・ドレイン間に直流レベルシフトの無いソースフォ
ロア回路が実現できる。負荷駆動時は、シンク電流負荷
の場合、定電流源用デプレッション型ＰＭＯＳトランジ
スタ８のドレイン端子が負荷駆動電流を引き抜き、ソー
ス電流負荷の場合、出力用デプレッション型ＰＭＯＳト
ランジスタ７のドレイン端子からソース端子を通して、
負荷駆動電流が配給される構成を取っている。この構成
により入力端子３は、ゲート端子である為、高インピー
ダンスで前段の信号を受け、出力端子４は、ソース端子
であり、低インピーダンスで後段の負荷回路を駆動でき
る。この様に高速で入出力間の直流レベルシフトのない
ソースフォロア回路が実現できる。FIG. 4 shows a depletion type P for an output drive.
MOS transistor 7 and depletion type P for constant current source
4 shows the Id-Vgs characteristics of the MOS transistor 8. Since Vgs between the gate and the source of the depletion type PMOS transistor 8 for the constant current source is biased to 0 V, the drain current becomes -Ik shown in FIG. This drain current-
Since Ik becomes the operating point current of the output drive depletion type PMOS transistor 7, that is, the idling current, the gate-source Vgs of the output depletion type PMOS transistor 7 is set to 0V. That is, a source follower circuit having no DC level shift between the source and the drain can be realized. At the time of load driving, the drain terminal of the depletion type PMOS transistor 8 for the constant current source draws the load driving current in the case of the sink current load, and the drain terminal of the output depletion type PMOS transistor 7 through the source terminal in the case of the source current load. ,
The configuration is such that the load drive current is distributed. With this configuration, since the input terminal 3 is a gate terminal, the input terminal 3 receives a signal of a preceding stage with high impedance, and the output terminal 4 is a source terminal, and can drive a load circuit of a subsequent stage with low impedance. In this way, a source follower circuit having a high speed and no DC level shift between input and output can be realized.
【００２７】またＭＯＳトランジスタの基板バイアス効
果をなくし、線形な入出力特性を得る為、各ＭＯＳトラ
ンジスタのサブストレイト端子とソース端子は電気的に
接続された構成を取っている。すなわちソース端子とウ
ェル拡散領域の電位は等しい。これは特に、電圧モード
多値信号処理では非線形な入出力特性のバッファを使用
すると、多値信号レベルの信号のノイズマージンを劣化
させる原因となる為、直流オフセットの無い線形入出力
特性を持ったバッファを用いることで多値信号処理の高
精度化を実現できる。In order to eliminate the substrate bias effect of the MOS transistors and obtain a linear input / output characteristic, each MOS transistor has a configuration in which the substrate terminal and the source terminal are electrically connected. That is, the source terminal and the well diffusion region have the same potential. This is especially true in the case of using a buffer with nonlinear input / output characteristics in voltage mode multi-level signal processing, which can degrade the noise margin of multi-level signal level signals. By using a buffer, high-precision multi-level signal processing can be realized.
【００２８】従来例で説明した回路ではＶgsいわゆる入
出力間の直流レベルシフト量は、ＭＯＳのＶthの製造上
のバラツキ及び定電流源用カレントミラー回路の電流ミ
ラーのミスマッチ等によるアイドリング電流の設定バラ
ツキなどが主要因となって、バラツキ分布を持ってい
た。In the circuit described in the prior art, Vgs, the so-called DC level shift amount between input and output, is caused by variations in the manufacturing of the MOS Vth and setting variations of the idling current due to mismatch of the current mirror of the current mirror circuit for the constant current source. The main factor was the variation distribution.
【００２９】しかしながら、本実施例によれば、回路の
直流レベルシフト量が出力用デプレッション型ＰＭＯＳ
トランジスタ７と定電流源用デプレッション型ＰＭＯＳ
トランジスタ８の相対マッチング精度で決まる為、チッ
プ上での近傍配置が可能であり、Ｖthの絶対値のバラツ
キには無関係でかつ、定電流源用デプレッション型ＰＭ
ＯＳトランジスタ８がわずか１素子のトランジスタで定
電流源を構成できる為、従来例で示したカレントミラー
回路は必要なく、高精度な電流設定が可能となった。こ
の為、出力用デプレッション型ＰＭＯＳトランジスタ７
のＶgsは高精度で０Ｖに設定でき、高精度な直流信号伝
送が可能となった。この様に製造プロセスのＶthのバラ
ツキに無関係にＶgsを０Ｖに設定できる為、高歩留ま
り、低価格の半導体装置を提供できる。また本実施例
は、バイアス回路等が不要で、わずか２素子で構成でき
る為、低消費電力化及び高集積化が可能となった。However, according to this embodiment, the DC level shift amount of the circuit is the depletion type PMOS for output.
Transistor 7 and depletion type PMOS for constant current source
Since it is determined by the relative matching accuracy of the transistor 8, it is possible to arrange the vicinity on the chip, and it is independent of the variation of the absolute value of Vth, and the depletion type PM for the constant current source is used.
Since the OS transistor 8 can constitute a constant current source with only one transistor, the current mirror circuit shown in the conventional example is not required, and the current can be set with high accuracy. Therefore, the output depletion type PMOS transistor 7
Vgs can be set to 0 V with high precision, and high-precision DC signal transmission has become possible. As described above, Vgs can be set to 0 V irrespective of variation in Vth of the manufacturing process, so that a high-yield and low-cost semiconductor device can be provided. Further, in this embodiment, a bias circuit and the like are not required, and it can be constituted by only two elements, so that low power consumption and high integration can be realized.
【００３０】また回路規模を減少させることで、チップ
レイアウト面積を減少させ、消費電力を抑えることで、
チップ内での素子配置の自由度を上げ、発熱による温度
勾配を減少させ、ＭＯＳトランジスタのＶgsマッチング
特性を改善し、出力オフセット温度ドリフトも飛躍的に
改善することができる。これにより、アナログ処理への
応用を考えた場合、正確な直流結合の信号処理を安定に
実現でき、また電圧モード多値論理回路への応用を考え
た時、バッファでのオフセットの発生を抑えることで、
多値信号処理のノイズマージンを飛躍的に改善した。Further, by reducing the circuit scale, the chip layout area is reduced, and the power consumption is suppressed.
The degree of freedom in the arrangement of elements in the chip can be increased, the temperature gradient due to heat generation can be reduced, the Vgs matching characteristics of the MOS transistor can be improved, and the output offset temperature drift can be drastically improved. This makes it possible to stably achieve accurate DC-coupled signal processing when considering application to analog processing, and to suppress the occurrence of offset in buffers when considering application to voltage-mode multi-valued logic circuits. so,
The noise margin of multi-level signal processing has been dramatically improved.
【００３１】また本実施例における回路を一つのチップ
上で多数使用する場合、素子数減少によるチップサイズ
の減少はもちろんのこと、低消費電力化ができ、それに
よってチップ内の温度勾配は減少し、素子のマッチング
特性はさらに改善される。この為、製造上のＭＯＳのＶ
thのバラツキ範囲をカバーし、高歩留まりのチップを製
造することが可能となる。When a large number of circuits according to the present embodiment are used on one chip, not only the chip size can be reduced due to the reduction in the number of elements, but also the power consumption can be reduced, thereby reducing the temperature gradient in the chip. In addition, the matching characteristics of the device are further improved. For this reason, the MOS V
It is possible to manufacture chips with high yield, covering the variation range of th.
【００３２】［第三の実施例］図５は、本発明の第三実
施例を示す回路図である。Third Embodiment FIG. 5 is a circuit diagram showing a third embodiment of the present invention.
【００３３】図５において、入力バッファを構成するデ
プレッション型ＮＭＯＳトランジスタ９のゲート端子を
入力端子３とし、ドレイン端子は電源電圧５に接続さ
れ、ソース端子はデプレッション型ＮＭＯＳトランジス
タ１０のドレイン端子と接続され入力バッファの出力と
なり第一のスイッチ手段１１に入力される。第一のスイ
ッチ手段１１の片側は第一の容量手段１２と、マスター
ラッチを構成するデプレッション型ＮＭＯＳトランジス
タ１３のゲート端子に接続される。デプレッション型Ｎ
ＭＯＳトランジスタ１３のドレイン端子は電源電圧５に
接続され、ソース端子はデプレッション型ＮＭＯＳトラ
ンジスタ１４のドレイン端子と接続されマスターラッチ
の出力となり、第二のスイッチ手段１５に入力される。
第二のスイッチ手段１５の片側は、第二の容量手段１６
とスレーブラッチ構成するデプレッション型ＮＭＯＳト
ランジスタ１７のゲート端子に接続される。デプレッシ
ョン型ＮＭＯＳトランジスタ１７のドレイン端子は電源
電圧５に接続され、ソース端子はデプレッション型ＮＭ
ＯＳトランジスタ１８のドレイン端子と接続され、スレ
ーブラッチ及び本実施例の出力４となる。デプレッショ
ン型ＮＭＯＳトランジスタ１０，１４，１８は定電流源
として働き、各々のゲート及びソース端子は接地電位６
に接続される。よってデプレッション型ＮＭＯＳトラン
ジスタ１０，１４，１８のゲート・ソース間電圧は０Ｖ
にバイアスされ、ドレイン電流が決定される。第一及び
第二のスイッチ手段１１，１５は、制御入力端子２２の
ＬＡＴ信号によってコントロールされる。ＬＡＴ信号
は、インバーター１９の入力に接続され、インバーター
１９の出力はインバーター２０の入力に接続され、イン
バーター２０の出力は、インバーター２１の入力に接続
されると共に、第二のスイッチ手段１５のコントロール
端子に接続される。インバーター２１の出力は第一のス
イッチ手段１１のコントロール端子に接続される。第一
及び第二のスイッチ手段１１，１５のコントロール端子
が、Ｈの時オン、Ｌの時オフとすると制御入力端子２２
に印加されたコントロール信号であるＬＡＴ信号がＨの
時、第一のスイッチ手段１１はオフ、第二のスイッチ手
段１５はオンとなる。ＬＡＴ信号がＬの時、第一のスイ
ッチ手段１１はオン、第二のスイッチ手段１５はオフと
なる。デプレッション型ＮＭＯＳトランジスタ１３，１
４及び第一の容量手段１２で構成されるマスターラッチ
は、ＬＡＴ信号がＬからＨに推移する波形の立ち上がり
エッチで入力端子３に印加された多値信号をホールドす
る。デプレッション型ＮＭＯＳトランジスタ１７，１８
及び第二の容量手段１６で構成されるスレーブラッチ
は、ＬＡＴ信号がＨからＬに推移する波形の立ち上がり
エッチで入力端子３に印加された多値信号をホールドす
る。これによりマスターラッチ及びスレーブラッチの動
作として、ＬＡＴ信号がＨからＬに推移する時の立ち上
がりエッチで多値データを取り込みホールドする。ま
た、第一のスイッチ手段１１のコントロール端子にイン
バーター２０の出力を接続し、第二のスイッチ手段１５
のコントロール端子にインバーター２１を接続すること
で、ＬＡＴ信号がＬからＨに推移する立ち下がりエッチ
で多値信号をホールドするロジックに変更することがで
きる。入力バッファ、マスターラッチ、スレーブラッチ
を構成するフォロア用ＭＯＳであるデプレッション型Ｎ
ＭＯＳトランジスタ９，１３，１７は本発明の第一実施
例で説明した様に、そのゲート・ソース間が０Ｖになる
様に、ドレイン電流が設定される為、入力端子３から出
力端子４までの間で直流レベルシフトの無い多値信号の
データーラッチが、大変シンプルな回路構成で実現で
き、大規模多値集積回路を可能とした。また正確な多値
信号の保持、伝送が可能となったことにより、多値信号
のパイプライン処理が可能となり、高速な多値算術演算
システムが実現できる。また多値信号の処理のノイズマ
ージンが飛躍的に改善されたことで、多値信号の基数を
増加することが可能となり、回路間の配線数を大幅に減
少し、シンプルな回路構成も含めてバイナリデジタルで
構成されたシステムと比べて、高集積度のＬＳＩを実現
した。In FIG. 5, the gate terminal of the depletion type NMOS transistor 9 constituting the input buffer is used as the input terminal 3, the drain terminal is connected to the power supply voltage 5, and the source terminal is connected to the drain terminal of the depletion type NMOS transistor 10. The output becomes the input buffer and is input to the first switch means 11. One side of the first switch means 11 is connected to the first capacitance means 12 and the gate terminal of a depletion type NMOS transistor 13 forming a master latch. Depletion type N
The drain terminal of the MOS transistor 13 is connected to the power supply voltage 5, and the source terminal is connected to the drain terminal of the depletion type NMOS transistor 14 and becomes the output of the master latch, which is input to the second switch means 15.
One side of the second switch means 15 is connected to the second capacitance means 16
And a gate terminal of a depression type NMOS transistor 17 constituting a slave latch. The drain terminal of the depletion type NMOS transistor 17 is connected to the power supply voltage 5, and the source terminal is a depletion type NM.
It is connected to the drain terminal of the OS transistor 18 and becomes the slave latch and the output 4 of this embodiment. The depletion type NMOS transistors 10, 14, and 18 function as constant current sources, and their gate and source terminals are connected to the ground potential 6
Connected to. Therefore, the gate-source voltage of the depletion type NMOS transistors 10, 14, 18 is 0V
And the drain current is determined. The first and second switch means 11 and 15 are controlled by the LAT signal of the control input terminal 22. The LAT signal is connected to the input of the inverter 19, the output of the inverter 19 is connected to the input of the inverter 20, and the output of the inverter 20 is connected to the input of the inverter 21 and the control terminal of the second switch means 15. Connected to. The output of the inverter 21 is connected to the control terminal of the first switch means 11. When the control terminals of the first and second switch means 11 and 15 are turned on when H and turned off when L, the control input terminal 22
When the LAT signal, which is a control signal applied to the switch, is H, the first switch 11 is turned off and the second switch 15 is turned on. When the LAT signal is L, the first switch means 11 is on and the second switch means 15 is off. Depletion type NMOS transistors 13, 1
The master latch composed of the first capacitor 4 and the first capacitor 12 holds the multilevel signal applied to the input terminal 3 at the rising edge of the waveform in which the LAT signal changes from L to H. Depletion type NMOS transistors 17, 18
The second latch means 16 and the slave latch hold the multi-level signal applied to the input terminal 3 at the rising edge of the waveform in which the LAT signal changes from H to L. As a result, as the operation of the master latch and the slave latch, the multi-level data is captured and held at the rising etch when the LAT signal changes from H to L. Also, the output of the inverter 20 is connected to the control terminal of the first switch means 11, and the second switch means 15
By connecting the inverter 21 to the control terminal, the logic can be changed to a logic that holds the multi-level signal at the falling etch in which the LAT signal changes from L to H. Depletion type N, which is a follower MOS constituting an input buffer, a master latch, and a slave latch
As described in the first embodiment of the present invention, the drain current is set so that the voltage between the gate and the source of each of the MOS transistors 9, 13, and 17 becomes 0 V. A data latch of a multi-level signal having no DC level shift between the two can be realized with a very simple circuit configuration, and a large-scale multi-level integrated circuit has been made possible. In addition, since it is possible to accurately hold and transmit a multi-level signal, pipeline processing of the multi-level signal becomes possible, and a high-speed multi-level arithmetic operation system can be realized. Also, by dramatically improving the noise margin of multi-level signal processing, it is possible to increase the radix of multi-level signals, greatly reduce the number of wiring between circuits, and include simple circuit configurations. An LSI with a higher degree of integration has been realized as compared with a system constituted by binary digital.
【００３４】[0034]
【発明の効果】以上説明したように、本発明によれば、
一導電型の出力バッファ用デプレッション型トランジス
タで構成されたソースフォロア回路の出力端子に該一導
電型と同一導電型でかつＷ／Ｌが同一の定電流源用デプ
レッション型トランジスタのドレインを接続することに
より、ソースフォロア回路の入出力間を０Ｖにバイアス
し、直流レベルシフトの無い、電圧バッファを実現し、
直流電圧情報を正確に伝送できるアナログ信号処理及び
多値信号処理システムを可能とした。As described above, according to the present invention,
A drain of a depletion transistor for a constant current source having the same conductivity type as the one conductivity type and the same W / L is connected to an output terminal of a source follower circuit composed of a depletion type transistor for an output buffer of one conductivity type. By biasing the input and output of the source follower circuit to 0 V to realize a voltage buffer without DC level shift,
Analog signal processing and multi-level signal processing systems that can accurately transmit DC voltage information have been made possible.
【００３５】さらに、とても簡単な回路で直流レベルシ
フトのないソースフォロアを構成できたことにより、チ
ップ面積の減少及び低消費電力化に伴うチップ内の発熱
による温度勾配減少に伴いＭＯＳトランジスタの素子特
性のマッチング精度をさらに上げることが可能となり、
これによりアナログ信号処理及び多値信号処理の高精度
なバッファ回路が実現でき、信号処理の精度を著しく向
上させることができた。Further, since a source follower having no DC level shift can be constituted by a very simple circuit, the element characteristics of the MOS transistor can be reduced due to a decrease in chip area and a decrease in temperature gradient due to heat generation in the chip due to low power consumption. It is possible to further improve the matching accuracy of
As a result, a highly accurate buffer circuit for analog signal processing and multi-level signal processing can be realized, and the precision of signal processing can be significantly improved.
【００３６】さらに各ＭＯＳトランジスタのソース電極
と各々のウェル拡散層とを接続したことにより、基板バ
イアス効果を無くし、線形な入出力特性を可能とした。
これにより、直流オフセットの無い線形入出力特性を持
ったバッファを用いることで多値信号処理の信号ノイズ
マージンを飛躍的に改善することができた。Further, the connection between the source electrode of each MOS transistor and each well diffusion layer eliminates the substrate bias effect and enables linear input / output characteristics.
As a result, by using a buffer having a linear input / output characteristic without a DC offset, the signal noise margin of the multilevel signal processing can be significantly improved.
【００３７】さらに本発明により多値信号のデーターラ
ッチが、大変シンプルな回路構成かつ正確に実現できた
ことにより、多値信号のパイプライン処理が可能とな
り、高速な多値算術演算システムが実現できる。また多
値信号の処理のノイズマージンが飛躍的に改善されたこ
とで、多値信号の基数を増加することが可能となり、回
路間の配線数を大幅に減少し、シンプルな回路構成も含
めてバイナリデジタルで構成されたシステムと比べて、
高集積度のＬＳＩを実現した。Further, since the data latch of a multi-level signal can be accurately realized by a very simple circuit configuration according to the present invention, pipeline processing of the multi-level signal becomes possible and a high-speed multi-level arithmetic operation system can be realized. . Also, by dramatically improving the noise margin of multi-level signal processing, it is possible to increase the radix of multi-level signals, greatly reduce the number of wires between circuits, and include simple circuit configurations. Compared to binary digital systems,
A highly integrated LSI has been realized.
【図１】本発明の第一実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】第一実施例の直流特性の説明図である。FIG. 2 is an explanatory diagram of DC characteristics of the first embodiment.
【図３】本発明の第二実施例を示す回路図である。FIG. 3 is a circuit diagram showing a second embodiment of the present invention.
【図４】第二実施例の直流特性の説明図である。FIG. 4 is an explanatory diagram of DC characteristics of the second embodiment.
【図５】本発明の第三実施例を示す回路図である。FIG. 5 is a circuit diagram showing a third embodiment of the present invention.
【図６】従来のソースフォロア回路である。FIG. 6 is a conventional source follower circuit.
【図７】従来のソースフォロア回路の直流特性の説明図
である。FIG. 7 is an explanatory diagram of DC characteristics of a conventional source follower circuit.
１ デプレッション型ＮＭＯＳトランジスタ ２ デプレッション型ＮＭＯＳトランジスタ ３ 入力端子 ４ 出力端子 ５ 電源電圧 ６ 接地電位 ７ デプレッション型ＰＭＯＳトランジスタ ８ デプレッション型ＰＭＯＳトランジスタ ９ デプレッション型ＮＭＯＳトランジスタ １０ デプレッション型ＮＭＯＳトランジスタ １１ 第一のスイッチ手段 １２ 第一の容量手段 １３ デプレッション型ＮＭＯＳトランジスタ １４ デプレッション型ＮＭＯＳトランジスタ １５ 第二のスイッチ手段 １６ 第二の容量手段 １７ デプレッション型ＮＭＯＳトランジスタ １８ デプレッション型ＮＭＯＳトランジスタ １９ インバーター ２０ インバーター REFERENCE SIGNS LIST 1 depletion type NMOS transistor 2 depletion type NMOS transistor 3 input terminal 4 output terminal 5 power supply voltage 6 ground potential 7 depletion type PMOS transistor 8 depletion type PMOS transistor 9 depletion type NMOS transistor 10 depletion type NMOS transistor 11 first switch means 12 One capacitance means 13 Depletion type NMOS transistor 14 Depletion type NMOS transistor 15 Second switch means 16 Second capacitance means 17 Depletion type NMOS transistor 18 Depletion type NMOS transistor 19 Inverter 20 Inverter
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２−１−17− 301 (72)発明者 柴田 直 東京都江東区越中島１丁目３番地16−411 号 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Tadahiro Omi 2-1-17-301 Yonegabukuro, Aoba-ku, Sendai, Miyagi Prefecture (72) Inventor Naoshi Shibata 1-3-4-1 Ecchujima, Koto-ku, Tokyo 16-411 issue
Claims (6)
トランジスタのゲートを入力端子、ソースを出力端子と
し、 該第一の絶縁ゲート型トランジスタとＷ／Ｌが同一で且
つ同一導電型のデプレッション型の第二の絶縁ゲート型
トランジスタのドレインが前記第一の絶縁ゲート型トラ
ンジスタのソースと接続され、 前記第二の絶縁ゲート型トランジスタのゲート及びソー
スが低圧側電源電位又は高圧側電源電位に接続され、前
記第二の絶縁ゲート型トランジスタのゲート・ソース間
が０Ｖの時の前記第二の絶縁ゲート型トランジスタのド
レイン電流が、前記第一の絶縁ゲート型トランジスタの
バイアス電流となる半導体集積回路。1. A depletion type depletion type insulated gate transistor having a gate as an input terminal and a source as an output terminal, having the same W / L and the same conductivity type as the first insulated gate type transistor. A drain of the second insulated gate transistor is connected to a source of the first insulated gate transistor, and a gate and a source of the second insulated gate transistor are connected to a low-voltage power supply potential or a high-voltage power supply potential; A semiconductor integrated circuit wherein a drain current of the second insulated gate transistor when a voltage between a gate and a source of the second insulated gate transistor is 0 V is a bias current of the first insulated gate transistor.
ジスタがＮチャンネル絶縁ゲート型トランジスタである
ことを特徴とする請求項１に記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein said first and second insulated gate transistors are N-channel insulated gate transistors.
ジスタがＰチャンネル絶縁ゲート型トランジスタである
ことを特徴とする請求項１に記載の半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein said first and second insulated gate transistors are P-channel insulated gate transistors.
成される第一、第二、第三のバッファ手段を有し、 前記第一のバッファ手段の出力が、第一のスイッチ手段
を通して前記第二のバッファ手段の入力と、片側が低圧
側電源電位又は高圧側電源電位に接続された第一の容量
手段とにつながり、 前記第二のバッファ手段の出力が、第二のスイッチ手段
を通して前記第三のバッファ手段の入力と、片側が低圧
側電源電位又は高圧側電源電位に接続された第二の容量
手段とにつながり、 前記第一のスイッチ手段と前記第二のスイッチ手段とを
互いに逆相でオン／オフ制御するデータホールド制御端
子を有し、 前記第一のバッファ手段の入力を信号入力とし、前記第
三のバッファ手段の出力を信号出力としてなる半導体集
積回路。4. The semiconductor integrated circuit according to claim 1, further comprising first, second, and third buffer means, wherein the output of said first buffer means is supplied through a first switch means. The input of the second buffer means and one side are connected to the first capacitance means connected to the low-voltage power supply potential or the high-voltage power supply potential, and the output of the second buffer means passes through the second switch means. The input of the third buffer means and one side are connected to the second capacitance means connected to the low-voltage power supply potential or the high-voltage power supply potential, and the first switch means and the second switch means are opposite to each other. A semiconductor integrated circuit having a data hold control terminal for on / off control in a phase, wherein an input of the first buffer means is a signal input, and an output of the third buffer means is a signal output.
て、前記データホールド制御端子がノンアクティブの
時、前記第一のスイッチ手段をオンし、前記第二のスイ
ッチ手段をオフすることを特徴とする半導体集積回路。5. The semiconductor integrated circuit according to claim 4, wherein when the data hold control terminal is inactive, the first switch is turned on and the second switch is turned off. Semiconductor integrated circuit.
て、データホールド制御端子がアクティブの時、前記第
一のスイッチ手段をオフし、前記第二のスイッチ手段を
オンすることを特徴とする半導体集積回路。6. The semiconductor integrated circuit according to claim 4, wherein when the data hold control terminal is active, the first switch is turned off and the second switch is turned on. Integrated circuit.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176868A JPH1127065A (en) | 1997-07-02 | 1997-07-02 | Semiconductor integrated circuit |
| US09/110,011 US6127857A (en) | 1997-07-02 | 1998-07-02 | Output buffer or voltage hold for analog of multilevel processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176868A JPH1127065A (en) | 1997-07-02 | 1997-07-02 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127065A true JPH1127065A (en) | 1999-01-29 |
Family
ID=16021216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9176868A Pending JPH1127065A (en) | 1997-07-02 | 1997-07-02 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1127065A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006500865A (en) * | 2002-09-25 | 2006-01-05 | レイセオン・カンパニー | Analog load drive |
| JP2007288646A (en) * | 2006-04-19 | 2007-11-01 | Sharp Corp | Buffer circuit and solid-state imaging apparatus |
| JP2008154020A (en) * | 2006-12-19 | 2008-07-03 | Kawasaki Microelectronics Kk | Voltage controlled oscillation circuit |
| JP2008206195A (en) * | 2002-01-17 | 2008-09-04 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2009220535A (en) * | 2008-03-18 | 2009-10-01 | Oki Data Corp | Driving circuit, optical printing head, and image forming apparatus |
| JP2009232409A (en) * | 2008-03-25 | 2009-10-08 | Nec Electronics Corp | Signal output circuit |
| US8149043B2 (en) | 2002-01-17 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| JP2012137708A (en) * | 2010-12-28 | 2012-07-19 | Jvc Kenwood Corp | Liquid crystal display |
-
1997
- 1997-07-02 JP JP9176868A patent/JPH1127065A/en active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8253446B2 (en) | 2002-01-17 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| JP2008206195A (en) * | 2002-01-17 | 2008-09-04 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US8149043B2 (en) | 2002-01-17 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| US8669791B2 (en) | 2002-01-17 | 2014-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| JP2014060816A (en) * | 2002-01-17 | 2014-04-03 | Semiconductor Energy Lab Co Ltd | Semiconductor device and electronic apparatus |
| US8928362B2 (en) | 2002-01-17 | 2015-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| JP2006500865A (en) * | 2002-09-25 | 2006-01-05 | レイセオン・カンパニー | Analog load drive |
| JP2007288646A (en) * | 2006-04-19 | 2007-11-01 | Sharp Corp | Buffer circuit and solid-state imaging apparatus |
| JP2008154020A (en) * | 2006-12-19 | 2008-07-03 | Kawasaki Microelectronics Kk | Voltage controlled oscillation circuit |
| JP2009220535A (en) * | 2008-03-18 | 2009-10-01 | Oki Data Corp | Driving circuit, optical printing head, and image forming apparatus |
| JP4545203B2 (en) * | 2008-03-18 | 2010-09-15 | 株式会社沖データ | Optical print head and image forming apparatus |
| JP2009232409A (en) * | 2008-03-25 | 2009-10-08 | Nec Electronics Corp | Signal output circuit |
| JP2012137708A (en) * | 2010-12-28 | 2012-07-19 | Jvc Kenwood Corp | Liquid crystal display |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100297139B1 (en) | Semiconductor integrated circuit | |
| US4122360A (en) | Logic circuit using CMOS transistors | |
| US5440249A (en) | Voltage level translator circuit with cascoded output transistors | |
| US6864539B2 (en) | Semiconductor integrated circuit device having body biasing circuit for generating forward well bias voltage of suitable level by using simple circuitry | |
| JPH08335122A (en) | Semiconductor device for reference voltage | |
| US20070176666A1 (en) | Level translator for adapting a signal to a voltage level | |
| US4717847A (en) | TTL compatible CMOS input buffer | |
| US6127857A (en) | Output buffer or voltage hold for analog of multilevel processing | |
| US4006365A (en) | Exclusive or integrated logic circuits using complementary MOSFET technology | |
| JPS6225510A (en) | Current switching circuit | |
| US6369734B2 (en) | Method and apparatus for increasing linearity and reducing noise coupling in a digital to analog converter | |
| JPH1127065A (en) | Semiconductor integrated circuit | |
| US4587446A (en) | Field effect transistor output circuit operable by a reduced amount of current | |
| JPH08204536A (en) | Interface circuit and level conversion circuit | |
| US5561388A (en) | Semiconductor device having CMOS circuit and bipolar circuit mixed | |
| KR940003448A (en) | Semiconductor memory | |
| US6636073B2 (en) | Semiconductor integrated circuit | |
| US6476641B2 (en) | Low power consuming circuit | |
| US6815997B2 (en) | Field effect transistor square multiplier | |
| JPH07200513A (en) | Semiconductor circuit | |
| JP3314411B2 (en) | MOSFET constant current source generation circuit | |
| JPH07191065A (en) | Integrated comparator circuit | |
| JP3386661B2 (en) | Output buffer | |
| US20100182076A1 (en) | Semiconductor integrated circuit device | |
| JP3251861B2 (en) | Semiconductor integrated circuit device |