JPH11266153A - Structuring method for josephson logic integrated circuit - Google Patents
Structuring method for josephson logic integrated circuitInfo
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- JPH11266153A JPH11266153A JP10067541A JP6754198A JPH11266153A JP H11266153 A JPH11266153 A JP H11266153A JP 10067541 A JP10067541 A JP 10067541A JP 6754198 A JP6754198 A JP 6754198A JP H11266153 A JPH11266153 A JP H11266153A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はジョセフソン論理集積回
路の構成方法に関し、特に、特定の基板領域（一部の面
積領域の場合も全基板領域の場合も含む）上にスタンダ
ードセル方式による自動配置配線手法を援用してジョセ
フソン論理集積回路を構築する際に、結果として構成さ
れたジョセフソン論理回路の信号伝搬線路におけるイン
ピーダンスを一定化するための改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of constructing a Josephson logic integrated circuit, and more particularly, to a method of automatically arranging a specific substrate area (including a partial area area and an entire substrate area) by a standard cell method. The present invention relates to an improvement for constructing a Josephson logic integrated circuit with the aid of a placement and routing technique to make the impedance of a signal transmission line of a Josephson logic circuit formed as a result constant.
【０００２】[0002]
【従来の技術】高速で動作するジョセフソン論理集積回
路の基板上におけるパタンレイアウト（換言すれば製造
時におけるマスクパタン）に関する自動設計手法とし
て、全ての論理セルに関し同じ高さを持つようにマスク
パタンが設計されるスタンダードセルを用い、論理回路
図に基づいて特定の基板領域上に構築すべき全集積回路
部分に関し自動配置配線を実行する手法があり、これは
「スタンダードセル方式の自動配置配線手法」と呼ば
れ、この種の分野で公知である。2. Description of the Related Art As an automatic design method for a pattern layout on a substrate of a Josephson logic integrated circuit operating at high speed (in other words, a mask pattern at the time of manufacturing), a mask pattern is set so that all logic cells have the same height. There is a method of executing automatic placement and routing for all integrated circuit parts to be built on a specific substrate area based on a logic circuit diagram using standard cells that are designed. And are known in this type of field.
【０００３】しかるに従来、こうしたスタンダードセル
方式の自動配置配線手法を適用する場合、各セルのファ
ンアウトは２ないし４に設定され、換言すると、ファン
アウト４のセルも許容されていた。これは確かに、回路
図上での配線パタンを考える時、信号配線を簡単化する
ためには有利なこともある。例えば、全体として４入力
４出力のオア回路が必要な時を考えてみよう。この場
合、従来の設計手法の常識では、図４(B) に示すような
構成となるのが普通であった。Conventionally, when such a standard cell type automatic placement and routing method is applied, the fanout of each cell is set to 2 to 4, in other words, the fanout 4 cell is also allowed. This is certainly advantageous in simplifying signal wiring when considering wiring patterns on a circuit diagram. For example, suppose that a four-input four-output OR circuit is required as a whole. In this case, according to the common sense of the conventional design method, the configuration as shown in FIG.
【０００４】すなわち、スタンダードセルにおける単位
のセルとして、二つの入力と一つの出力を有する二つの
オアセル21，21と、二つの入力と一つの出力を有するオ
アセル22を一つ用い、４入力４出力オア回路20としての
四つの回路入力〜を二つずつに振り分け、回路入力
，は第一の前段オアセル21に、他の二入力，は
第二の前段オアセル21に入力し、それら二つのオアセル
21，21の出力を後段のオアセル22の各入力に接続する。
その上で、オア回路20としての四つの出力〜は、単
に後段オアセル22の出力を分岐して得るようにしてお
り、まず第一の分岐ビア部23で二本の信号線路に振り分
け、それら振り分けた二本の信号線路をさらに分岐ビア
部23，23で振り分けて最終的に四つの回路出力〜を
得ている。分岐ビア部23の構造については周知である
が、後に本発明との兼ね合いでもう少し詳しく触れる。That is, two OR cells 21 and 21 having two inputs and one output and an OR cell 22 having two inputs and one output are used as unit cells in the standard cell, and four inputs and four outputs are used. The four circuit inputs of the OR circuit 20 are divided into two, and the circuit inputs are input to the first pre-stage OR cell 21 and the other two inputs are input to the second pre-stage OR cell 21.
The outputs of 21 and 21 are connected to the respective inputs of the OR cell 22 in the subsequent stage.
On top of that, the four outputs of the OR circuit 20 are simply obtained by branching the output of the subsequent OR cell 22.First, the first branch via section 23 distributes the signal to two signal lines, and the distribution is performed. The two signal lines are further divided by the branch via portions 23, 23 to finally obtain four circuit outputs. The structure of the branch via portion 23 is well known, but will be described later in more detail in view of the present invention.
【０００５】このような回路20において、周知では有る
が考慮しておかねばならないのは、各論理セルが幾つの
入力を受けることができるか、幾つの回路出力を出力で
きるかというファンイン、ファンアウトの問題と、信号
線路におけるインピーダンスの問題である。ジョセフソ
ン論理回路に限らず半導体論理回路系でもそうである
が、入力信号や出力信号の有無を電流が流れているか否
かに対応させる場合、その大きさも重要で、ファンイン
が“１”というのは、入力信号有りと確実に判断するに
は少なくともある特定の電流値Isを必要とする，という
意味であり、ファンアウト“１”とは、少なくとも当該
特定の電流値Isの大きさの電流を出力する能力がある，
という意味である。従って、図４(B) に示されている従
来回路20の場合、前段オアゲート21，21の各入力のファ
ンインを電流値Isに対応する“１”とするならば、その
出力におけるファンアウトは“２”とし、後段オアセル
22の各入力におけるファンインは“２”、出力のファン
アウトは四つの分岐に耐え得るように“４”、すなわち
4Is の大きさの電流（ジョセフソン回路の場合、電流パ
ルス）を出力できるように設定される。もちろん、その
ようにするには、各セル内にオア演算を行うスイッチン
グゲートと、その出力を電流増幅する増幅ゲートが設け
られることが多い。In such a circuit 20, it is well known but must be taken into consideration that how many inputs each logic cell can receive and how many circuit outputs can be output. Out problem and impedance problem in the signal line. Not only in the Josephson logic circuit but also in the semiconductor logic circuit system, when the presence or absence of an input signal or an output signal is associated with whether or not a current is flowing, the size is also important, and the fan-in is called "1". This means that at least a specific current value Is is required to reliably determine that an input signal is present, and the fan-out “1” is a current having at least the magnitude of the specific current value Is. Has the ability to output
It means. Therefore, in the case of the conventional circuit 20 shown in FIG. 4B, if the fan-in of each input of the preceding OR gates 21 is set to "1" corresponding to the current value Is, the fan-out at the output is Set to “2” and the second stage OR cell
The fan-in at each of the 22 inputs is "2", and the fan-out at the output is "4" to withstand four branches, ie
It is set to output a current of 4Is (current pulse in the case of Josephson circuit). Of course, in order to do so, a switching gate for performing an OR operation and an amplification gate for current-amplifying the output thereof are often provided in each cell.
【０００６】一方、ファンアウトが“１”の信号を伝送
する信号線路のインピーダンスをZsとするならば、信号
伝送条件を画一化するにはファンアウトＮの場合、セル
の出力側から見た信号線路のインピーダンスは本来はZs
/Nにせねばならず、N=4で二本に分岐してからさらに二本
に分岐する図４(B) のような場合には、各信号線路のイ
ンピーダンスはZs/4の倍のZs/2にせねばならない。しか
し、従来ではこの点には余り配慮されておらず、と言う
よりも、そのようにすることが設計上、厄介であるた
め、信号線路のインピーダンスは例え分岐されたもので
あっても、ファンアウトが“１”（以下、単に「ファン
アウト１」と記す）の場合に相当するZsに設定されてい
た。On the other hand, if the impedance of a signal line for transmitting a signal with a fan-out of "1" is Zs, in order to standardize the signal transmission condition, in the case of a fan-out N, it is viewed from the output side of the cell. Signal line impedance is originally Zs
/ N. In the case of FIG. 4 (B) where the signal is branched into two at N = 4 and then further branched into two, the impedance of each signal line is Zs / which is twice Zs / 4. Must be 2. However, in the past, this point was not considered much, and rather, it was troublesome to design such that even if the impedance of the signal line was a branched one, Out is set to Zs corresponding to the case where the out is “1” (hereinafter simply referred to as “fan out 1”).
【０００７】[0007]
【発明が解決しようとする課題】上述のように、従来の
手法による場合、まず、ファンアウト数の如何によるイ
ンピーダンス不整合という問題がある。インピーダンス
に不整合があると伝送される信号波形に歪みが生じ、種
々問題を生ずる。歪みを許容しようとすると信号電流量
を増したり、高速化を犠牲にせねばならないこともあ
る。もっとも、こうしたこと自体は従来から認識されて
いた。しかし、そうかと言って、各信号線路をそれぞれ
最適なインピーダンスとなるように個別に設計、製作す
ることは、これも上述のように、厄介である。各信号線
路を同じインピーダンスで設計できればそれに越したこ
とはない。As described above, in the case of the conventional method, there is a problem of impedance mismatch depending on the number of fan-outs. If there is an impedance mismatch, the transmitted signal waveform will be distorted, causing various problems. Attempts to tolerate distortion may require increasing the amount of signal current or sacrificing high speed. However, this has been recognized in the past. However, it is troublesome to individually design and manufacture each signal line so as to have an optimum impedance, as described above. If each signal line can be designed with the same impedance, there is nothing better than that.
【０００８】一方、この点は本発明者が特に問題意識を
持った点であるが、従来の回路構成法においてはファン
アウト２以上のセルをも許容しており、換言すれば図４
(B)に示したように、信号線路の分岐をも始めから発生
するものと考えている。単に信号電流を増幅するストレ
ートアンプのような場合にはファンインについては１に
なったりするし、他の論理演算ゲートでは３以上になっ
たりもするが、問題なのは後段のセルに信号を伝送する
信号線路の電流量に関するファンアウトで、これを２よ
りも大きいものを許容し、分岐を許容すると、当該分岐
部におけるインピーダンス不整合が重畳し易く、信号波
形の歪みはさらに増し、高速化はなお阻まれる。On the other hand, this point is a point that the present inventor has been particularly aware of the problem. In the conventional circuit configuration method, cells having a fan-out of 2 or more are allowed.
As shown in (B), it is considered that the branch of the signal line also occurs from the beginning. In the case of a straight amplifier that simply amplifies the signal current, the fan-in may be 1 or the other logical operation gate may be 3 or more. However, the problem is that the signal is transmitted to the subsequent cell. If the fanout of the current amount of the signal line is allowed to be larger than 2 and branching is allowed, impedance mismatch at the branching portion is liable to be superimposed, the signal waveform distortion is further increased, and the speeding up is still performed. Is blocked.
【０００９】また、例示したファンアウト４のセル出力
に多く認められるように、実際には第一の分岐ビア部23
を経た後の各信号線路の長さL1，L2は異なってしまうこ
とが多い。L1＝L2の場合に最小伝搬遅延となるが、それ
以外では伝搬遅延が最小値より大きくなる。また、そも
そも配線長それ自体がファンアウト２のセルに比べて長
くなりがちでもある。つまり、ファイアウト４のセルに
ついては、その配置がファイアウト２のセルに比べ、配
線長が長くなるような配置となってしまう問題があっ
た。In addition, as is often seen in the cell output of the fan-out 4 illustrated, the first branch via portion 23 is actually used.
In many cases, the lengths L1 and L2 of the respective signal lines after passing through are different. The minimum propagation delay is obtained when L1 = L2, but otherwise, the propagation delay is larger than the minimum value. Further, the wiring length itself tends to be longer than the cell of the fan-out 2 in the first place. That is, there is a problem that the layout of the cells of the fire 4 is such that the wiring length is longer than that of the cells of the fire 2.
【００１０】このような事情に鑑み、ジョセフソン論理
集積回路の性能向上を阻む種々の問題は結局は信号線路
のインピーダンス不整合に起因するものが多いので、本
発明ではこれを修正し、ないし修正し得る構成原理に従
ったジョセフソン論理集積回路構成法を提供することを
その目的としている。In view of such circumstances, various problems that hinder the improvement of the performance of the Josephson logic integrated circuit are often caused by impedance mismatch of the signal line. Therefore, the present invention corrects or corrects the problem. It is an object of the present invention to provide a method for constructing a Josephson logic integrated circuit according to a possible construction principle.
【００１１】[0011]
【課題を解決するための手段】本発明は、スタンダード
セル方式の自動配置配線手法を用いたジョセフソン論理
集積回路の構成方法として、上記目的を達成するため、 (a) スタンダードセル方式の自動配置配線手法を適用す
る領域上に搭載すべき全てのスタンダードセルを、それ
ぞれがファンアウト１の出力ポートを二つのみ有するセ
ルとし； (b) それら各スタンダードセル内の内部配線に用いられ
るビア部は一本同士の信号線路をのみ接続する方向性ビ
ア部とすると共に； (c) スタンダードセル間を接続する信号配線には、信号
を複数の線路に分割して伝送する分岐部を設けないこ
と；を特徴とする手法を提案する。According to the present invention, there is provided a method for configuring a Josephson logic integrated circuit using an automatic placement and routing method of a standard cell system. All standard cells to be mounted on the area to which the wiring method is applied shall be cells each having only two output ports of fan-out 1; (b) Vias used for internal wiring in each of these standard cells shall be: (C) The signal wiring connecting between the standard cells should not have a branching portion for dividing a signal into a plurality of lines and transmitting the signal; We propose a method characterized by
【００１２】[0012]
【実施例】図１には、従来の回路構成法により構成され
たジョセフソン論理集積回路との比較がし易いように、
既に説明した図４(B) の構成に対応させ、本発明を適用
して４入力４出力オア回路10を構成した場合が示されて
いる。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a circuit diagram of a Josephson logic integrated circuit constructed by a conventional circuit construction method so that it can be easily compared.
A case is shown in which the present invention is applied to configure a 4-input 4-output OR circuit 10 corresponding to the configuration of FIG. 4B already described.
【００１３】まず、本発明では、スタンダードセル方式
にて取扱う各単位セルとして、それぞれが全く同一の構
成で良いセルを用いることができ、それを必要個数組み
合せて目的の論理回路を構成し得、ここでは三つのオア
セル11が用いられている。各セルをそれぞれを特定して
説明する必要のある時には図中に付記したサフィックス
“-1〜-3”を用い、例えばセル11-1等と記すが、どれに
も適用できる説明の時にはサフィックスを省略し、単に
セル11と記す。また、この種のジョセフソン論理回路
は、周知のようにいわゆる多相脈流電流により駆動され
るが、図示の場合は第一相電源線P1と第二相電源線P2を
流れる二相脈流電源電流により駆動される場合を想定し
ており、前段のセル内ゲート12が例えば第一相脈流電源
線P1から電力供給を受けるならば、後続のセル内ゲート
12も第一相脈流電源線P1から電力供給を受ける。ただ
し、この点は本発明に直接の関係はないので、以降にお
ける詳しい説明は省略する。First, according to the present invention, as each unit cell handled in the standard cell system, a cell having a completely identical configuration can be used, and a desired number of such cells can be combined to form a desired logic circuit. Here, three OR cells 11 are used. When it is necessary to specify and explain each cell, use the suffix "-1 to -3" added in the figure, for example, cell 11-1 or the like. Omitted, and simply referred to as cell 11. As is well known, this type of Josephson logic circuit is driven by a so-called multiphase pulsating current, but in the case shown in the figure, a two-phase pulsating current flowing through the first phase power line P1 and the second phase power line P2 is used. It is assumed that it is driven by a power supply current, and if the preceding intra-cell gate 12 receives power supply from the first-phase pulsating power supply line P1, for example, the subsequent intra-cell gate
12 also receives power supply from the first-phase pulsating power supply line P1. However, since this point has no direct relation to the present invention, a detailed description thereof will be omitted.
【００１４】各オアセル11は、論理和を取るべき入力電
流信号in1,in2 の一方宛を受けるそれぞれ二つの入力IN
1,IN2 を有し、これはオアセルとして当然であるが、本
発明による場合、出力としては二つの出力OUT1,OUT2 を
のみ有している点に一つの特徴がある。さらに、各出力
OUT1,OUT2 はファンアウト１に固定し、従ってオアセル
11内に組込まれるオア演算ゲート部12（その一例は後述
する）のファンアウトは２に固定している。図示のオア
回路10の場合には入力側も同様とし、各入力のファンイ
ンは１、オア演算ゲート部12としてのファンインは２で
ある。ただし、本発明においてはファンインは特に規定
するものではなく、例えば単なる増幅セル等の場合には
ファンインは１で良いし、他の多入力論理ゲート構成を
必要とする場合にはそれに応ずれば良い。Each OR cell 11 has two inputs IN each for receiving one of the input current signals in1, in2 to be ORed.
1, IN2, which is natural as an OR cell, but according to the present invention, there is one feature in that it has only two outputs OUT1, OUT2. In addition, each output
OUT1 and OUT2 are fixed to fanout 1 and
The fan-out of the OR operation gate unit 12 (an example of which will be described later) incorporated in 11 is fixed to 2. In the case of the OR circuit 10 shown, the same applies to the input side. The fan-in of each input is 1, and the fan-in of the OR operation gate unit 12 is 2. However, in the present invention, the fan-in is not particularly specified. For example, the fan-in may be 1 for a mere amplification cell or the like, or may be shifted when another multi-input logic gate configuration is required. Good.
【００１５】また、この種の自動配置配線手法では、公
知のように、入力信号や出力信号を伝送する線路14はセ
ル内を横切る線路で構成されるが、従来はセル内でこの
信号線路14に対し、単なるＴ字交差形状の分岐ビア部
（図２(A) に即して後述）を介して接続した線路15を経
て、内蔵のオア演算ゲート部12に入力信号を印加したり
出力信号を取り出したりしていた。そのため、各入力IN
1,IN2、各出力OUT1,OUT2も、実際にはそれぞれが互いに
対向する二つの入力ポートIN1a,IN1b;IN2a,IN2bと出力
ポートOUT1a,OUT1b;OUT2a,OUT2b を有し、サフィックス
a,b で示した二つのポートの中、どちらのポートを使用
しても良いようになっていた。In this type of automatic placement and routing method, as is well known, the line 14 for transmitting an input signal or an output signal is constituted by a line crossing the inside of a cell. On the other hand, an input signal is applied to the built-in OR operation gate unit 12 via a line 15 connected via a branch via unit having a simple T-shaped cross shape (described later with reference to FIG. I was taking out. Therefore, each input IN
1, IN2, each output OUT1, OUT2 also has two input ports IN1a, IN1b; IN2a, IN2b and output ports OUT1a, OUT1b; OUT2a, OUT2b which are respectively opposed to each other, and has a suffix
Either of the two ports a and b can be used.
【００１６】このような従来の単なる分岐ビア部は図２
(A) に示されているが、図４(B) の従来回路構成で用い
られていた分岐ビア部23も実質的にこれと同じものであ
る。図２(A) 中、図面紙面で上方に示されている断面構
造のｚ−ｚ線に沿う断面平面図がその直ぐ下に示された
ものである。図示されている下部配線14は図１中の信号
伝送線路14に対応させることができ、この信号配線14の
上に設けられた絶縁層16にはビアホールが開けられ、こ
の中にビア内配線18が超電導材料の充填で形成されてい
る。ビア内配線18と下部配線14の接する部分は、本書で
は詳述しないがインピーダンス整合のため等の理由もあ
って少し面積の広い台座部17になっており、ビア内配線
18の露出上面に電気的に接触する上部配線15も、図示し
ていないが同様の広面積部を介して当該ビア内配線18の
表面に接触している。FIG. 2 shows a conventional simple branch via portion.
As shown in FIG. 4A, the branch via portion 23 used in the conventional circuit configuration of FIG. 4B is substantially the same. In FIG. 2A, a cross-sectional plan view along the zz line of the cross-sectional structure shown at the top of the drawing is shown immediately below. The lower wiring 14 shown can correspond to the signal transmission line 14 in FIG. 1, and a via hole is formed in the insulating layer 16 provided on the signal wiring 14, and a via wiring 18 is formed therein. Are formed by filling a superconducting material. The portion where the via wiring 18 and the lower wiring 14 are in contact with each other is a pedestal portion 17 having a slightly larger area for reasons such as impedance matching, which are not described in detail in this document.
The upper wiring 15 that is in electrical contact with the exposed upper surface of the wiring 18 is also in contact with the surface of the wiring 18 in the via via a similar wide area portion, though not shown.
【００１７】このような分岐ビア部は、平面的に見ると
Ｔ字交差形状をしており、台座部17を挟み、図中で下部
配線14の左右どちらかから入力信号が入力してきてもそ
れは上部配線15に伝えられる。逆に上部配線15を伝搬し
てきた信号は台座部17を挟んで下部配線14の左右どちら
にも出力できる。従って、こうした分岐ビア部をセル内
配線に用いた場合には、下部配線14の左右どちらに前段
ないし後段のセルとの接続のための入力ポートないし出
力ポートを設けても構わないので、その意味からは設計
自由度が増すかのように思われる。Such a branched via portion has a T-shaped cross shape when viewed in a plan view. Even if an input signal is input from either the left or right of the lower wiring 14 in the figure with the pedestal portion 17 interposed therebetween, it is not changed. It is transmitted to the upper wiring 15. Conversely, the signal transmitted through the upper wiring 15 can be output to both the left and right sides of the lower wiring 14 with the pedestal portion 17 interposed therebetween. Therefore, when such a branched via portion is used for the intra-cell wiring, an input port or an output port for connection to a preceding or subsequent cell may be provided on either side of the lower wiring 14, which means that From now on, it seems as if the degree of freedom in design increases.
【００１８】しかし、そもそもこのような分岐ビア部を
用いるとの設計思想は、結局は図４(B) に即して説明し
たように、一つの回路出力を複数の回路に分岐して用い
るために使われ、実際、従来の回路構成法では、ファン
アウトが２を越える出力ポートを有するセルを用いた場
合、配線路の途中に分岐ビア部を用いない回路は皆無と
言って良くて、それがインピーダンス不整合の問題を生
んでいた。However, the design philosophy of using such a branch via portion is that, as described with reference to FIG. 4B, one circuit output is branched into a plurality of circuits and used. In fact, in the conventional circuit configuration method, when a cell having an output port with a fan-out exceeding 2 is used, it can be said that there is no circuit that does not use a branch via portion in the middle of the wiring path. Had the problem of impedance mismatch.
【００１９】そこで本発明では、このような設計思想を
排斥し、図２(A) 中で言えば台座部17を介して左右に伸
びる下部配線14の両部分（Ｔ字形状の両腕に相当する部
分）の中、一方は実質的に開放線路としてしまい、各セ
ル11内にて用いるビア部はＴ字の両腕の中、残った一本
と、Ｔ字の脚に相当する信号線路のこれら一本同士をの
み、互いに接続する方向性ビア部13とする。すなわち、
下部配線14は台座部17を介し、実質的に逆方向に伸びる
二本の信号線路と見ることができ、従って従来は、分岐
ビア部は断面構造で同一レベルにある二本の信号線路1
4，14と、異なる高さレベルにある信号線路15の計三本
の信号線路の全てを互いに接続するものであったが、本
発明では信号線路15を、台座部17を挟んだ下部配線14，
14の選択した一方14にのみしか接続させない構造の方向
性ビア部13を用いる。Therefore, in the present invention, such a design concept is rejected, and as shown in FIG. 2A, both portions of the lower wiring 14 extending to the left and right through the pedestal portion 17 (corresponding to the T-shaped arms). One) is substantially an open line, and the via portion used in each cell 11 has the remaining one of the T-shaped arms and the signal line corresponding to the T-shaped leg. Only one of these is referred to as a directional via portion 13 connected to each other. That is,
The lower wiring 14 can be regarded as two signal lines extending substantially in opposite directions via the pedestal portion 17, and therefore, conventionally, the branch via portion has two signal lines 1 having the same level in cross-sectional structure.
Although all three signal lines, namely, the signal lines 4 and 14 and the signal lines 15 at different height levels, are connected to each other, in the present invention, the signal lines 15 are connected to the lower wiring 14 sandwiching the base 17. ,
A directional via portion 13 having a structure that is connected only to one of the selected ones 14 is used.
【００２０】この方向性ビア部13は図２(B),(C) に示さ
れており、特徴的なのは、上部配線15を台座部17を挟ん
で左右どちらの下部配線部分14に接続させるかによっ
て、接続させたくない配線部分14と台座部17の間に横方
向絶縁分離のための絶縁部19が設けられていることであ
る。図２(A) と同様、図２(B),(C) の各々にあっても図
面紙面で上方に示されている断面構造のｚ−ｚ線に沿う
断面平面図がその直ぐ下に示されたものであるが、図２
(B) の場合には下部配線14，14の右側に伸びる部分とし
か上部配線15は電気的に接続しておらず、図２(C) の場
合には逆に、左側に伸びる部分14としか接続していな
い。ただ、このようにすると、台座部17とこれに対向す
る上部配線の広面積部分との面積関係が変わり、浮遊容
量分が変わってインピーダンスが変化することがある
が、この部分におけるインピーダンス整合手法について
は、本出願人により、既に特願平8-292357号にて開示さ
れているので、要すればこれを参照することができる。The directional via portion 13 is shown in FIGS. 2B and 2C. The characteristic feature is that the upper wiring 15 is connected to the left or right lower wiring portion 14 with the base 17 interposed therebetween. In other words, the insulating portion 19 is provided between the wiring portion 14 that is not desired to be connected and the pedestal portion 17 for horizontal insulation separation. As in FIG. 2 (A), a cross-sectional plan view along the line zz of the cross-sectional structure shown at the top of the drawing in each of FIGS. 2 (B) and (C) is shown immediately below. Figure 2
In the case of (B), the upper wiring 15 is electrically connected only to the portion extending to the right of the lower wirings 14 and 14, and in the case of FIG. Only connected. However, in this case, the area relationship between the pedestal portion 17 and the wide area portion of the upper wiring opposing the pedestal portion 17 changes, and the stray capacitance component may change, and the impedance may change. Has already been disclosed by the present applicant in Japanese Patent Application No. 8-292357, which can be referred to if necessary.
【００２１】こうした方向性ビア部13を用いた結果、図
１に示される回路の場合、各セル11の第一入力IN1 は入
力ポートIN1a，IN1bの中、IN1aのみが唯一有効な入力ポ
ートとなっており、同様に第二入力IN2 はIN2bのみが、
第一出力ポートOUT1はOUT1bのみが、そして第二出力ポ
ートOUT2はOUT2a のみがそれぞれ唯一有効なポートとな
っている。すなわち、本発明による場合、セル11内では
分岐が生じていない。なお、このような方向性ビアは、
スタンダードセルを自動配置配線した後に、必要な方向
に接続するものを決定する手順になるのが普通である
が、これもポートの接続情報に基づき自動的にビアセル
を配置することにより、容易に自動化できる。As a result of using such a directional via section 13, in the circuit shown in FIG. 1, the first input IN1 of each cell 11 is the only valid input port among the input ports IN1a and IN1b. Similarly, the second input IN2 is only IN2b,
The first output port OUT1 has only OUT1b, and the second output port OUT2 has only OUT2a which is the only valid port. That is, according to the present invention, no branch occurs in the cell 11. In addition, such a directional via is
After automatically placing and routing the standard cells, it is usually a procedure to determine the connection in the required direction, but this is also easily automated by automatically arranging via cells based on port connection information it can.
【００２２】こうした方向性ビア部13を用い、かつ、先
に述べたように、各単位セル11の出力ポート数を２に限
定し、それぞれのファンアウトを１、総計でも２として
いるので、他のセルに接続する時、その接続配線にも一
切、分岐を含まない回路構成が可能となる。例えば図１
の場合、４入力４出力オア回路10としての四つの回路入
力〜の中、第一回路入力は第一のセル11-1の第一
入力第一ポートIN1a、第二回路入力は第一セル11-1の
第二入力第二ポートIN2bとし、第三回路入力は第二セ
ル11-2の第一入力第一ポートIN1a、第四回路入力は第
三セル11-3の第二入力第二ポートIN2bとしている。もち
ろん、それぞれの入力において上記以外の入力ポートは
本発明による方向性ビア部13の存在により、無効化され
ている。同様に四つの回路出力〜については、第二
セル11-2の有効な第一出力第二出力ポートOUT1b が第一
回路出力、同じく第二のセル11-2の有効な第二出力第
一出力ポートOUT2a が第二回路出力となっており、第
三セル11-3の有効な第一出力第二出力ポートOUT1b が第
三回路出力、第三セル11-3の有効な第二出力第一出力
ポートOUT2a が第四回路出力となっている。Since such a directional via portion 13 is used, and as described above, the number of output ports of each unit cell 11 is limited to two and the fan-out of each unit is one, and the total is two, the other When connecting to a cell, a circuit configuration that does not include any branch in its connection wiring can be realized. For example, FIG.
, The first circuit input is the first input first port IN1a of the first cell 11-1, and the second circuit input is the first cell 11 -1, a second input second port IN2b, a third circuit input is a first input first port IN1a of the second cell 11-2, and a fourth circuit input is a second input second port of the third cell 11-3. IN2b. Of course, input ports other than those described above are invalidated by the presence of the directional via portion 13 according to the present invention in each input. Similarly, for the four circuit outputs, the effective first output second output port OUT1b of the second cell 11-2 is the first circuit output, and the effective second output first output of the second cell 11-2 is also the same. Port OUT2a is the second circuit output, valid first output of the third cell 11-3, second output port OUT1b is the third circuit output, valid second output of the third cell 11-3, first output Port OUT2a is the fourth circuit output.
【００２３】その上で、第一セル11-1の第一出力第二出
力ポートOUT1b からの出力信号out1が第三セル11-3の他
方の入力信号in1 となるように、当該出力ポートOUT1b
に対し、途中に分岐を全く含まない信号線路14を介し、
第三セル11-3の第一入力第一入力ポートIN1aが接続し、
同様に第一セル11-1の第二出力第一ポートOUT2a からの
出力信号out2が第二セル11-2の他方の入力信号in2 とな
るように、当該第一セル出力ポートOUT2a に対し、途中
に分岐を全く含まない信号線路14を介し、第二セル11-2
の第二入力第二入力ポートIN2bが接続している。Then, the output port OUT1b of the first cell 11-1 is changed so that the output signal out1 from the first output second output port OUT1b becomes the other input signal in1 of the third cell 11-3.
On the other hand, via the signal line 14 that does not include any branches in the middle,
The first input first input port IN1a of the third cell 11-3 is connected,
Similarly, the first cell output port OUT2a is sent to the first cell 11-1 so that the output signal out2 from the second output first port OUT2a of the first cell 11-1 becomes the other input signal in2 of the second cell 11-2. Through a signal line 14 that does not contain any branches,
Is connected to the second input port IN2b.
【００２４】このような信号伝搬経路とすることができ
るので、本発明によると、信号配線のインピーダンスを
一定に保ったまま、極めて合理的な配置配線を実行でき
る。比較のため、ブロック図で示すならば、本発明によ
ると図４(B) に示した従来のの回路構成は図４(A) に示
す回路構成で実現されるようになり、セル間の信号配線
には一切の分岐を含ませないようにし得る。複数の配線
系路の長さも極力均一化し得る。Since such a signal propagation path can be used, according to the present invention, extremely reasonable arrangement and wiring can be executed while keeping the impedance of the signal wiring constant. For comparison, if shown in a block diagram, according to the present invention, the conventional circuit configuration shown in FIG. 4B is realized by the circuit configuration shown in FIG. The wiring may not include any branches. The lengths of the plurality of wiring paths can be made as uniform as possible.
【００２５】なお、図１に示された状態からも容易に理
解されるように、図中では断続的な部分線路として示さ
れているが、各回路入力線14や回路出力線14は、当初、
実際には複数のセル11-1〜11-3を真っ直ぐに貫く信号線
として形成でき、本発明により各セル内に方向性ビア部
13を用いることで、それら一本の真っ直ぐな線路の一部
をのみ切り取り、有効に利用することができる。例えば
図１中で回路入力から真っ直ぐ下に伸びる信号線路14
に注目すると、図中では二本の線分状の信号線路が縦に
並んでいるようにしか描画されていないが、実際にはこ
の線を一本の信号線として形成しても、図示されている
関係で各セル11-1〜11-3内に方向性ビア部13を設ける
と、実際に有効に利用される線路部分は、描画されてい
る線路部分の中、第二セル11-2内で第一入力ポートIN1a
から方向性ビア部13に至る部分、第一セル11-1内でその
一方の方向性ビア部13から第一出力第二ポートOUT1b を
介し第三セル11-3の第一入力ポートIN1aに至り、さらに
そのセルの方向性ビア部13に至る線路部分のみとなる。As can be easily understood from the state shown in FIG. 1, the circuit input lines 14 and the circuit output lines 14 are shown as intermittent partial lines in the figure. ,
Actually, it can be formed as a signal line that passes straight through a plurality of cells 11-1 to 11-3. According to the present invention, a directional via portion is formed in each cell.
By using 13, it is possible to cut out only a part of the single straight line and use it effectively. For example, the signal line 14 extending straight down from the circuit input in FIG.
Note that in the figure, only two line-shaped signal lines are drawn vertically, but in actuality, even if this line is formed as one signal line, it is illustrated. If the directional via portion 13 is provided in each of the cells 11-1 to 11-3 in the relation described above, the line portion actually used effectively is the second cell 11-2 in the drawn line portion. Within the first input port IN1a
From the directional via portion 13 of the first cell 11-1 to the first input port IN1a of the third cell 11-3 via the first output second port OUT1b. And only the line portion reaching the directional via portion 13 of the cell.
【００２６】本発明のこのような有効な構成は、何も図
示されているオア回路10にのみ限らない。オア回路とす
るにしても、各セル11内に用いるオア演算ゲート部12の
構成は本発明の趣旨に従う限り任意である。しかし念の
ため、公知構成ではあるが、その望ましい一例を図３に
示しておく。Such an advantageous configuration of the present invention is not limited to the illustrated OR circuit 10. Even if an OR circuit is used, the configuration of the OR operation gate unit 12 used in each cell 11 is arbitrary as long as the gist of the present invention is followed. However, as a precautionary example, a preferred example of a known configuration is shown in FIG.
【００２７】図示のオア演算ゲート部12はオア演算をな
すオアゲート18と、ファンアウトを２にし得るようにこ
の前段オアゲート18の出力を電流増幅する増幅ゲート19
のカスケード構成となっている。各ゲートの基本構成は
通常 4JLゲートと呼称される四接合電流注入型ジョセフ
ソンゲートであり、最早極めて周知であるので、構成及
び動作につき簡単に説明するに、各ゲート18，19は、そ
れぞれが四つのジョセフソン接合 Ja1〜Ja4 と Jb1〜Jb
4 を含む超電導閉ループを有している。The OR operation gate section 12 shown in the figure has an OR gate 18 for performing an OR operation and an amplification gate 19 for current-amplifying the output of the preceding OR gate 18 so that the fan-out can be set to 2.
Cascade configuration. The basic configuration of each gate is a four-junction current injection type Josephson gate, usually called a 4JL gate, which is very well known anymore. Four Josephson junctions Ja1-Ja4 and Jb1-Jb
4 has a superconducting closed loop.
【００２８】前段のオアゲート18はファンイン２に設定
され、二つの入力端子IN1,IN2 が前段ゲート（図示せ
ず）の負荷抵抗となる抵抗RL1,RL2 を介し第一、第二の
ジョセフソン接合Ja1,Ja2 の間の部分で超電導閉ループ
に接続している。いずれか一方の入力端子を介してで
も、前段ゲートから信号電流が超電導閉ループに流入す
ると、ジョセフソン接合 Ja1〜Ja4 が所定の順番、すな
わちJa1、 Ja3とJa4、最後にJa2 の順で電圧状態に遷移
し、それまでゲート抵抗RPa を介し超電導閉ループに流
入していた第一相ないし第二相脈流電源P1またはP2から
の電源電流はこのゲート18の負荷抵抗RLの側に転流し、
流入していた信号電流は入力抵抗Riを介して接地に転流
して、入出力の分離が図られる。入力抵抗Riに直列なイ
ンダクタンスLiは動作高速化のためのインダクタンス調
整用である。The OR gate 18 of the preceding stage is set to the fan-in 2, and two input terminals IN1 and IN2 are connected to the first and second Josephson junctions through the resistors RL1 and RL2, which are load resistors of the preceding stage gate (not shown). The section between Ja1 and Ja2 is connected to the superconducting closed loop. Even if the signal current flows from the preceding gate into the superconducting closed loop via any one of the input terminals, the Josephson junctions Ja1 to Ja4 are brought into a voltage state in a predetermined order, that is, in the order of Ja1, Ja3 and Ja4, and finally Ja2. Transition, the power supply current from the first or second phase pulsating power supply P1 or P2, which had previously flowed into the superconducting closed loop via the gate resistor RPa, is diverted to the load resistance RL side of this gate 18,
The inflowing signal current is commutated to the ground via the input resistor Ri, and the input and output are separated. The inductance Li in series with the input resistance Ri is for adjusting the inductance to increase the operation speed.
【００２９】前段のオアゲート18が電圧状態に遷移する
と、当該前段の負荷抵抗RPa を介して流入してくる電流
は、さらに前段負荷抵抗RLを介し、後段増幅ゲート19の
超電導閉ループ中のジョセフソン接合 Jb1〜Jb4 をやは
りJb1、 Ja3とJb4、最後にJb2の順で電圧状態に遷移させ
る。すると、この後段ゲート19にゲート抵抗RP2 を介し
流入していた電源電流は二つの出力端子OUT1,OUT2 の方
に出力信号電流として転流し、さらに、電流加算抵抗Rd
を介し、前段ゲート18からの電源電流もこの出力端子OU
T1,OUT2 に転流して、電流増幅された形で出力のファン
アウト２を満足するだけの電流が出力される。なお、入
力端子IN1,IN2 を共に接続して前段ゲート18の入力部に
接続する部分の分岐構成や、後段ゲートの出力を分岐し
て第一、第二出力OUT1,OUT2 に分岐する部分は各ゲート
の直近にあって殆どゲートの一部をなすものとして設け
られるために、配線長に起因するインピーダンス不整合
は問題にならない。さらに、このゲート内分岐部分の存
在を考慮して、予め一括的に全てのゲートセルを固定的
に回路設計しておけるので、線路インピーダンス変動の
要因、ひいては回路全体としての局所的なインピーダン
ス不整合の原因ともならない。When the OR gate 18 of the preceding stage transitions to the voltage state, the current flowing through the load resistor RPa of the preceding stage further flows through the load resistor RL of the preceding stage, and the Josephson junction in the superconducting closed loop of the amplifying gate 19 of the subsequent stage. Jb1 to Jb4 are also shifted to the voltage state in the order of Jb1, Ja3 and Jb4, and finally Jb2. Then, the power supply current that has flowed into the subsequent gate 19 via the gate resistor RP2 is diverted to the two output terminals OUT1 and OUT2 as an output signal current, and furthermore, the current addition resistor Rd
Through the output terminal OU
The current is commutated to T1 and OUT2, and a current that satisfies the fanout 2 of the output in a current amplified form is output. Note that the branch configuration of the portion that connects the input terminals IN1 and IN2 together and connects to the input section of the pre-stage gate 18 and the portion that branches the output of the post-stage gate and branches to the first and second outputs OUT1 and OUT2 are each described below. Since it is provided immediately adjacent to the gate and almost as a part of the gate, impedance mismatch due to the wiring length does not matter. Furthermore, considering the existence of the branch portion in the gate, all the gate cells can be fixedly designed in advance in a lump in advance, so that a line impedance variation factor and, consequently, a local impedance mismatch of the entire circuit are reduced. No cause.
【００３０】理解の助けのため、図３に示すようなオア
演算ゲート部12を構築する場合に望ましいパラメータ例
等を具体的に挙げておくと、ファンイン、ファンアウト
が１に相当する電流量を 100μA、従ってファンアウト２
を満足する電流量を 200μAとする場合、前段演算ゲー
ト18のジョセフソン接合Ja1,Ja2 が電圧状態に遷移する
臨界電流値は50μA とし、Ja3,Ja4の臨界電流値はその三
倍の 150μA としておく。対して後段の増幅ゲート19に
おけるジョセフソン接合Jb1,Jb2 の臨界電流値は67μA、
Jb3,Jb4 の臨界電流値はその二倍の 133μA とする。要
求される信号配線インダクタンスを14Ωとした場合（こ
れは一般的に望ましい値である)、入力端子IN1,IN2 に直
列な各前段負荷抵抗RL1,RL2 の値は14Ωとし、前段ゲー
ト18の出力負荷抵抗RLと電流加算抵抗Rdの値はそれぞれ
7Ωとする。前段ゲート18のゲート抵抗RPa は74.7Ω、
後段ゲート19のゲート抵抗RPb は93Ω、入出力分離抵抗
Riは 3.5Ωとし、高速化インダクタンスLiは10pHとす
る。このようなパラメータにより、線路インピーダンス
14Ω、ファンアウト２に相当する電流量 200μA のオア
演算ゲート部12が構成される。For the sake of understanding, examples of desirable parameters when constructing the OR operation gate section 12 as shown in FIG. 3 will be specifically described. 100 μA, and therefore fanout 2
Is 200 μA, the critical current value at which the Josephson junctions Ja1 and Ja2 of the pre-stage operation gate 18 transition to the voltage state is 50 μA, and the critical current value of Ja3 and Ja4 is 150 μA, which is three times that. . On the other hand, the critical current value of the Josephson junctions Jb1 and Jb2 in the subsequent amplification gate 19 is 67 μA,
The critical current value of Jb3 and Jb4 is set to 133μA, twice that value. If the required signal wiring inductance is 14Ω (this is generally a desirable value), the value of each preceding stage load resistor RL1, RL2 in series with the input terminals IN1, IN2 is 14Ω, and the output load of the former stage gate 18 is The values of the resistor RL and the current adding resistor Rd are respectively
7Ω. The gate resistance RPa of the former gate 18 is 74.7Ω,
Gate resistance RPb of rear gate 19 is 93Ω, input / output isolation resistance
Ri is 3.5Ω and the speed-up inductance Li is 10pH. With these parameters, the line impedance
An OR operation gate unit 12 having a current amount of 200 μA corresponding to 14Ω and fan-out 2 is configured.
【００３１】もちろん、既に触れたように、本発明では
各セル内蔵のゲート部のファンアウトが２、出力数も２
であって、各出力ごとのファンアウトは１であることが
必須であるが、入力側については構築すべきゲートの種
類に応じて異なり、これは本発明での必須の規定にはな
らない。ストレートアンプであっても論理集積回路とし
て認め得る。図３に示したオア演算ゲート部12も、望ま
しい構成ではあるが、これに限定されるものではない。Of course, as already mentioned, in the present invention, the fan-out of the gate section built in each cell is 2 and the number of outputs is 2
Although it is essential that the fan-out for each output is 1, the input side differs depending on the type of gate to be constructed, and this is not an essential rule in the present invention. Even a straight amplifier can be recognized as a logic integrated circuit. The OR operation gate unit 12 shown in FIG. 3 has a desirable configuration, but is not limited to this.
【００３２】[0032]
【発明の効果】本発明によると、セル間を結ぶ信号配線
に一切の分岐を持たないジョセフソン論理回路が構成で
き、インピーダンス不整合の問題を大きく改善できる。
当然これは、論理回路としての性能向上に繋がり、信号
の歪み低減、スキュー低減、伝搬遅延の短縮化により、
高速化、高信頼性を生む。また、スタンダードセル方式
の自動配置配線手法を実行するに先立って、予め用意し
ておくセルの種類数を減少でき、さらに、セル自体の配
置に関し、自由度が生まれる。According to the present invention, a Josephson logic circuit having no branch in the signal wiring connecting the cells can be constructed, and the problem of impedance mismatch can be greatly reduced.
Naturally, this leads to an improvement in the performance as a logic circuit, and by reducing signal distortion, skew, and propagation delay,
Higher speed and higher reliability. In addition, prior to the execution of the standard cell type automatic placement and routing method, the number of types of cells prepared in advance can be reduced, and the degree of freedom in arranging cells can be increased.
【図１】本発明の適用を受けて構成されたジョセフソン
論理集積回路の一例としての、４入力４出力オア回路の
構成例である。FIG. 1 is a configuration example of a 4-input 4-output OR circuit as an example of a Josephson logic integrated circuit configured by applying the present invention.
【図２】スタンダードセル内にて用いる従前の分岐ビア
部と本発明で用いる方向性ビア部の概略構成図である。FIG. 2 is a schematic configuration diagram of a conventional branch via portion used in a standard cell and a directional via portion used in the present invention.
【図３】図１に示す回路の各セル内に用い得るオア演算
ゲート部の一例の回路構成図である。FIG. 3 is a circuit configuration diagram of an example of an OR operation gate unit that can be used in each cell of the circuit shown in FIG. 1;
【図４】本発明により４入力４出力オア回路を構成する
場合と従来の手法により４入力４出力オア回路を構成す
る場合の相違に関する説明図である。FIG. 4 is an explanatory diagram showing a difference between a case where a four-input four-output OR circuit is formed according to the present invention and a case where a four-input four-output OR circuit is formed by a conventional method.
10 ４入力４出力オア回路， 11 スタンダードセル， 12 オア演算ゲート部， 13 方向性ビア部， 14 信号配線（下部配線）， 15 セル内ゲートへの信号配線（上部配線）， 16 絶縁層， 17 台座部， 18 ビア内配線， 19 絶縁部， 20 従来構成による４入力４出力オア回路， 23 分岐ビア部． 10 4 input 4 output OR circuit, 11 standard cells, 12 OR operation gate section, 13 directional via section, 14 signal wiring (lower wiring), 15 signal wiring to gate in cell (upper wiring), 16 insulating layer, 17 Pedestal, 18 via wiring, 19 insulation, 20 conventional 4-input 4-output OR circuit, 23 branch via.
Claims (1)
法を用いたジョセフソン論理集積回路の構成方法であっ
て；該スタンダードセル方式の自動配置配線手法を適用
する領域上に搭載すべき全てのスタンダードセルを、そ
れぞれがファンアウト１の出力ポートを二つのみ有する
セルとし；該各スタンダードセル内の内部配線に用いら
れるビア部は一本同士の信号線路をのみ接続する方向性
ビア部とすると共に；スタンダードセル間を接続する信
号配線には、信号を複数の線路に分割して伝送する分岐
部を設けないこと；を特徴とするジョセフソン論理集積
回路の構成方法。1. A method for constructing a Josephson logic integrated circuit using a standard cell type automatic placement and routing method, wherein all standard cells to be mounted on an area to which the standard cell type automatic placement and routing method is applied. Are cells each having only two output ports of fan-out 1; the vias used for the internal wiring in each standard cell are directional vias connecting only one signal line; A method for configuring a Josephson logic integrated circuit, characterized in that a signal line connecting standard cells is not provided with a branch portion for dividing a signal into a plurality of lines and transmitting the divided signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067541A JP2913029B1 (en) | 1998-03-18 | 1998-03-18 | Method of configuring Josephson logic integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067541A JP2913029B1 (en) | 1998-03-18 | 1998-03-18 | Method of configuring Josephson logic integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2913029B1 JP2913029B1 (en) | 1999-06-28 |
| JPH11266153A true JPH11266153A (en) | 1999-09-28 |
Family
ID=13347946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10067541A Expired - Lifetime JP2913029B1 (en) | 1998-03-18 | 1998-03-18 | Method of configuring Josephson logic integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913029B1 (en) |
Cited By (6)
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- 1998-03-18 JP JP10067541A patent/JP2913029B1/en not_active Expired - Lifetime
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| JP2913029B1 (en) | 1999-06-28 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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