JPH11266051A - Semiconductor light-emitting element - Google Patents
Semiconductor light-emitting elementInfo
- Publication number
- JPH11266051A JPH11266051A JP6638798A JP6638798A JPH11266051A JP H11266051 A JPH11266051 A JP H11266051A JP 6638798 A JP6638798 A JP 6638798A JP 6638798 A JP6638798 A JP 6638798A JP H11266051 A JPH11266051 A JP H11266051A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- conductivity
- semiconductor substrate
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Lasers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体発光素子に関
するものであり、特に、光ファイバ通信に用いる高温動
作特性に優れた半導体レーザ等の半導体発光素子の埋込
層構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor light emitting device, and more particularly to a buried layer structure of a semiconductor light emitting device such as a semiconductor laser having excellent high-temperature operation characteristics used for optical fiber communication.
【０００２】[0002]
【従来の技術】近年、光ファイバ通信は１本の光ファイ
バで大容量の情報を送ることができるため、これまでの
幹線系から、加入者系或いは光ＬＡＮ等のネットワーク
に適用範囲が広がっている。2. Description of the Related Art In recent years, since optical fiber communication can transmit a large amount of information with one optical fiber, its application range has expanded from a conventional trunk system to a subscriber system or a network such as an optical LAN. I have.
【０００３】近年、この様な光ファイバ通信に用いられ
る半導体レーザとしては、加入者系、幹線系の双方にお
いて、温度制御器のコスト及び消費電力の点から、温度
制御なしでも広い温度範囲において安定して動作する半
導体レーザが要求されてきている。In recent years, semiconductor lasers used in such optical fiber communication have been stable in a wide temperature range without temperature control in both the subscriber system and the trunk system in view of the cost and power consumption of the temperature controller. There is a demand for a semiconductor laser that operates as a laser.
【０００４】一般に、光通信に用いられている１．３μ
ｍ帯や１．５５μｍ帯のＩｎＧａＡｓＰ／ＩｎＰ系半導
体レーザは電流−光出力特性（Ｉ−Ｌ特性）の温度依存
性が大きいため、特に高温時に実用に耐える特性が必要
になっている。[0004] Generally, 1.3 μm used in optical communication is used.
An InGaAsP / InP semiconductor laser in the m band or 1.55 μm band has a large temperature dependence of current-light output characteristics (IL characteristics), and therefore needs characteristics that can be practically used especially at high temperatures.
【０００５】そして、高温動作特性に優れた半導体レー
ザとしては、活性層の幅を１〜１．５μｍ程度にエッチ
ングして形成したストライプ状メサの両側を再成長によ
ってｐｎｐｎサイリスタ構造で埋め込むものが主に用い
られているので、ここで、図４を参照して従来の再成長
埋込構造を利用したＢＨ半導体レーザを説明する。As a semiconductor laser having excellent high-temperature operation characteristics, a semiconductor laser in which both sides of a stripe-shaped mesa formed by etching the active layer to a width of about 1 to 1.5 μm and having a pnpn thyristor structure by regrowth is mainly used. Here, a BH semiconductor laser using a conventional regrown buried structure will be described with reference to FIG.
【０００６】図４（ａ）参照 図４（ａ）は、最も基本的なｐｎｐｎサイリスタ構造で
埋め込んだ半導体レーザの光軸に垂直な面で切った断面
図であり、まず、ｎ型ＩｎＰ基板４１上に、クラッド層
を兼ねるｎ型ＩｎＰバッファ層４２、ＩｎＧａＡｓＰ／
ＩｎＧａＡｓＰ多重量子井戸構造からなるＭＱＷ活性層
４３、及び、ｐ型ＩｎＰクラッド層４４を成長させる。FIG. 4A is a sectional view taken along a plane perpendicular to the optical axis of a semiconductor laser embedded with the most basic pnpn thyristor structure. First, an n-type InP substrate 41 is shown. An n-type InP buffer layer 42 also serving as a cladding layer, an InGaAsP /
An MQW active layer 43 having an InGaAsP multiple quantum well structure and a p-type InP cladding layer 44 are grown.
【０００７】次いで、幅１〜１．５μｍのＳｉＯ2 マス
ク（図示せず）をマスクとしてエッチングすることによ
ってストライプ状メサを形成したのち、ＳｉＯ2 マスク
をそのまま選択成長マスクとして利用して、ｐ型ＩｎＰ
埋込層４５及びｎ型ＩｎＰ電流ブロック層４６を再成長
させ、次いで、ＳｉＯ2 マスクを除去したのち、全面に
ｐ型ＩｎＰクラッド層４７及びｐ型ＩｎＧａＡｓコンタ
クト層４８を成長させることによって半導体レーザの基
本構造が完成する。この場合、ストライプ状メサの両側
には、ｐ型ＩｎＰクラッド層４７／ｎ型ＩｎＰ電流ブロ
ック層４６／ｐ型ＩｎＰ埋込層４５／ｎ型ＩｎＰバッフ
ァ層４２（或いは、ｎ型ＩｎＰ基板４１）からなるｐｎ
ｐｎサイリスタ構造が形成されることになる。Next, a stripe-shaped mesa is formed by etching using an SiO 2 mask (not shown) having a width of 1 to 1.5 μm as a mask, and the SiO 2 mask is directly used as a selective growth mask to form a p-type mesa. InP
The buried layer 45 and the n-type InP current blocking layer 46 are regrown, and then, after removing the SiO 2 mask, the p-type InP cladding layer 47 and the p-type InGaAs contact layer 48 are grown on the entire surface. The basic structure is completed. In this case, the p-type InP cladding layer 47 / n-type InP current blocking layer 46 / p-type InP buried layer 45 / n-type InP buffer layer 42 (or n-type InP substrate 41) are provided on both sides of the stripe-shaped mesa. Pn
A pn thyristor structure will be formed.
【０００８】しかし、この様な半導体レーザにおいて
は、動作温度が上昇するに連れてストライプ状メサの側
面に再成長させたｐ型ＩｎＰ埋込層４５を介して流れリ
ーク電流が大きくなり、それに伴って動作電流が増大
し、電流−光出力特性が劣化するので、図４（ｂ）に示
すようなストライプ状メサの側面のｐ型ＩｎＰ層を薄く
した改良型レーザが提案されている（必要ならば、Ｙ．
Ｏｈｋｕｒａ ｅｔ ａｌ．，Ｅｌｅｃｔｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ，ｖｏｌ．２８，ｐｐ．１８４４−１
８４５，１９９２、或いは、Ｓ．Ｙａｍａｓｈｉｔａ
ｅｔ ａｌ．，ＩＥＥＥ Ｐｈｏｔｏｎ．Ｔｅｃｈ．Ｌ
ｅｔｔ．，ｖｏｌ．４，ｐｐ．９５４−９５７，１９９
２参照）。However, in such a semiconductor laser, as the operating temperature increases, the leak current increases via the p-type InP buried layer 45 regrown on the side surface of the stripe-shaped mesa, and the leakage current increases. Therefore, an improved laser in which the p-type InP layer on the side surface of the stripe-shaped mesa is thinned as shown in FIG. 4B has been proposed (if necessary). If Y.
Ohkura et al. , Electronics
Letters, vol. 28, pp. 1844-1
845, 1992; Yamashita
et al. , IEEE Photon. Tech. L
ett. , Vol. 4, pp. 954-957,199
2).
【０００９】図４（ｂ）参照 図４（ｂ）は上述の改良型半導体レーザの光軸に垂直な
面で切った断面図であり、まず、ｐ型ＩｎＰ基板５１上
に、クラッド層を兼ねるｐ型ＩｎＰバッファ層５２、Ｉ
ｎＧａＡｓＰ／ＩｎＧａＡｓＰ多重量子井戸構造からな
るＭＱＷ活性層５３、及び、ｎ型ＩｎＰクラッド層５４
を成長させる。FIG. 4B is a cross-sectional view of the improved semiconductor laser taken along a plane perpendicular to the optical axis. First, a p-type InP substrate 51 also serves as a cladding layer. p-type InP buffer layer 52, I
MQW active layer 53 having an nGaAsP / InGaAsP multiple quantum well structure, and n-type InP cladding layer 54
Grow.
【００１０】次いで、幅１〜１．５μｍのＳｉＯ2 マス
ク（図示せず）をマスクとしてエッチングすることによ
ってストライプ状メサを形成したのち、ＳｉＯ2 マスク
をそのまま選択成長マスクとして利用して、ｐ型ＩｎＰ
層５５、ｎ型ＩｎＰ電流ブロック層５６、及び、ｐ型Ｉ
ｎＰ埋込層５７を再成長させ、次いで、ＳｉＯ2 マスク
を除去したのち、全面にｎ型ＩｎＰクラッド層５８及び
ｎ型ＩｎＧａＡｓコンタクト層５９を成長させることに
よって半導体レーザの基本構造が完成する。この場合、
ストライプ状メサの両側には、ｎ型ＩｎＰクラッド層５
８／ｐ型ＩｎＰ埋込層５７／ｎ型ＩｎＰ電流ブロック層
５６／ｐ型ＩｎＰ５５からなるｐｎｐｎサイリスタ構造
が形成されることになる。[0010] Then, after forming the stripe-shaped mesa by etching SiO 2 mask width 1~1.5μm (not shown) as a mask, by using the SiO 2 mask as it is a selective growth mask, p-type InP
Layer 55, n-type InP current blocking layer 56, and p-type I
After growing the nP buried layer 57 again and then removing the SiO 2 mask, the n-type InP cladding layer 58 and the n-type InGaAs contact layer 59 are grown on the entire surface, thereby completing the basic structure of the semiconductor laser. in this case,
On both sides of the striped mesa, an n-type InP cladding layer 5 is formed.
A pnpn thyristor structure composed of 8 / p-type InP buried layer 57 / n-type InP current block layer 56 / p-type InP55 is formed.
【００１１】この改良型半導体レーザにおいては、ｐ型
ＩｎＰ基板５１の主面を（１００）面とし、ストライプ
状メサの軸方向を（１１０）方向とすることによって、
結晶成長の初期においては、（１１１）Ｂ面が出るよう
にストライプ状メサの側面に沿って薄い層が成長するの
で、この現象を利用してｎ型ＩｎＰ電流ブロック層５６
とｎ型クラッド層５８が接触することなくリーク電流の
バイパスとなるｐ型ＩｎＰ層５５を薄く形成し、それに
よってリーク電流を低減している。In this improved semiconductor laser, the main surface of the p-type InP substrate 51 is set to the (100) plane, and the axial direction of the stripe-shaped mesas is set to the (110) direction.
In the initial stage of the crystal growth, a thin layer grows along the side surface of the stripe-shaped mesa so that the (111) B plane comes out.
The n-type cladding layer 58 does not come into contact with the n-type cladding layer 58, and the p-type InP layer 55, which serves as a bypass for the leakage current, is formed thin, thereby reducing the leakage current.
【００１２】[0012]
【発明が解決しようとする課題】しかし、この様な改良
型半導体レーザにおいても、チップを搭載しているモジ
ュールの環境温度が８５℃となった場合には動作電流が
増大してしまうという問題がある。However, even in such an improved semiconductor laser, the operating current increases when the environmental temperature of the module on which the chip is mounted reaches 85 ° C. is there.
【００１３】これは、高温になるとしきい値電流が増大
することで活性層を形成するｐｎ接合に印加される電圧
が増大する結果、図４（ｂ）において矢印で示すストラ
イプ状メサの両脇のｐ型ＩｎＰ層５５を介して基板に抜
けてしまうリーク電流が無視できない量に達してしまう
ことによる。This is because, when the temperature rises, the threshold current increases, and the voltage applied to the pn junction forming the active layer increases. As a result, both sides of the stripe-shaped mesa indicated by arrows in FIG. The leakage current leaked to the substrate via the p-type InP layer 55 reaches a non-negligible amount.
【００１４】電流の増大は素子の発熱を大きくし、これ
が活性層の温度を上昇させて更にリーク電流の増大をも
たらすため、この様なリーク電流の発生は素子特性を急
速に悪化させる原因となる。The increase in the current increases the heat generation of the element, which raises the temperature of the active layer and further increases the leak current. Therefore, the generation of such a leak current causes a rapid deterioration of the element characteristics. .
【００１５】したがって、本発明は、ストライプ状メサ
の脇を流れるリーク電流を低減して、高温動作特性を改
善することを目的とする。Therefore, an object of the present invention is to reduce the leakage current flowing beside the stripe-shaped mesas and improve the high-temperature operation characteristics.
【００１６】[0016]
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 （１）本発明は、一導電型半導体基板１上に形成された
一導電型下部クラッド層２、活性層３、及び、反対導電
型上部クラッド層４を含むダブルヘテロ接合構造のメサ
の両側がｎ型電流ブロック層５を含む電流狭窄構造で埋
め込まれている半導体発光素子において、活性層３と同
一水平面内にｎ型電流ブロック層５の一部が位置し、活
性層３とｎ型電流ブロック層５との間に一層以上の半導
体層が形成されており、且つ、活性層３とｎ型電流ブロ
ック層５との間に設けた半導体層が高抵抗層６を含んで
いることを特徴とする。FIG. 1 is an explanatory view of the principle configuration of the present invention. Referring to FIG. 1, means for solving the problems in the present invention will be described. See FIG. 1. (1) The present invention provides a mesa having a double heterojunction structure including a one-conductivity-type lower clad layer 2, an active layer 3, and an opposite-conductivity-type upper clad layer 4 formed on a one-conductivity-type semiconductor substrate 1. Are embedded in the current confinement structure including the n-type current blocking layer 5 on both sides of the n-type current blocking layer 5, a part of the n-type current blocking layer 5 is located in the same horizontal plane as the active layer 3, and the active layers 3 and n One or more semiconductor layers are formed between the active layer 3 and the n-type current block layer 5, and the high resistance layer 6 is included in the semiconductor layer provided between the active layer 3 and the n-type current block layer 5. It is characterized by.
【００１７】この様に、電流狭窄構造を構成するｎ型電
流ブロック層５の一部を活性層３と同一水平面内に位置
させることによって活性層３脇の電流バイパスの幅を狭
くすることができ、且つ、活性層３とｎ型電流ブロック
層５との間に設けた半導体層として高抵抗層６を設ける
ことによって電流バイパスの抵抗を増大させることがで
き、それによって、同じ電圧が印加された場合も電流バ
イパスを流れるリーク電流を低減することができるの
で、高温動作特性を改善することができる。As described above, by locating a part of the n-type current block layer 5 constituting the current confinement structure on the same horizontal plane as the active layer 3, the width of the current bypass beside the active layer 3 can be reduced. In addition, the resistance of the current bypass can be increased by providing the high-resistance layer 6 as a semiconductor layer provided between the active layer 3 and the n-type current block layer 5, whereby the same voltage is applied. Also in this case, the leakage current flowing through the current bypass can be reduced, so that the high-temperature operation characteristics can be improved.
【００１８】（２）また、本発明は、上記（１）におい
て、活性層３とｎ型電流ブロック層５との間に設けた半
導体層が、高抵抗層６とｐ型層７とからなることを特徴
とする。(2) In the present invention, in the above (1), the semiconductor layer provided between the active layer 3 and the n-type current blocking layer 5 comprises a high resistance layer 6 and a p-type layer 7. It is characterized by the following.
【００１９】（３）また、本発明は、上記（２）におい
て、活性層３とｎ型電流ブロック層５との間に設けた半
導体層の内、活性層３に接する半導体層が高抵抗層６で
あることを特徴とする。(3) According to the present invention, in the above (2), among the semiconductor layers provided between the active layer 3 and the n-type current blocking layer 5, the semiconductor layer in contact with the active layer 3 is a high resistance layer. 6 is characterized.
【００２０】この様に、活性層３に接する半導体層を高
抵抗層６とすることによって、リーク電流の一番流れや
すい部分の抵抗が高くなるので、リーク電流を効果的に
低減することができる。As described above, by using the high resistance layer 6 as the semiconductor layer in contact with the active layer 3, the resistance of the portion where the leak current flows most easily increases, so that the leak current can be effectively reduced. .
【００２１】（４）また、本発明は、上記（３）におい
て、活性層３に接する高抵抗層６のメサの側面に沿って
形成された部分の厚さが、一導電型半導体基板１の主面
に沿って形成された部分の厚さより薄いことを特徴とす
る。(4) According to the present invention, in the above (3), the thickness of the portion of the high resistance layer 6 formed in contact with the active layer 3 along the side surface of the mesa is the same as that of the one conductivity type semiconductor substrate 1. It is characterized in that it is thinner than the thickness of the portion formed along the main surface.
【００２２】この様にすることによって、メサの側面の
リーク電流の通路をより細くすることができると共に、
ｐ型層７を介して一導電型半導体基板１に抜けるリーク
電流の通路に相対的に厚い高抵抗層６を挿入することが
できるので、リーク電流をより低減することができる。By doing so, the path of the leakage current on the side surface of the mesa can be made narrower,
Since the relatively thick high-resistance layer 6 can be inserted into the path of the leak current flowing into the one conductivity type semiconductor substrate 1 via the p-type layer 7, the leak current can be further reduced.
【００２３】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、一導電型半導体基板１が、
ｐ型半導体基板であり、且つ、電流狭窄構造のｎ型電流
ブロック層５より上側の構成が、ｎ型電流ブロック層５
上に順に設けたｐ型埋込層８及び高抵抗層９とからなる
とともに、メサ頂部及び電流狭窄構造を覆うように全面
にｎ型クラッド層１０を設けたことを特徴とする。(5) The present invention provides the semiconductor device according to any one of the above (1) to (4), wherein the one conductivity type semiconductor substrate 1 is
The configuration above the n-type current block layer 5 of the p-type semiconductor substrate and having the current confinement structure is the n-type current block layer 5.
The p-type buried layer 8 and the high-resistance layer 9 are provided in this order, and an n-type cladding layer 10 is provided on the entire surface so as to cover the top of the mesa and the current confinement structure.
【００２４】この様に、一導電型半導体基板１がｐ型半
導体基板である場合、電流狭窄構造のｎ型電流ブロック
層５より上側の構造を、ｐ型埋込層８／高抵抗層９とす
ることによって、その上に全面に設けたｎ型クラッド層
１０と間の接合構造をｐ／ｎ接合構造ではなく、ｐ／ｉ
／ｎ接合構造にすることができ、それによって接合の電
流立ち上がりを抑えることができるので、リーク電流を
さらに低減することができる。As described above, when the one-conductivity-type semiconductor substrate 1 is a p-type semiconductor substrate, the structure above the n-type current block layer 5 of the current confinement structure is referred to as a p-type buried layer 8 / high resistance layer 9. By doing so, the junction structure with the n-type cladding layer 10 provided on the entire surface is not p / n junction structure but p / i junction structure.
/ N junction structure, whereby the rise of the junction current can be suppressed, so that the leakage current can be further reduced.
【００２５】（６）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、一導電型半導体基板１が、
ｐ型半導体基板であり、且つ、電流狭窄構造を構成する
最上層がｐ型埋込層８からなるとともに、メサ頂部及び
電流狭窄構造を覆うように全面にｎ型クラッド層１０を
設けたことを特徴とする。(6) Further, according to the present invention, in any one of the above (1) to (4), the one conductivity type semiconductor substrate 1 is
It is a p-type semiconductor substrate, the top layer constituting the current confinement structure is a p-type buried layer 8, and the n-type cladding layer 10 is provided on the entire surface so as to cover the top of the mesa and the current confinement structure. Features.
【００２６】この様に、電流狭窄構造の最上層をｐ型層
７にすることによって、高抵抗層９を設けない場合にも
ｐｎｐｎサイリスタ構造が構成されるので、電流狭窄機
能は十分に保たれる。As described above, by forming the uppermost layer of the current confinement structure as the p-type layer 7, the pnpn thyristor structure is formed even when the high resistance layer 9 is not provided, so that the current confinement function is sufficiently maintained. It is.
【００２７】（７）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、一導電型半導体基板１が、
ｎ型半導体基板であり、且つ、電流狭窄構造のｎ型電流
ブロック層５より上側の構成が、高抵抗層９からなると
ともに、メサ頂部及び電流狭窄構造を覆うように全面に
ｐ型クラッド層を設けたことを特徴とする。(7) The present invention provides the semiconductor device according to any one of the above (1) to (4), wherein the one conductivity type semiconductor substrate 1 is
The structure above the n-type current blocking layer 5 of the current confinement structure, which is an n-type semiconductor substrate, comprises a high resistance layer 9 and a p-type cladding layer is formed on the entire surface so as to cover the top of the mesa and the current confinement structure. It is characterized by having been provided.
【００２８】この様に、一導電型半導体基板１がｎ型半
導体基板である場合、電流狭窄構造のｎ型電流ブロック
層５より上側の構造を高抵抗層９とすることによって、
その上に全面に設けたｐ型クラッド層と間の接合構造を
ｎ／ｐ接合構造ではなく、ｎ／ｉ／ｐ接合構造にするこ
とができ、それによって接合の電流立ち上がりを抑える
ことができるので、リーク電流をさらに低減することが
できる。As described above, when the one-conductivity-type semiconductor substrate 1 is an n-type semiconductor substrate, the structure above the n-type current block layer 5 of the current confinement structure is made to be the high-resistance layer 9.
Since the junction structure between the p-type cladding layer provided on the entire surface and the p-type cladding layer can be an n / i / p junction structure instead of an n / p junction structure, the rise of the junction current can be suppressed. In addition, the leak current can be further reduced.
【００２９】（８）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、一導電型半導体基板１が、
ｎ型半導体基板であり、且つ、電流狭窄構造を構成する
最上層がｎ型電流ブロック層５からなるとともに、メサ
頂部及び電流狭窄構造を覆うように全面にｐ型クラッド
層を設けたことを特徴とする。(8) Further, according to the present invention, in one of the above (1) to (4), the one conductivity type semiconductor substrate 1 is
An n-type semiconductor substrate, wherein the uppermost layer constituting the current confinement structure comprises an n-type current block layer 5, and a p-type cladding layer is provided on the entire surface so as to cover the top of the mesa and the current confinement structure. And
【００３０】この様に、電流狭窄構造の最上層をｎ型電
流ブロック層５にすることによって、高抵抗層９を設け
ない場合にもｐｎｐｎサイリスタ構造が構成されるの
で、電流狭窄機能は十分に保たれる。As described above, since the pnpn thyristor structure is formed even when the high-resistance layer 9 is not provided by setting the uppermost layer of the current confinement structure to the n-type current block layer 5, the current confinement function is sufficiently performed. Will be kept.
【００３１】（９）また、本発明は、一導電型半導体基
板１上に形成された一導電型下部クラッド層２、活性層
３、及び、反対導電型上部クラッド層４を含むダブルヘ
テロ接合構造のメサの両側がｐ型層７を含む埋込層で埋
め込まれるとともに、メサ頂部及び電流狭窄構造を覆う
ように全面に反対導電型クラッド層を設けた半導体発光
素子において、埋込層の最上層が高抵抗層９であること
を特徴とする。(9) The present invention also relates to a double hetero junction structure including a one-conductivity-type lower clad layer 2, an active layer 3, and an opposite-conductivity-type upper clad layer 4 formed on a one-conductivity-type semiconductor substrate 1. In the semiconductor light emitting device in which both sides of the mesa are buried with the buried layer including the p-type layer 7 and the opposite conductivity type clad layer is provided on the entire surface so as to cover the top of the mesa and the current confinement structure, the uppermost layer of the buried layer Is a high resistance layer 9.
【００３２】この様に、埋込層の最上層として高抵抗層
９を設けることによって、メサの側面に高抵抗層６を設
けなくとも、ｐｎｐｎサイリスタ構造の電流立ち上がり
を抑えることができるので、リーク電流を充分低減する
ことができる。As described above, by providing the high resistance layer 9 as the uppermost layer of the buried layer, the rising of the current of the pnpn thyristor structure can be suppressed without providing the high resistance layer 6 on the side surface of the mesa. The current can be sufficiently reduced.
【００３３】（１０）また、本発明は、上記（９）にお
いて、一導電型半導体基板１がｐ型半導体基板１であ
り、埋込層が、ｐ型層７／ｎ型層５／ｐ型層８／高抵抗
層９で構成されることを特徴とする。(10) In the present invention according to (9), the one conductivity type semiconductor substrate 1 is a p-type semiconductor substrate 1 and the buried layer is a p-type layer 7 / n-type layer 5 / p-type It is characterized by being composed of layer 8 / high resistance layer 9.
【００３４】[0034]
【発明の実施の形態】ここで、図２を参照して、本発明
の第１の実施の形態及びその変形例を説明する。図２
（ａ）参照 図２（ａ）は本発明の第１の実施の形態のＢＨ型レーザ
の光軸に垂直な面で切った断面図であり、まず、主面が
（１００）面のｐ型ＩｎＰ基板１１の表面に減圧有機金
属気相成長法（減圧ＭＯＶＰＥ法）によって、下部クラ
ッド層を兼ねる厚さが、例えば、１μｍのｐ型ＩｎＰバ
ッファ層１２、ＭＱＷ活性層１３、及び、厚さが、例え
ば、０．５μｍのｎ型ＩｎＰクラッド層１４を連続的に
成長させる。なお、この場合、ＭＱＷ活性層１３は、例
えば、厚さ１０ｎｍの１．１μｍ波長組成のＩｎＧａＡ
ｓＰ障壁層と、厚さ６ｎｍの１．３５μｍ波長組成のＩ
ｎＧａＡｓＰ井戸層を交互に井戸層が５層になるように
堆積させて形成する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Here, a first embodiment of the present invention and its modification will be described with reference to FIG. FIG.
FIG. 2A is a cross-sectional view taken along a plane perpendicular to the optical axis of the BH type laser according to the first embodiment of the present invention. The thickness of the p-type InP buffer layer 12, the MQW active layer 13, and the thickness serving also as the lower cladding layer are, for example, 1 μm on the surface of the InP substrate 11 by a reduced-pressure metalorganic vapor phase epitaxy (reduced MOVPE method). For example, an n-type InP cladding layer 14 of, for example, 0.5 μm is continuously grown. In this case, the MQW active layer 13 is made of, for example, InGaAs having a thickness of 10 nm and a wavelength composition of 1.1 μm.
An sP barrier layer and a 1.35 μm wavelength composition I of 6 nm thickness
The nGaAsP well layers are formed by alternately depositing five well layers.
【００３５】次いで、全面に厚さ０．２〜０．５μｍ、
例えば、０．３μｍのＳｉＯ2 膜（図示せず）を堆積さ
せ、幅１．０〜１．５μｍ、例えば、１．２μｍの（１
１０）方向に延びるストライプ状のＳｉＯ2 マスク（図
示せず）にパターニングしたのち、このＳｉＯ2 マスク
をマスクとしてメサエッチングを行って高さが１．５〜
２．０μｍ、例えば、１．８μｍのストライプ状メサを
形成する。Next, a thickness of 0.2 to 0.5 μm
For example, a 0.3 μm SiO 2 film (not shown) is deposited, and a width of 1.0 to 1.5 μm, for example, 1.2 μm (1
10) After patterning on a stripe-shaped SiO 2 mask (not shown) extending in the direction, a mesa etching is performed using this SiO 2 mask as a mask to make the height 1.5 to
A 2.0 μm, for example, 1.8 μm, stripe-shaped mesa is formed.
【００３６】次いで、このＳｉＯ2 マスクをそのまま選
択成長マスクとして、減圧ＭＯＶＰＥ法によって選択成
長させることによって、ストライプ状メサの側部におい
て厚さが０．０５〜０．２０μｍ、例えば、０．１μｍ
程度で、平坦な部分の厚さが０．３μｍ程度になるよう
にＦｅドープＩｎＰ高抵抗層１５を成長させ、次いで、
ストライプ状メサの側部において厚さが０．０５〜０．
２０μｍ、例えば、０．１μｍ程度で、平坦な部分の厚
さが０．２μｍ程度になるようにｐ型ＩｎＰ層１６を成
長させる。なお、この場合、成長時間が短い場合には、
基板の面方位とストライプ状メサの方位の関係によっ
て、（１１１）Ｂ面が表れるようにストライプ状メサの
側壁に沿って結晶成長が行われる。Then, the SiO 2 mask is used as it is as a selective growth mask, and is selectively grown by the reduced pressure MOVPE method, so that the thickness of the side face of the stripe-shaped mesa is 0.05 to 0.20 μm, for example, 0.1 μm.
The Fe-doped InP high-resistance layer 15 is grown such that the thickness of the flat portion is about 0.3 μm,
At the side of the striped mesa, the thickness is 0.05-0.
The p-type InP layer 16 is grown so as to have a thickness of about 20 μm, for example, about 0.1 μm, and a flat portion having a thickness of about 0.2 μm. In this case, if the growth time is short,
Depending on the relationship between the plane orientation of the substrate and the orientation of the stripe-shaped mesas, crystal growth is performed along the sidewalls of the stripe-shaped mesas so that the (111) B plane appears.
【００３７】引き続いて、平坦な部分の厚さが、例え
ば、０．７μｍ程度になるようにｎ型ＩｎＰ電流ブロッ
ク層１７、同じく、平坦な部分の厚さが、例えば、０．
７μｍ程度になるようにｐ型ＩｎＰ埋込層１８を成長さ
せたのち、同じく、平坦な部分の厚さが、例えば、０．
６μｍ程度になるようにＦｅドープＩｎＰ高抵抗層１９
を成長させる。Subsequently, the thickness of the n-type InP current blocking layer 17, like the n-type InP current blocking layer 17, is set to, for example, 0.
After growing the p-type InP buried layer 18 so as to have a thickness of about 7 μm, the thickness of the flat portion is, for example, 0.1 μm.
Fe-doped InP high-resistance layer 19 to have a thickness of about 6 μm.
Grow.
【００３８】次いで、ＳｉＯ2 マスクを除去したのち、
同じく、減圧ＭＯＶＰＥ法を用いて、全面に、厚さが、
例えば、１．５μｍのｎ型ＩｎＰクラッド層２０、及
び、厚さが、例えば、０．５μｍのｎ型ＩｎＧａＡｓコ
ンタクト層２１を順次成長させる。次いで、図示しない
ものの、ｎ型ＩｎＧａＡｓコンタクト層２１上にｎ側電
極を設け、ｐ型ＩｎＰ基板１１の裏面にｐ側電極を設け
ることによって、ｐ型基板を用いたＢＨ型半導体レーザ
の基本構造が完成する。Next, after removing the SiO 2 mask,
Similarly, using the reduced pressure MOVPE method,
For example, an n-type InP cladding layer 20 having a thickness of 1.5 μm and an n-type InGaAs contact layer 21 having a thickness of 0.5 μm are sequentially grown. Next, although not shown, by providing an n-side electrode on the n-type InGaAs contact layer 21 and providing a p-side electrode on the back surface of the p-type InP substrate 11, the basic structure of the BH-type semiconductor laser using the p-type substrate is improved. Complete.
【００３９】この場合、ストライプ状メサ脇のリーク電
流の通路となる領域の幅が、ＦｅドープＩｎＰ高抵抗層
１５とｐ型ＩｎＰ層１６の厚さを併せた０．２μｍ程度
と細くなり、且つ、抵抗の高いＦｅドープＩｎＰ高抵抗
層１５を設けているので、リーク電流の通路となる領域
の抵抗が上昇し、リーク電流が流れにくくなる。In this case, the width of the region serving as a leakage current path beside the stripe-shaped mesa is as thin as about 0.2 μm, which is the total thickness of the Fe-doped InP high-resistance layer 15 and the p-type InP layer 16. Since the high-resistance Fe-doped InP high-resistance layer 15 is provided, the resistance of a region serving as a leak current passage increases, and the leak current hardly flows.
【００４０】また、このＦｅドープＩｎＰ高抵抗層１５
の厚さは、ｐ型ＩｎＰ基板１１の主面に沿った平坦な部
分での厚さが、ストライプ状メサの側壁に沿った部分の
厚さより相対的に厚くなるので、ｐ型ＩｎＰ層１６を介
したリーク電流があっても、ｐ型ＩｎＰ基板１１に流れ
込もうとする場合に、ＦｅドープＩｎＰ高抵抗層１５の
平坦な部分の厚い領域を通過する必要があり、リーク電
流が低減することになる。The Fe-doped InP high resistance layer 15
Since the thickness at a flat portion along the main surface of the p-type InP substrate 11 is relatively thicker than the thickness along the side wall of the stripe-shaped mesa, the p-type InP layer 16 Even if there is a leak current, it is necessary to pass through the thick region of the flat portion of the Fe-doped InP high-resistance layer 15 in order to flow into the p-type InP substrate 11, thereby reducing the leak current. become.
【００４１】さらに、ｐ型ＩｎＰ埋込層１８とｎ型Ｉｎ
Ｐクラッド層２０との間に、ＦｅドープＩｎＰ高抵抗層
１９を設けているので、電流狭窄構造を構成するｐｎｐ
ｎサイリスタの電流立ち上がりを抑えることができるの
で、リーク電流が流れるためにはより高い電圧の印加が
必要になる。Further, the p-type InP buried layer 18 and the n-type InP
Since the Fe-doped InP high resistance layer 19 is provided between the P-cladding layer 20 and the P-cladding layer 20, the pnp
Since the rise of the current in the n-thyristor can be suppressed, a higher voltage needs to be applied in order for the leak current to flow.
【００４２】この二点により、モジュールの環境温度が
高温になり、活性層に印加される電圧が大きくなった場
合にもリーク電流が流れなくなり、モジュール環境温度
が８５℃の場合の動作電流を低減することができる。Due to these two points, even when the environmental temperature of the module becomes high and the voltage applied to the active layer becomes large, the leakage current does not flow, and the operating current when the environmental temperature of the module is 85 ° C. is reduced. can do.
【００４３】図２（ｂ）参照 図２（ｂ）は本発明の第１の実施の形態の変形例であ
り、第１の実施の形態との相違はＦｅドープＩｎＰ高抵
抗層１９を除いたことにあり、それによって、製造プロ
セスが簡素化されるものであり、その他の構成及び製造
方法は第１の実施の形態と全く同様である。この場合、
電流狭窄構造を構成するｐｎｐｎサイリスタの電流立ち
上がりを抑えることはできないが、ＦｅドープＩｎＰ高
抵抗層１５の存在によってリーク電流を充分低減するこ
とができる。FIG. 2B is a modification of the first embodiment of the present invention. The difference from the first embodiment is that the Fe-doped InP high-resistance layer 19 is omitted. That is, this simplifies the manufacturing process, and the other configuration and manufacturing method are exactly the same as those of the first embodiment. in this case,
Although the rise of the current of the pnpn thyristor constituting the current confinement structure cannot be suppressed, the leakage current can be sufficiently reduced by the presence of the Fe-doped InP high resistance layer 15.
【００４４】次に、図３を参照して本発明の第２の実施
の形態及びその変形例を説明する。 図３（ａ）参照 図３（ａ）は本発明の第２の実施の形態のＢＨ型レーザ
の光軸に垂直な面で切った断面図であり、まず、主面が
（１００）面のｎ型ＩｎＰ基板３１の表面に減圧ＭＯＶ
ＰＥ法によって、下部クラッド層を兼ねる厚さが、例え
ば、０．２μｍのｎ型ＩｎＰバッファ層３２、ＭＱＷ活
性層３３、及び、厚さが、例えば、０．５μｍのｐ型Ｉ
ｎＰクラッド層３４を連続的に成長させる。なお、この
場合も、ＭＱＷ活性層３３は、例えば、厚さ１０ｎｍの
１．１μｍ波長組成のＩｎＧａＡｓＰ障壁層と、厚さ６
ｎｍの１．３５μｍ波長組成のＩｎＧａＡｓＰ井戸層を
交互に井戸層が５層になるように堆積させて形成する。Next, a second embodiment of the present invention and its modifications will be described with reference to FIG. FIG. 3A is a cross-sectional view taken along a plane perpendicular to the optical axis of a BH-type laser according to a second embodiment of the present invention. A reduced pressure MOV is applied to the surface of the n-type InP substrate 31.
By the PE method, for example, the n-type InP buffer layer 32 and the MQW active layer 33 each having a thickness of, for example, 0.2 μm, which also serves as the lower cladding layer, and the p-type I, whose thickness is, for example, 0.5 μm, are used.
The nP cladding layer 34 is continuously grown. Also in this case, the MQW active layer 33 includes, for example, an InGaAsP barrier layer having a thickness of 10 μm and a composition of 1.1 μm wavelength, and a thickness of 6 μm.
InGaAsP well layers having a wavelength of 1.35 μm are alternately deposited to form five well layers.
【００４５】次いで、全面に厚さ０．２〜０．５μｍ、
例えば、０．３μｍのＳｉＯ2 膜（図示せず）を堆積さ
せ、幅１．０〜１．５μｍ、例えば、１．２μｍの（１
１０）方向に延びるストライプ状のＳｉＯ2 マスク（図
示せず）にパターニングしたのち、このＳｉＯ2 マスク
をマスクとしてメサエッチングを行って高さが１．５〜
２．０μｍ、例えば、１．８μｍのストライプ状メサを
形成する。Then, a thickness of 0.2 to 0.5 μm is applied on the entire surface,
For example, a 0.3 μm SiO 2 film (not shown) is deposited, and a width of 1.0 to 1.5 μm, for example, 1.2 μm (1
10) After patterning on a stripe-shaped SiO 2 mask (not shown) extending in the direction, a mesa etching is performed using this SiO 2 mask as a mask to make the height 1.5 to
A 2.0 μm, for example, 1.8 μm, stripe-shaped mesa is formed.
【００４６】次いで、このＳｉＯ2 マスクをそのまま選
択成長マスクとして、減圧ＭＯＶＰＥ法によって選択成
長させることによって、ストライプ状メサの側部におい
て厚さが０．０５〜０．２０μｍ、例えば、０．１μｍ
程度で、平坦な部分の厚さが０．３μｍ程度になるよう
にＦｅドープＩｎＰ高抵抗層３５を成長させ、次いで、
ストライプ状メサの側部において厚さが０．０５〜０．
２０μｍ、例えば、０．１μｍ程度で、平坦な部分の厚
さが０．２μｍ程度になるようにｐ型ＩｎＰ層３６を成
長させる。なお、この場合も（１１１）Ｂ面が表れるよ
うにストライプ状メサの側壁に沿って結晶成長が行われ
る。Then, the SiO 2 mask is used as it is as a selective growth mask, and is selectively grown by a reduced pressure MOVPE method so that the thickness of the side face of the stripe-shaped mesa is 0.05 to 0.20 μm, for example, 0.1 μm.
The Fe-doped InP high-resistance layer 35 is grown so that the thickness of the flat portion is about 0.3 μm,
At the side of the striped mesa, the thickness is 0.05-0.
The p-type InP layer 36 is grown so as to have a thickness of about 20 μm, for example, about 0.1 μm, and a flat portion having a thickness of about 0.2 μm. Also in this case, crystal growth is performed along the side wall of the stripe-shaped mesa so that the (111) B plane appears.
【００４７】引き続いて、平坦な部分の厚さが、例え
ば、１．０μｍ程度になるようにｎ型ＩｎＰ電流ブロッ
ク層３７を成長させたのち、同じく、平坦な部分の厚さ
が、例えば、０．６μｍ程度になるようにＦｅドープＩ
ｎＰ高抵抗層３８を成長させる。Subsequently, after growing the n-type InP current blocking layer 37 so that the thickness of the flat portion becomes, for example, about 1.0 μm, the thickness of the flat portion becomes, for example, 0 μm. Fe-doped I
A nP high resistance layer 38 is grown.
【００４８】次いで、ＳｉＯ2 マスクを除去したのち、
同じく、減圧ＭＯＶＰＥ法を用いて、全面に、厚さが、
例えば、１．５μｍのｐ型ＩｎＰクラッド層３９、及
び、厚さが、例えば、０．５μｍのｐ型ＩｎＧａＡｓコ
ンタクト層４０を順次成長させ、次いで、図示しないも
のの、ｐ型ＩｎＧａＡｓコンタクト層４０上にｐ側電極
を設け、ｎ型ＩｎＰ基板３１の裏面にｎ側電極を設ける
ことによって、ｎ型基板を用いたＢＨ型半導体レーザの
基本構造が完成する。Next, after removing the SiO 2 mask,
Similarly, using the reduced pressure MOVPE method,
For example, a 1.5 μm p-type InP cladding layer 39 and a 0.5 μm-thick p-type InGaAs contact layer 40 are sequentially grown, and then, although not shown, on the p-type InGaAs contact layer 40. By providing the p-side electrode and providing the n-side electrode on the back surface of the n-type InP substrate 31, the basic structure of the BH type semiconductor laser using the n-type substrate is completed.
【００４９】この場合も、ストライプ状メサ脇のリーク
電流の通路となる領域の幅が、ＦｅドープＩｎＰ高抵抗
層３５とｐ型ＩｎＰ層３６の厚さを併せた０．２μｍ程
度と細くなり、且つ、抵抗の高いＦｅドープＩｎＰ高抵
抗層３５を設けているので、リーク電流の通路となる領
域の抵抗が上昇し、リーク電流が流れにくくなる。Also in this case, the width of the region serving as a leakage current path beside the stripe-shaped mesa becomes as thin as about 0.2 μm, which is the total thickness of the Fe-doped InP high-resistance layer 35 and the p-type InP layer 36. In addition, since the high-resistance Fe-doped InP high-resistance layer 35 is provided, the resistance of a region serving as a path of a leak current increases, and the leak current hardly flows.
【００５０】また、このＦｅドープＩｎＰ高抵抗層３５
の厚さは、ｎ型ＩｎＰ基板３１の主面に沿った平坦な部
分での厚さが、ストライプ状メサの側壁に沿った部分の
厚さより相対的に厚くなるので、ｐ型ＩｎＰ層３６を介
したリーク電流があっても、ｎ型ＩｎＰ基板３１に流れ
込もうとする場合に、ＦｅドープＩｎＰ高抵抗層３５の
平坦な部分の厚い領域を通過する必要があり、リーク電
流が低減することになる。The Fe-doped InP high resistance layer 35
Since the thickness of the flat portion along the main surface of the n-type InP substrate 31 is relatively thicker than the thickness of the portion along the side wall of the stripe-shaped mesa, the p-type InP layer 36 is Even if there is a leak current, it is necessary to pass through the thick region of the flat portion of the Fe-doped InP high-resistance layer 35 when trying to flow into the n-type InP substrate 31. become.
【００５１】さらに、ｎ型ＩｎＰ電流ブロック層３７と
ｐ型ＩｎＰクラッド層３９との間に、ＦｅドープＩｎＰ
高抵抗層３８を設けているので、電流狭窄構造を構成す
るｐｎｐｎサイリスタの電流立ち上がりを抑えることが
できるので、リーク電流が流れるためにはより高い電圧
の印加が必要になり、モジュール環境温度が高くなった
場合の動作電流を低減することができる。Further, between the n-type InP current blocking layer 37 and the p-type InP cladding layer 39, Fe-doped InP
Since the high resistance layer 38 is provided, it is possible to suppress the rise of the current of the pnpn thyristor constituting the current confinement structure. Therefore, it is necessary to apply a higher voltage in order for a leak current to flow, thereby increasing the module environmental temperature. In this case, the operating current can be reduced.
【００５２】図３（ｂ）参照 図３（ｂ）は本発明の第２の実施の形態の変形例であ
り、第２の実施の形態との相違はＦｅドープＩｎＰ高抵
抗層３８を除いたことにあり、それによって、製造プロ
セスが簡素化されるものであり、その他の構成及び製造
方法は第２の実施の形態と全く同様である。この場合、
電流狭窄構造を構成するｐｎｐｎサイリスタ構造のｐｎ
接合の一つが、ＦｅドープＩｎＰ高抵抗層３５の存在に
よりｐｉｎ接合に置き換えられているので、Ｆｅドープ
ＩｎＰ高抵抗層３８がなくとも電流立ち上がりを抑える
ことはできる。FIG. 3B is a modification of the second embodiment of the present invention. The difference from the second embodiment is that the Fe-doped InP high resistance layer 38 is removed. That is, this simplifies the manufacturing process, and the other configuration and manufacturing method are exactly the same as those of the second embodiment. in this case,
Pn of pnpn thyristor structure constituting current confinement structure
Since one of the junctions is replaced with a pin junction due to the presence of the Fe-doped InP high-resistance layer 35, the rise of current can be suppressed even without the Fe-doped InP high-resistance layer 38.
【００５３】以上、本発明の各実施の形態を説明してき
たが、本発明は実施の形態の構成に限られるものではな
く、各種の変形が可能であり、例えばバッファ層は必ず
しも必要ではなく、バッファ層を設けずに、基板上に直
接ＭＱＷ活性層を設けても良いものであり、この場合に
は、基板自体が下部クラッド層として機能するものであ
り、また、ＭＱＷ活性層と上下クラッド層の少なくとも
一方との間に、光ガイド層、例えば、１．１μｍ波長組
成のＩｎＧａＡｓＰ光ガイド層を設けても良いものであ
る。Although the embodiments of the present invention have been described above, the present invention is not limited to the configuration of the embodiments, and various modifications are possible. For example, a buffer layer is not necessarily required. An MQW active layer may be provided directly on a substrate without providing a buffer layer. In this case, the substrate itself functions as a lower cladding layer. A light guide layer, for example, an InGaAsP light guide layer having a wavelength composition of 1.1 μm may be provided between at least one of them.
【００５４】また、上記の各実施の形態においては、量
子井戸層として厚さ１０ｎｍの１．１μｍ波長組成のＩ
ｎＧａＡｓＰ障壁層と、厚さ６ｎｍの１．３５μｍ波長
組成のＩｎＧａＡｓＰ井戸層を交互に井戸層が５層にな
るように堆積させて形成しているが、この様な構成に限
られるものではなく、必要とする波長、例えば、１．５
５μｍ帯、或いは、必要とする光出力に応じて各層の組
成、厚さ、及び、層数を任意に選択すれば良い。In each of the above embodiments, the quantum well layer has a thickness of 10 nm and a wavelength of 1.1 μm having a wavelength of 1.1 μm.
The nGaAsP barrier layer and the InGaAsP well layers each having a thickness of 1.35 μm and having a thickness of 6 nm are alternately deposited so as to have five well layers. However, the present invention is not limited to such a configuration. Required wavelength, for example, 1.5
The composition, thickness, and number of layers may be arbitrarily selected in the 5 μm band or according to the required light output.
【００５５】また、上記の各実施の形態の説明において
は、ストライプ状メサの側壁に沿ってＦｅドープＩｎＰ
高抵抗層１５，３５を設けることを必須としているが、
場合によっては、必ずしも必要ではなく、ＦｅドープＩ
ｎＰ高抵抗層１５，３５を設けずに、埋込層と全面クラ
ッド層との間にＦｅドープＩｎＰ高抵抗層１９，３８等
の高抵抗層を設けるようにしただけでも良いものであ
り、この場合には、電流狭窄構造を構成するｐｎｐｎサ
イリスタ構造のｐｎ接合が、ＦｅドープＩｎＰ高抵抗層
１９，３８等の高抵抗層の存在によりｐｉｎ接合に置き
換えられているので、電流立ち上がりを抑えることがで
き、それによってリーク電流を低減することができる。In the description of each of the above embodiments, the Fe-doped InP was formed along the side wall of the stripe-shaped mesa.
Although it is essential to provide the high resistance layers 15 and 35,
In some cases, this is not necessary and the Fe-doped I
Instead of providing the nP high-resistance layers 15 and 35, it is also possible to provide only high-resistance layers such as Fe-doped InP high-resistance layers 19 and 38 between the buried layer and the entire cladding layer. In this case, the pn junction of the pnpn thyristor structure constituting the current confinement structure is replaced by the pin junction due to the presence of the high resistance layers such as the Fe-doped InP high resistance layers 19 and 38, so that the rise of the current can be suppressed. And the leakage current can be reduced.
【００５６】また、上記の各実施の形態の説明において
は、ＩｎＧａＡｓＰ／ＩｎＰ系半導体発光素子として説
明しているが、本発明はＩｎＧａＡｓＰ／ＩｎＰ系に限
られるものではなく、ＩｎＡｌＧａＡｓ系、ＩｎＧａＡ
ｓ／ＧａＡｓ／ＡｌＧａＡｓ系、或いは、ＩｎＧａＰ／
ＡｌＩｎＧａＰ系等にも適用できるものであり、特に、
上記の様にＦｅドープＩｎＰ高抵抗層１５，３５を必須
としない場合には、ＩｎＧａＡｓＰ／ＩｎＰ系に限られ
ないものである。In each of the above embodiments, an InGaAsP / InP-based semiconductor light-emitting device has been described. However, the present invention is not limited to an InGaAsP / InP-based semiconductor light-emitting device.
s / GaAs / AlGaAs system or InGaP /
It can also be applied to AlInGaP and the like.
When the Fe-doped InP high-resistance layers 15 and 35 are not essential as described above, the present invention is not limited to the InGaAsP / InP system.
【００５７】[0057]
【発明の効果】本発明によれば、ストライプ状メサの側
壁に沿って、或いは、埋込層と全面クラッド層との間に
高抵抗層を設けたので、リーク電流を低減して半導体レ
ーザの高温動作特性を改善することができ、それによっ
て使用環境条件を緩和することができるので、光ファイ
バ通信の発展に寄与するところが大きい。According to the present invention, a high-resistance layer is provided along the side wall of the stripe-shaped mesa or between the buried layer and the entire cladding layer. Since the high-temperature operation characteristics can be improved, and thereby the use environment conditions can be eased, it greatly contributes to the development of optical fiber communication.
【図１】本発明の原理的構成の説明図である。FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
【図２】本発明の第１の実施の形態及びその変形例の説
明図である。FIG. 2 is an explanatory diagram of a first embodiment of the present invention and a modified example thereof.
【図３】本発明の第２の実施の形態及びその変形例の説
明図である。FIG. 3 is an explanatory diagram of a second embodiment of the present invention and a modified example thereof.
【図４】従来の再成長埋込層構造を利用したＢＨ半導体
レーザの説明図である。FIG. 4 is an explanatory view of a conventional BH semiconductor laser utilizing a regrown buried layer structure.
【符号の説明】 １ 一導電型半導体基板 ２ 一導電型下部クラッド層 ３ 活性層 ４ 反対導電型上部クラッド層 ５ ｎ型電流ブロック層 ６ 高抵抗層 ７ ｐ型層 ８ ｐ型埋込層 ９ 高抵抗層 １０ ｎ型クラッド層 １１ ｐ型ＩｎＰ基板 １２ ｐ型ＩｎＰバッファ層 １３ ＭＱＷ活性層 １４ ｎ型ＩｎＰクラッド層 １５ ＦｅドープＩｎＰ高抵抗層 １６ ｐ型ＩｎＰ層 １７ ｎ型ＩｎＰ電流ブロック層 １８ ｐ型ＩｎＰ埋込層 １９ ＦｅドープＩｎＰ高抵抗層 ２０ ｎ型ＩｎＰクラッド層 ２１ ｎ型ＩｎＧａＡｓコンタクト層 ３１ ｎ型ＩｎＰ基板 ３２ ｎ型ＩｎＰバッファ層 ３３ ＭＱＷ活性層 ３４ ｐ型ＩｎＰクラッド層 ３５ ＦｅドープＩｎＰ高抵抗層 ３６ ｐ型ＩｎＰ層 ３７ ｎ型ＩｎＰ電流ブロック層 ３８ ＦｅドープＩｎＰ高抵抗層 ３９ ｐ型ＩｎＰクラッド層 ４０ ｐ型ＩｎＧａＡｓコンタクト層 ４１ ｎ型ＩｎＰ基板 ４２ ｎ型ＩｎＰバッファ層 ４３ ＭＱＷ活性層 ４４ ｐ型ＩｎＰクラッド層 ４５ ｐ型ＩｎＰ埋込層 ４６ ｎ型ＩｎＰ電流ブロック層 ４７ ｐ型ＩｎＰクラッド層 ４８ ｐ型ＩｎＧａＡｓコンタクト層 ５１ ｐ型ＩｎＰ基板 ５２ ｐ型ＩｎＰバッファ層 ５３ ＭＱＷ活性層 ５４ ｎ型ＩｎＰクラッド層 ５５ ｐ型ＩｎＰ層 ５６ ｎ型ＩｎＰ電流ブロック層 ５７ ｐ型ＩｎＰ埋込層 ５８ ｎ型ＩｎＰクラッド層 ５９ ｎ型ＩｎＧａＡｓコンタクト層[Description of Signs] 1 semiconductor substrate of one conductivity type 2 lower cladding layer of one conductivity type 3 active layer 4 upper cladding layer of opposite conductivity type 5 n-type current blocking layer 6 high resistance layer 7 p-type layer 8 p-type buried layer 9 high Resistance layer 10 n-type cladding layer 11 p-type InP substrate 12 p-type InP buffer layer 13 MQW active layer 14 n-type InP cladding layer 15 Fe-doped InP high resistance layer 16 p-type InP layer 17 n-type InP current block layer 18 p-type InP buried layer 19 Fe-doped InP high-resistance layer 20 n-type InP cladding layer 21 n-type InGaAs contact layer 31 n-type InP substrate 32 n-type InP buffer layer 33 MQW active layer 34 p-type InP cladding layer 35 Fe-doped InP high resistance Layer 36 p-type InP layer 37 n-type InP current blocking layer 38 Fe-doped InP high-resistance layer 39 p-type InP layer Pad layer 40 p-type InGaAs contact layer 41 n-type InP substrate 42 n-type InP buffer layer 43 MQW active layer 44 p-type InP cladding layer 45 p-type InP buried layer 46 n-type InP current blocking layer 47 p-type InP cladding layer 48 p-type InGaAs contact layer 51 p-type InP substrate 52 p-type InP buffer layer 53 MQW active layer 54 n-type InP clad layer 55 p-type InP layer 56 n-type InP current block layer 57 p-type InP buried layer 58 n-type InP Cladding layer 59 n-type InGaAs contact layer
Claims (10)
電型下部クラッド層、活性層、及び、反対導電型上部ク
ラッド層を含むダブルヘテロ接合構造のメサの両側がｎ
型電流ブロック層を含む電流狭窄構造で埋め込まれてい
る半導体発光素子において、前記活性層と同一水平面内
に前記ｎ型電流ブロック層の一部が位置し、前記活性層
と前記ｎ型電流ブロック層との間に一層以上の半導体層
が形成されており、且つ、前記活性層とｎ型電流ブロッ
ク層との間に設けた半導体層が高抵抗層を含んでいるこ
とを特徴とする半導体発光素子。1. A double-heterojunction mesa structure including a one-conductivity-type lower clad layer, an active layer, and an opposite-conductivity-type upper clad layer formed on a one-conductivity-type semiconductor substrate.
In a semiconductor light emitting device embedded with a current confinement structure including a current blocking layer, a part of the n-type current blocking layer is located in the same horizontal plane as the active layer, and the active layer and the n-type current blocking layer are located. Wherein one or more semiconductor layers are formed between the active layer and the active layer and the n-type current blocking layer, and the semiconductor layer includes a high resistance layer. .
に設けた半導体層が、高抵抗層とｐ型層とからなること
を特徴とする請求項１記載の半導体発光素子。2. The semiconductor light emitting device according to claim 1, wherein the semiconductor layer provided between the active layer and the n-type current blocking layer comprises a high resistance layer and a p-type layer.
に設けた半導体層の内、前記活性層に接する半導体層が
高抵抗層であることを特徴とする請求項２記載の半導体
発光素子。3. The semiconductor light emitting device according to claim 2, wherein, of the semiconductor layers provided between the active layer and the n-type current blocking layer, a semiconductor layer in contact with the active layer is a high resistance layer. element.
面に沿って形成された部分の厚さが、上記一導電型半導
体基板の主面に沿って形成された部分の厚さより薄いこ
とを特徴とする請求項３記載の半導体発光素子。4. The thickness of a portion formed along a side surface of a mesa of the high resistance layer in contact with the active layer is smaller than a thickness of a portion formed along a main surface of the one conductivity type semiconductor substrate. The semiconductor light emitting device according to claim 3, wherein:
基板であり、且つ、上記電流狭窄構造のｎ型電流ブロッ
ク層より上側の構成が、前記ｎ型電流ブロック層上に順
に設けたｐ型埋込層及び高抵抗層とからなるとともに、
上記メサ頂部及び前記電流狭窄構造を覆うように全面に
ｎ型クラッド層を設けたことを特徴とする請求項１乃至
４のいずれか１項に記載の半導体発光素子。5. The p-type semiconductor substrate according to claim 1, wherein the one conductivity type semiconductor substrate is a p-type semiconductor substrate, and the structure above the n-type current block layer of the current confinement structure is provided in order on the n-type current block layer. Mold buried layer and high resistance layer,
5. The semiconductor light emitting device according to claim 1, wherein an n-type clad layer is provided on the entire surface so as to cover the top of the mesa and the current confinement structure.
基板であり、且つ、上記電流狭窄構造を構成する最上層
がｐ型埋込層からなるとともに、上記メサ頂部及び前記
電流狭窄構造を覆うように全面にｎ型クラッド層を設け
たことを特徴とする請求項１乃至４のいずれか１項に記
載の半導体発光素子。6. The one-conductivity-type semiconductor substrate is a p-type semiconductor substrate, and the uppermost layer constituting the current confinement structure is a p-type buried layer. The semiconductor light emitting device according to any one of claims 1 to 4, wherein an n-type cladding layer is provided on the entire surface so as to cover.
基板であり、且つ、上記電流狭窄構造のｎ型電流ブロッ
ク層より上側の構成が、高抵抗層からなるとともに、上
記メサ頂部及び前記電流狭窄構造を覆うように全面にｐ
型クラッド層を設けたことを特徴とする請求項１乃至４
のいずれか１項に記載の半導体発光素子。7. The one-conductivity-type semiconductor substrate is an n-type semiconductor substrate, and the configuration above the n-type current block layer of the current confinement structure is a high-resistance layer, and the mesa top portion and the P over the entire surface to cover the current confinement structure
The mold cladding layer is provided.
The semiconductor light emitting device according to any one of the above items.
基板であり、且つ、上記電流狭窄構造を構成する最上層
がｎ型電流ブロック層からなるとともに、上記メサ頂部
及び前記電流狭窄構造を覆うように全面にｐ型クラッド
層を設けたことを特徴とする請求項１乃至４のいずれか
１項に記載の半導体発光素子。8. The semiconductor device according to claim 1, wherein the one-conductivity-type semiconductor substrate is an n-type semiconductor substrate, and an uppermost layer constituting the current confinement structure comprises an n-type current block layer. The semiconductor light emitting device according to any one of claims 1 to 4, wherein a p-type cladding layer is provided on the entire surface so as to cover.
電型下部クラッド層、活性層、及び、反対導電型上部ク
ラッド層を含むダブルヘテロ接合構造のメサの両側がｐ
型層を含む埋込層で埋め込まれるとともに、前記メサ頂
部及び前記埋込層を覆うように全面に反対導電型クラッ
ド層を設けた半導体発光素子において、前記埋込層の最
上層が高抵抗層であることを特徴とする半導体発光素
子。9. A double-heterojunction mesa including a one-conductivity-type lower clad layer, an active layer, and an opposite-conductivity-type upper clad layer formed on a one-conductivity-type semiconductor substrate has p-sides on both sides.
A semiconductor light-emitting device which is embedded with a buried layer including a mold layer and has an opposite conductivity type clad layer provided on the entire surface so as to cover the top of the mesa and the buried layer, wherein the uppermost layer of the buried layer is a high resistance layer A semiconductor light emitting device characterized by the following.
基板であり、上記埋込層が、ｐ型層／ｎ型層／ｐ型層／
高抵抗層で構成されることを特徴とする請求項９記載の
半導体発光素子。10. The one-conductivity-type semiconductor substrate is a p-type semiconductor substrate, and the buried layer is a p-type layer / n-type layer / p-type layer /
10. The semiconductor light emitting device according to claim 9, comprising a high resistance layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6638798A JPH11266051A (en) | 1998-03-17 | 1998-03-17 | Semiconductor light-emitting element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6638798A JPH11266051A (en) | 1998-03-17 | 1998-03-17 | Semiconductor light-emitting element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11266051A true JPH11266051A (en) | 1999-09-28 |
Family
ID=13314376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6638798A Withdrawn JPH11266051A (en) | 1998-03-17 | 1998-03-17 | Semiconductor light-emitting element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11266051A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7720123B2 (en) | 2006-08-28 | 2010-05-18 | Mitsubishi Electric Corporation | Buried type semiconductor laser |
| KR101495371B1 (en) * | 2007-04-10 | 2015-02-24 | 후지필름 가부시키가이샤 | Organic electroluminescence display device |
| JP7080414B1 (en) * | 2021-06-17 | 2022-06-03 | 三菱電機株式会社 | Optical semiconductor device and its manufacturing method |
| JP7168138B1 (en) * | 2022-02-10 | 2022-11-09 | 三菱電機株式会社 | Semiconductor laser element and method for manufacturing semiconductor laser element |
-
1998
- 1998-03-17 JP JP6638798A patent/JPH11266051A/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7720123B2 (en) | 2006-08-28 | 2010-05-18 | Mitsubishi Electric Corporation | Buried type semiconductor laser |
| KR101495371B1 (en) * | 2007-04-10 | 2015-02-24 | 후지필름 가부시키가이샤 | Organic electroluminescence display device |
| JP7080414B1 (en) * | 2021-06-17 | 2022-06-03 | 三菱電機株式会社 | Optical semiconductor device and its manufacturing method |
| WO2022264347A1 (en) * | 2021-06-17 | 2022-12-22 | 三菱電機株式会社 | Optical semiconductor element and manufacturing method therefor |
| JP7168138B1 (en) * | 2022-02-10 | 2022-11-09 | 三菱電機株式会社 | Semiconductor laser element and method for manufacturing semiconductor laser element |
| WO2023152872A1 (en) * | 2022-02-10 | 2023-08-17 | 三菱電機株式会社 | Semiconductor laser element and method for manufacturing semiconductor laser element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0766994B2 (en) | Semiconductor laser device | |
| JP2002359437A (en) | Optical semiconductor element and method for manufacturing the same | |
| JP2699888B2 (en) | Buried p-type substrate semiconductor laser | |
| JPH11266051A (en) | Semiconductor light-emitting element | |
| JP3488137B2 (en) | Optical semiconductor device and method of manufacturing the same | |
| JP2550714B2 (en) | High-resistance semiconductor layer embedded semiconductor laser | |
| JP3241002B2 (en) | Manufacturing method of semiconductor laser | |
| JPH09129969A (en) | Semiconductor laser | |
| JPH0831659B2 (en) | Method for manufacturing semiconductor light emitting device | |
| JPS6248919B2 (en) | ||
| JP2743769B2 (en) | Semiconductor laser and manufacturing method thereof | |
| JPH07111361A (en) | Buried type semiconductor laser device and manufacture thereof | |
| JPS61220389A (en) | Integrated type semiconductor laser | |
| JP2000077789A (en) | Manufacture of semiconductor laser | |
| JP2942404B2 (en) | Method of manufacturing buried heterostructure semiconductor laser | |
| JPH07120836B2 (en) | Semiconductor laser | |
| JPH0634429B2 (en) | Method for selectively growing GaAs for formation of semiconductor laser and semiconductor laser | |
| JPH1140897A (en) | Semiconductor laser element and its manufacture | |
| JPS6237914B2 (en) | ||
| JPS61187287A (en) | Semiconductor light-emitting device | |
| JPH08236858A (en) | P-type substrate buried type semiconductor laser and its manufacture | |
| JPH11266052A (en) | Semiconductor light-emitting element and manufacture thereof | |
| JP2839084B2 (en) | Method for manufacturing optical semiconductor device | |
| JP3191359B2 (en) | Semiconductor laser | |
| JP2020038905A (en) | Semiconductor laser and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |